JPH09172007A - 半導体装置の素子分離膜形成方法 - Google Patents

半導体装置の素子分離膜形成方法

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JPH09172007A JP8309672A JP30967296A JPH09172007A JP H09172007 A JPH09172007 A JP H09172007A JP 8309672 A JP8309672 A JP 8309672A JP 30967296 A JP30967296 A JP 30967296A JP H09172007 A JPH09172007 A JP H09172007A
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Abstract

(57)【要約】 【課題】 半導体装置における素子間の分離膜の形成に
おいて、処理工程が簡単で分離特性が優れた半導体素子
を製造する。 【解決手段】 例えば、０．５μｍ以下であるような狭
い素子分離間隔を有する高集積半導体装置の製造に適合
するように、素子分離箇所の幅が狭い領域には、基板に
まで達するトレンチを形成して、その中に酸化膜を形成
させ、素子分離箇所の幅が広い領域には、通常のＬＯＣ
ＯＳ工程を施して、それぞれ別々の方法により素子分離
用の酸化膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置にお
ける素子分離膜（isolation）の形成方法に関し、特に
０．５μｍ以下の素子分離間隔を有する高集積半導体素
子に適合するよう、素子分離箇所の幅が狭い領域と広い
領域とを分けて素子分離工程を施すことにより、素子分
離特性を向上させることができるようにした半導体装置
の素子分離膜形成方法に関する。
【０００２】
【従来の技術】一般的に、半導体装置における素子分離
膜は、集積素子を構成する個別の素子同士の間を電気的
および構造的に相互に分離して、各素子が隣接した素子
の干渉を受けないで独立に与えられた機能を果たすよう
にするためのものである。従来の技術による半導体装置
の素子分離膜の形成工程を、添付の図面を参照して説明
する。
【０００３】図７〜１１は、ＰＢＬ（poly-buffered LO
COS）工程による素子分離膜の形成工程の各段階におけ
る半導体装置の断面図である。まず、図７は、シリコン
基板１の上にパッド酸化膜２およびパッドポリシリコン
膜３を順次に形成した後、パッドポリシリコン膜３の上
部に以後の素子分離膜形成工程時に素子分離領域にのみ
選択的に素子分離膜を形成するためのマスクを使用して
窒化膜４を形成した状態を示す。この際、パッド酸化膜
２とパッドポリシリコン膜３は、以後の素子分離膜形成
工程時に酸化防止マスクとして用いられる窒化膜のスト
レスが基板に影響を及ぼすのを防止するために形成され
るものである。なお、シリコン基板１は、ＰＭＯＳ形成
部分では、ｎ型基板であり、ＮＭＯＳ形成部分では、ｐ
ウェルがすでに設けられている状態を表しているものと
する。
【０００４】次に、図８は、素子分離マスクを用いた乾
式エッチング工程により上記窒化膜４、パッドポリシリ
コン膜３およびパッド酸化膜２を順次に選択エッチング
して素子分離領域とアクティブ領域を区分した状態を示
す。
【０００５】続いて、図９は、ＰＭＯＳ領域（この図で
は、右側の周辺回路領域の部分とする）にオーバラップ
される所定のマスク５Ａを適用しておいて、ＮＭＯＳ領
域（この図では、左側のセル領域の部分とする）の素子
分離領域に基板（ｐウェル）と同一の導電型の不純物で
あるボロンをイオン注入（矢印６）することを示してお
り、この際に、Ｎチャンネル素子分離領域のしきい値電
圧が増加されて、絶縁性を向上させる。
【０００６】続いて、図１０は、上記ＰＭＯＳ領域にオ
ーバラップされた所定のマスク５Ａを除去した後、上記
ＮＭＯＳ領域にオーバラップされる所定のマスク５Ｂを
適用しておいて、ＰＭＯＳ領域の素子分離領域に基板
（ｎ型）と同一の不純物であるリンをイオン注入（矢印
７）することを示しており、この際に、Ｐチャンネル素
子分離領域のしきい値電圧が増加されて、絶縁性を向上
させる。
【０００７】最後に、図１１は、上記ＮＭＯＳ領域にオ
ーバラップされた所定のマスク５Ｂを除去した後、上記
窒化膜４を酸化防止マスクとした熱酸化工程を施し、素
子分離箇所のシリコン基板を酸化させて、素子分離膜８
を形成した状態を示す。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
従来の技術により素子間に絶縁膜の素子分離膜を形成す
る場合、素子分離箇所の間隔が広い周辺回路領域では、
正常に素子分離膜が形成されて素子絶縁特性に異常がな
いが、素子分離箇所の間隔が狭いセル領域では、素子間
の絶縁のための熱酸化工程時のウィンドウ効果（Window
Effect）により正常な酸化が進められないため、素子
間の絶縁のための素子分離膜が薄く（図面符号Ｂ）出来
上がる現象が現れて、その部分において絶縁特性が悪く
なるのみならず、バーズビーク現象の発生によりアクテ
ィブ領域が減るようになり、特に周辺回路部とセル部と
の間の絶縁のための素子分離膜に発生したバーズビーク
現象（図面符号Ａ）により、この部分の活性領域と素子
分離領域の間の段差が甚しくなって表面の平面性を低下
させるなどの問題点があった。
【０００９】したがって、上記のような問題点を解決す
るために案出したこの発明は、ウィンドウ効果により素
子分離膜が薄く出来上がる現象およびバーズビークによ
り活性領域が減小するのを最小限とし、もって簡単な処
理工程で分離特性の優れた半導体装置の素子分離膜形成
方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明による半導体装置の素子分離膜形成方法
は、素子分離箇所の幅が相対的に狭い領域と素子分離箇
所の幅が相対的に広い領域を含む半導体装置の素子分離
膜の形成方法において、半導体基板上にパッド酸化膜と
窒化膜を順次に形成する段階と、上記素子分離箇所の幅
が相対的に狭い領域における上記窒化膜およびパッド酸
化膜を選択的にエッチングし、これに伴って露出される
基板部位をさらにエッチングしてトレンチを形成する段
階と、ここまで加工した基板全面に絶縁膜を厚く形成す
る段階と、化学的、機械的研磨工程により上記絶縁膜を
エッチングして、上記絶縁膜をトレンチ内部にのみ残す
段階と、素子分離マスクを用いて上記素子分離領域の幅
が相対的に広い領域の上記窒化膜を選択的に除去する段
階と、上記窒化膜の残存部分を酸化防止マスクとして高
温の熱酸化工程を進めて、上記窒化膜の除去された部分
に素子分離絶縁膜を形成する段階を含んでなることを特
徴とする。
【００１１】
【発明の実施の形態】以下、添付した図面を参照してこ
の発明を詳細に説明する。図１〜６は、この発明の一実
施例による半導体装置の素子分離膜形成方法の各工程段
階における半導体素子の断面図である。
【００１２】先ず、図１は、シリコン基板１１上にパッ
ド酸化膜１２および以後の素子分離膜形成工程時に素子
分離領域にのみ選択的に素子分離膜を形成するための酸
化防止マスクとして窒化膜１３を順次に形成した状態を
示す。この際、パッド酸化膜１２は、以後の素子分離膜
形成工程時に酸化防止マスクとして用いられる窒化膜１
３のストレスが基板１１に影響を及ぼすのを防止するた
めに形成するものである。なお、ここでも、前述のよう
に、シリコン基板１１は、ＰＭＯＳ形成部分では、ｎ型
基板であり、ＮＭＯＳ形成部分では、ｐウェルがすでに
設けられている状態を表しているものとする。
【００１３】次に、図２は、素子分離箇所の幅が広い領
域、すなわち、図中で右側部分の周辺回路部にオーバラ
ップされる第１ホトレジスト１５を形成した後、素子分
離マスクを用いた乾式エッチング工程により上記窒化膜
１３およびパッド酸化膜１２を選択エッチングして素子
分離領域とアクティブ領域を区分し、これに伴って露出
される基板部位をさらにエッチングしてトレンチ１４を
形成した後、ＮＭＯＳ領域（ここでは、セル部分）の素
子分離領域の絶縁性を向上させるために、この部分の基
板と同一の導電型の不純物であるボロンをイオン注入
（矢印１６）して、Ｎチャンネル素子分離領域のしきい
値電圧を増加させる。
【００１４】続いて、図３は、上記周辺回路領域にオー
バラップされた第１ホトレジスト１５を除去した後、こ
こまで加工処理した全体構造の上部にＣＶＤ酸化膜１７
を厚く形成した状態を示す。
【００１５】続いて、図４は、化学的、機械的研磨（Ｃ
ＭＰ）工程により上記ＣＶＤ酸化膜１７を研磨して、上
記トレンチ１４内部にのみＣＶＤ酸化膜１７Ａが残るよ
うにし、セル領域のアクティブ領域と周辺回路部分とに
残っている窒化膜１３上のＣＶＤ酸化膜１７を除去した
状態を示す。この際、上記窒化膜１３が化学的、機械的
研磨工程におけるエッチング停止層（etch stopper）と
して利用され、効果的に上記窒化膜１３上のＣＶＤ酸化
膜１７を除去することができる。
【００１６】続いて、図５は、素子分離箇所の幅が狭い
領域、すなわち、セル領域の部分にオーバラップされる
第２ホトレジスト１８を形成して周辺回路領域の部分の
みを選択的に露出させた後、素子分離マスクを用いた乾
式エッチング工程により上記窒化膜１３およびパッド酸
化膜１２を選択エッチングして素子分離領域とアクティ
ブ領域を区分した後、ＰＭＯＳ領域（ここでは、周辺回
路部分）の素子分離領域の絶縁性を向上させるために、
基板（ｎ型）と同一の導電型の不純物であるリンをイオ
ン注入（矢印１９）して、Ｐチャンネル素子分離領域の
しきい値電圧を増加させる。
【００１７】最後に、図６は、セル領域にオーバラップ
された第２ホトレジスト１８を除去した後、上記残存す
る窒化膜１３を酸化防止マスクとした熱酸化工程を施し
て、素子分離箇所のシリコン基板を酸化させて素子分離
膜２０を形成した状態を示す。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、素子分離箇所の間隔が広い周辺回路部分では従来の
ようなＬＯＣＯＳ方式を適用して厚い素子分離膜を形成
し、素子分離箇所の間隔が０．５μｍ以下で狭いセル部
分では基板にトレンチを形成してＣＶＤ酸化膜の蒸着の
後、化学的、機械的研磨（ＣＭＰ）工程により上記トレ
ンチ内部のみにＣＶＤ酸化膜を残留させて素子分離膜を
形成することにより、ウィンドウが小さい箇所において
素子分離膜が薄く形成される現象を防止することができ
るので、素子の絶縁特性を向上させることができる。
【００１９】さらに、周辺回路部分に従来のようなＬＯ
ＣＯＳ方式により厚い酸化膜を成長させるために高温の
熱酸化工程を進める間、セル部分と周辺回路部分の間の
絶縁のための素子分離膜の一部として、トレンチおよび
ＣＭＰ工程により形成された厚いＣＶＤ酸化膜が残って
いるため、この部分において無用な酸化反応が起こらな
いので、バーズビークによるアクティブ領域の減小が生
じず、またバーズビーク現象によるアクティブ領域と素
子分離領域間の段差の発生を最小化することができるの
で、表面平坦化が達成できる。
【００２０】さらに、従来の技術においては、窒化膜の
パターニング、ＮＭＯＳ領域およびＰＭＯＳ領域の素子
分離領域のイオン注入のために３回のマスキング工程が
要求されたが、この発明によれば２回のマスキング工程
のみで素子分離膜形成の工程を進めることができ、生産
性の向上と経費の節減を図ることができる。
【図面の簡単な説明】
【図１】 この発明の一実施例による半導体装置の素子
分離膜形成工程における半導体装置の断面図である。
【図２】 この発明の一実施例による半導体装置の素子
分離膜形成工程における半導体装置の断面図である。
【図３】 この発明の一実施例による半導体装置の素子
分離膜形成工程における半導体装置の断面図である。
【図４】 この発明の一実施例による半導体装置の素子
分離膜形成工程における半導体装置の断面図である。
【図５】 この発明の一実施例による半導体装置の素子
分離膜形成工程における半導体装置の断面図である。
【図６】 この発明の一実施例による半導体装置の素子
分離膜形成工程における半導体装置の断面図である。
【図７】 従来の技術による半導体装置の素子分離膜形
成工程における半導体装置の断面図である。
【図８】 従来の技術による半導体装置の素子分離膜形
成工程における半導体装置の断面図である。
【図９】 従来の技術による半導体装置の素子分離膜形
成工程における半導体装置の断面図である。
【図１０】 従来の技術による半導体装置の素子分離膜
形成工程における半導体装置の断面図である。
【図１１】 従来の技術による半導体装置の素子分離膜
形成工程における半導体装置の断面図である。
【符号の説明】
１１…シリコン基板、１２…パッド酸化膜、１３…窒化
膜、１４…トレンチ、１５，１８…ホトレジスト、１７
…ＣＶＤ酸化膜、２０…素子分離膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン ヨンソク 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内 (72)発明者 キム イシク 大韓民国 467−860 キョウンキド イチ ヨンクン ブバリュブ アミ−リ サン 136−１ ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテ ッド内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 素子分離箇所の幅が相対的に狭い領域と
    素子分離箇所の幅が相対的に広い領域を含む半導体装置
    の素子分離膜形成方法において，半導体基板上にパッド
    酸化膜と窒化膜を順次に形成する段階と、 上記素子分離箇所の幅が相対的に狭い領域における上記
    窒化膜およびパッド酸化膜を選択的にエッチングし、こ
    れに伴って露出される基板部位をさらにエッチングして
    トレンチを形成する段階と、 ここまで加工した基板全面に絶縁膜を厚く形成する段階
    と、 化学的、機械的研磨工程により上記絶縁膜をエッチング
    して、上記絶縁膜をトレンチ内部にのみ残す段階と、 素子分離マスクを用いて上記素子分離箇所の幅が相対的
    に広い領域の上記窒化膜を選択的に除去する段階と、 上記窒化膜の残存部分を酸化防止マスクとして高温の熱
    酸化工程を進めて、上記窒化膜の除去された部分に素子
    分離絶縁膜を形成する段階とを含んでなる半導体装置の
    素子分離膜形成方法。
  2. 【請求項２】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記素子分離箇所の幅が相対的に狭い領域は、セル部分
    であることを特徴とする方法。
  3. 【請求項３】 請求項２に記載の半導体装置の素子分離
    膜形成方法において、 上記セル部分は、素子分離箇所の間隔が０．５μｍ以下
    であることを特徴とする方法。
  4. 【請求項４】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記素子分離箇所の幅が相対的に広い領域は、周辺回路
    部分であることを特徴とする方法。
  5. 【請求項５】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記トレンチは、上記分離箇所の幅が相対的に狭い領域
    の素子分離領域に形成されることを特徴とする方法。
  6. 【請求項６】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記絶縁膜は、ＣＶＤ酸化膜であることを特徴とする方
    法。
  7. 【請求項７】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記素子分離箇所の幅が相対的に広い領域の素子分離領
    域に素子分離絶縁膜形成のための熱酸化工程が進められ
    る間，上記素子分離箇所の幅が相対的に狭い領域の素子
    分離領域に形成された絶縁膜が密になることを特徴とす
    る方法。
  8. 【請求項８】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記化学的、機械的研磨工程の進行時に上記窒化膜がエ
    ッチング停止層として作用することを特徴とする方法。
  9. 【請求項９】 請求項１に記載の半導体装置の素子分離
    膜形成方法において、 上記トレンチを形成する段階および上記素子分離箇所の
    幅が相対的に広い領域の上記窒化膜を選択的に除去する
    段階以後に、それぞれ素子分離領域にイオン注入工程を
    進めることを特徴とする方法。
JP30967296A 1995-11-21 1996-11-20 半導体装置の素子分離膜形成方法 Expired - Fee Related JP3205775B2 (ja)

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