WO2000019500A1 - Substrat a semi-conducteur et son procede de fabrication, dispositif a semi-conducteur comprenant un tel substrat et son procede de fabrication - Google Patents

Substrat a semi-conducteur et son procede de fabrication, dispositif a semi-conducteur comprenant un tel substrat et son procede de fabrication

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Masahiro Matsui
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Description

明 細 書 半導体基板とその製造方法、 及びそれを用いた半導体デバイスとその製造方法 技術分野 本発明は、 シリコン 'オン 'インシユレ一夕 （SO I) やシリコン ·オン 'サ ファイア （SOS) 等の半導体基板の製造方法に係り、 転位や欠陥が少なく、 表 面平坦性の良好なシリコン層を有する半導体基板およびその製造方法に関するも のである。 また、 本発明は、 上記半導体基板上に形成した半導体デバイスとその製 造方法に関するものである。 背景技術 従来より絶縁物上に単結晶シリコン半導体層を形成した構造を有する基板材料 として S〇 Iや SOS等が知られている。 なお、 本明細書においては、 前記 SO I 基板および S〇 S基板を含めて、絶縁物層上に単結晶シリコン半導体層を形成した 半導体基板を総称したものも、 S〇 I基板と記す。 これらの基板材料はデバイス作 製に広く応用されており、以下のような点で通常のシリコン基板に比べて優れてい る。
( 1 ) 寄生容量低減により高速性に優れている。
(2) ソフトエラ一に強い。
(3) ラッチアップがない。
(4) ゥエル工程を省略できる。
これらのデバイス特性上の利点を実現するために、 SO I基板の製造方法として 従来より次のようなものがある。 ( 1 ) 貼り合わせ法：シリコン単結晶基板を、 表面を熱酸化した別のシリコン単 結晶基板に、 熱処理または接着剤を用いて貼り合わせた後、 機械的研磨や化学エツ チング等を用いて、 片側シリコン層を均一に薄膜化する方法。
( 2 ) S I MO X (セパレ一ション ·バイ ·イオン ·ィンプランテツド ·ォキサ イド） 法：シリコン基板に酸素イオンを注入した後、 熱処理して、 シリコン基板中 に、 埋め込み S i o 2 (酸化シリコン） 層を作製する方法。
( 3 ) 固相ェピタキシャル成長法：シリコン基板の表面を酸化した後、 酸化膜の 一部に窓をあけてシリコン基板を露出させ、その上に非晶質シリコンを成長する。 次に、 熱処理を施し、 露出したシリコンと接する部分から出発して、 非晶質シリコ ン層を横方向の固相ェピタキシャル成長によって結晶化する方法。
( 4 ) ヘテロェピ夕キシャル成長法：絶縁性の酸化物基板あるいはシリコン基板 上に結晶性の酸化物やフッ化物の層を堆積した後、その上に単結晶シリコン層を C V D法等で成長する方法。
しかしながら、 これらの方法は一長一短があり、 生産性、 品質については依然問 題をかかえている。 例えば、 貼り合わせ法では、 シリコン基板自体を薄膜化する必 要があり、 シリコン基板を 1 以下まで精度よく、 なおかつ均一にエッチングあ るいは研磨することは極めて困難である。
また、 S I MO X法は長い間研究されてきたが、 シリコン基板中に S i 02の埋 め込み酸化膜を形成するためには、多量の酸素イオンを打ち込まなければならず、 生産性やコストに問題があるとともに、 シリコン層中の結晶欠陥が多く、埋め込み 酸化膜中にパイプと呼ばれる欠陥が存在するという問題もある。
加えて、貼り合わせ S O I基板や S I MO X基板では、 その上に作製された素子 (例えば、 電界効果トランジスタ） のスナップバック耐圧が低い、 電流電圧特性に- キンクが現れやすい、 さらには、 セルフヒ一ティングによる負性電気伝導が起こり やすい、 という欠点があり、 品質上の問題となっている。 スナップバック耐圧とは、 素子が F E T (電界効果トランシス夕）の場合、 F E Tとして動作する際に、ボディ 部とドレイン部の接合部に発生するホットキャリアがボディ部に蓄積して、 ドレイ ン部とボディ部とソース部との間に流れるドレイン電流が急増して、耐圧が低下す ることを意味する。キンクもまたホットキヤリァがポディ部に蓄積することに起因 する。負性電気伝導は、電圧の増加とともに電流が減少していくという現象である 力 これは、 絶縁性の下地であるシリコン酸化物の熱伝導率が低いために、 ゲート 電圧やドレイン電圧が高くなるに従い、 F E Tの自己発熱による熱が蓄積して温度 が上昇し、 シリコン層の移動度が低下することにより発生する。
一方、 S O I技術の前身として S O S技術が知られている。 S O S基板はこれま で主に耐放射線性を必要とするデバイスに使われてきた。 S O S基板は寄生容量が 小さい等の S O I基板の特長に加えて、 厚い絶縁層を有することから、 基板を通じ てのノイズが小さい等の特長を持つ。 また、 S O S基板ではシリコン層とサフアイ ァ界面でのキャリアのライフタイムが短くなるために、 F E Tが動作する際に、 ボ ディ部とドレイン部の接合部に発生するホッ卜キヤリアは直ぐに再結合してポ ディ部に蓄積しにくい。従って、 ドレイン部とボディ部とソース部の間に流れる電 流が急増せず、 耐圧が低下しない。 すなわち、 スナップバック耐圧が高く、 キンク の出にくいことが、 S O S基板の大きな特長となっている。 さらには、 サファイア の熱伝導率が高いため、 S O S基板では負性電気伝導が起こりにくいという特徴も ある。 しかしながら、 S O S基板は、 シリコンをサファイア基板上にヘテロェピ夕 キシャル成長させて作製するために、 シリコン層とサファイア基板
( - A 1 2 0 3) との格子定数や熱膨張係数の違いにより、 多数の結晶欠陥ゃ大 きな表面粗さの発生が問題となっていた。
これを解決する手段としては、このシリコン層にさらにシリコンイオンを注入し てシリコン層深部をアモルファス化した後、ァニールにより再結晶化を行うことが 知られている （U S P 5 4 1 6 0 4 3 )。 しかしながら、 この方法を用いてもバル クシリコンと比較すると依然結晶欠陥密度は高い。
また、 シリコン基板上に、 酸化物層やフッ化物層等の中間層、 さらにその上に単 結晶シリコン層をェピタキシャル成長した S〇 I基板として、例えば、 中間層に？" 一 A 1203を用いたものが知られている （特開平 1一 261300号） これ らの SO I基板においても同様に、シリコン層と中間層の界面でのキャリアのライ フタイムが短くなり、 SOSと同等の高いズナップバック耐圧が得られ、 キンクが 出にくくなることが期待されるが、やはり格子定数や熱膨張係数の違いに起因する シリコン層の結晶性の低下や表面粗さの増大が問題となっている。
また、 これら SOS基板や SO I基板におけるシリコン層では、絶縁性の下地と の界面に近づくほど結晶欠陥密度が高くなり、 結晶性が低下する、 という問題があ る。 そのため、 これら基板上に、 例えば、 高速'低消費電力用のデバイスを作成す る場合のように、 厚さが 0. 05〜0. 3 mと薄いシリコン層においては、 きわ めて多くの結晶欠陥を含み、 結晶性も悪くなる。
そのため、 サファイア基板を用いる SOS基板や、 シリコン基板上に堆積した酸 化物層やフッ化物層のような中間層を利用する SO I基板は、貼り合わせ SO I基 板や S I MOX基板と比較すると、 シリコン層の結晶性や表面平坦性が悪く、 それ らの基板上に半導体デバイス、 例えば、 MOSFET (金属 '酸化物'半導体構造 電界効果トランジス夕）を形成した場合、フリッカーノィズの原因となったり、ゲー ト酸化膜の耐圧低下、 実効移動度や相互コンダクタンスの低下、 リーク電流増加等、 FETの動作性能や信頼性を悪化させている。
シリコン層の表面平坦性を改善する手法としては、 インシユレ一夕層が S i 02 である貼り合わせ SO I基板を還元性雰囲気中で加熱処理するという方法が知ら れている （特開平 5— 217821号公報参照）。 しかしながら、 この方法によれ ば、 平坦性は向上するがシリコン層の下地が S i 02であるためにスナップバック 耐圧の向上が見られなかった。 デバイスの信頼性を考慮すれば、 スナップバック耐 圧は高いほど好ましく、 SOS基板や、 シリコン基板上に酸化物層やフッ化物層等 の中間層、 さらに、 その上に単結晶シリコン層をェピタキシャル成長した SO I基 板において、 シリコン層の結晶性や表面平坦性を改善し、 これらに起因するデバイ ス性能や信頼性を向上できれば、 フリッカーノイズが低い、 実効移動度や相互コン ダク夕ンスが高い、 ゲート酸化膜耐圧が高い、 リーク電流が低い等の特性に加えて、 スナツプバック耐圧が高く、電流電圧特性にキンクや負性電気伝導が現れないとい う、 従来の S O I基板では得られなかった'、 素子の性能や信頼性を実現することが できる。
また、 電子デバイスばがりでなく、 S O S基板や、 シリコン基板上に酸化物層や フッ化物層などの中間層、さらにその上に単結晶シリコン層をェピタキシャル成長 した S〇 I基板において、 シリコン層の結晶性や表面平坦性を改善することで、従 来、 リーク電流が高い、 キャリア再結合速度が大きい、 光散乱が顕著などの理由に より、これらの半導体基板上には実現困難であった光デバイスの作製も可能になる。 本発明は、 従来の S O S基板、 あるいはシリコン基板上に酸化物層あるいはフッ 化物層等の中間層を堆積し、その上にシリコン層をェピタキシャル成長させた s o
I基板の問題点を解決し、 結晶性や表面平坦性が良好で、 結晶欠陥密度が深さ方向 に一様に低い S O I基板等の半導体基板を提供し、その基板上に半導体デバイスを 形成することにより、 高速'低フリッカーノイズ、 低リーク電流、 高スナップバッ ク耐圧等、従来得られなかった優れた性能や信頼性を有する電子デバイスや光デバ イス等の半導体デバイスを実現することを、 課題とする。
発明の開示 かかる状況下において、 本発明者らは、 サファイア基板上にシリコン層を成長さ せて S O S基板を作製する場合、あるいはシリコン基板上に中間層として酸化物層 あるいはフッ化物層を堆積し、その上にシリコン層を成長させて S O I基板を作.製 する場合等の半導体基板の製造方法において、 シリコン層を成長させた後に、 この シリコン層にシリコンイオンを注入してシリコン層深部をアモルファス化した後、 ァニールにより再結晶化を行って結晶改善し、 そして、 その上に再度シリコン層を ホモェピタキシャル成長することによって、 欠陥の少ない、 高結晶性のシリコン層 が形成でき、 さらに、 このシリコン層にシリコンイオンを注入してシリコン層深部 をアモルファス化した後、 ァニールにより再結晶化を行うことにより、極めて欠陥 の少ない高結晶性のシリコン層を形成できることを見いだし、本発明をなすに至つ た。 また、 最初の再結晶化を行った後、 酸化性雰囲気で熱処理を行ってシリコン層 の表面側の一部を酸化し、そのシリコン酸化物層をフッ酸等でエッチング除去する と、 後に欠陥の少ない、 高配向性のシリコン層が残ること、 そして、 このシリコン 層をシード層として、その上に再度シリコン層をホモェピタキシャル成長すること によって、 欠陥の少ない、 高結晶性のシリコン層を形成できることも見いだした。 さらに、 本発明者らは、 例えば、 上記製造方法により作製した、 欠陥が少なく、 結晶性や表面平坦性の良好な半導体基板上に M〇S F E Tを形成した場合に、従来 と比べて、 動作速度の向上、 フリッカーノイズの低減、 リーク電流の低減等、 顕著 なデバイス性能の向上が達成され、従来の S O I基板では実現できなかったデバイ スが可能になることを見いだし、 本発明をなすに至った。
すなわち、
本発明の請求の範囲第 1項の半導体基板は、絶縁性の下地と、 その上にェピタキ シャル成長された結晶シリコン層とからなり、 前記絶縁性の下地が、 単結晶酸化物 基板、またはシリコン基板とその上に堆積された結晶性の酸化物層もしくはフッ化 物層とからなる積層基板から構成されている半導体基板であって、ヨウ素系エッチ ング液への浸漬により形成した単位面積あたりのピット数を計測するという欠陥 密度測定方法により評価した前記結晶シリコン層の欠陥密度が、 深さ方向全体に 亘つて 7 X 1 0 6個 Z c m 2以下であり、 かつ該結晶シリコン層の表面粗さが、 2 n m以下 0 . 0 5 n m以上であることを特徴とする。 . 本発明の請求の範囲第 2項の半導体基板は、前記請求の請求の範囲第 1項の半導 体基板において、前記結晶シリコン層の、基板面に対して平行なシリコン（0 0 4 ) ピークの X線回折ロッキングカーブ半値幅が、 0 . 2 4度以下 0 . 0 3度以上であ り、かつ基板面に対して垂直なシリコン（040)ピークの X線回折ロッキングカー ブ半値幅が 0. 18度以下 0. 03度以上であることを特徴とする。
本発明の請求の範囲第 3項の半導体基板は、前記請求の範囲第 1項の半導体基板 において、 前記結晶シリコン層の、 基板面ヒ対して垂直なシリコン （040) ピー クの X線回折ロッキングカーブ半値幅が、基板面に対して平行なシリコン（004) ピークの X線口ッキングカープ半値幅よりも小さいことを特徴とする。
本発明の請求の範囲第 4項の半導体基板は、前記請求の範囲第 1項の半導体基板 において、 前記結晶シリコン層の、 基板面に対して垂直なシリコン （040) ピー クの X線回折ロッキング力一ブ半値幅が、 深さ方向全体に渡ってほぼ一定で、 0. 18度以下 0. 03度以上であることを特徴とする。
本発明の請求の範囲第 5項の半導体基板は、前記請求の範囲第 1項の半導体基板 において、 前記結晶シリコン層の一部を熱酸化し、該結晶シリコン層上にシリコン 酸化物層を形成した後、 チャージボンピング法により測定した界面準位密度が、 3 X 10 Zcm2以下 1 X 10 sZcm2以上であることを特徴とする。
本発明の請求の範囲第 6項の半導体基板は、前記請求の範囲第 1項の半導体基板 において、 前記結晶シリコン層の厚さが 0. 03 ^m以上 0. 7 ^m以下であるこ とを特徴とする。
本発明の請求の範囲第 7項の半導体基板は、前記請求の範囲第 1項の半導体基板 において、 前記絶縁性の下地が前記単結晶酸化物基板てあり、該単結晶酸化物基板 がサファイア基板であることを特徴とする。
本発明の請求の範囲第 8項の半導体基板は、前記請求の範囲第 1項の半導体基板 において、 前記絶縁性の下地が前記積層基板であり、 その基板としてのシリコン基 板上に堆積された結晶性の前記酸化物層が、 α— A 1203、 r— Α 1203、 Θ - Α 1203、 Mg〇 ' A l 203、 Ce〇2、 S rT i〇3、 (Z r Yx) Oy、 P b (Z r， T i ) 03、 L i T a〇3、 L i N b 03のいずれかからなり、 前記フッ 化物層が C a F,からなることを特徴とする。 また、本発明の請求の範囲第 9項は、 絶縁性の下地の上に欠陥密度が低いシリコ ン層が形成されてなる半導体基板の製造方法であって、
( a ) 前記絶緑性の下地の上に、 第 1のシリコン層を形成する工程と、
( b ) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
( c ) 第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2 のシリコン層を形成する工程と、
( d ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、 を有することを特徴とする。
また、 本発明の請求の範囲第 1 0項は、 絶縁性の下地の上に欠陥密度が低いシリ コン層が形成されてなる半導体基板の製造方法てあって、
( a ) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
( b ) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し， 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
( c ) 前記再結晶化された第 1のシリコン層を酸化性雰囲気中て熱処理し、表 面側の一部を酸化する工程と、
( d ) 前記工程 （c ) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
( e ) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
( f ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、 . を有することを特徴とする。
また、本発明の請求の範囲第 1 1項の半導体基板の製造方法は、 前記請求の範囲 第 1 0項の製造方法において、前記残った第 1のシリコン層を所定の厚さにする際 に、 前記工程 （c) 〜 （d) を 2回以上繰り返すことを特徴とする。
本発明の請求の範囲第 12項の半導体基板の製造方法は、前記請求の範囲第 10 または 1 1項の製造方法において、 前記工程 （O において形成されたシリコン層 を前記工程 （b) で形成された再結晶化された第 1のシリコン層と見なし、 前記ェ 程 （c) 〜 （f) を、 2回以上繰り返すことを特徴とする。
また、 本発明の請求の範囲第 13項の半導体基板の製造方法は、絶縁性の下地の 上に欠陥密度が低いシリコン層が形成されてなる半導体基板の製造方法であって、
(a) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
(b) 前記第 1のシリコン層を酸化性雰囲気中で熱処理し、表面側の一部を酸 化する工程と、
(c) 前記工程 （b) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
(d) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
(e) 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程と、
を有することを特徴とする。
本発明の請求の範囲第 14項の半導体基板の製造方法は、前記請求の範囲第 13 項の製造方法において、 前記残った第 1のシリコン層を所定の厚さにする際に、 前 記工程 （b) 〜 （c) を 2回以上繰り返すことを特徴とする。
本発明の請求の範囲第 15項の半導体基板の製造方法は、前記請求の範囲第 13 または 14項のいずれかの製造方法において、 前記工程 （e) において形成された シリコン層を前記工程（ a )で形成された第 1のシリコン層と見なし、前記工程（ b )
〜 （e) を、 2回以上繰り返すことを特徴とする。
本発明の請求の範囲第 16項の半導体基板の製造法は、請求の範囲第 10ないし
15項のいずれかの製造方法において、 前記酸化性雰囲気が、酸素と水素の混合ガ スまたは水蒸気を含むことを特徴とする。
本発明の請求の範囲第 1 7項の半導体基板の製造方法は、前記請求の範囲第 1 0 ないし 1 6項のいずれかの製造方法において、前記酸化性雰囲気中での熱処理の温 度が 6 0 0 °C以上 1 3 0 0 °C以下であることを特徴とする。
本発明の請求の範囲第 1 8項の半導体基板の製造方法は、前記請求の範囲第 1 0 ないし 1 6項のいずれかの製造方法において、前記酸化性雰囲気中での熱処理が、 高温で行う高温熱処理と、 弓 Iき続きより低温て行う低温熱処理という、温度を変え た 2段階の熱処理からなることを特徴とする。
本発明の請求の範囲第 1 9項の半導体基板の製造方法は、前記請求の範囲第 1 8 項に記載の半導体基板の製造方法において、前記酸化性雰囲気中での高温熱処理の 温度が 8 0 0 °C以上 1 2 0 0 °C以下であり、前記酸化性雰囲気中での低温熱処理の 温度が 7 0 0 °C以上 1 1 0 0 °C以下であることを特徴とする。
本発明の請求の範囲第 2 0項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、 前記第 1のシリコン層の上に、 シリコ ン層をェピタキシャル成長して、 第 2のシリコン層を形成する温度が、 5 5 0 °C以 上 1 0 5 0 °C以下であることを特徴とする。
本発明の請求の範囲第 2 1項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、 前記第 1のシリコン層の上に、 シリコ ン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程の前に、 該第 1 のシリコン層を水素雰囲気中または真空中で加熱処理することを特徴とする。 本発明の請求の範囲第 2 2項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、 前記第 1のシリコン層の上に、 シリコ ン層をェピタキシャル成長して、第 2のシリコン層を形成する際に用いる装置の^ 長室のベース圧力を 1 0— 7 T o r r以下とすることを特徴とする。
本発明の請求の範囲第 2 3項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、 前記第 1のシリコン層の上に、 シリコ ン層をェピタキシャル成長して、 第 2のシリコン層を形成する方法が、 U H V— C V D法または M B E法であることを特徴とする。
本発明の請求の範囲第 2 4項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、 前記第 1のシリコン層の上に、 シリコ ン層をェピタキシャル成長して、 第 2のシリコン層を形成する時に、成長初期にお いてのみ成長温度を高く設定することを特徴とする。
本発明の請求の範囲第 2 5項の半導体基板の製造方法は、前記請求の範囲第 2 4 項に記載の半導体基板の製造方法において、 前記第 1のシリコン層の上に、 シリコ ン層をェピタキシャル成長して、 第 2のシリコン層を形成する方法が、 A P C V D 法または L P C V D法であることを特徴とする。
本発明の請求の範囲第 2 6項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、前記第 2のシリコン層にイオン注入を して界面深部をアモルファス化し、該アモルファス化された層を熱処理により再結 晶化する工程の後、または前記シリコン層をェピ夕キシャル成長して第 2のシリコ ン層を形成する工程の後に、水素中で熱処理する工程を有することを特徴とする。 本発明の請求の範囲第 2 7項の半導体基板の製造方法は、前記請求の範囲第 2 6 項の製造方法において、前記水素中での熱処理の温度が 8 0 0 °C以上 1 2 0 0 以 下であることを特徴とする。
本発明の請求の範囲第 2 8項の半導体基板の製造方法は、前記請求の範囲第 9な いし 1 5項のいずれかの製造方法において、前記第 2のシリコン層にイオン注入を して界面深部をアモルファス化し、該アモルファス化された層を熱処埋により再結 晶化する工程の後に、 シリコン層の表面を平坦化することを特徴とする。
本発明の請求の範囲第 2 9項の半導体基板の製造方法は、前記請求の範囲第 2 8 項に記載の製造方法において、 前記シリコン層の表面を平坦化する方法が、化学的 または/および機械的研磨処理であることを特徴とする。
本発明の請求の範囲第 3 0項の半導体基板の製造方法は、前記請求の範囲第 9な いし 29項のいずれかの製造方法において、前記絶縁性の下地の上に第 1のシリコ ン層を形成する工程が、絶縁性の下地の上に第 1のシリコン層をェピタキシャル成 長する工程であることを特徴とする。
本発明の請求の範囲第 31項の半導体基板の製造方法は、前記請求の範囲第 9な いし 30項のいずれかの製造方法において、前記絶緑性の下地が単結晶酸化物基板 であることを特徴とする。
本発明の請求の範囲第 32項の半導体基板の製造方法は、前記請求の範囲第 3 1 項に記載の製造方法において、前記絶縁性の下地がサファイア基板であることを特 徴とする。
本発明の請求の範囲第 33項の半導体基板の製造方法は、前記請求の範囲第 9な いし 30項のいずれかの製造方法において、 前記絶縁性の下地が、基板としてのシ リコン基板上に堆積された結晶性の酸化物層もしくはフッ化物層とからなる積層 基板であることを特徴とする。
本発明の請求の範囲第 34項の半導体基板の製造方法は、前記請求の範囲第 33 項に記載の製造方法において、 前記結晶性の酸化物層が、 α— A 1203、 ァー Α 12〇3、 Θ -A 12O3> MgO ' A l 203、 Ce〇2、 S rT i 03、 (Z r X_K, Yx) Oy、 P b (Z r , T i ) 03、 L i Ta〇3、 L i Nb03のい ずれかからなり、 前記結晶性のフッ化物層が C a F 2からなることを特徴とする。 また、 本発明の請求の範囲第 35項の半導体基板は、 前記請求の範囲第 9ないし 34項のいずれかに記載の製造方法により製造されたことを特徴とする。
本発明の請求の範囲第 36項の半導体基板は、前記請求の範囲第 1ないし 8項の いずれかの半導体基板において、前記請求の範囲第 9ないし 34項のいずれかに記 載の製造方法により製造されたことを特徴とする。
また、 本発明の請求の範囲第 37項の半導体デバイスは、基板として半導体基板 を用いた半導体デバイスであって、 前記半導体基板として、請求の範囲第 1ないし
8項のいずれかに記載の半導体基板が用いられ、それによつてデバイス特牲が向上 していることを特徴とする。
本発明の請求の範囲第 3 8項の半導体デバイスは、前記請求の範囲第 3 7項に記 載の半導体デバイスにおいて、 前記半導体デバイスが M〇S F E Tであり、 その半 導体基板として請求項 1ないし 8のいずれかに記載の半導体基板を用いることに より向上しているデバイス特性が、 相互コンダクタンス、 遮断周波数、 フリッカー ノイズ、 エレクト口スタティック ·デイスチャージ、 ドレイン耐圧、 絶縁破壊電荷 量、 リーク電流特性のうちの少なくとも一つであることを特徴とする。
本発明の請求の範囲第 3 9項の半導体デバイスは、前記請求の範囲第 3 8項に記 載の半導体デバイスにおいて、 前記 MO S F E Tが、 その半導体基板として請求項 1ないし 8のいずれかに記載の半導体基板であって、 結晶シリコン層の厚さが
0 . 0 3 111以上0 . 7 /^ m以下の半導体基板上に形成された MO S F E Tであり、 電流一電圧特性にキンクが現れず、 ゲート長 0 . 8 / mの場合のドレイン耐圧が 7 V以上あり、 フリッカ一ノイズを表すインプット ·ゲート ·ボルテージ ·スぺクト ラル ·デンシティが測定周波数 1 0 0 H zで 3 X 1 0— 1 2 V 2ZH z以下という特 性を有することを特徴とする。
本発明の請求の範囲第 4 0項の半導体デバイスは、前記請求の範囲第 3 7項の半 導体デバイスにおいて、 前記半導体デパイスがバイポーラトランジスタであり、 そ の半導体基板として請求の範囲第 1ないし 8項のいずれかに記載の半導体基板を 用いることにより向上しているデバイス特性が、相互コンダクタンス、遮断周波数、 コレクター電流、 リーク電流、電流利得のうちの少なくとも一つであることを特徴 とする。
本発明の請求の範囲第 4 1項の半導体デバイスは、前記請求の範囲第 3 7項の半 導体デバイスにおいて、 前記半導体デバイスがダイオードであり、その半導体基^ として請求の範囲第 1ないし 8項のいずれかに記載の半導体基板を用いることに より向上しているデバイス特性が、 逆バイアスリーク電流、 順バイアス電流、 ダイ オード因子のうちの少なくとも一つであることを特徴とする。 本発明の請求の範囲第 4 2項の半導体デバイスは、前記請求の範囲第 4 1項の半 導体デバイスにおいて、 前記ダイオードが、 その半導体基板として請求の範囲第 1 ないし 8項のいずれかに記載の半導体基板であつて、 結晶シリコン層の厚さが 0 . 0 3 1 111以上0 . 7 m以下の半導体基板上に形成された p i nフォトダイ オードであり、 p i n領域の幅が各 1 mで、 2 Vの逆バイアスを印加という条件 で測定した暗電流が 1 0— 1 1 A以下、 波長 8 5 0 n mで強度が 1 WZ c m2の光照 射下での光電流が 1 0—1 Q A以上という特性を有することを特徴とする。
本発明の請求の範囲第 4 3項の半導体デバイスは、前記請求の範囲第 3 7項の半 導体デバイスにおいて、 前記半導体デバイスが半導体集積回路であり、その半導体 基板として請求の範囲第 1ないし 8項のいずれかに記載の半導体基板を用いるこ とにより向上しているデバイス特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費 電力特性のうちの少なくとも一つであることを特徴とする。
また、本発明の請求の範囲第 4 4項の半導体デバイスは、 基板として半導体基板 を用いた半導体デバイスであって、 前記半導体基板として、 前記請求の範囲第 9な いし 3 4項のいずれかに記載の製造方法により製造された半導体基板が用いられ、 それによつてデバイス特性が向上していることを特徴とする。
本発明の請求の範囲第 4 5項の半導体デバイスは、前記請求の範囲第 4 4項の半 導体デバイスにおいて、 前記半導体デバイスが MO S F E Tであり、前記デバイス 特性が、 相互コンダクタンス、 遮断周波数、 フリッカーノイズ、 エレクトロス夕 ティック ·ディスチャージ、 ドレイン耐圧、 絶縁破壊電荷量、 リーク電流特性のう ちの少なくとも一つであることを特徴とする。
本発明の請求の範囲第 4 6項の半導体デバイスは、前記請求の範囲第 4 5項の半 導体デバイスにおいて、 前記 MO S F E Tが、 その半導体基板として請求の範囲第 9ないし 3 4項のいずれかに記載の製造方法により製造された半導体基板であつ て、 結晶シリコン層の厚さが 0 . 0 3 z m以上 0 . 7 i m以下の半導体基板上に形 成された MO S F E Tであり、 電流電圧特性にキンクが現れず、 ゲート長 0 . 8 の場合のドレイン耐圧が 7 V以上あり、 フリッカーノイズを表すイン プット .ゲ—卜 .ボルテージ ·スぺク卜ラル ·デンシティが測定周波数 1 0 0 H z で 3 X 1 0— 1 2 V 2/H z以下という特性を有することを特徴とする。
本発明の請求の範囲第 4 7項の半導体デバ'イスは、前記請求の範囲第 4 4項の半 導体デバイスにおいて、 前記半導体デバイスがバイポーラトランジスタであり、 前 記デバイス特性が、 相互コンダクタンス、 遮断周波数、 コレクター電流、 リ一ク電 流、 電流利得のうちの少なくとも一つであることを特徴とする。
本発明の請求の範囲第 4 8項の半導体デバイスは、前記請求の範囲第 4 4項の半 導体デバイスにおいて、 前記半導体デバイスがダイオードであり、 前記デバイス特 性が、 逆バイアスリーク電流、 順バイアス電流、 ダイオード因子のうちの少なくと も一つであることを特徴とする。
本発明の請求の範囲第 4 9項の半導体デバイスは、前記請求の範囲第 4 8項の半 導体デバイスにおいて、 前記ダイオードが、 その半導体基板として請求の範囲第 9 ないし 3 4項のいずれかに記載の製造方法により製造された半導体基板であって、 結晶シリコン層の厚さが 0 . 0 3 ^ 111以上0 . 7 以下の半導体基板上に形成さ れた p i nフォトダイオードであり、 p i n領域の幅が各 1 z mで、 2 Vの逆バイ ァスを印加という条件で測定した暗電流が 1 0— 1 1 A以下、 波長 8 5 0 n m、 強度 が 1 c m 2の光照射下での光電流が 1 0— 1 Q A以上という特性を有することを 特徴とする。
本発明の請求の範囲第 5 0項の半導体デバイスは、前記請求の範囲第 4 4項の半 導体デバイスにおいて、 前記半導体デバイスが半導体集績回路であり、 前記デバィ ス特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費電力特性のうちの少なくとも 一つであることを特徴とする。
また、 本発明の請求の範囲第 5 1項の半導体デバイスの製造方法は、 絶縁性の下 地と，その上に形成されたシリコン層からなる半導体基板上に半導体デバイスを製 造する方法において、 (a) 前記絶緑性の下地の上に、 第 1のシリコン層を形成する工程と、
( b ) 前記第 1のシリコン層に第 1のィォン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
(c) 第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2 のシリコン層を形成する工程と、
( d ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、
(e) 前記工程 （d) で形成されたシリコン層を酸化性雰囲気中で熱処埋して 表面側の一部を酸化した後、形成されたシリコン酸化膜をエッチングにより除去し て、 前記シリコン層を所望の厚さに調整する工程と、
を有することを特徴とする。
また、本発明の請求の範囲第 52項の半導体デバイスの製造方法は、絶縁性の下 地と、その上に形成されたシリコン層からなる半導体基板上に半導体デバイスを製 造する方法において、
(a) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
(b) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
(c) 前記再結晶化された第 1のシリコン層を酸化性雰囲気中で熱処理し、表 面側の一部を酸化する工程と、
(d) 前記工程 （c) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
(e) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、 .
( f ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、
(g) 前記工程 （ f) で形成されたシリコン層を酸化性雰囲気中で熱処理して 表面側の一部を酸化した後、形成されたシリコン酸化膜をエッチングにより除去し て、 前記シリコン層を所望の厚さに調整する工程と、
を有することを特徴とする。
本発明の請求の範囲第 5 3項の半導体 バイスの製造方法は、前記請求の範囲第 5 2項の半導体デバイスの製造方法において、前記残った第 1のシリコン層を所定 の厚さにする際に、 前記工程 （c ) 〜 （d ) を 2回以上繰り返すことを特徴とする。 本発明の請求の範囲第 5 4項の半導体デバイスの製造方法は、前記請求の範囲第 5 2ないし 5 3項のいずれかの半導体デバイスの製造方法において、前記工程（ Π において形成されたシリコン層を前記工程（b )で形成された再結晶化された第 1 のシリコン層と見なし、 前記工程 （c ) 〜 （ f ) を、 2回以上繰り返すことを特徴 とする。
また、 本発明の請求の範囲第 5 5項の半導体デバイスの製造方法は、絶縁性の下 地と、その上に形成されたシリコン層からなる半導体基板上に半導体デバイスを製 造する方法において、
( a ) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
( b ) 前記第 1のシリコン層を酸化性雰囲気中で熱処理し、表面側の一部を酸 化する工程と、
( c ) 前記工程 （b ) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
( d ) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
( e ) 前記第 2のシリコン層にィォン注入をして界面深部をァモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程と、 .
( f ) 前記工程 （e ) で形成されたシリコン層を酸化性雰囲気中て熱処理して 表面側の一部を酸化した後、形成されたシリコン酸化膜をエッチングにより除去し て、 前記シリコン層を所望の厚さに調整する工程と、 を有することを特徴とする。
本発明の請求の範囲第 5 6項の半導体デバイスの製造方法は、前記請求の範囲第 5 5項の製造方法において、前記残った第 1のシリコン層を所定の厚さにする際に、 前記工程 （b ) 〜 （c ) を 2回以上繰り返すことを特徴とする。
本発明の請求の範囲第 5 7項の半導体デバイスの製造方法は、前記請求の範囲第 5 5または 5 6項のいずれかに記載の半導体デバイスの製造方法において、前記ェ 程 （e ) において形成されたシリコン層を前記工程 （a ) で形成された第 1のシリ コン層と見なし、 前記工程 （b ) 〜 （e ) を、 2回以上繰り返すことを特徴とする。 本発明の請求の範囲第 5 8項の半導体デバイスの製造方法は、前記請求の範囲第 5 1ないし 5 7項のいずれかの製造方法において、前記第 2のシリコン層にイオン 注入をして界面深部をアモルファス化し、該アモルファス化された層を熱処理によ り再結晶化する工程の後または前記シリコン層をェピタキシャル成長して第 2の シリコン層を形成する工程の後に、水素中で熱処理する工程を有することを特徴と する。
本発明の請求の範囲第 5 9項の半導体デバイスの製造方法は、前記請求の範囲第 5 1ないし 5 7項のいずれかの製造方法において、前記第 2のシリコン層にイオン 注入をして界面深部をアモルファス化し、該アモルファス化された層を熱処理によ り再結晶化する工程の後に、シリコン層の表面を化学的および/または機械的研磨 により平坦化することを特徴とする。 図面の簡単な説明 第 1 A図から第 1 H図は、本発明の請求の範囲第 1 0項に記載の発明による半雩 体基板の作製手順を示す作製工程中の S 0 S基板の断面図であり ；
第 2図は、本発明の実施例 1および比較例 1において作製した S O S基板のシリ コン層の、 基板面に対して平行なシリコン （0 0 4 ) ピークと基板面に対して垂直 なシリコン （040) ピークの X線回折ロッキングカーブであり ； 第 3図は、本発明の実施例 1および比較例 1において作製した S O S基板のシリ コン層の、 基板面に対して垂直なシリコン （040) ピークの X線回折ロッキング カーブ半値幅の深さ方向の変化を示すグラフであり ；
第 4図は、本発明の実施例 1で作製した SOS基板を用いて作製した MOSFE
Tの断面構成図であり ；
第 5図は、本発明の実施例 1で作製した S 0 S基板および比較例 2にある市販の 貼り合わせ SO I基板を用いて作製した NMOS FETの電流一電圧特性を表し た図であり ；
第 6図は、本発明の実施例 1および比較例 1で作製した S〇 S基板を用いて作製 した NMOSFETのフリッカーノイズ特性を表す図であり ；
第 7図は、本発明の実施例 1で作製した SOS基板を用いて作製した p i nフォ トダイオードの断面構成図である。 発明を実施するための最良の形態 以下に本発明の詳細な説明をする。
本発明における絶縁性の下地としては、サブアイァ等の単結晶酸化物基板、或い は基板としてのシリコン基板上に堆積された α— A 12〇3、 ァ— Α 1203 Θ - A l 2〇3 MgO ' A l 2〇3 Ce02 S rT i 03 （Z r Yx) Oy P b (Z r T i ) 03 L i Ta〇3 L i N b O 3等の結晶性の酸化物層もしく は C a F 2等の結晶性のフッ化物層が用いられる。 また、 本発明においては、 絶縁 性の下地として、 非晶質の材料、 例えば、 ガラス基板、 あるいは基板としてのシリ . コン基板上の S i 02等も適用可能である。 なお、 本発明において、 シリコン基板 上に酸化物層やフッ化物層を成長する方法については特に制限はなく、通常、減圧 化学気相成長法 （LPCVD法）、 超高真空化学気相成長法 （UHV-CVD法）、 分子線エピタキシー法 （MBE法）、 スパッタリング法、 レーザ MB E法等が用い られる。 S i〇2の場合は、 シリコン基板を酸化性雰囲気中で熱酸化処理したもの でもよい。
図 1は、本発明の請求項 10に記載の発明による具体的な半導体基板の S 0 S基 板の作製手順を示したものである。
本発明においては、 まず、 サファイア基板 1の上に、 第 1のシリコン層 2をェピ タキシャル成長させる （a) 力 その成長方法としては、 常圧化学気相法 （APC VD法）、 減圧化学気相法 （LPCVD法）、 超高真空化学気相法 （UHV— CVD 法）、 分子線エピタキシー法 （MBE法）、 電子ビーム （EB) 蒸着法等が用いられ る。 特にェピタキシャル成長法が好ましい。 この際、 第 1のシリコン層の厚さにつ いては特に制限はないが、 例えば 0. 03 imから 1 mの範囲が実用的である。 第 1のシリコン層 2をェピタキシャル成長した後に、第 1のイオン注入としてシ リコンイオンを注入して、 その深部 3をアモルファス化し （b)、 第 1の熱処理と してァニール処理を行って表層より再結晶化したシリコン層 4を形成する （c)。 シリコンイオン注入条件はシリコン層の膜厚により変わるが、絶縁性の下地との界 面からシリコン層の 80 %程度がアモルファス化する条件でイオン注入すること が好ましい。再結晶化の際のァニールは 500°Cから 1000°Cの範囲で窒素雰囲 気あるいは酸化性雰囲気あるいは窒素雰囲気で熱処理した後、酸化性雰囲気で熱処 理する工程が好ましい。再結晶の際、 シリコン層と絶縁性の下地との熱膨張率の違 いに起因する熱応力の影響を小さくするために、先に比較的低温でァニールを行い、 その後、 引き続き、 より高温でのァニールを行うという、 温度を変えた 2段階のァ ニールを行うことが好ましい。次に、 再結晶化したシリコン層 4を酸化性雰囲気中 で熱処理して、 表面にシリコン酸化物層 5を形成する （d) が、 この熱処理によつ て原子の再配列がおこり、ェピタキシャル成長後の第 1のシリコン層中に多数生成 していた、 界面の格子不整合に起因する転位や積層欠陥が低減したり、配向性の異 なる部分が消失する。 本発明において、 酸化性雰囲気中での熱処理の温度は、 500°C以上 1350°C 以下であり、好ましくは 600°C以上 1300°C以下である。温度が低すぎると、 原子の再配列の効果が小さくなり、 一方、 温度が高すぎると、 下地の構成元素がシ リコン層中に拡散侵入する等の問題がある。 また、酸化性雰囲気中での熱処理の温 度が高い場合、 シリコン層中にドナー性の欠陥が生成し、 例えば、 MOSFETに おいて動作開始の電圧、 すなわち、 しきい電圧のずれが生じる等、 問題が起こるこ とがあるので、 高温で酸化性雰囲気中の熱処理を行う高温熱処理と、 引き続き、 よ り低温で酸化性雰囲気中の熱処理を行う低温熱処理という、温度を変えた 2段階の 熱処理を行うことが、 本発明による半導体基板上に、 より信頼性の高い半導体デバ イスを形成する上で好ましい。温度を変えた 2段階の熱処理を行う場合、高温熱処 理の好ましい温度は、 800°C以上 1200°C以下であり、低温熱処理の好ましい 温度は、 700°C以上 1 10 以下である。
また、 熱処理の雰囲気については、 酸化性雰囲気であれば、 特に制限はなく、 〇2、 〇2 + H2、 H2〇、 N2〇等の酸化性ガス、 あるいは、 これらの酸化性ガスを N2、 A r等の不活性ガスで希釈したガスの雰囲気が通常用いられる。 しかし、 〇2 + H2混合ガスまたはH2〇を含むガスの場合に、 結晶欠陥の低減や結晶性の向 上等に関して、 より大きな効果が得られるので、 好ましい。 これは、 酸化性雰囲気 中での熱処理には、 原子の再配列の効果に加えて、 シリコン層が酸化されてシリコ ン酸化物層が形成される際に、シリコン層の表面近傍に格子間シリコン原子が生成 し、 これがシリコン層中へと拡散して、 シリコン空孔を埋めることにより、 積層欠 陥などを解消するという効果も有しており、 熱処理の雰囲気が〇2+H2混合ガス または H2〇を含むガスの場合、 シリコン層表面近傍での格子間シリコン原子の生 成速度が大きくなるため、 結晶欠陥低減や結晶性向上等に関して、 より大きな効果 が得られるものと推定される。
次に、 シリコン酸化物層 5を、 フッ酸やバッファードフッ酸 （BHF) 等により エッチングして除去する （e)。 ここで、 第 1のシリコン層を所定の厚さに残す際 に、シリコン層 4を酸化性雰囲気中で熱処理して表面にシリコン酸化物層 5を形成 する工程 （d) と、 シリコン酸化物層 5をエッチングして除去する工程 （e) を 2 回以上繰り返すと、酸化性ガスがシリコン層の表面と接する機会が増え、 シリコン 層表面近傍での格子間シリコン原子の生成速度が大きくなるために、上記と同様に、 結晶欠陥低減や結晶性向上等に関して、 より大きな効果が得られ、 好ましい。
その後、 残ったシリコン層 6をシード層として、 その上に再度、 シリコン層 7を ホモェピタキシャル成長する （ f)。 この際の成長法としては、 第 1のシリコン層 と同様、 APCVD法、 LPCVD法、 UHV— CVD法、 MBE法、 EB蒸着法 等が用いられるが、第 1のシリコン層 2と同じ方法である必要はない。 この堆積は、 シリコン単結晶基板上にシリコン層を堆積させるホモェピタキシャル成長と同じ であり、格子定数の違いによる影響を受けない。それに加えて成長温度を下げるこ とができるという効果もあり、従来のへテロェピ夕キシャル成長によるシリコン層 と比較して、 結晶性や表面平坦性が改善される。 シリコン層 7をホモェピ夕キシャ ル成長する際には、 成長初期に、 シード層表面に、 シリコンのェピタキシャル成長 を阻害するシリコン酸化物層が存在しないこと、かつ生成しないことが重要である。 そのためには、 成長雰囲気中に水分や酸素の極力少ないことが好ましく、成長法と しては、 11^1 ーじ 0法、 MB E法等のように、 原料を供給しない状態でのベー ス圧力が、 10— 7To r r以下であり、 超高真空雰囲気下でシリコン層の成長が できる方法が好ましい。
また、 シリコン層 7のホモェピタキシャル成長を行う前に、 シード層 6上の自然 酸化膜やケミカルォキサイドを除去するために、水素雰囲気中あるいは真空中での 加熱処理を行うことが好ましい。
シリコン層 7のェピタキシャル成長を行う温度については、 通常 400°C以上 200°C以下、好ましくは 550°C以上 1050°C以下である。 シード層表面への シリコン酸化物層の生成は、成長雰囲気中の水分や酸素の存在量と成長温度により 決まり、 成長雰囲気中の水分や酸素の存在量が少ないほど、低温でもシリコン酸化 物層が生成しにくい。 したがって、 UH V— C V D法や M B E法のような超高真空 雰囲気下でシリコン層の成長ができる方法では、比較的低温でェピタキシャル成長 を行うことができるが、 その場合には、 熱的な歪みが小さくなるために、 高品質の 結晶シリコン層が得られやすく好ましい。 また、 八？じ 0法ゃし？じ 0法等に おいて、 ベース圧力が 1 0— 7 T o r r以上の場合には、 成長初期に、 シリコン酸 化物層の生成を抑制するために、成長温度を高くし、途中から成長温度を下げると いう温度プロファイルにすることが、良好なェピ夕キシャル成長を行う上で有効で ある。
本発明において、シリコン層 7をホモェピタキシャル成長するためのシード層 6 の厚さについては特に制限はないが、 好ましくは、 5 n m以上 1 z m以下である。 次に、 第 2のシリコン層 （6 + 7 ) に、 再度、 第 2のイオン注入としてシリコン イオンを注入して（g )、その深部をアモルファス化し、第 2の熱処理としてァニ一 ル処理を行って表層より再結晶化したシリコン層 8を形成する （h )。 本発明にお いてシリコン層をアモルファス化した後、第 2の熱処理により再結晶化する際には シリコン層表面から絶緑層との界面方向に再結晶化が進むため、表面シリコン層の 結晶性が良いほど再結晶化したシリコン層の結晶性は高くなる。酸化性雰囲気中で 熱処理することにより形成したシード層上にェピ夕キシャル成長したシリコン層
7は第 1のェピタキシャルシリコン層よりも結晶性が高いため、第 2のシリコン層 をァモルファス化した後、再結晶化することにより結晶性の高いシリコン層が形成 できる。 なお、 図 1において、 （d ) から （h ) の工程を 2回以上繰り返すことに より、 結晶欠陥密度の低減、 結晶性の向上、 表面粗さの低減等について、 さらに顕 著な効果を達成することができる。
本発明において第 1のシリコン層 2、あるいは上記の再結晶化したシリコン層 8 に対して、 水素雰囲気中での加熱処理を行うと、 シリコン原子が表面をマイグレー ションして結晶の再配列化がおこり、結晶欠陥の低減や表面平坦性の向上が達成さ れるので、 さらに好ましい。 この際の水素雰囲気中での加熱処理の温度は、 低すぎ るとシリコン原子の表面マイグレーションが十分に起こらないし、 高すぎると、下 地の構成元素 （例えばサファイアの場合は A 1 ) 力 多量にシリコン層へ拡散侵入 して、 シリコン層の結晶性を低下させたり、 キャリア密度を変えたりする等の影響 を及ぼすことから、 700°C以上 1300°C以下であり、好ましくば 800°C以上 1200°C以下である。
また、 加熱処理の際の水素の分圧は、 lTo r rから 760To r rの範囲で選 ぶことができるが、 この場合、 分圧を _調整する方法としては、 真空ポンプによって 真空引きしてもよいし、 不活性ガスを用いて希釈してもよい。
水素中で加熱処理する時間も任意に選ぶことができるが、好ましくは、 2分から 5時間であり、 より好ましくは、 5分から 3時間である。
また、第 2の熱処理のァニール処理をして再結晶化した後、 シリコン層 8の表面 を平坦化する処理を施すと、デバイスの性能や信頼性にとってよい効果をもたらす ので好ましい。 この際、 平坦化処理の方法としては、 前述と同様の水素雰囲気中で の加熱処理や、 化学的または および機械的研磨処理が好ましい。
本発明により作製した半導体基板である、サファイア等単結晶酸化物基板や、 シ リコン基板とその上に堆積されたひ一 A 12〇3、 ァ— Α 12〇3、 Θ -A 1203, MgO · A 1203, Ce〇2、 S rT i〇3、 (Z r x_x, Yx) Oy、 P b (Z r， T i) 〇3、 L i Ta〇3、 L i Nb〇3等の結晶性酸化物層、 もしくは C aF2等 の結晶性のフッ化物層とからなる積層基板などを絶縁性の下地とする S〇 I基板 は、 I 2、 K I、 HF、 メタノール、 水を混合したエッチング液に浸漬してピット を形成した後、 走査型電子顕微鏡 （SEM) を用いて単位面積当たりのピット数を 測定するという方法によりシリコン層の結晶欠陥密度を求めると、シリコン層の厚 さが 0. 03 /m〜0. 7 / mのように小さな場合でも、 シリコン層の深さ方向全 体に渡って 7 X 106個 cm2以下の値が得られる。
また、 同時に、 シリコン層の、 基板面に対して平行なシリコン （004) ピーク の X線回折ロッキングカーブ半値幅が、 0. 24度以下 0. 03度以上であり、 か つ基板面に対して垂直なシリコン（040) ピークの X線回折ロッキングカーブ半 値幅が 0. 1 8度以下 0. 0 3度以上であり、 さらに （040) ピークの X線回折 ロッキングカーブ半値幅よりも小さいという物性を有している。 また、 シリコン層 の、 基板面に対して垂直なシリコン （040) ピークの X線回折ロッキングカーブ 半値幅は、 深さ方向全体に渡ってほぼ一定で、 0. 1 8度以下 0. 0 3度以上の値 を示す。
本発明において、 表面粗さとは、 原子間力顕微鏡を用いて、 1 0 mx 1 0 fim の範囲における平均二乗粗さ R rmsを求めたものである力 本発明により作製し た半導体基板である SO I基板の表面粗さは、 いずれも 2 nm以下であった。
本発明によれば、サファイア等の単結晶酸化物基板、基板としてのシリコン基板 上に堆積された a— A 1 203、 ァ— Α 1 203、 Θ -A 1 203
MgO · A 1203, C e02、 S r T i〇3、 (Z r x_x, Yx) Oy、 P b (Z r , T i ) 〇3、 L i Ta〇3、 L i N b〇3等の結晶性の酸化物層もしくは C a F 2等 の結晶性のフッ化物層の上に、 結晶欠陥のきわめて少ない、 しかも表面平坦性の良 好なシリコン層を作製することができるので、 この SO I基板上には、従来の同様 の材料構成からなる SO I基板では得られない優れた性能を有する半導体デバイ スを形成できる。
本発明の半導体デバイスは、請求項 5 ：!〜 5 9に記載のように、 製造方法の中に、 前工程として、半導体基板である S 0 I基板の結晶性や表面平坦性を改善する基板 高品質化の工程を含めることにより得られ、 以後の工程については、従来の技術を 用いればよい。
本発明における半導体デバイスとは、 その種類には特に制限はなく、 MOS FE T、 バイポーラトランジスタ、 両者を組み合わせた B i CMOSトランジスタ、 薄 膜トランジスタ （TFT)、 ダイオード、 太陽電池等、 シリコンデバイス全般に当 てはまる。 また、 MOS FETを始め、 前記のデバイスから構成される集積回路で もよい。 例えば、 SOS基板上に MO S FETを形成した場合、 本発明においては、 MO S FETが形成されるシリコン層が、 結晶欠陥密度や表面粗さが小さいために、 キヤリァがチャネルを移動する際に散乱を受けにくく、実効移動度や相互コンダク 夕ンスが高くなる。
また、 フリッカーノイズについては、 移動キャリアが、 シリコン層中の結晶欠陥 で散乱された時の移動度の揺らぎや、表面粗さを持つたシリコン層とその上に形成 されたゲート酸化膜の界面に生成するトラップを介して、移動キヤリァが捕獲と脱 離の過程を経ること等が要因と言われており、シリコン層の結晶欠陥や表面粗さが 低減されることにより、 低フリッカ一ノイズを達成することができる。
また、 MOSFETを構成するゲート酸化膜を、 シリコン層の熱酸化により作製 する場合、 従来のように結晶欠陥密度や表面粗さが大きいと、 熱酸化後の S i〇2 膜の厚さが不均一になったり、膜中にピンピールやウィークスポットを含むために、 絶縁耐性の低下を招く。本発明においては、 MOSFETが形成されるシリコン層 が、 結晶欠陥密度が低く、 表面粗さも小さいので、 熱酸化後の S i〇2膜の欠陥が 少なく、 格段に高いゲート絶縁耐圧を有する。
また、 MOS FETが形成されるシリコン層の結晶欠陥密度の低減により、 欠陥 を介した電流のパスが少ないために、 M〇S FETがオフ状態の時に、 ソースとド レインの間を流れるリーク電流を低減することができ、 高い静電破壊耐圧（エレク トロスタティック ·デイスチャージ） が得られる。
加えて、 前述のように、 本発明において対象としている SO I構造は、 従来から、 シリコン層の下地が S i 02である貼り合わせ SO I基板や S IMOX基板に比べ て、 MOS FETのスナップバック耐圧が高かったが、本発明によりシリコン層の 結晶欠陥が低減し、 ソース部とドレイン部の間のリーク電流が減ること、 さらに高 温での加熱処理中に、下地の構成元素である A 1力 シリコン層中に拡散して界面 近傍にホットキャリアのキラ一準位を形成して、ホットキャリアがボディ部に蓄積 しにくくなることから、 さらに高いスナップバック耐圧が得られる。 本発明において、 シリコン層の厚さが 0. 03^111以上0. 7 m以下の半導体 基板である SO I基板上に、 ゲート長 0. 8 /zmの MOS FETを形成した場合、 電流—電圧特性にキンクが現れず、 ドレイン耐圧が 7 V以上であり、 フリッカーノ ィズを表すィンプット ·ゲート ·ボルテージ ·スぺクトラル ·デンシティが、 測定 周波数 100Hzで 3 X 10 12V2ZHz以下という特性が得られる。
上記のように、 SOS基板上で、 高性能、 高信頼性を有する MOS FETから構 成される集積回路は、 同じデザインルールにおいて、 高動作速度、 低ノイズ、 良好 な増幅特性、 高信頼性等、 従来に比べ極めて優れた特性を発揮できる。 そのために、 移動体通信用高周波部品、 衛星用 LS I、 アナログノデジタル変換デバイス （AD C、 DAC)、光伝送用 LS I、 アナログ—デジタル混載 LS I他、各種アプリケー ションに利用可能であり、 非常に有用なデバイスと言える。
また、 SOS基板上にバイポーラトランジスタを形成した場合も、本発明におい ては、 MOSFETと同様に、 相互コンダクタンス、 遮断周波数、 コレクタ電流、 リーク電流、 電流利得等の特性が改善される。
また、 SOS基板上に、 フォトダイオード、 光導波路、 各種光イメージセンサな どの光デバイスを形成した場合、 本発明においては、光デバイスが形成されるシリ コン層の結晶欠陥密度や表面粗さの低減により、例えば、結晶欠陥を介した電流の パスが少なく、一方で光吸収により発生した電子ゃ正孔のようなキヤリアの再結合 が起こりにくいために、 フォトダイオードや光イメージセンサでは、光を照射して いない時の喑電流が低く、 光照射時の光電流が高い。 さらに、 結晶欠陥や表面粗さ に起因する光散乱が少ないために、 光導波路は伝送損失が小さい。
本発明において、 シリコン層の厚さが 0. 03 111以上0. 7 以下の半導体 基板である SO I基板上に、 p i n領域の幅が各 1 mであるような p i nフォト ダイオードを形成した場合、 2 Vの逆バイアスを印加するという条件で測定した暗 電流は 10— 11 A以下、 波長 850 nm、 強度 1 WZ c m2の光照射下での光電流 が 10— 1QA以上という特性が得られる。 このように、 従来、 SO I基板では、 実 用上十分なフォトダイオードができなかったが、本発明によって、暗電流の減少と、 光電流の増加ができ、 実用的な、 SO I基板上のフォトダイオードが可能となる。 以下、 本発明の実施例および比較例を示す。
(実施例 1 )
R面サファイア基板上に、 モノシラン （S iH4) ガスを原料とする LPCVD 法により、 成長温度 950°Cにて、厚さ 280 nmの第 1のシリコン層を堆積した。 この第 1のシリコン層に、 第 1のィォン注入として、基板温度を 0 °Cに保ちながら、 エネルギー 190 k eVのシリコンイオンを 1 X 1016/cm2注入して、 サファ ィァとの界面側をアモルファス化した。 その後、 第 1の熱処理として、 窒素ガス雰 囲気下、 温度 550 で 30分間、 続いて、 温度 900 で 60分間の加熱処理を 行い、 シリコン層を再結晶化した。 次に、 これを酸化炉に導入し、 1000°Cにお いて 60分間水蒸気酸化した。 そして、 BHFに浸して酸化膜を除去した後、 再び 900°Cにおいて 50分間水蒸気酸化した。 この酸化膜を除去したが、除去後のシ リコン層の膜厚は、 l O Onmであった。
次に、 残ったシリコン層の上に、 モノシランを原料とする LPCVD法により、 成長温度 950°Cにてシリコン層を堆積し、第 2のシリコン層を形成した。 ここで、 第 2のシリコン層の総膜厚を測定したところ、 280 nmであった。 この第 2のシ リコン層に第 2のイオン注入として、 基板温度 0°Cに保ちながら、 エネルギー 190 keVのシリコンイオンを 1 X 1 016Zcm2注入し、 サファイアとの界面 側をアモルファス化した。 その後、 第 2の熱処理として、 窒素ガス雰囲気下、 温度 550°Cで 30分間、続いて温度 900°Cで 60分間の加熱処理を行い、 シリコン 層を再結晶化した。 次に、 これを酸化炉に導入し、 1000°Cにおいて 60分間水 蒸気酸化した。 そして、 これを BHFに浸して酸化膜を除去した後、 再び 90 Ot: において 50分間水蒸気酸化した。 この酸化膜を除去したが、除去後のシリコン層 の膜厚は、 l O Onmであった。
作製した半導体基板としての SOS基板の結晶性を評価するために、この基板を 下記の手順で処理してエッチピットを形成した後、 走査型電子顕微鏡 （SEM) を 用いて単位面積あたりのピッ卜数を測定し、 結晶欠陥密度を求めた。
(1) 基板をメタノール中で超音波洗浄する。
(2) 2 %HF水溶液を用いて表面の自然酸化膜を除去する。
(3) 純水でオーバーフローする。
(4) I 2 (4 g) +K I (12 g) +メタノール （40 c c) +H20 (
40 c c) +HF (3 c c) の割合で混合したエッチング液に基板を 45秒間浸す。
(5) 純水でオーバーフロー後、 先の （2)、 (3) を繰り返す。 その結果、 結晶欠陥密度は、 5. 0 X 106偭 Zcm2であった。
また、 作製した SOS基板を高分解能 X線回折装置を用いて、基板に対して平行 な （004) 面と垂直な （040) のロッキングカーブの半値幅を測定した。
その結果、 図 2にょうなカーブが得られ、 これをもとに求められた （004) 面 の半値幅は 0. 182度であり、 （040) 面の半値幅は 0. 126であった。 ま た、 図 3に示すように、 （040) 面の半値幅は深さ方向に一定であり、 結晶性は シリコン層の深さ方向に均一であった。
また、 原子間力顕微鏡により、 シリコン層の表面粗さ （R rms) を測定したと ころ、 1. 4nmであった。
次に、 作製した SOS基板上に、 CMOSプロセスを用いて、 ゲート幅 50ミク ロン、 ゲート長 0. 8ミクロンの n型 MOS FETを作製した。 図 4にデバイスの 断面図を示す。 この際、 素子分離には LOCOS (Lo c a l O i d at i on) を用い、 ゲート酸化膜の厚みは 8 nmとした。 チャネルには、 BF2 + を、 エネルギー 35 Ke Vで、 6. 0 X 1 012 cm2注入した。
この n型 MOS FETのしきい電圧は 0. 7Vであり、 図 5の電流一電圧曲線か ら分かるように、 キンクによるドレイン電流の変動はみられなかった。 また、 ドレ イン耐圧は 7. 5 Vであった。 フリッカーノイズ特性は、 図 6に示すように、 イン プット ·ゲート .ボルテージ ·スぺク卜ラル ·デンシティ （s V g) で評価を行い、 測定周波数は 100Hz、 ゲート電圧はしきい電圧 + 0. 3V、 ドレイン電圧は 1 Vという条件にて測定したところ、 Svgは 1. 0 X 1 0— 12V2ZHzであった。 また、三角波パルスを用いた周波数掃引によるチャージボンピング法により、界 面準位密度 N s sを測定した結果、 1. 1 X 1 0 /cm2であった。
さらに、作製した SOS基板上にフォトダイオードを作製した。 図 7にデバイス の断面図を示す。 素子は基板水平方向に p— i一 n構造で形成し、 i型領域のサイ ズは長さ 75ミクロン、 幅 1ミクロンとした。 n型領域には、 エネルギー 35 k e Vで As+を 2. 0 X 1 015Zcm2注入した。 また、 p型領域には、 エネルギー 35 k eVで BF2 +を 2. 0X 1 015 c m2注入した。 n型領域に 2 Vのバイァ スを印加した時、 喑電流は 2. 7 X 1 0— 12A、 波長 850 nmで強度が
1WZ cm 2の光照射下における光電流は 4. 8X 1 0— 1QAであった。
(比較例 1)
R面サファイア基板上に、 モノシランガスを原料とする LP CVD法により、成 長温度 950 にて厚さ 280 nmの第 1のシリコン層を堆積した。この第一のシ リコン層に、基板温度を 0°Cに保ちながら、 エネルギ- 190 k eVのシリコンィ オンを 1 X 1016 cm2注入し、 サファイアとの界面側をアモルファス化した。 その後、 窒素ガス雰囲気下、 温度 550°Cで 30分間、 続いて温度 90 Otで 60 分間の加熱処理を行い、 シリコン層を再結晶化した。 次に、 これを酸化炉に導入し、 1000°Cにおいて 60分間水蒸気酸化した。そして、 これを BHFに浸して酸化 膜を除去した後、 再び 900°Cにおいて 50分間水蒸気酸化した。 この酸化膜を除 去した力 除去後のシリコン層の膜厚は、 l O Onmであった。
これを実施例 1と同様の方法で、結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度は 4. 3 X 1 08個 Zcm2であり、 図 2に示すよう に、 （004) 面の半値幅は 0. 270度であり、 （040) 面の半値幅は 0. 278度であった。 また、 図 3に示すように、 （040) 面の半値幅は、 シリ コン層とサファイアの界面に近づくにつれて大きくなつた. さらに、 シリコン層の 表面粗さ （R rms) は 2. 5 nmであった。
この基板を用いて、 実施例 1と同様に n型 MOS FETを作製し、 トランジスタ 特性を測定したところ、 しきい電圧は 0. 7 V、 キンク効果によるドレイン電流の 変動はみられず、 ドレイン耐圧は 7. 3 Vであった。 また、 実施例 1と同様にして フリッカーノイズと界面準位密度を測定したところ、 各々、 Svgは
3. 2 X 10— Hzであり、 Ns sは、 図 6に示すように、
5. 0X 1 011 cm2であった。
さらに、実施例 1と同様にフォトダイオードを作製し、 同様にして暗電流と光電 流を測定したところ、 暗電流は 1. 4Χ 10_ηΑであり、 光電流は
9. 2X 10— "Aであった。
(比較例 2 )
シリコン層の膜厚が 100 nmの市販の貼り合わせ S〇 Iを用い、実施例 1と同 様の条件で n型 MOS FETを作製し、 トランジスタ特性を評価した。 しきい電圧 は 0. 7 Vであったが、 図 5の電流一電圧曲線から分かるように、 キンクによるド レイン電流の変動が観測された。 この時のドレイン耐圧は 4. IVと低かった。 さ らに、 フリッカーノイズを測定したところ、 Svgは 3. 7 X 1 0-12 WHz であった。
(実施例 2 )
第 2のシリコン層を形成する際に、モノシランを原料とする UHV— CVD法に より、成長温度 750°Cにてシリコン層を堆積したこと以外は、実施例 1と同様に して SOS基板を作製した。
これを実施例 1と同様の方法で結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度は 2. 5 106個7(：1112で、 （004) の半値幅 0. 167度、 （040) の半値幅 0. 120度であった。 （004) 面の半値幅は 深さ方向に一定であり、 結晶性はシリコン層の深さ方向に均一であった。 また、 シ リコン層の表面粗さ （R rms) は 1. Onmであった。
この基板を用いて、実施例 1と同様に n型 MOS FETを作製し、 トランジスタ 特性を評価したところ、 しきい電圧は 0. 7 Vで、 キンクによるドレイン電流の変 動は見られず、 ドレイン耐圧は 7. 7 Vであった。 また、 実施例 1と同様にしてフ リッカーノイズと界面準位密度を測定したところ、 各々、 Svg9. 2 X 1 0一1 3 WHz , N s s 7. 5 X 1010Zcm2であった。
さらに、実施例 1と同様にフォトダイオードを作製し、 同様の条件にて喑電流と 光電流を測定したところ、 各々、 1. 0 X 1 0— 12Aと 6. 1 Χ 1 0_10Αであつ た。
(実施例 3 )
第 1の熱処理により再結晶化した後、 シリコン層を酸化する際に、 1 000°Cに おいて 60分間水蒸気酸化する代わりに、酸素雰囲気中にて 1000°Cで 10時間 の酸化処理を行つたこと以外は、 実施例 1と同様にして S〇 S基板を作製した。 これを実施例 1と同様の方法で結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度は 6. 8X 106個/ cm2で、 （004) の半値幅 0. 205度、 （040) の半値幅 0. 140度であった。 （040) 面の半値幅は 深さ方向に一定であり、 結晶性はシリコン層の深さ方向に均一であった。 また、 シ リコン層の表面粗さ （R rms) は 1. 5nmであった。
この基板を用いて、 実施例 1と同様に n型 MOS FETを作製し、 トランジスタ 特性を評価したところ、 しきい電圧は 0. 7 Vで、 キンクによるドレイン電流の変 動は見られず、 ドレイン耐圧は 7. 5Vであった。 また、 実施例 1と同様にしてフ リッカーノイズと界面準位密度を測定したところ、 各々、 Svg2. 0 X 1 0一1 2 V2/Hz、 Ns s l. 6 X 10 /cm2であった。
さらに、実施例 1と同様にフォトダイオードを作製し、 同様の条件にて暗電流と 光電流を測定したところ、 各々、 4. 0 X 1 0— 12Aと 4. 0 X 1 0— 10Aであつ た。
(実施例 4)
R面サファイア基板上に、 モノシランガスを原料とする LPCVD法により、成 長温度 950°Cにて厚さ 280 nmの第 1のシリコン層を堆積した。この第 1のシ リコン層に、 基板温度を 0°Cに保ちながら、 エネルギー 190 k eVのシリコンィ オンを 1 X 1016/cm2注入し、 サファイアとの界面側をアモルファス化した。 その後、 窒素ガス雰囲気下、 温度 550°Cで 30分間、 続いて温度 900でで 60 分間の加熱処理を行い、 シリコン層を再結晶化した。 次に、 これを酸化炉に導入し、 1000°Cにおいて 6分間水蒸気酸化した。これを BHFに浸して酸化膜を除去し た後、 再び 900°Cにおいて 50分間水蒸気酸化した。 この酸化膜を除去したが、 除去後のシリコン層の膜厚は、 200 nmであった。
次に、 これを酸化炉に導入し、 1000 において 21分間水蒸気酸化した。 こ れを BHFに浸して酸化膜を除去した後、再び 900°Cにおいて 50分間水蒸気酸 化した。 この酸化膜を除去した後のシリコン層の膜厚は、 l O O nmであった。 次に、残ったシリコン層の上に、 モノシランを原料とする LPCVD法により、 成長温度 950°Cにてシリコン層を堆積し、第 2のシリコン層を形成した。 ここで、 第 2のシリコン層の総膜厚を測定したところ、 280 nmであった。
この第 2のシリコン層に、 第 2のイオン注入として、基板温度を 0°Cに保ちなが ら、 エネルギー 190 k e Vのシリコンイオンを 1 X 1016ノ cm2注入し、 サ ファイアとの界面側をアモルファス化した。 その後、 第 2の熱処理として、 窒素ガ ス雰囲気下、温度 550°Cで 30分間、統いて温度 900°Cで 60分間の加熱処理 を行い、 シリコン層を再結晶化した。 次に、 これを酸化炉に導入し、 1000°Cに おいて 60分間水蒸気酸化した。 これを BHFに浸して酸化膜を除去した後、再び 900°Cにおいて 50分間水蒸気酸化した。この酸化膜を除去した後のシリコン層 の膜厚は、 l O Onmであった。
これを実施例 1と同様の方法で、結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度が 1. 5ズ 106個ダ(：1]12で、 （004) 面の半値幅 0. 168度、 （040) 面の半値幅 0. 120度であった。 （040) 面の半値幅 は深さ方向に一定であり、 結晶性はシリコン層の深さ方向に均一であった。 また、 シリコン層の表面粗さ （R rms) は 1. 3 nmであった。
この基板を用いて、 実施例 1と同様に n型 MOSFETを作製し、 トランジスタ 特性を測定したところ、 しきい電圧は 0. 7Vで、 キンクによるドレイン電流の変 動はみられず、 ドレイン耐圧は 7. 8-Vであった。 また、 実施例 1と同様にしてフ リッカーノイズと界面準位密度を測定したところ、 各々、 Svg 9. 0X 1 0一13 V2ZHz、 Ns s 9. 1 X 1 010 cm2であった。
さらに、 実施例 1と同様にフォトダイオードを作製し、 同様の条件にて喑電流と 光電流を測定したところ、 各々、 9. 3 X 10— 13Aと 6. 5X 10— 1QAであつ た。
(実施例 5 )
実施例 1における第 2の熱処理によりシリコン層を再結晶化した後、これを圧力 80 T o r rの水素ガス雰囲気中 1 100°Cで 30分間の加熱処理を行ったこと 以外は実施例 1と同様にして SOS基板を作製した。
これを実施例 1と同様の方法で結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度は 2. 1 1 06個 (：1112で、 （004) 面半値幅 0. 165度、 （040) 面の半値幅 0. 121度であった。 （040) 面の半値幅 は深さ方向に一定であり、 結晶性はシリコン層の深さ方向に均一であった。 また、 シリコン層の表面粗さ （Rrms) は 0. 7 nmであった。
この基板を用いて、 実施例 1と同様に n型 MOSFETを作製し、 トランジスタ 特性を評価したところ、 しきい電圧は 0. 7 Vで、 キンクによるドレイン電流の変 動はみられず、 ドレイン耐圧は 7. 8 Vであった。 また、 実施例 1と同様にしてフ リッカーノイズと界面準位密度を測定したところ、 各々、 S V g 8. 8X 10— 13 V2ZHz、 N s s 6. 0 X 1010/cm2であった。 さらに、 実施例 1と同様にフォトダイオードを作製し、 同様の条件にて喑電流と 光電流を測定したところ、 各々、 9. 6X 10— 13Aと 6. 0X 10— 1QAであつ た。
(実施例 6)
基板として、 R面サファイアの代わりに、 シリコン （100) 基板上にトリメチ ルアルミニウムと酸素を原料とする UHV— CVD法を用いて、基板温度 880で にてァ _A 12〇3を堆積した基板を用いたこと以外は実施例 1と同様にして SO I基板を作製した。
これを実施例 1と同様の方法で、結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度が 6. 7 X 1 06個 Zcm2で、 （004) 面の半値幅 0. 202度、 （040) 面の半値幅 0. 143度であった。 （040)面の半値幅 は深さ方向に一定であり、結晶性はシリコン層の深さ方向に均一であった。 また、 シリコン層の表面粗さ （R rms) は 1. 5 nmであった。
この基板を用いて、 実施例 1と同様に n型 MOS FETを作製し、 トランジスタ 特性を測定したところ、 しきい電圧は 0. 7 Vで、 キンクによるドレイン電流の変 動はみられず、 ドレイン耐圧は 7. 3 Vであった。 また、 実施例 1と同様にしてフ リッカーノイズと界面準位密度を測定したところ、 各々、 Svg l. 8X 10一1 2 WHz , N s s 1. 5 X 10 /cm2であった。
さらに、実施例 1と同様にフォトダイオードを作製し、 同様にして喑電流と光電 流を測定したところ、 各々、 3. 9X 10— 12Aと 3. 8 X 10— 10Aであった。
(比較例 3)
基板として、 R面サファイアの代わりに、 シリコン （100) 基板上に卜リメチ ルアルミニウムと酸素を原料とする UHV— CVD法を用いて、基板温度 880°C にてァー A 12〇3を堆積した基板を用いたこと以外は、 比較例 1と同様にして S 〇 1基板を作製した。
これを実施例 1と同様の方法で、結晶欠陥密度とロッキングカーブの半値幅を測 定したところ、 結晶欠陥密度は 4. 8 108個 (：11 2で、 （004) 面の半値幅 は 0. 276度であり、 （040) 面の半値幅は 0. 282度であった。 また、 （0 40)面の半値幅は、 シリコン層とサファイアの界面に近づくにつれて大きくなつ た。 さらに、 シリコン層の表面粗さ （R rms) は 2. 8 nmであった。
この基板を用いて、 実施例 1と同様に n型 MOSFETを作製し、 トランジスタ 特性を測定したところ、 しきい電圧は 0. 7 V、 キンク効果によるドレイン電流の 変動はみられず、 ドレイン耐圧は 7. IVであった。 また、 実施例 1と同様にして、 フリッカ一ノイズと界面準位密度を測定したところ、 S V gは
6. 6 X 10— "V2ノ Hz、 N s sは 8. 9 X 1011 c m2であった。
さらに、実施例 1と同様にフォトダイオードを作製し、 同様にして喑電流と光電 流を測定したところ、 暗電流は 1. 8 X 10— "Aであり、 光電流は
8. 1 X 1 0— "Aであった。 産業上の利用可能性 本発明によれば、サファイア等の単結晶酸化物基板、 あるいはシリコン基板とそ の上に堆積された結晶性の前記酸化物層が、 α— A 1203、 ァ一 A l 2〇3、 Θ -A 1203> Mg〇 * A l 2〇3、 Ce〇2、 S rT i〇3、
(Z r !_x, Yx) Oy、 P b (Z r , T i ) 〇3、 L i Ta〇3、 L i Nb〇3等の 結晶性の酸化物層もしくは C a F2等の結晶性のフッ化物層の上に、 結晶欠陥が極 めて少なく、 表面平坦性も良好なシリコン層を形成できる。 そのため、 本発明によ る半導体基板上には、従来の SOS基板等で問題とされていた、 フリッカーノイズ 等の改善、 動作速度の向上、 リーク電流低減やゲート酸化膜耐圧向上等により、 従 来にない高いデバイス性能や信頼性を有する電子デバィスゃ光デバイス等の半導 体デバイスを SO I基板上に実現することができる。

Claims

請求の範囲
1. 絶縁性の下地と、 その上にェピタキシャル成長された結晶シリコン層とから なり、 前記絶縁性の下地が、 単結晶酸化物基板、 またはシリコン基板とその上に堆 積された結晶性の酸化物層もしくはフッ化物層とからなる積層基板から構成され ている半導体基板であって、
ヨウ素系エッチング液への浸漬により形成した単位面積あたりのピット数を計 測するという欠陥密度測定方法により評価した前記結晶シリコン層の欠陥密度が、 深さ方向全体に亘つて 7 X 106個 cm2以下であり、 かつ該結晶シリコン層の 表面粗さが、 2 nm以下 0. 05 nm以上であることを特徴とする半導体基板。
2. 前記結晶シリコン層の、 基板面に対して平行なシリコン （004) ピークの X線回折ロッキングカーブ半値幅が、 0. 24度以下 0. 03度以上であり、 かつ 基板面に対して垂直なシリコン（040) ピークの X線回折ロッキングカーブ半値 幅が 0. 18度以下0. 03度以上であることを特徴とする請求の範囲第 1項に記 載の半導体基板。
3. 前記結晶シリコン層の、 基板面に対して垂直なシリコン （040) ピークの X線回折ロッキングカーブ半値幅が、基板面に対して平行なシリコン（004)ピー クの X線ロッキングカーブ半値幅よりも小さいことを特徴とする請求の範囲第 1 項に記載の半導体基板。
4. 前記結晶シリコン層の、 基板面に対して垂直なシリコン （040) ピークの X線回折ロッキングカーブ半値幅が、 深さ方向全体に渡ってほぼ一定で、 0. 18 度以下 0. 03度以上であることを特徴とする請求の範囲第 1項に記載の半導体基 板。
5. 前記結晶シリコン層の一部を熱酸化し、該結晶シリコン層上にシリコン酸物 層を形成した後、 チャージボンピング法により測定した界面準位密度が、
3 X 10 ！！^以下丄 X 109/ cm2以上であることを特徴とする請求の範 囲第 1項に記載の半導体基板。
6. 前記結晶シリコン層の厚さが 0. 03 m以上 0. 7 im以下であることを 特徴とする請求の範囲第 1項に記載の半導体基板。
7. 前記絶縁性の下地が前記単結晶酸化物基板てあり、該単結晶酸化物基板がサ ファイア基板であることを特徴とする請求の範囲第 1項に記載の半導体基板。
8. 前記絶縁性の下地が前記積層基板であり、その基板としてのシリコン基板上 に堆積された結晶性の前記酸化物層が、 ひ— A l 2〇3、 ァ— A 1203、
Θ -A 1 203 MgO · A 1203, C e〇2、 S r T i 03、 （Z r x, Yx) 〇y、 P b (Z r， T i ) 〇3、 L i Ta03、 L i N b 03のいずれかからなり、 前記フッ 化物層が C a F 2からなることを特徴とする請求の範囲第 1項に記載の半導体基板。
9. 絶縁性の下地の上に欠陥密度が低いシリコン層が形成されてなる半導体基板 の製造方法であって、
(a) 前記絶緑性の下地の上に、 第 1のシリコン層を形成する工程と、
(b) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
(c) 第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2 のシリコン層を形成する工程と、
( d ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、 を有することを特徴とする半導体基板の製造方法。
1 0. 絶縁性の下地の上に欠陥密度が低いシリコン層が形成されてなる半導体基 板の製造方法であって、
(a) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
(b) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し， 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
(c) 前記再結晶化された第 1のシリコン層を酸化性雰囲気中て熱処理し、表 面側の一部を酸化する工程と、
(d) 前記工程 （c) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
(e) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
( f ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、 を有することを特徴とする半導体基板の製造方法。
1 1. 前記残った第 1のシリコン層を所定の厚さにする際に、 前記工程 （c) 〜 (d)を 2回以上繰り返すことを特徴とする請求の範囲第 10項に記載の半導体基 板の製造方法。
12. 前記工程 （f) において形成されたシリコン層を前記工程 （b) で形成さ れた再結晶化された第 1のシリコン層と見なし、 前記工程 （c) ~ (f) を、 2回 以上繰り返すことを特徴とする請求の範囲第 10ないし 1 1項のいずれかに記載 の半導体基板の製造方法。
13. 絶縁性の下地の上に欠陥密度が低いシリコン層が形成されてなる半導体基 板の製造方法であって、
(a) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
(b) 前記第 1のシリコン層を酸化性雰囲気中で熱処理し、表面側の一部を酸 化する工程と、
(c) 前記工程 （b) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
(d) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
(e) 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程と、 を有することを特徴とする半導体基板の製造方法。
14. 前記残った第 1のシリコン層を所定の厚さにする際に、 前記工程 （b) 〜 (c)を 2回以上繰り返すことを特徴とする請求の範囲第 13項に記載の半導体基 板の製造方法。
15. 前記工程 （e) において形成されたシリコン層を前記工程
(a) で形成された第 1のシリコン層と見なし、 前記工程 （b) 〜 （e) を、 2回 以上繰り返すことを特徴とする請求の範囲第 13ないし 14項のいずれかに記載 の半導体基板の製造方法。
16. 前記酸化性雰囲気が、酸素と水素の混合ガスまたは水蒸気を含むことを特 徴とする請求の範囲第 10ないし 15項のいずれかに記載の半導体基板の製造方 法。
17. 前記酸化性雰囲気中での熱処理の温度が 600°C以上 1300で以下であ ることを特徴とする請求の範囲第 10ないし 16項のいずれかに記載の半導体基 板の製造方法。
18. 前記酸化性雰囲気中での熱処理が、 高温で行う高温熱処理と、 引き続きよ り低温で行う低温熱処理という、温度を変えた 2段階の熱処理からなることを特徴 とする請求の範囲第 10ないし 16項のいずれかに記載の半導体基板の製造方法。
19. 前記酸化性雰囲気中での高温熱処理の温度が 800で以上 1200 以下 であり、前記酸化性雰囲気中での低温熱処理の温度が 700°C以上 1100°C以下 であることを特徴とする請求の範囲第 18項に記載の半導体基板の製造方法。
20. 前記第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する温度が、 550°C以上 1050°C以下であることを特徴 とする請求の範囲第 9ないし 15項のいずれかに記載の半導体基板の製造方法。
21. 前記第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程の前に、該第 1のシリコン層を水素雰囲気中または 真空中で加熱処理することを特徴とする請求の範囲第 9ないし 1 5項のいずれか に記載の半導体基板の製造方法。
2 2 . 前記第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する際に用いる装置の成長室のベース圧力を 1 0— 7 T o r r以下とすることを特徴とする請求の範囲第 9ないし 1 5項のいずれかに記載の 半導体基板の製造方法。
2 3 . 前記第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する方法が、 U H V— C V D法または M B E法であることを 特徴とする請求の範囲第 9ないし 1 5項のいずれかに記載の半導体基板の製造方 法。
2 4. 前記第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する時に、成長初期においてのみ成長温度を高く設定するこ とを特徵とする請求の範囲第 9ないし 1 5項のいずれかに記載の半導体基板の製 造方法。
2 5 . 前記第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する方法が、 A P C V D法または L P C V D法であることを 特徴とする請求の範囲第 2 4項に記載の半導体基板の製造方法。
2 6 . 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程の後、または前記シリ コン層をェピタキシャル成長して第 2のシリコン層を形成する工程の後に、水素中 で熱処理する工程を有することを特徴とする請求の範囲第 9ないし 1 5項のいず れかに記載の半導体基板の製造方法。
2 7 . 前記水素中での熱処理の温度が 8 0 0 °C以上 1 2 0 0 °C以下であることを 特徴とする請求の範囲第 2 6項に記載の半導体基板の製造方法。
2 8 . 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処埋により再結晶化する工程の後に、シリコン層の 表面を平坦化することを特徴とする請求の範囲第 9ないし 1 5項のいずれかに記 載の半導体基板の製造方法。
2 9. 前記シリコン層の表面を平坦化する方法が、化学的または Zおよび機械的 研磨処理であることを特徴とする請求の範囲第 2 8項に記載の半導体基板の製造 方法。
3 0. 前記絶縁性の下地の上に第 1のシリコン層を形成する工程が、絶縁性の下 地の上に第 1のシリコン層をェピタキシャル成長する工程であることを特徴とす る請求の範囲第 9ないし 2 9項のい 'れかに記載の半導体基板の製造方法。
3 1. 前記絶緑性の下地が単結晶酸化物基板であることを特徴とする請求の範囲 第 9ないし 3 0項のいずれかに記載の半導体基板の製造方法。
3 2. 前記絶縁性の下地がサファイア基板であることを特徴とする請求の範囲第 3 1項に記載の半導体基板の製造方法。
3 3. 前記絶縁性の下地が、基板としてのシリコン基板上に堆積された結晶性の 酸化物層もしくはフッ化物層とからなる積層基板であることを特徴とする請求の 範囲第 9ないし 30項のいずれかに記載の半導体基板の製造方法。
34. 前記結晶性の酸化物層が、 α— A l 2〇3、 ァ— Α 12〇3、 Θ ~Α 1 203, MgO ' A l 203、 C e〇2、 S r T i〇3、 (Z r Yx) Oy、 P b (Z r , T i ) 03、 L i T a03、 L i N b〇3のいずれかからなり、 前記結晶性のフッ化 物層が C a F 2からなることを特徴とする請求の範囲第 3 3項に記載の半導体基板 の製造方法。
3 5. 前記請求の範囲第 9ないし 34項のいずれかに記載の製造方法により製造 されたことを特徴とする半導体基板。
3 6. 前記請求項 9ないし 34のいずれかに記載の製造方法により製造されたこ とを特徴とする請求の範囲第 1ないし 8項のいずれかに記載の半導体基板。
3 7. 基板として半導体基板を用いた半導体デバイスであって、 前記半導体基板 として、 請求の範囲第 1ないし 8項のいずれかに記載の半導体基板が用いられ、そ れによってデバイス特性が向上していることを特徴とする半導体デバイス。
38. 前記半導体デバイスが MO S FETであり、 その半導体基板として請求の 範囲第 1ないし 8項のいずれかに記載の半導体基板を用いることにより向上して いるデバイス特性が、 相互コンダクタンス、 遮断周波数、 フリッカーノイズ、 エレ クトロスタティック ·デイスチャージ、 ドレイン耐圧、 絶縁破壊電荷量、 リーク電 流特性のうちの少なくとも一つであることを特徴とする請求の範囲第 37項に記 載の半導体デバイス。
39. 前記 M〇S FETが、 その半夢体基板として請求の範囲第 1ないし 8項の いずれかに記載の半導体基板であって、 結晶シリコン層の厚さが 0. 03; m以上 0. 7 /im以下の半導体基板上に形成された MOS FETであり、 電流一電圧特性 にキンクが現れず、 ゲート長 0. 8 mの場合のドレイン耐圧が 7 V以上あり、 フ リツ力一ノィズを表すィンプット ·ゲート ·ボルテージ ·スぺクトラル'デンシティ が測定周波数 100Hzで 3 X 10— 12V2/Hz以下という特性を有することを 特徴とする請求の範囲第 38項に記載の半導体デバイス。
40. 前記半導体デバイスがバイポーラトランジスタであり、その半導体基板と して請求の範囲第 1ないし 8項のいずれかに記載の半導体基板を用いることによ り向上しているデバイス特性が、 相互コンダクタンス、 遮断周波数、 コレクター電 流、 リーク電流、 電流利得のうちの少なくとも一つであることを特徴とする請求の 範囲第 37項に記載の半導体デバイス。
41. 前記半導体デバイスがダイオードであり、その半導体基板として請求の範 囲第 1ないし 8項のいずれかに記載の半導体基板を用いることにより向上してい るデバイス特性が、 逆バイアスリーク電流、 順バイアス電流、 ダイオード因子のう ちの少なくとも一つであることを特徴とする請求の範囲第 37項に記載の半導体 デバイス。
42. 前記ダイオードが、 その半導体基板として請求の範囲第 1ないし 8項のい ずれかに記載の半導体基板であって、 結晶シリコン層の厚さが 0. 03/zm以上 0. 7 以下の半導体基板上に形成された p i nフォトダイォードであり、 p i n領域の幅が各 1 zmで、 2 Vの逆バイアスを印加という条件で測定した喑電 流が 10— 11 A以下、 波長 850 n mで強度が 1WZ cm2の光照射下での光電流 が 10—1QA以上という特性を有することを特徴とする請求の範囲第 41項に記 載の半導体デバイス。
43. 前記半導体デバイスが半導体集積回路であり、その半導体基板として請求 の範囲第 1ないし 8項のいずれかに記載の半導体基板を用いることにより向上し ているデバイス特性が、 周波数特性、 ノイズ特性、 増幅特性、 消費電力特性のうち の少なくとも一つであることを特徴とする請求の範囲第 37項に記載の半導体デ バイス。
44. 基板として半導体基板を用いた半導体デバイスであって、 前記半導体基板 として、前記請求の範囲第 9ないし 34項のいずれかに記載の製造方法により製造 された半導体基板が用いられ、それによつてデバイス特性が向上していることを特 徴とする半導体デバイス。
45. 前記半導体デバイスが M〇 S F E Tであり、 前記デバィス特性が、 相互コ ンダク夕ンス、 遮断周波数、 フリッカーノイズ、 エレクト口スタティック 'デイス チヤ一ジ、 ドレイン耐圧、 絶縁破壊電荷量、 リーク電流特性のうちの少なくとも一 つであることを特徴とする請求の範囲第 44項に記載の半導体デバイス。
46. 前記 MOS FETが、その半導体基板として請求の範囲第 9ないし 34項 のいずれかに記載の製造方法により製造された半導体基板であって、結晶シリコン 層の厚さが 0. 03^111以上0. 7 /zm以下の半導体基板上に形成された MOS F ETであり、 電流電圧特性にキンクが現れず、 ゲート長 0. 8 mの場合のドレイ ン耐圧が 7 V以上あり、フリッカ一ノイズを表すインプット 'ゲート 'ボルテージ · スぺクトラル ·デンシティが測定周波数 100Hzで 3 X 10— 12V2ZHz以下 という特性を有することを特徴とする請求の範囲第 45項に記載の半導体デバイ ス。
47. 前記半導体デバイスがバイポーラトランジスタであり、 前記デバイス特性 が、 相互コンダクタンス、 遮断周波数、 コレクター電流、 リーク電流、 電流利得の うちの少なくとも一つであることを特徴とする請求の範囲第 44項に記載の半導 体デバイス。
48. 前記半導体デバイスがダイオードであり、 前記デバイス特性が、 逆バイァ スリーク電流、順バイアス電流、 ダイオード因子のうちの少なくとも一つであるこ とを特徴とする請求の範囲第 44項に記載の半導体デバイス。
49. 前記ダイオードが、その半導.体基板として請求の範囲第 9ないし 34項の いずれかに記載の製造方法により製造された半導体基板であって、結晶シリコン層 の厚さが 0. 03 111以上0. 7 m以下の半導体基板上に形成された p i nフォ 卜ダイオードであり、 p i n領域の幅が各 1 /mで、 2 Vの逆バイアスを印加とい う条件で測定した喑電流が 10_UA以下、 波長 850 nm、 強度が lWZcm2 の光照射下での光電流が 10—1G A以上という特性を有することを特徴とする請 求の範囲第 48項に記載の半導体デバイス。
50. 前記半導体デバイスが半導体集績回路であり、 前記デバィス特性が、 周波 数特性、 ノイズ特性、 増幅特性、 消費電力特性のうちの少なくとも一つであること を特徴とする請求の範囲第 44項に記載の半導体デバイス。
51. 絶縁性の下地と， その上に形成されたシリユン層からなる半導体基板上に 半導体デバイスを製造する方法において、
(a) 前記絶緑性の下地の上に、 第 1のシリコン層を形成する工程と、 (b) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
(c) 第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2 のシリコン層を形成する工程と、
( d ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、
( e ) 前記工程 （d) で形成されたシリコン層を酸化性雰囲気中で熱処埋して 表面側の一部を酸化した後、形成されたシリコン酸化膜をエッチングにより除去し て、 前記シリコン層を所望の厚さに調整する工程と、
を有することを特徴とする半導体デバイスの製造方法。
5 2. 絶縁性の下地と、その上に形成されたシリコン層からなる半導体基板上に 半導体デバイスを製造する方法において、
(a) 前記絶縁性の下地の上に、 第 1のシリコン層を形成する工程と、
(b) 前記第 1のシリコン層に第 1のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 1の熱処理により再結晶化する工程と、
(c) 前記再結晶化された第 1のシリコン層を酸化性雰囲気中で熱処理し、表 面側の一部を酸化する工程と、
(d) 前記工程 （c) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
(e) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
( f ) 前記第 2のシリコン層に第 2のイオン注入をして界面深部をァモルファ ス化し、 該アモルファス化された層を第 2の熱処理により再結晶化する工程と、
(g) 前記工程 （f ) で形成されたシリコン層を酸化性雰囲気中で熱処理して 表面側の一部を酸化した後、形成されたシリコン酸化膜をエッチングにより除去し て、 前記シリコン層を所望の厚さに調整する工程と、
を有することを特徴とする半導体デバイスの製造方法。
5 3. 前記残った第 1のシリコン層を所定の厚さにする際に、 前記工程 （c) 〜 ( d )を 2回以上繰り返すことを特徴とする請求の範囲第 5 2項に記載の半導体デ バイスの製造方法。
54. 前記工程 （ f ) において形成されたシリコン層を前記工程 （b) で形成さ れた再結晶化された第 1のシリコン層と見なし、 前記工程 (c) 〜 （ί) を、 2回 以上繰り返すことを特徴とする請求の範囲第 5 2ないし 5 3項のいずれかに記載 の半導体デバイスの製造方法。
55. 絶縁性の下地と、その上に形成されたシリコン層からなる半導体基板上に 半導体デバイスを製造する方法において、
(a) 前記,铯縁性の下地の上に、 第 1のシリコン層を形成する工程と、 (b) 前記第 1のシリコン層を酸化性雰囲気中で熱処理し、表面側の一部を酸 化する工程と、
(c) 前記工程 （b) で形成されたシリコン酸化膜をエッチングにより除去す る工程と、
(d) 残った第 1のシリコン層の上に、 シリコン層をェピタキシャル成長して、 第 2のシリコン層を形成する工程と、
(e) 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程と、
( f ) 前記工程 （e)で形成されたシリコン層を酸化性雰囲気中て熱処理して 表面側の一部を酸化した後、形成されたシリコン酸化膜をエッチングにより除去し て、 前記シリコン層を所望の厚さに調整する工程と、
を有することを特徴とする半導体デバイスの製造方法。
56. 前記残った第 1のシリコン層を所定の厚さにする際に、 前記工程 （b) 〜 ( c )を 2回以上繰り返すことを特徴とする請求の範囲第 55項に記載の半導体デ バイスの製造方法。
57. 前記工程 （e) において形成されたシリコン層を前記工程 （a) で形成さ れた第 1のシリコン層と見なし、 前記工程 （b) 〜 （e) を、 2回以上繰り返すこ とを特徴とする請求の範囲第 55ないし 56項のいずれかに記載の半導体デバイ スの製造方法。
58. 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程の後または前記シリ コン層をェピタキシャル成長して第 2のシリコン層を形成する工程の後に、水素中 で熱処理する工程を有することを特徴とする請求の範囲第 5 1ないし 5 7項のい ずれかに記載の半導体デバイスの製造方法。
5 9 . 前記第 2のシリコン層にイオン注入をして界面深部をアモルファス化し、 該アモルファス化された層を熱処理により再結晶化する工程の後に、シリコン層の 表面を化学的および Zまたは機械的研磨により平坦化することを特徴とする請求 の範囲第 5 1ないし 5 7項のいずれかに記載の半導体デバイスの製造方法。
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