JP2008508696A - ゲルマニウム基板タイプ材料およびその手法 - Google Patents

ゲルマニウム基板タイプ材料およびその手法 Download PDF

Info

Publication number
JP2008508696A
JP2008508696A JP2007522816A JP2007522816A JP2008508696A JP 2008508696 A JP2008508696 A JP 2008508696A JP 2007522816 A JP2007522816 A JP 2007522816A JP 2007522816 A JP2007522816 A JP 2007522816A JP 2008508696 A JP2008508696 A JP 2008508696A
Authority
JP
Japan
Prior art keywords
germanium
layer
germanium layer
annealed
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007522816A
Other languages
English (en)
Other versions
JP4950047B2 (ja
JP2008508696A5 (ja
Inventor
アマー， ムニール ネイフェ，
チー， オン チュイ，
クリシナ， シー． サラスワット，
隆夫 米原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Leland Stanford Junior University
Original Assignee
Leland Stanford Junior University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Leland Stanford Junior University filed Critical Leland Stanford Junior University
Publication of JP2008508696A publication Critical patent/JP2008508696A/ja
Publication of JP2008508696A5 publication Critical patent/JP2008508696A5/ja
Application granted granted Critical
Publication of JP4950047B2 publication Critical patent/JP4950047B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28255—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor belonging to Group IV and not being elemental silicon, e.g. Ge, SiGe, SiGeC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

ゲルマニウム回路タイプの構造が促進される。一実施形態例では、多段階の成長およびアニール・プロセスを実施して、ヘテロエピタキシャルル・ゲルマニウムなどのゲルマニウム（Ｇｅ）含有材料を、シリコン（Ｓｉ）またはシリコン含有材料を含む基板上に成長させる。いくつかの応用例では、ゲルマニウム含有材料の上面に向かって貫通する欠陥が全体的に抑制されて、欠陥が全体的にシリコン／ゲルマニウム境界面付近に閉じ込められる。これらの手法は、ゲルマニウムＭＯＳコンデンサ、ｐＭＯＳＦＥＴ、およびオプトエレクトロニック・デバイスを含む、さまざまなデバイスに適用できる。

Description

本発明は、電子半導体デバイスを対象とし、より詳細には、ゲルマニウム・タイプの基板材料を含む容量性構造を有する電子半導体デバイスを対象とする。
半導体デバイスおよびオプトエレクトロニック・デバイスなど、さまざまなタイプの電子デバイスが、正しい回路動作を達成するために、容量性構造を使用する。そうしたデバイスの例には、とりわけ、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）、絶縁ゲート型サイリスタ、個別のコンデンサ、およびさまざまなタイプの光学デバイスが含まれる。例えば、一般に使用されるＩＧＦＥＴでは、ゲートが、その下にある表面チャネルを制御する。表面チャネルは、ソースとドレインとを結合する。チャネル、ソース、およびドレインは、一般に、ソースおよびドレインを、基板材料と反対にドープしチャネルの両側に配置した状態で、半導体基板材料中に配置される。ゲートは、実質的に均一な厚さを有するゲート酸化物などの薄い絶縁層によって、半導体基板材料から分離される。ＩＧＦＥＴを動作させるためには、入力電圧をそのゲートに印加する。この入力電圧は、ゲート酸化物の両側上の電極材料によって画定される容量性構造を通じて、チャネル内に横の電界を引き起こす。次いで、この電界は、チャネルの長手方向のコンダクタンスを変調して、ソース領域およびドレイン領域を電気的に結合させる。
そうした電子半導体デバイスの寸法を低減させることによって、さまざまな利点を実現することができる。１つの利点は、単一のシリコン・チップまたはダイ上に、その相対的なサイズを増大させずに、配置することができる個々のデバイスの数を増やすことができることである。また、個々のデバイス、特にＩＧＦＥＴの数を増やすことにより、機能性が増大する。さらに別の利点は、個々のデバイスの速度の増加、ならびにそれらの集合的な配置である。
数十年間、半導体業界では、シリコン基板を使用して、こうしたサイズ低減の利点を、ＭＯＳタイプ（金属酸化膜半導体）のシリコン・ベースＩＧＦＥＴの電気的性能が２〜３年ごとに倍になる例のように、極めて速い速度で実現してきた。しかし、国際半導体技術ロードマップ（ＩＴＲＳ）では、そうしたシリコン・ベースＩＧＦＥＴ（例えばプレーナ・バルク・シリコンＭＯＳ構造）の「従来型のスケーリング」が、この途切れのない進歩の限界に直面し始めていると言及している。半導体業界がこのシリコン・ベースＩＧＦＥＴデバイスのスケーリングをどの程度推進させることができるかは不明であるが、現在の技術発展の速度では、この「古典的な」シリコン・ベース手法による技術的に進んだノードがあと４種しか可能にならないという了解がある。
さまざまな半導体デバイスおよびオプトエレクトロニック・デバイスで使用する１つの有望な材料は、ゲルマニウム（Ｇｅ）である。ゲルマニウムは、他の材料に比べて、非常に高いキャリヤ移動度、および一般に優れた輸送特性を有する。例えば、シリコン（Ｓｉ）に比べて、ゲルマニウムの電子移動度は２倍大きく、正孔移動度は４倍大きい。ゲルマニウムはまた、比較的小さな吸収係数を有し、そのことがゲルマニウムを、光相互接続で最終的に使用するモノリシック光検出器の集積に、魅力あるものにしている。さらに、シリコン上でのゲルマニウムの成長がうまくいけば、ガリウムヒ素（ＧａＡｓ）材料などの光学活性材料の後続の成長が促進される。というのも、ゲルマニウムとＧａＡｓは、同じ格子定数を有するためである。
過去数十年間、研究者らは、ゲルマニウムを使用して、多くの場合、集積電子回路用途および／または光回路用途向けのシリコンゲルマニウム（ＳｉＧｅ）を使用して、ＭＯＳタイプのトランジスタおよびコンデンサを作ろうと試みてきた。しかし、ゲルマニウム、具体的にはシリコンと共に実施されるゲルマニウムのさまざまな問題は、難問であった。例えば、ゲルマニウムとシリコンは異なる格子構造を有し、その結果、シリコン−ゲルマニウム境界面は、一般に約４％の格子不整合を呈する。この格子不整合が、シリコン上にゲルマニウムをエピタキシアル成長させることを困難にしている。シリコン−ゲルマニウム境界面からのゲルマニウムの結晶化は、一般に非エピタキシャルの、また他の、欠陥を含んだ成長であることが特徴であった。得られるゲルマニウム結晶構造は、さまざまな実施にしばしば望ましくない特性を呈する。例えば、そうした結晶成長には、一般に大きな欠陥密度および表面粗さが伴い、それにより、ゲルマニウム・オン・インシュレータ（ＧＯＩ）用途のウエーハ・ボンディングなどのプロセス集積に困難が生じる。格子不整合のため、シリコン−ゲルマニウム境界面から生ずる欠陥は、一般に結晶成長面からゲルマニウム材料の上面まで伝播する。このことが、デバイス特性の低下をもたらし得る。
上述の問題は、ゲルマニウム、ならびに真性シリコンとゲルマニウムとのシリコン−ゲルマニウム境界面、およびＧＯＩ構造（例えば、シリコン酸化物タイプの材料上のゲルマニウム含有材料）と共に実施されたような、シリコンまたはゲルマニウムと他の材料とを有する材料とその他とのシリコン−ゲルマニウム境界面の製作および実施を困難にしてきた。シリコン−ゲルマニウム境界面が関係する以前の手法は一般に、シリコン（またはシリコン含有材料）上のゲルマニウム（またはゲルマニウム含有材料）の非常に薄い層に限定されてきた。
ＰＣＴ特許出願第ＰＣＴ／ＵＳ０２／１１７８５号 国際公開ＷＯ０３／０９６３９０Ａ１号 Ａｍｍａｒ Ｎａｙｆｅｈ、Ｃｈｉ Ｏｎ Ｃｈｕｉ、Ｔａｋａｏ Ｙｏｎｅｈａｒａ、およびＫｒｉｓｈｎａ Ｃ．Ｓａｒａｓｗａｔ、「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ−Ｑｕａｌｉｔｙ ｐ−ＭＯＳＦＥＴ ｉｎ Ｇｅ Ｇｒｏｗｎ Ｈｅｔｅｒｏｅｐｉｔａｘｉａｌｌｙ ｏｎ Ｓｉ」、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、ＶＯＬ．２６、ＮＯ．５、２００５年５月 Ａｍｍａｒ Ｎａｙｆｅｈ、Ｃｈｉ Ｏｎ Ｃｈｕｉ、Ｋｒｉｓｈｎａ Ｃ．Ｓａｒａｓｗａｔ、およびＴａｋａｏ Ｙｏｎｅｈａｒａ、「Ｅｆｆｅｃｔｓ ｏｆ ｈｙｄｒｏｇｅｎ ａｎｎｅａｌｉｎｇ ｏｎ ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ−Ｇｅ ｌａｙｅｒｓ ｏｎ Ｓｉ：Ｓｕｒｆａｃｅ ｒｏｕｇｈｎｅｓｓ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｑｕａｌｉｔｙ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌｕｍｅ ８５、Ｎｕｍｂｅｒ １４、２００４年１０月４日
本発明は、ゲルマニウムなど、欠陥の形成の影響を受けやすい基板様の材料を含む構造が関係する、上記のタイプおよび関連するタイプの回路デバイス、ならびにそれらの製作を対象とする。本発明は、いくつかの実装形態および応用例において例示され、それらの一部は、以下に要約される。
本発明の一実施形態例に関連して、不活性ガス・タイプのアニール・プロセスが、上述の課題に関係する問題を軽減する（例えば低減する、または解消する）のに有用となり得ることが分かっている。
本発明の別の実施形態例に関連して、エピタキシャル・ゲルマニウムとシリコン基板との間の境界面に伴う欠陥を軽減する不活性ガス・タイプのアニール手法で、エピタキシャル・ゲルマニウムがシリコン基板上に直接形成される。ゲルマニウムは、少なくとも２層に形成され、第１の層が、シリコン基板上に直接形成され、水素などの不活性ガスの存在下で後にアニールされる。次いで、ゲルマニウムからなる１層または複数層の追加層が、第１のゲルマニウム層上に形成される。
本発明の別の実施形態例によれば、半導体電子デバイスが、基板、基板上のアニールされた下部ゲルマニウム層、および下部ゲルマニウム層上の上部ゲルマニウム層を含む。下部ゲルマニウム層は、基板との境界面に、下部ゲルマニウム層と基板の間の格子不整合に伴う欠陥を有する。上部ゲルマニウム層は、下部ゲルマニウム層のアニールによって促進されたので、前記格子不整合に伴う欠陥が実質的にない。
本発明の別の実施形態例によれば、半導体電子デバイスは、水素アニール手法を使用してシリコン含有材料上に成長させたゲルマニウム含有材料を含む。この手法により、表面粗さならびに材料中のシリコン／ゲルマニウム境界面付近の不整合転位が軽減されることが分かっている。ゲルマニウムの第１層をシリコン含有材料上に成長させ、シリコン／ゲルマニウム境界面を形成している状態で、水素アニール・プロセスを伴うｉｎ−ｓｉｔｕでのゲルマニウムの多段階成長を、（例えば、化学気相成長（ＣＶＤ）手法を使用して）ゲルマニウムを成長させる間に実施する。第１層のアニールは、シリコン／ゲルマニウム境界面に伴う欠陥を、全体的に第１層に限定し、続いて形成され（て、アニールされ）るゲルマニウム層が、普通なら、シリコン／ゲルマニウム境界面に伴うはずの欠陥を比較的少量有する。この手法により、シリコン基板上に、多くの電子、光、および他の半導体応用例での使用に適した比較的薄い活性ゲルマニウム層（例えば、エピタキシャル・ゲルマニウム層）を形成することが容易になる。
本発明の別の実施形態例では、半導体電子デバイスは、上述のような不活性ガス・アニール手法が関係する成長条件を特徴とする、ゲルマニウム−シリコン境界面を有する容量性構造を含む。一応用例では、容量性構造は、ＭＯＳ型デバイスを含む。
本発明の上記の要約は、本発明の示される各実施形態またはあらゆる実装形態について述べることを意図するものではない。これに続く図面および詳細な説明によって、これらの実施形態をより詳細に示す。
本発明は、本発明のさまざまな実施形態の詳細な説明を添付の図面に関連して考慮して、より完全に理解することができる。
本発明は、さまざまな変更形態および代替形態に適しているが、その詳細は、図面中に例示してあり、また詳細に説明される。しかし、その意図は、本発明を、説明する特定の諸実施形態に必ずしも限定するものではないことを理解されたい。それとは反対に、添付の特許請求の範囲によって定義される本発明の精神および範囲内に含まれるあらゆる変更形態、同等物、および代替手段を包含するものである。
本発明は、ゲルマニウム含有容量性構造が関係するさまざまな異なる手法および構成に適用できると考えられており、シリコンなど、他の基板タイプの材料と接したゲルマニウムを使用する半導体回路に特に有用であることが分かっている。本発明は、そうした回路タイプに必ずしも限定されないが、この文脈を使用したさまざまな例の議論によって、本発明のさまざまな態様を理解することができる。
本発明の一実施形態例によれば、ゲルマニウムをシリコンなどの基板上に成長させて、成長したゲルマニウムを、ｉｎ−ｓｉｔｕでのアニール・プロセスにかける。いくつかの応用例では、例えば高品質のヘテロエピタキシアル・ゲルマニウムを形成することによって、表面粗さおよび／または不整合転位の軽減を促進するように、このアニール・プロセスを実施する。不整合転位を軽減する場合、いくつかの応用例では、約１×１０６ｃｍ−２の密度など、比較的低い転位密度を呈する、アニールされたゲルマニウムの形成が関係する。
さまざまな応用例では、１つまたは複数の回路構成で、回路構造がその上に形成された、上述のアニールされたゲルマニウム層を含むゲルマニウム基板を使用する。一例では、絶縁（酸化物）層をゲルマニウム層上に形成し、上部導電性材料を絶縁層上に形成して、金属酸化膜半導体（ＭＯＳ）容量性デバイスを、アニールされたゲルマニウム基板上に形成する。別の例では、金属−半導体−金属（ＭＳＭ）光デバイスを、アニールされたゲルマニウム基板上に形成する。いくつかのＭＳＭおよび／または他の光デバイスでは、第１のアニールされたゲルマニウム層（中に欠陥がある）と、デバイス（例えば、追加のゲルマニウム内の）によって発生したキャリヤとの間のどんな相互作用も軽減する、または解消する、追加のゲルマニウムの厚さを実現するように、追加のゲルマニウムを、初期のアニールされたゲルマニウム層の上に形成する。
一実施形態では、ゲルマニウムが実質的に単結晶ゲルマニウムになるように、かつ／または、後続の、実質的に単結晶形状をとるゲルマニウムの層が促進されるように、比較的薄いゲルマニウム層を基板に接触して形成した後に、ゲルマニウムをアニールする。いくつかの応用例では、比較的薄いゲルマニウム層を、約２００ｎｍの厚さに形成し、別の応用例では、ゲルマニウム層を、２００ｎｍ未満の厚さに形成する。
いくつかの応用例では、上述したものに類似した、後続のゲルマニウムの成長工程およびアニール工程を、比較的薄いゲルマニウム層を形成した後に実施する。これらの後続の工程により、後続の各ゲルマニウム層を下にあるアニールされたゲルマニウム層上に成長させて、基板上に直接形成された最初のゲルマニウム層上に追加のゲルマニウム層を形成することが容易になる。成長とアニールとを繰り返す手法で形成される層の数は、ゲルマニウム層の個々の特性を実現するものが選択される、かつ／またはこの手法が実施される応用例に応じて選択される。
一応用例では、上述のヘテロエピタキシアル・ゲルマニウムを、シリコンとゲルマニウムの間の（約）４％の格子不整合に伴う表面粗さおよび不整合転位の問題を軽減する手法を使用して、シリコン上に成長させる。ＣＶＤプロセスを使用して、シリコン上に初期ゲルマニウム層を成長させ、それに続いてｉｎ−ｓｉｔｕでの水素アニールを実施する。追加のゲルマニウム層を、層ごとにＣＶＤ堆積工程およびアニール工程を繰り返し使用して形成する。後続の各ゲルマニウム層の厚さは（シリコン上に形成された初期層の場合と同様に）、得られるシリコン−ゲルマニウム（ＳｉＧｅ）構造が実施されるべき特定の応用例に役立つもの、ならびにＣＶＤ工程およびアニール工程用の利用可能な装置に都合の良いものが、選択される。上記の一般的な例と同様に、成長とアニールとを繰り返す手法でシリコンの上に形成されるゲルマニウム層の数は、ゲルマニウム層の個々の特性を実現するものが選択される、かつ／またはＳｉＧｅ構造が実施される応用例に応じて選択される。
別の実装形態では、上述のＳｉＧｅ構造中のゲルマニウム層のうち１層または複数層を、約８２５℃の温度で水素アニールすることによって、アニール前のゲルマニウムの表面粗さに比べて、約９０％の表面粗さの低減が実現される。いくつかの応用例では、表面粗さを低減するこの手法を、下にある（例えばシリコン）基板上に直接形成された、最初に形成されたゲルマニウム層と共に選択的に実施する。他の諸応用例では、この表面粗さを低減する手法を、下にある基板と接する初期層の上に形成された、ゲルマニウムの上面層と共に実施する。他の諸応用例では、初期層の上に形成された、ゲルマニウム材料からなる１層または複数層の中間層を、その上への後続のゲルマニウム（または他の）層の形成を促進するために、表面粗さを平滑にするように処理する。ゲルマニウム・リッチな境界面についての概略は、「Ｈｉｇｈ−Ｋ Ｄｉｅｌｅｃｔｒｉｃ Ｆｏｒ Ｔｈｅｒｍｏｄｙｎａｍｉｃａｌｌｙ−Ｓｔａｂｌｅ Ｓｕｂｓｔｒａｔｅ−ｔｙｐｅ Ｍａｔｅｒｉａｌｓ」という名称の、ＰＣＴ特許出願第ＰＣＴ／ＵＳ０２／１１７８５号（国際公開ＷＯ０３／０９６３９０Ａ１号）を参照することができる。これを、参照により本明細書に完全に組み込む。
いくつかの応用例では、Ｇｅ−Ｈクラスタ（ゲルマニウム−水素クラスタ）を、ゲルマニウムに対するｉｎ−ｓｉｔｕでの水素の導入に関連して形成する。Ｇｅ−Ｈクラスタは、ゲルマニウムに伴う拡散障壁を約７０ｍｅＶまで低下させるのに使用され、約８００℃の温度で取り入れられる。拡散障壁がより低くなることによって、ゲルマニウム中の拡散率および表面移動度の増大が促進され、それによりゲルマニウムの緩和、および格子不整合に伴う欠陥の軽減が促進される。
さまざまな実装形態では、ＭＯＳ型構造（例えば、コンデンサ、光学構造）の製作に関連して、比較的平滑なゲルマニウム表面の形成を促進するために、上述のＧｅ−Ｈクラスタ手法を実施する。特定の一実装形態では、一般に低いヒステリシスを有する所望の容量−電圧（ＣＶ）特性を呈する、タングステン／ゲルマニウム（Ｗ／Ｇｅ）酸窒化物ゲート・スタックを、上述のように成長させたゲルマニウム層を使用して形成し、Ｇｅ−Ｈクラスタ手法で処理する。
本発明の別の実施形態例では、ゲルマニウム・オン・インシュレータ（ＧＯＩ）構造を、上述の層状ゲルマニウムの成長／アニール・プロセスを使用して形成する。水素アニールを、少なくとも第１のゲルマニウム層と共に実施し、第２のゲルマニウム層を、第１のゲルマニウム層上に形成し、それが実質的に単結晶で無欠陥のゲルマニウムを呈する。いくつかの応用例では、これらの層を用いて形成されたゲルマニウム構造を、Ｓｉ／ＳｉＯ２タイプ基板などの基板に選択的に接合してＧＯＩ構造を形成する、または、ＧＯＩ構造の絶縁性部分を構成する他の絶縁性タイプの基板に選択的に接合する。これらの手法は、例えば、３次元構造の製作において、またシリコン・オン・インシュレータ（ＳＯＩ）の応用例など、絶縁体上に基板を乗せた別の応用例を使用して実施された他のものにおいて有用である。
ゲルマニウム・タイプの手法についての概略、および上述の応用例に関連して、かつ／または本発明の他の諸実施形態例に関連して実施することのできる、ゲルマニウムを成長させる手法についての特定の情報は、次の参考文献、Ａｍｍａｒ Ｎａｙｆｅｈ、Ｃｈｉ Ｏｎ Ｃｈｕｉ、Ｔａｋａｏ Ｙｏｎｅｈａｒａ、およびＫｒｉｓｈｎａ Ｃ．Ｓａｒａｓｗａｔ、「Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ−Ｑｕａｌｉｔｙ ｐ−ＭＯＳＦＥＴ ｉｎ Ｇｅ Ｇｒｏｗｎ Ｈｅｔｅｒｏｅｐｉｔａｘｉａｌｌｙ ｏｎ Ｓｉ」、ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、ＶＯＬ．２６、ＮＯ．５、２００５年５月、ならびにＡｍｍａｒ Ｎａｙｆｅｈ、Ｃｈｉ Ｏｎ Ｃｈｕｉ、Ｋｒｉｓｈｎａ Ｃ．Ｓａｒａｓｗａｔ、およびＴａｋａｏ Ｙｏｎｅｈａｒａ、「Ｅｆｆｅｃｔｓ ｏｆ ｈｙｄｒｏｇｅｎ ａｎｎｅａｌｉｎｇ ｏｎ ｈｅｔｅｒｏｅｐｉｔａｘｉａｌ−Ｇｅ ｌａｙｅｒｓ ｏｎ Ｓｉ：Ｓｕｒｆａｃｅ ｒｏｕｇｈｎｅｓｓ ａｎｄ ｅｌｅｃｔｒｉｃａｌ ｑｕａｌｉｔｙ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌｕｍｅ ８５、Ｎｕｍｂｅｒ １４、２００４年１０月４日、を参照することができる。この両方を、参照により本明細書に完全に組み込む。
図１は、本発明の別の実施形態例による、アニールされたゲルマニウム層を含む、ゲルマニウム・ベース・デバイス１００を示す。デバイス１００は、シリコンなどの半導体材料を有する基板１１０と、基板の上のゲルマニウム含有材料１２０とを含む。ゲルマニウム含有材料１２０内で、ゲルマニウム含有材料と基板１１０の間の境界面１２２の付近が、第１のアニールされたゲルマニウム含有層１２４である。ゲルマニウム含有層１２４のアニール後の特性により、実質的にエピタキシャル・ゲルマニウムであり、境界面１２２などの境界面付近でのゲルマニウムの成長に伴う欠陥が実質的にない、後続の上部ゲルマニウム含有層１２６の成長が促進される。場合によっては、ゲルマニウム含有層１２４のアニール後の特性により、前述のアニールを行わないそのようなゲルマニウム含有層の表面に比べて、ゲルマニウム層境界面１２２に、粗さが少なくとも５０％低減された、また場合によっては、少なくとも８０％低減された表面がもたらされる。
一実装形態では、ゲルマニウム・ベース・デバイス１００は、基板１１０の上部１１２内に、絶縁タイプの材料を含む。絶縁材料は、活性半導体層を絶縁するのに適した酸化シリコンなどの材料を含む組成を有する。この点において、ゲルマニウム含有材料１２０は、上部１１２内の絶縁タイプの材料を伴って、ゲルマニウム・オン・インシュレータ構造を形成する。この点において、ゲルマニウム含有材料１２０は、回路で、電極および／または他の回路がゲルマニウム含有材料上に形成されたＭＯＳ型デバイス用などの活性層として使用するのに適している。
図２Ａ〜２Ｃは、本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース半導体デバイスの断面図を示す。図２Ａから始めると、シリコン、または（例えば図１の場合と同様に、ＧＯＩの応用例との実施用に、上部の絶縁された部分を有する）酸化物など別の材料を伴うシリコンなど、シリコン・ベースの組成を有するシリコン・ウエーハ２００が、提供および／または製作される。
図２Ｂでは、ゲルマニウムの堆積および成長に適した条件下（例えば、約４３０℃の温度）での、ゲルマン（ＧｅＨ４）などのゲルマニウム含有ガス導入によるものなどのＣＶＤ手法を使用して、薄いゲルマニウム層２１０を、シリコン・ウエーハ２００上に約２００ｎｍの厚さに成長させる。いくつかの応用例では、ゲルマニウムの堆積を、真性ゲルマニウムの形成を促進するように実施し、別の諸応用例では、ドーパントを加える。高温（例えば、少なくとも約５００℃、場合によっては約８２５℃）で水素を導入した状態で、ゲルマニウム層２１０を水素アニール・プロセスにかける。アニールに関係する雰囲気圧は、特定の応用例向けに選択され、場合によっては、約８０Ｔｏｒｒである。ゲルマニウム層２１０と基板２００の間のシリコン−ゲルマニウム境界面２０５から一般に伝播する欠陥は、アニールによって、そうした欠陥の閉込めに適したゲルマニウム中の特性ならびにその上面に伴う特性（すなわち平滑性）が促進されて、ゲルマニウム層２１０に一般に閉じ込められる。
アニール中に、さまざまな手法のうちの１つまたは複数を使用して、図２Ｂのゲルマニウム層２１０に水素を導入する。一手法例には、ガス・タイプの材料フィード（ｍａｔｅｒｉａｌ ｆｅｅｄ）を有するＣＶＤチェンバを使用することが関係する。ＣＶＤチェンバは、その中でエピタキシアル・シリコンが、バルク・シリコン基板（この場合、シリコン・ウエーハ２００と同種の）上に成長するような、半導体デバイス用のエピタキシアル・シリコンを成長させるために使用されるものに類似したＣＶＤチャンバを使用して実施してもよい。シリコン・ウエーハ２００は、そうしたＣＶＤチャンバ内に配置され、チャンバ上で（例えば、約１０Ｔｏｒｒまで）真空に引かれる。真空に引かれている間、ゲルマニウム含有ガスがシリコン・ウエーハ２００に導入され、ゲルマニウム層２１０が、境界面２０５から成長する。ゲルマニウム層２１０が成長した後、水素ガスがチャンバ内に導入されている間に、ＣＶＤチャンバを、アニール用の条件である約８２５℃の温度および約８０Ｔｏｒｒの圧力にする。いくつかの応用例では、水素の導入前に、ＣＶＤチャンバ内のゲルマニウム含有ガスを実質的に排気する。
ゲルマニウム層２１０をアニールした後、図２Ｃに示すように、第２のゲルマニウム層２２０を、ＣＶＤを使用して成長させる。第２のゲルマニウム層は、ゲルマニウム層２１０の厚さよりも実質的に厚い。いくつかの応用例では、ゲルマニウム層２００を、約４００ｎｍの厚さに成長させる。別の諸応用例では、このゲルマニウム層を、約８００ｎｍの厚さに成長させる。別の諸応用例では、このゲルマニウム層を、約１μｍ以上の厚さに成長させる。図２Ｃの構成が、ＭＳＭ光検出器用などの光学系と共に実施される諸応用例では、第２のゲルマニウム層２２０を、その中のゲルマニウムが真性である状態で、約４μｍ以上の厚さに形成する。この第２のゲルマニウム層２２０を、任意選択で、第１のゲルマニウム層２１０に関連して上述した方式に類似する方式でアニールする。シリコン−ゲルマニウム境界面（すなわち、境界面２０５）でのゲルマニウムの成長を特徴付ける欠陥が、上述のように、第１のゲルマニウム層２１０に実質的に限定され、第２のゲルマニウム層２２０は実質的に、エピタキシャルの、無欠陥のゲルマニウムとなる。
一実装形態では、第１のゲルマニウム層２１０を、水素原子がゲルマニウム原子に付着することによってゲルマニウムの拡散障壁が低減され、したがってゲルマニウムの表面移動度が増大する、水素アニール・プロセスを使用して成長させる。第１の成長の後、第２のゲルマニウム層２２０を、第１のゲルマニウム層２１０の成長条件と類似した成長条件を使用して成長させ、それに続いて選択的に、温度および圧力がそれぞれ約７００℃および約８０Ｔｏｒｒで、別の水素アニール・プロセスを実施する。第１のゲルマニウム層２１０内の欠陥は一般に、シリコン−ゲルマニウム境界面２０５の付近に閉じ込められ、場合によっては横に曲が（り、したがって、第１のゲルマニウム層の上部に到達することが抑制され）る。シリコン−ゲルマニウム境界面２０５から離れた第１のゲルマニウム層２１０の上部、ならびに第２のゲルマニウム層２２０は、実質的に無欠陥で、完全に緩和され、平滑な、単結晶ゲルマニウムを呈する。
図２Ｄ〜２Ｇは、本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース回路デバイスの断面図を示す。図２Ｄから始めると、シリコン、また場合によっては、半導体ウエーハ用バルク基板と共に実施されたような他の材料を含むシリコン基板２３０が、提供および／または製作される。
図２Ｅでは、ゲルマニウム含有材料２４０が、上述のＣＶＤタイプのプロセス、またはゲルマニウムを堆積させるための別の適したプロセスを使用して、シリコン基板２３０上に形成された。ゲルマニウムとシリコン基板２３０中のシリコンとの間の格子不整合を含む状態のため、ゲルマニウム含有材料２４０は、ゲルマニウム含有材料中に示される傾斜したすべり面に沿った不整合および貫通の状態に関係する、島状型の特徴および転位を呈する。
図２Ｆでは、図２Ｅのゲルマニウム含有材料２４０を、上述の手法を使用して水素中でアニールして、アニールされたゲルマニウム含有層２５０を形成した。アニール手法は、ゲルマニウムとシリコンの間の不整合および熱膨張係数の不一致によって引き起こされる、傾斜したすべり面に沿った貫通転位のすべりを促進するように実施される。ゲルマニウム含有層２５０は、シリコン基板２３０から拡散し、ＧｅｘＳｉ１−ｘ、ただし「ｘ」は適当な整数、によって特徴付けることができる形をとるシリコンを含む。貫通転位のすべりおよびシリコンの拡散は、ゲルマニウム含有材料２４０中の不整合歪み状態の除去を促進するように、アニール・プロセスで選択的に実施および制御され、それによりゲルマニウム含有材料が効果的に緩和される。アニール中に実施される水素（または水素含有ガス）は、ゲルマニウム含有層２５０の上面上の表面酸化物の形成を軽減または解消するものが選択される。
図２Ｇでは、ゲルマニウム材料２６０を、ゲルマニウム含有層２５０の上面上に形成し、実質的に単結晶のゲルマニウムの形成を促進するためにアニールする。欠陥は一般に、ゲルマニウム含有層２５０、シリコン基板２３０との境界面付近、および（もしあれば）最小量の欠陥でゲルマニウム材料２６０中に限定され、かつ／またはゲルマニウム材料２６０中の欠陥がゲルマニウム含有層２５０の付近の下部に限定される。いくつかの実装形態では、複数のゲルマニウム層を、第１のそうした層がゲルマニウム含有層２５０上に堆積し、１層または複数層の追加層が第１のそうした層の上に形成された状態で、続いて堆積させることによって、ゲルマニウム材料２６０を形成する。複数のゲルマニウムの層を堆積してゲルマニウム材料２６０を形成する場合、それらの層間、および／またはゲルマニウム材料の別の特性間で平滑な境界面を促進するために、追加のゲルマニウム層を堆積させる前に各層を選択的にアニールにかける。
図２Ｇの、得られるシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）構造は、さまざまな電子デバイス、光デバイス、および他のデバイスのうち１つまたは複数との選択的な実施用に適合される。一例では、ゲルマニウム材料２６０は、回路（例えば、相互接続または接点）に結合され、活性半導体領域として使用される。ゲルマニウム含有層２５０の形成時に使用された堆積およびアニール手法により、ゲルマニウムとシリコン基板２３０の間の境界面での状態によって生じる欠陥の、一部または全部の閉込めが促進される。この点において、ゲルマニウム材料２６０は、実質的に無欠陥であり（例えば、約１．５×１０６ｃｍ−２未満の転位密度を有し）、回路または光デバイスのそうした活性領域での使用に適している。
いくつかの応用例では、図２Ｇの構造が使用される応用例に適合するように、ゲルマニウム材料２６０をドープするか、そうでない場合は、ｉｎ−ｓｉｔｕで処理する。例えば、Ｓｉ−Ｇｅ構造が、ｐ−ｎ−ｐまたはｎ−ｐ−ｎ型の構造と共に実施される場合、ゲルマニウム材料２６０をｎまたはｐに選択的にドープし、後続の（形成後の）ドーピング・ステップを実施して、構造のｎおよび／またはｐ型部分を完全なものにする。ｉｎ−ｓｉｔｕでの処理手法に適した他の構造例および応用例は、以下にさらに論じる追加の例および／または図面に関連して実施することができる。
図３は、さまざまな実施形態例に関連して、ＲＭＳ粗さの絶対値例（Ｒｒｍｓ）（左の縦軸）を表すプロット３１０、ならびにＲｒｍｓの変化例（右の縦軸）を示すプロット３２０を、いずれも５種の異なるアニール温度についての、ゲルマニウムに対する水素（Ｈ２）アニール温度（横軸）の関数として示す。図示のさまざまなＨ２アニール温度および温度範囲のうち１つまたは複数が、回路デバイス、光デバイス、および他のデバイスと共に使用するゲルマニウム含有材料の形成において、上述のアニール手法と共に選択的に実施される。例えば、１つのアニール手法は、水素を約８２５℃で使用するものであり、それによりアニール・プロセスを行わないＲｒｍｓ（例えば、約２５ｎｍのＲｒｍｓ）に比べて、約８８％の表面粗さ（Ｒｒｍｓ）の低減が促進される。
図４は、本発明の別の実施形態例による、ｐ−ＭＯＳ型ゲルマニウム・ベース・デバイス４００を示す。デバイス４００は、ｎ−ドープ・シリコン（ｎ−Ｓｉ）層４１０を含み、その上にエピタキシャル・ゲルマニウム含有材料が形成される。エピタキシャル・ゲルマニウム含有材料は、例えばＣＶＤと後続の水素中でのアニールを使用してｎ−Ｓｉ基板４１０上に形成された、欠陥閉込めｎ−ゲルマニウム（ｎ−Ｇｅ）層４２０を含む。ｎ−Ｇｅ層４２０の形成には、例えば、図面のうちの１つまたは複数に関連して上述した手法に類似した手法が関係してよい。得られる（アニール後の）ｎ−Ｇｅ層４２０は、ｎ−Ｇｅ層内のかなりの量の欠陥を、シリコン基板４１０との境界面付近の領域に全体的に閉じ込めることを促進する特徴を呈する。
活性ｎ−Ｇｅ層４３０を、ｎ−Ｇｅ層４２０上に配置し、２つのＰ＋ドープしたソース／ドレイン型の領域４４０および４５０をその上面付近に形成する。ｎ−Ｓｉ基板４１０、ｎ−Ｇｅ層４２０、およびｎ−Ｇｅ層４３０の一部または全部を、上述のｉｎ−ｓｉｔｕでのドーピング手法を使用して、ｎ−型ドーパントでドープする。
ｎ−Ｇｅ層４３０の領域４４５がソース／ドレイン型の領域４４０と４５０との間にチャネルを形成している状態で、ゲート・スタック４９０を活性ｎ−Ｇｅ層４３０の上に形成する。ゲート・スタック４９０は、さまざまな手法のうち１つまたは複数を使用して形成された、ＧｅＯｘＮｙ誘電層４６０、ＳｉＯ２層４７０、およびｐ−ＳｉＧｅ電極４８０を含む。一実装形態では、ＧｅＯｘＮｙ層４６０を、ＮＨ３手法（ＮＨ３ ａｐｐｒｏａｃｈ）を使用して（例えば、ＮＨ３の存在下での急速熱処理手法によって）成長させ、ＳｉＯ２層４７０を、低温酸化（ＬＴＯ）堆積手法を使用して形成し、ＳｉＧｅ電極４８０を、（例えば、約５００℃での）ＣＶＤ中に、ｉｎ−ｓｉｔｕでのホウ素ドーピングによって形成する。
ゲート・スタック４９０が形成された後、ソース／ドレイン型の領域４４０および４５０を、ゲート・スタックをマスクとして使用して、（上述のように）ｐ−型材料でドープする。いくつかの応用例では、ドーピング・プロセス中に、マスキング材料を電極４８０上に実施する。ソース／ドレイン型の領域４４０および４５０がドープされた後、４５０℃の急速熱アニール（ＲＴＡ）を使用して、ドーパントを活性化させる。その後、例えばドープされた領域上にアルミニウムを用いたＬＴＯ堆積手法と、それに続いて４００℃のフォーミング・ガス・アニール（ＦＧＡ）を使用して、接点をソース／ドレイン型の領域４４０および４５０のうち１つまたは複数上に画定することができる。
図５は、本発明の別の実施形態例による、ＭＳＭ−ＰＤ構成５００の断面図を示す。構成５００は、シリコン基板層５１０、ならびにエピタキシャル・ゲルマニウム層５２０および５２２を含む。エピタキシャル・ゲルマニウム層５２０および５２２を、複数回のアニール手法を使用して、得られる厚さが約４．５μｍとなるように、シリコン基板層５１０上に形成する。薄いゲルマニウム層５２０をシリコン基板層５１０上に直接形成し、ゲルマニウム層５２２が実質的に無欠陥となるように、続いて形成されるゲルマニウム層５２２内に欠陥が伝播するのを軽減するためにアニールする。
ゲルマニウム層５２２を活性領域として使用して、ゲルマニウム層５２２上にあり、ＳｉＯ２などの絶縁材料を含む絶縁層５５０によって分離される、アノード５３０およびカソード５４０と共にＭＳＭ−ＰＤを形成する。一実装形態では、アノード５３０およびカソード５４０の一方または両方を、最初に３０００Å厚さの低温化学気相成長（ＬＴＯ）酸化物層を４００℃で堆積させ、それに続いて金属電極を電子ビーム蒸着し、フォトレジスト・リフトオフすることによって、形成する。仕事関数を制御し、接着性を得るために、約１５０ÅのＴｉ、Ｃｒ、またはＮｉが使用され、約３５０ÅのＡｕで覆って高速な測定を促進する。
上述のさまざまな実施形態は、例として提供されたものにすぎず、本発明を限定するものと解釈されるべきではない。上記の議論および説明図に基づき、本明細書に図示し説明した諸実施形態例および諸応用例に厳密に従うことなく、本発明に対してさまざまな修正および変更を加えることができることが、当業者には容易に理解されよう。そうした変更には、例えば、さまざまな基板上にゲルマニウムを形成すること、ゲルマニウムとの格子不整合を呈するシリコン以外の基板とのゲルマニウム基板の境界面の問題を軽減すること、および上述の手法をゲルマニウムに代わる、かつ／またはゲルマニウムに関連して使用される他の材料と共に使用することが含まれ得る。さらに、論じた実施形態例、実装形態、および手法のうちのさまざまなものを、さまざまな応用例向けに実施することができる。例えば、ｈｉｇｈ−ｋ（高誘電率）を含む先進のゲート誘電体が、成長後のゲルマニウム層と共に選択的に実施される。本明細書で論じたように、ゲルマニウム酸窒化技術（Ｇｅｒｍａｎｉｕｍ Ｏｘｙｎｉｔｒｉｄｅ ｔｅｃｈｎｏｌｏｇｙ）が、ゲルマニウムのＣＶＤに対して選択的に実施される。ＣＶＤベースのゲルマニウム層成長プロセスの後に、ゲルマニウム、シリコン、およびＧａＡｓを統合するために、１層または複数層のゲルマニウム層上にＧａＡｓを成長させることが選択的に続く。ゲルマニウム層／アニール手法を用いて作ることのできるデバイスには、コンデンサ、ショットキー／ＰＮダイオード、ゲルマニウム・ベースの光検出器、相互接続を含む光回路用の金属−半導体−金属（ＭＳＭ）デバイス、ＭＳＭ光検出器（ＭＳＭ−ＰＤ）、ならびにフォトニック、スピントロニック、および他の応用例向けのゲルマニウム／シリコン量子井戸デバイスなどのゲルマニウム・ベースＭＯＳ型デバイスが含まれる。さらに、本明細書で論じた諸実施形態例、諸実装形態、および諸手法を、さまざまな組合せおよび関連する手法がさまざまな応用例に合うように実施された状態で、互いに関連して使用してもよい。さらに、水素以外の不活性ガスを必要とするような、他のアニール手法を実施してもよい。
［実験的手法］
以下の実験の側面は、本発明の諸実施形態例、諸実装形態、および諸応用例のうち１つまたは複数に関連して、選択的に実施される。
手法１：
厚さが約２００ｎｍのエピタキシャル・ゲルマニウム層を、４００℃、約１０Ｔｏｒｒの減圧で成長させる。エピタキシャル成長に続いてすぐに、５種の異なる水素アニールを、それぞれに対応する約６００℃、７００℃、７２５℃、７６３℃、および８２５℃の温度、および約８０Ｔｏｒｒの圧力で、約１時間実施する。表面粗さは、１０μｍ×１０μｍの原子間力顕微鏡（ＡＦＭ）走査を使用して、評価することができる。
手法２：
約２００ｎｍのエピタキシャル・ゲルマニウム層を、ＣＶＤによって、抵抗率が約１〜５Ω−ｃｍのバルク・シリコン・ウエーハ上に成長させる。ウエーハを、５０：１ＨＦ（フッ化水素酸）中に約３０秒間浸漬し、エピタキシャル・リアクタ内に装填する。ウエーハを水素中で、９５０℃でベーキングして、表面上に残っている自然酸化物がないようにする。エピタキシャル・ゲルマニウムを約４００℃、約１０Ｔｏｒｒの減圧で成長させる。エピタキシャル成長に続いて、５種の異なる水素アニールを、６００℃、７００℃、７２５℃、７６３℃、および８２５℃の温度、約８０Ｔｏｒｒの圧力で、約１時間実施し、比較のために１枚のウエーハをアニールしないままにしておく。１０μｍ×１０μｍのＡＦＭ走査および断面高解像度走査電子顕微鏡（ＨＲ−ＳＥＭ）を使用して、表面粗さを観察する。
手法３：
ゲルマニウム層をシリコン基板上に形成し、水素中でアニールする。エピタキシャル・ゲルマニウム（ｅｐｉ−Ｇｅ）層を、アニールされたゲルマニウム層上に形成し、堆積中にｉｎ−ｓｉｔｕでｎ−型にドープし、それに続いて５０：１ＨＦ溶液とＤＩ水の間で繰り返しリンスする。ｅｐｉ−Ｇｅ層を約８２５℃でアニールする。ＧｅＯｘＮｙを急速熱処理（ＲＴＰ）システム内で、アンモニア（ＮＨ３）を使用して、８２５℃でアニールされたｅｐｉ−Ｇｅ基板上に直接成長させ、５００Åのタングステン（Ｗ）電極を室温での電子ビーム（ｅ−ｂｅａｍ）蒸着によって、シャドー・マスクを通して堆積させる。
本発明の一実施形態例による、アニールされたゲルマニウム層を含む、ゲルマニウム・ベース・デバイスの断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース半導体デバイスの断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース半導体デバイスの断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース半導体デバイスの断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース回路デバイスの、断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース回路デバイスの、断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース回路デバイスの、断面図である。 本発明の別の実施形態例による、さまざまな製作段階でのゲルマニウム・ベース回路デバイスの、断面図である。 さまざまな実施形態例に関連して、ＲＭＳ粗さ（Ｒｒｍｓ）特性とアニール温度の関係を表すプロット図である。 本発明の別の実施形態例による、ｐ−ＭＯＳ型ゲルマニウム・ベース・デバイスを示す図である。 本発明の別の実施形態例による、ＭＳＭ−ＰＤ構成の断面図である。

Claims (30)

  1. 半導体電子デバイスであって、
    基板と、
    前記基板上のアニールされた下部ゲルマニウム層であって、前記アニールされた下部ゲルマニウム層が、前記基板との境界面に、前記アニールされた下部ゲルマニウム層と前記基板との間の格子不整合に伴う欠陥を有する、下部ゲルマニウム層と、
    前記アニールされた下部ゲルマニウム層上にあり、前記格子不整合に伴う欠陥が実質的にない上部ゲルマニウム層とを備えることを特徴とするデバイス。
  2. 前記アニールされた下部ゲルマニウム層が、前記アニールされた下部ゲルマニウム層の成長中に、前記アニールされた下部ゲルマニウム層と前記基板との間の結晶格子不整合に応じて形成された欠陥を有することを特徴とする請求項１に記載のデバイス。
  3. 前記アニールされた下部ゲルマニウム層が、水素の存在下でアニールされたゲルマニウム層に伴う特性を有することを特徴とする請求項１に記載のデバイス。
  4. 前記上部ゲルマニウム層がアニールされることを特徴とする請求項１に記載のデバイス。
  5. 前記上部ゲルマニウム層が、実質的にエピタキシャル・ゲルマニウムであることを特徴とする請求項１に記載のデバイス。
  6. 前記上部ゲルマニウム層が、非アニール状態の前記上部ゲルマニウム層の表面粗さに比べて、少なくとも７０％低減された前記表面粗さを有することを特徴とする請求項１に記載のデバイス。
  7. 前記基板が、上部絶縁層を有し、前記アニールされた下部ゲルマニウム層が、前記上部絶縁層上に形成されることを特徴とする請求項１に記載のデバイス。
  8. 前記上部絶縁層がＳｉＯ２であることを特徴とする請求項７に記載のデバイス。
  9. 前記基板が、前記アニールされた下部ゲルマニウム層との前記境界面にシリコンを含むことを特徴とする請求項１に記載のデバイス。
  10. 前記アニールされた下部ゲルマニウム層が、実質的に前記上部ゲルマニウム層よりも薄いことを特徴とする請求項１に記載のデバイス。
  11. 前記アニールされた下部ゲルマニウム層が、約２００ｎｍ厚さであり、前記上部ゲルマニウム層が、少なくとも約８００ｎｍ厚さであることを特徴とする請求項１０に記載のデバイス。
  12. トランジスタであって、
    シリコン基板と、
    前記基板上のアニールされた下部ゲルマニウム層と、
    前記アニールされたゲルマニウム層上の活性ゲルマニウム層と、
    前記活性ゲルマニウム層の上にあり、前記活性ゲルマニウム層を電気的にバイアスするように適合されたゲート電極とを含むことを特徴とするトランジスタ。
  13. シリコン含有基板上の第１のアニールされたゲルマニウム含有層と、前記アニールされたゲルマニウム含有層上に成長した第２のゲルマニウム含有層とを備えることを特徴とする光デバイス。
  14. ゲルマニウムを成長させる方法であって、
    シリコン含有基板上に第１のゲルマニウム層を成長させること、
    前記第１のゲルマニウム層を、水素の存在下でアニールすること、
    前記第１のアニールされたゲルマニウム層上に、第２のゲルマニウム層を成長させること、および
    前記第２のゲルマニウム層を水素の存在下でアニールすることを含むことを特徴とする方法。
  15. 前記第１および第２のゲルマニウム層のうち少なくとも一方をアニールすることが、ゲルマニウム−水素クラスタを形成することを含むことを特徴とする請求項１４に記載の方法。
  16. ゲルマニウム−水素クラスタを形成することが、前記第１および第２のゲルマニウム層のうち前記少なくとも一方における拡散率および表面移動度を増大させることを含むことを特徴とする請求項１５に記載の方法。
  17. シリコン含有基板上に第１のゲルマニウム層を成長させることが、シリコン半導体ウエーハ上に薄いエピタキシャル・ゲルマニウム層を成長させることを含むことを特徴とする請求項１４に記載の方法。
  18. 前記第１のアニールされたゲルマニウム層上に第２のゲルマニウム層を成長させることが、前記第１のアニールされたゲルマニウム層の少なくとも約２倍の厚さのゲルマニウム層を成長させることを含むことを特徴とする請求項１７に記載の方法。
  19. 薄いエピタキシャル・ゲルマニウム層を成長させることが、厚さ約４００ｎｍ未満のゲルマニウム層を成長させることを含むことを特徴とする請求項１８に記載の方法。
  20. 水素の存在下で前記第１のゲルマニウム層をアニールすることが、前記第１のゲルマニウム層内の貫通転位を、前記第１のゲルマニウム層と前記シリコン含有基板との間の境界面に比べて、水平位置に向けて操作することを含むことを特徴とする請求項１４に記載の方法。
  21. 水素の存在下で前記第１のゲルマニウム層をアニールすることが、
    前記シリコン含有基板からシリコンを、前記第１のゲルマニウム層からゲルマニウムを拡散させること、および
    不整合による応力および熱膨張の不一致による応力に応じて、前記アニールすることによって促進される前記第１のゲルマニウム層内の貫通転位のすべりを引き起こすことを含むことを特徴とする請求項１４に記載の方法。
  22. シリコン含有基板上に第１のゲルマニウム層を成長させることが、薄い第１のゲルマニウム層を、化学気相成長によって、チャンバ内で約４３０℃で堆積させることを含み、
    前記第１のゲルマニウム層を、水素の存在下でアニールすることが、水素を前記チャンバ内で約８２５℃の温度で、前記第１のゲルマニウム層に導入することを含み、
    前記第１のアニールされたゲルマニウム層上に第２のゲルマニウム層を成長させることが、前記薄い第１のゲルマニウム層に比べて、より厚いゲルマニウム層を、化学気相成長によって前記チャンバ内で、約４６０℃で堆積させることを含み、
    前記第２のゲルマニウム層を水素の存在下でアニールすることが、水素を前記第２のゲルマニウム層に、前記チャンバ内で、約８２５℃の温度で導入することを含むことを特徴とする請求項１４に記載の方法。
  23. 半導体基板を製作する方法であって、
    ゲルマニウムを含む第１の層を基板上に形成すること、
    前記第１の層を、水素を含む雰囲気中でアニールすること、および次いで、
    ゲルマニウムを含む第２の層を、前記第１の層上に形成することを含むことを特徴とする方法。
  24. 前記第２の層を、水素を含む雰囲気中でアニールすることをさらに含むことを特徴とする請求項２３に記載の方法。
  25. 前記基板がシリコン基板であることを特徴とする請求項２３に記載の方法。
  26. 前記第１の層がゲルマニウム層であることを特徴とする請求項２３に記載の方法。
  27. 前記第２の層がゲルマニウム層であることを特徴とする請求項２３に記載の方法。
  28. 前記第１の層が化学気相成長によって形成されることを特徴とする請求項２３に記載の方法。
  29. 前記第２の層が化学気相成長によって形成されることを特徴とする請求項２３に記載の方法。
  30. 半導体デバイスを、前記第２の層上に形成することをさらに含むことを特徴とする請求項２３に記載の方法。
JP2007522816A 2004-07-22 2005-07-22 ゲルマニウムの成長方法及び半導体基板の製造方法 Active JP4950047B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US59030804P 2004-07-22 2004-07-22
US60/590,308 2004-07-22
PCT/US2005/026113 WO2006012544A2 (en) 2004-07-22 2005-07-22 Germanium substrate-type materials and approach therefor

Publications (3)

Publication Number Publication Date
JP2008508696A true JP2008508696A (ja) 2008-03-21
JP2008508696A5 JP2008508696A5 (ja) 2008-09-04
JP4950047B2 JP4950047B2 (ja) 2012-06-13

Family

ID=35786735

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007522816A Active JP4950047B2 (ja) 2004-07-22 2005-07-22 ゲルマニウムの成長方法及び半導体基板の製造方法

Country Status (3)

Country Link
US (3) US7495313B2 (ja)
JP (1) JP4950047B2 (ja)
WO (1) WO2006012544A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060017771A (ko) * 2003-05-06 2006-02-27 캐논 가부시끼가이샤 반도체기판, 반도체디바이스, 발광다이오드 및 그 제조방법
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
US7247545B2 (en) * 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
US20060105559A1 (en) * 2004-11-15 2006-05-18 International Business Machines Corporation Ultrathin buried insulators in Si or Si-containing material
WO2007016080A2 (en) * 2005-07-26 2007-02-08 The Board Of Trustees Of The University Of Illinois Silicon nanoparticle formation from silicon powder and hexacholorplatinic acid
JP4203054B2 (ja) * 2005-08-16 2008-12-24 株式会社東芝 半導体膜の成膜方法
FR2892230B1 (fr) * 2005-10-19 2008-07-04 Soitec Silicon On Insulator Traitement d'une couche de germamium
EP1949452A2 (en) * 2005-11-10 2008-07-30 The Board of Trustees of the University of Illinois Silicon nanoparticle photovoltaic devices
JP5171016B2 (ja) * 2006-10-27 2013-03-27 キヤノン株式会社 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
TWI360232B (en) * 2007-06-12 2012-03-11 Univ Nat Taiwan Method for manufacturing photodetector
US9475985B2 (en) * 2007-10-04 2016-10-25 Nanosi Advanced Technologies, Inc. Nanosilicon-based room temperature paints and adhesive coatings
JP2009094144A (ja) * 2007-10-04 2009-04-30 Canon Inc 発光素子の製造方法
JP5553135B2 (ja) * 2008-05-09 2014-07-16 国立大学法人名古屋大学 多層膜構造体の形成方法
FR2933534B1 (fr) * 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
KR20100064742A (ko) * 2008-12-05 2010-06-15 한국전자통신연구원 낮은 침투전위 밀도를 갖는 순수 게르마늄 박막 성장법
US8274116B2 (en) * 2009-11-16 2012-09-25 International Business Machines Corporation Control of threshold voltages in high-k metal gate stack and structures for CMOS devices
US9455146B2 (en) * 2009-12-17 2016-09-27 California Institute Of Technology Virtual substrates for epitaxial growth and methods of making the same
US8343839B2 (en) * 2010-05-27 2013-01-01 International Business Machines Corporation Scaled equivalent oxide thickness for field effect transistor devices
US8216943B2 (en) 2010-06-29 2012-07-10 Micron Technology, Inc. Epitaxial growth method
CN102157359B (zh) * 2011-01-30 2012-12-05 福建福顺微电子有限公司 6英寸powermos管外延层的制造方法
JP5830255B2 (ja) * 2011-03-03 2015-12-09 信越化学工業株式会社 半導体基板の製造方法
TWI521600B (zh) * 2011-06-03 2016-02-11 應用材料股份有限公司 在矽基材上形成高生長速率低電阻率的鍺膜之方法〈一〉
JP2013026345A (ja) * 2011-07-19 2013-02-04 Toshiba Corp 半導体装置の製造方法
CN102509734A (zh) * 2011-11-08 2012-06-20 复旦大学 一种利用ald制备锗基mos电容的方法
US20130280891A1 (en) * 2012-04-20 2013-10-24 Yihwan Kim Method and apparatus for germanium tin alloy formation by thermal cvd
US8883616B2 (en) 2012-07-31 2014-11-11 Hewlett-Packard Development Company, L.P. Germanium on insulator apparatus
KR101419533B1 (ko) * 2012-12-31 2014-07-14 성균관대학교산학협력단 저마늄을 이용한 반도체 소자의 접합 영역에서의 결함 치유 방법
US9087775B2 (en) * 2013-02-06 2015-07-21 International Business Machines Corporation Planar semiconductor growth on III-V material
US9418870B2 (en) * 2014-02-12 2016-08-16 International Business Machines Corporation Silicon germanium-on-insulator formation by thermal mixing
TWI646581B (zh) * 2015-02-09 2019-01-01 聯華電子股份有限公司 製作鍺磊晶層之方法以及應用其之製作元件之方法
US9553153B1 (en) 2015-12-02 2017-01-24 International Business Machines Corporation Post growth defect reduction for heteroepitaxial materials
US9595449B1 (en) 2015-12-21 2017-03-14 International Business Machines Corporation Silicon-germanium semiconductor devices and method of making
US9698266B1 (en) * 2016-03-09 2017-07-04 International Business Machines Corporation Semiconductor device strain relaxation buffer layer
US10256159B2 (en) 2017-01-23 2019-04-09 International Business Machines Corporation Formation of common interfacial layer on Si/SiGe dual channel complementary metal oxide semiconductor device
WO2019005112A1 (en) * 2017-06-30 2019-01-03 Intel Corporation MODIFICATION OF SILICON SUBSTRATE FOR FORMATION OF THIN, RELAXED GERMANIUM LAYER
US11450739B2 (en) 2018-09-14 2022-09-20 Intel Corporation Germanium-rich nanowire transistor with relaxed buffer layer
CN112259613A (zh) * 2020-10-26 2021-01-22 上海交通大学 提高锗Ge MOS电容器件性能的方法、系统及设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0427116A (ja) * 1990-05-23 1992-01-30 Fujitsu Ltd 半導体異種接合を形成する方法
JPH10256169A (ja) * 1997-03-10 1998-09-25 Nec Corp 半導体装置の製造方法
JP2008501226A (ja) * 2004-02-27 2008-01-17 エーエスエム アメリカ インコーポレイテッド ゲルマニウム堆積

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5997638A (en) * 1990-03-23 1999-12-07 International Business Machines Corporation Localized lattice-mismatch-accomodation dislocation network epitaxy
US5750000A (en) 1990-08-03 1998-05-12 Canon Kabushiki Kaisha Semiconductor member, and process for preparing same and semiconductor device formed by use of same
KR950014609B1 (ko) 1990-08-03 1995-12-11 캐논 가부시끼가이샤 반도체부재 및 반도체부재의 제조방법
JP2693032B2 (ja) 1990-10-16 1997-12-17 キヤノン株式会社 半導体層の形成方法及びこれを用いる太陽電池の製造方法
CA2069038C (en) 1991-05-22 1997-08-12 Kiyofumi Sakaguchi Method for preparing semiconductor member
DE69232347T2 (de) 1991-09-27 2002-07-11 Canon K.K., Tokio/Tokyo Verfahren zur Behandlung eines Substrats aus Silizium
JP3192000B2 (ja) 1992-08-25 2001-07-23 キヤノン株式会社 半導体基板及びその作製方法
JP3352118B2 (ja) 1992-08-25 2002-12-03 キヤノン株式会社 半導体装置及びその製造方法
JPH06244389A (ja) 1992-12-25 1994-09-02 Canon Inc 半導体基板の作製方法及び該方法により作製された半導体基板
JPH09331049A (ja) 1996-04-08 1997-12-22 Canon Inc 貼り合わせｓｏｉ基板の作製方法及びｓｏｉ基板
US6756289B1 (en) 1996-12-27 2004-06-29 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
EP0851513B1 (en) 1996-12-27 2007-11-21 Canon Kabushiki Kaisha Method of producing semiconductor member and method of producing solar cell
CA2231625C (en) 1997-03-17 2002-04-02 Canon Kabushiki Kaisha Semiconductor substrate having compound semiconductor layer, process for its production, and electronic device fabricated on semiconductor substrate
CA2232796C (en) 1997-03-26 2002-01-22 Canon Kabushiki Kaisha Thin film forming process
JP3647191B2 (ja) 1997-03-27 2005-05-11 キヤノン株式会社 半導体装置の製造方法
CA2233115C (en) 1997-03-27 2002-03-12 Canon Kabushiki Kaisha Semiconductor substrate and method of manufacturing the same
JP3492142B2 (ja) 1997-03-27 2004-02-03 キヤノン株式会社 半導体基材の製造方法
US6382292B1 (en) 1997-03-27 2002-05-07 Canon Kabushiki Kaisha Method and apparatus for separating composite member using fluid
EP0926709A3 (en) 1997-12-26 2000-08-30 Canon Kabushiki Kaisha Method of manufacturing an SOI structure
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6331208B1 (en) 1998-05-15 2001-12-18 Canon Kabushiki Kaisha Process for producing solar cell, process for producing thin-film semiconductor, process for separating thin-film semiconductor, and process for forming semiconductor
FR2783254B1 (fr) * 1998-09-10 2000-11-10 France Telecom Procede d'obtention d'une couche de germanium monocristallin sur un substrat de silicium monocristallin,et produits obtenus
US6391743B1 (en) 1998-09-22 2002-05-21 Canon Kabushiki Kaisha Method and apparatus for producing photoelectric conversion device
US6787805B1 (en) * 1999-06-23 2004-09-07 Seiko Epson Corporation Semiconductor device and manufacturing method
US6452091B1 (en) 1999-07-14 2002-09-17 Canon Kabushiki Kaisha Method of producing thin-film single-crystal device, solar cell module and method of producing the same
JP2001284622A (ja) 2000-03-31 2001-10-12 Canon Inc 半導体部材の製造方法及び太陽電池の製造方法
JP2002359247A (ja) 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
JP4803884B2 (ja) 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
JP2002229473A (ja) 2001-01-31 2002-08-14 Canon Inc 表示装置の製造方法
JP4708577B2 (ja) 2001-01-31 2011-06-22 キヤノン株式会社 薄膜半導体装置の製造方法
WO2002084725A1 (en) * 2001-04-17 2002-10-24 California Institute Of Technology A method of using a germanium layer transfer to si for photovoltaic applications and heterostructure made thereby
WO2003096390A1 (en) 2002-04-15 2003-11-20 Stanford University High-k dielectric for thermodynamically-stable substrate-type materials
US6774015B1 (en) * 2002-12-19 2004-08-10 International Business Machines Corporation Strained silicon-on-insulator (SSOI) and method to form the same
US7682947B2 (en) * 2003-03-13 2010-03-23 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
KR20060017771A (ko) 2003-05-06 2006-02-27 캐논 가부시끼가이샤 반도체기판, 반도체디바이스, 발광다이오드 및 그 제조방법
JP2004335642A (ja) 2003-05-06 2004-11-25 Canon Inc 基板およびその製造方法
US20050124137A1 (en) 2003-05-07 2005-06-09 Canon Kabushiki Kaisha Semiconductor substrate and manufacturing method therefor
JP2005005509A (ja) 2003-06-12 2005-01-06 Canon Inc 薄膜トランジスタ及びその製造方法
DE602005027196D1 (de) * 2004-04-30 2011-05-12 Dichroic Cell S R L Verfahren zur herstellung von virtuellen ge-substraten zur iii/v-integration auf si(001)
JP4771510B2 (ja) 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0427116A (ja) * 1990-05-23 1992-01-30 Fujitsu Ltd 半導体異種接合を形成する方法
JPH10256169A (ja) * 1997-03-10 1998-09-25 Nec Corp 半導体装置の製造方法
JP2008501226A (ja) * 2004-02-27 2008-01-17 エーエスエム アメリカ インコーポレイテッド ゲルマニウム堆積

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198656A (ja) * 2007-02-08 2008-08-28 Shin Etsu Chem Co Ltd 半導体基板の製造方法

Also Published As

Publication number Publication date
US20060019466A1 (en) 2006-01-26
JP4950047B2 (ja) 2012-06-13
US7495313B2 (en) 2009-02-24
US20100159678A1 (en) 2010-06-24
WO2006012544A2 (en) 2006-02-02
WO2006012544A3 (en) 2007-09-13
US20090061604A1 (en) 2009-03-05
US7919381B2 (en) 2011-04-05
US7772078B2 (en) 2010-08-10

Similar Documents

Publication Publication Date Title
JP4950047B2 (ja) ゲルマニウムの成長方法及び半導体基板の製造方法
US7071103B2 (en) Chemical treatment to retard diffusion in a semiconductor overlayer
US6455871B1 (en) SiGe MODFET with a metal-oxide film and method for fabricating the same
JP4796771B2 (ja) 半導体デバイス
EP0584230B1 (en) Oxides and nitrides of metastabile group iv alloys and nitrides of group iv elements and semiconductor devices formed thereof
KR100690421B1 (ko) 변형된 Ｓｉ 기반 층, 이의 제조 방법, 다수의 디바이스 및 전자 시스템
US7498229B1 (en) Transistor and in-situ fabrication process
CN100365766C (zh) 厚应变硅层及含有厚应变硅层的半导体结构的形成方法
JP2004014856A (ja) 半導体基板の製造方法及び半導体装置の製造方法
US10204823B2 (en) Enhancing robustness of SOI substrate containing a buried N+ silicon layer for CMOS processing
KR20020066191A (ko) Ｍｏｓ 전계 효과 트랜지스터
WO2008054967A2 (en) Method for providing a nanoscale, high electron mobility transistor (hemt) on insulator
WO2008054957A1 (en) System and method for providing a nanoscale, highly selective, and thermally resilient silicon, germanium, or silicon-germanium etch-stop
Yeo et al. Electron mobility enhancement using ultrathin pure Ge on Si substrate
CN100429761C (zh) 通过氧化掩埋多孔硅层形成绝缘体上硅锗结构
US5089428A (en) Method for forming a germanium layer and a heterojunction bipolar transistor
JP3488914B2 (ja) 半導体装置製造方法
US7202142B2 (en) Method for producing low defect density strained -Si channel MOSFETS
JP3933405B2 (ja) 半導体基板、半導体装置及びそれらの製造方法
US6806170B2 (en) Method for forming an interface free layer of silicon on a substrate of monocrystalline silicon
Yu et al. High performance n-MOSFETs with novel source/drain on selectively grown Ge on Si for monolithic integration
JP3145694B2 (ja) 半導体装置
JP2005005321A (ja) 半導体基体、半導体装置及びこれらの製造方法
US20240030071A1 (en) Method for making elevated source-drain structure of pmos in fdsoi process
Regolini et al. Epitaxial growth of SiGe layers for BiCMOS applications

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080703

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080703

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110613

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110829

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120105

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120220

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4950047

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250