JP2008192907A

JP2008192907A - シリコンエピタキシャル膜を有するｓｏｓ基板の形成法

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Publication number: JP2008192907A
Application number: JP2007026889A
Authority: JP
Inventors: Isamu Matsuyama; 勇松山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2007-02-06
Filing date: 2007-02-06
Publication date: 2008-08-21
Anticipated expiration: 2027-02-06
Also published as: JP4943172B2

Abstract

【課題】結晶欠陥の少ない表面ラフネスの良好な実用的なSOS基板を得る。
【解決手段】サファイア単結晶基板100を用意し、この基板の第1主面102上に、常圧CVD法により堆積した第1のシリコンエピタキシャル膜を形成する。次に、この膜上に、減圧CVD法により堆積した第2のシリコンエピタキシャル膜を形成する。次いで、第2のシリコンエピタキシャル膜の表面から、Si⁺イオンのイオン注入を行い、第1及び第2のシリコンエピタキシャル膜をアモルファス状態化させ、その後、水素雰囲気中でアニール処理することにより、固相エピタキシャル再成長させる。次に、熱酸化法で酸化処理することにより、固相エピタキシャル再成長した第2のシリコンエピタキシャル膜106”を、シリコン酸化膜110に変化するまで酸化処理する。そして、このシリコン酸化膜をエッチング除去し、固相エピタキシャル再成長した第1のシリコンエピタキシャル膜104”のみから成るSOS基板120を得る。
【選択図】図２

Description

この発明は、シリコン半導体集積回路及びシリコンフォトダイオード等の電子・光デバイスの作製に用いる、サファイア単結晶基板上に直接シリコンエピタキシャル膜を形成するためのシリコンエピタキシャル膜を有するＳＯＳ基板の形成法に関する。

半導体集積回路の高密度化に伴い、素子分離が不十分な接合では、寄生容量及びリーク電流の増加等が生じ、消費電力の小さい高速デバイスの開発に大きな障害となる。素子分離に特徴を持つデバイスとしては、ＳＯＩ（Silicon On Insulator）基板技術を用いたデバイスがあり、そのなかでもこのＳＯＩデバイスというカテゴリに属する、絶縁性に優れたサファイア単結晶を利用したＳＯＳ（Silicon On Sapphire）デバイスが知られている。これはサファイア基板上に形成されるシリコンエピタキシャル膜に通常のシリコン基板と類似の半導体プロセスを適用できるので、プロセス設計上のメリットもあり、低消費電力で高速動作する集積デバイスを作製できることが知られている。

通常、このシリコンエピタキシャル膜は、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法により形成される。サファイア単結晶基板上にシリコンエピタキシャル膜をＣＶＤ法により形成した構造の基板（以下、ＳＯＳ基板と称す。）は、サファイア単結晶基板の結晶学的方位に従って、例えば、サファイア単結晶基板の主面方位を（１−１０２）面とすると、その上層に形成されたシリコンエピタキシャル膜の面方位は（１００）面の自己組織的な結晶面を形成することは周知の事実である。

しかしながら、このようなＳＯＳ基板の場合、サファイアとシリコンの各々の格子定数及び熱膨張係数等の違いから生ずる歪によって、ＣＶＤ成長したシリコンエピタキシャル膜中には、多数の結晶欠陥が発生する。そのために、従来このようなシリコンエピタキシャル膜に作製したデバイスは良好な特性が得られなかった。

このため、ＳＯＳ基板の作製方法については、上述のシリコンエピタキシャル膜中に発生した結晶欠陥を改善・低減することを目的とした多くの研究報告がなされてきた（例えば、非特許文献１及び特許文献１参照）。

非特許文献１においては、ＳＯＳ基板上のシリコンエピタキシャル膜中の結晶欠陥密度を低減するために、３ステッププロセス（three-step process）と称する製造方法が開示されている。

この製造方法は、第１ステップとして、面方位が（１−１０２）面を有するサファイヤ単結晶基板表面上に、常圧ＣＶＤ法によりＳｉＨ_４及びＨ_２ガス雰囲気中で堆積温度９５５℃、堆積速度０．３３μｍ／ｍｉｎの条件で、０．２μｍ程度の厚さの、面方位が（１００）面を有するシリコンエピタキシャル膜を形成する。この時点においては、形成されたシリコンエピタキシャル膜には多数の結晶欠陥が存在している。ここで、面方位（１−１０２）を示す−１は、ミラー指数の１の上にバーを付けたものを表している。

次に、第２ステップとして、このＳＯＳ基板表面から内部に向かってＳｉ^＋イオンを室温にて加速エネルギー１３０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２程度の条件でイオン注入を行う。このイオン注入工程によりＳＯＳ基板のシリコンエピタキシャル膜は、表面の極薄い層を除いて、イオン注入時のダメージによりアモルファス状態となる。

最後に、第３ステップとしてＣＶＤ装置内おいて連続して次の処理を行う。まず、Ｈ_２雰囲気中で９６０℃の温度で２時間のアニールを行うことにより、アモルファス状態のシリコンエピタキシャル膜を表面の極薄い層をシードとした固相エピタキシャル再成長させる。この時、シリコンエピタキシャル膜は０．０５μｍ程度エッチングされる。引き続き、Ｈ_２及びＨＣｌの混合ガス中において、固相エピタキシャル再成長したシリコンエピタキシャル膜を気相エッチングすることにより、０．０６〜０．０８μｍ程度除去する。この気相エッチング工程により、固相エピタキシャル再成長したシリコンエピタキシャル膜の固相成長時のシードとした表面側の極薄い層は、完全に除去される。さらに続いて、第１ステップにおけるＣＶＤ法と同条件により、０．４５〜０．５５μｍ程度の厚みのシリコンエピタキシャル膜を、残存している固相エピタキシャル再成長したシリコンエピタキシャル膜上に追加形成する。

以上の結果、この非特許文献１によれば、上記の３ステッププロセス（three-step process）により、第１ステップで形成されたシリコンエピタキシャル膜よりも結晶欠陥が低減された品質の高いシリコンエピタキシャル膜が得られた、と開示されている。

又、特許文献１においては、ＳＯＳ基板の作製において、シリコンエピタキシャル膜が薄くても結晶性に優れ、マイクロツイン等の結晶欠陥が十分に少ないＳＯＳ基板を提供することが開示されている。

この特許文献１に開示の従来技術によれば、まずサファイア単結晶基板上に厚さ１μｍ以上のシリコンエピタキシャル膜を形成しＳＯＳ基板を作製する。次に、このシリコンエピタキシャル膜の形成温度よりも高い温度において、かつ酸素雰囲気でＳＯＳ基板を熱処理する熱処理工程と、この熱処理工程において形成されるシリコンエピタキシャル膜上のシリコン酸化膜をエッチング除去する工程とを、所望のシリコンエピタキシャル膜の膜厚になるまで繰り返す工程を含んで構成される、というものである。

この従来技術によれば、シリコンエピタキシャル膜が０．２〜０．３μｍ程度あるいはそれ以下の薄い膜厚を有し、しかもシリコンエピタキシャル膜の結晶性が優れ、マイクロツイン等の結晶欠陥が極めて少ないＳＯＳ基板を製造することができる効果を有する、と開示されている。

一般に、上述のＳＯＳ基板のようなエピタキシャル基板の場合には、サファイア単結晶基板とシリコンエピタキシャル膜との格子定数及び熱膨張係数が大きく異なっているため、これに起因した結晶欠陥が無数に発生することにより、ＳＯＳ基板表面の表面ラフネスが悪化することが外観上観測される。この様な、ＳＯＳ基板上の表面ラフネスの度合いとエピタキシャルシリコン膜の結晶内部に発生する結晶欠陥の密度には、相関関係があることは周知の事実である。つまり、表面ラフネスが大きい程、結晶欠陥の密度が高いことが知られている（例えば、非特許文献２参照）。

非特許文献２では、半導体プロセス中の基板表面の欠陥密度を調べる有用な方法として、測定対象基板を非破壊で検査することが可能で測定表面の凹凸（表面ラフネスの度合い）に敏感な紫外線光の反射率の変化を測定する紫外線光反射率測定法（ＵＶＲ：Ultra-Violet Reflectance）を用いて、ＳＯＳ基板の表面ラフネスと欠陥密度についての相関関係を確認し、上述した内容を開示している。
特開昭５９−８２７４４号公報 Appl. Phys. Lett. Vol.39, No.2, pp.163-165 (1981) Solid State Technology/February pp.104-109 (1983)

しかしながら、上述の非特許文献１に記載の３ステッププロセス（three-step process）によって作製されたＳＯＳ基板のシリコンエピタキシャル膜の結晶欠陥が低減されたとはいえ、同文献中の図２（FIG.2）に示されているように、バルクシリコン結晶と比較すると結晶欠陥は依然として存在し、そのため結晶欠陥の低減効果が十分であるとは言えなかった。

又、上述の特許文献１に記載されている方法によれば、熱処理工程とエッチング処理工程とを１０サイクル程度も繰り返して行っているため、この方法を例えばデバイス製造プロセスとして採用する際に、コストパフォーマンスを考慮すると採用困難である。

そこで、この出願に係る発明者は、非特許文献２に示されているＳＯＳ基板の欠陥密度を反映する表面ラフネスに着目し、シリコンエピタキシャル膜の形成工程に用いるＣＶＤ法を常圧ＣＶＤ法かあるいは減圧ＣＶＤ法かをパラメータとして、ＳＯＳ基板作製の各プロセスにおける表面ラフネスを測定する以下の実験を行った。表面ラフネスの測定方法は、周知の光反射を利用したウェーハ表面粗さ測定装置を用いた。

実験に使用したサファイア単結晶基板は、非特許文献１に記載されているものと同様の面方位（１−１０２）面を有する基板を用いた。使用したサファイア単結晶基板のサイズは、６インチ径のウェーハである。

まず、常圧ＣＶＤ法を用いた第１の実験においては、上記サファイア単結晶基板上にシリコンエピタキシャル膜を非特許文献１に記載されている形成条件と同様の条件で行った。すなわち、常圧下で、ＳｉＨ_４及びＨ_２ガス雰囲気中で堆積温度８５０〜１１５０℃、Ｈ_２ガスに対するＳｉＨ_４ガス流量比が５×１０^−４〜２×１０^−２の範囲の条件で、０．２μｍ程度の厚さの面方位が（１００）面を有するシリコンエピタキシャル膜を形成した。この時点においてこのＳＯＳ基板の表面ラフネスを測定した。次に、このＳＯＳ基板に対して、Ｓｉ^＋イオンのイオン注入を非特許文献１に記載されている条件と同様に、室温にて加速エネルギー１３０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２の条件で行った。次いで、Ｈ_２雰囲気中で８００〜１１００℃の温度で２時間のアニールを行って固相エピタキシャル再成長した後、熱酸化処理を８００〜１１００℃でＯ_２流量０．１〜１０ＳＬＭの条件で行った。この熱酸化処理によって形成されたシリコン酸化膜をフッ酸系のエッチング液により除去した後、再度、このＳＯＳ基板の表面ラフネスを測定した。

一方、減圧ＣＶＤ法を用いた第２の実験においては、上記サファイア単結晶基板上にシリコンエピタキシャル膜を、減圧ＣＶＤ法を用いて形成した。形成条件としては、５〜５００Ｔｏｒｒ程度の減圧下において、Ｈ_２ガスに対するＳｉＨ_４ガス流量比が１×１０^−３〜１×１０^−１の範囲の条件で、上記第１の実験の常圧ＣＶＤ法と同じ堆積温度で、０．２μｍ程度の厚さの面方位が（１００）面を有するシリコンエピタキシャル膜を形成した。この時点において、第１の実験と同様にこのＳＯＳ基板の表面ラフネスを測定した。次に、このＳＯＳ基板に対して、第１の実験と同様の条件において、イオン注入、アニール、熱酸化処理及びシリコン酸化膜のエッチングを行った後、再度、このＳＯＳ基板の表面ラフネスを測定した。

以上の実験の結果、これら２種類のＳＯＳ基板の表面ラフネスを測定し、その標準偏差値として表した結果を図３及び図４に示す。各図において横軸はＳＯＳ基板ウェーハ表面の中心を原点として、この原点からウェーハの主オリフラに対して平行方向であるＸ軸方向及び垂直方向であるＹ軸方向の距離を単位ｍｍで示し、縦軸は表面ラフネスの標準偏差値を単位ｎｍで示してある。又、各図に示した折線Ａ及び折線Ｂは、それぞれＳＯＳ基板ウェーハ表面の中心を原点とした直交するＸＹ座標のＸ軸及びＹ軸方向における表面ラフネスの標準偏差値を結んだ測定結果を示している。

図３（Ａ）及び図３（Ｂ）は、第１の実験のＳＯＳ基板の表面ラフネスを測定した結果を示し、図３（Ａ）は、常圧ＣＶＤ法によりシリコンエピタキシャル膜を形成した直後の表面ラフネスの測定値、及び図３（Ｂ）は、シリコン酸化膜を除去した後の表面ラフネスの測定値をそれぞれ示している。

同様に、図４（Ａ）及び図４（Ｂ）は、第２の実験のＳＯＳ基板の表面ラフネスを測定した結果を示し、図４（Ａ）は、減圧ＣＶＤ法によりシリコンエピタキシャル膜を形成した直後の表面ラフネスの測定値、及び図４（Ｂ）は、シリコン酸化膜を除去した後の表面ラフネスの測定値をそれぞれ示している。

以上、第１の実験の測定結果から、常圧ＣＶＤ法によりシリコンエピタキシャル膜を形成した直後のＳＯＳ基板の表面ラフネスの値は、ウェーハの外周部を除くと１〜２ｎｍ程度と良好な値を示した。また、その後の工程を経た後では３〜４ｎｍ程度の値に増加していることがわかった。一方、第２の実験の測定結果から、減圧ＣＶＤ法によりシリコンエピタキシャル膜を形成した直後のＳＯＳ基板の表面ラフネスは、ウェーハの外周部を除くと５ｎｍ程度であり、その後の工程を経た後でも５ｎｍ程度の値を示し、表面ラフネスの変化はないことがわかった。

以上のように、ＳＯＳ基板の作製におけるシリコンエピタキシャル膜の形成方法の違いにより、シリコンエピタキシャル膜を形成した直後の表面ラフネスと比較して、シリコン酸化膜を除去した後のＳＯＳ基板の表面ラフネスの値が増加したりあるいは変わらなかったりすることが実験の結果からわかった。しかしながら、いずれの実験結果も結晶性改善処理を施されたＳＯＳ基板のシリコン酸化膜を除去した後、表面ラフネスの値は３〜５ｎｍ程度と大きい値を示しており、デバイス製造プロセスとして採用するためにはこのままでは表面の平坦性が不十分である。表面ラフネスの影響は、例えばリソグラフィー工程においてパターニング精度の低下を発生させ、延いては作製されたデバイス特性のバラツキや歩留りが低下するという問題点がある。

そこで、この発明では、鋭意研究を行ったところ、結晶欠陥の少ない表面ラフネスの良好な実用的なＳＯＳ基板を得ることを目的として、シリコンエピタキシャル膜の形成方法において、常圧ＣＶＤ法及び減圧ＣＶＤ法とを連続して行いシリコンエピタキシャル膜を形成することにより、従来の問題点を解決できることを見出した。

この発明は、上述した従来の問題点に鑑みなされたものである。

従って、この発明の目的は、サファイヤ単結晶基板上に直接シリコンエピタキシャル膜を形成したＳＯＳ基板を作製するにあたり、シリコンエピタキシャル膜の形成方法において、常圧ＣＶＤ法及び減圧ＣＶＤ法とを連続して用いてシリコンエピタキシャル膜を形成することにより、イオン注入、アニール処理、熱酸化処理及びシリコン酸化膜の除去等の工程後も、表面ラフネスの良好なＳＯＳ基板を得るためのシリコンエピタキシャル膜を有するＳＯＳ基板の形成法を提供することにある。

すなわち、この第１の発明によれば、サファイヤ単結晶基板上に直接シリコンエピタキシャル膜を形成したＳＯＳ基板を作製するにあたり、以下の第１工程から第７工程を含むシリコンエピタキシャル膜を有するＳＯＳ基板の形成法を提供する。

第１工程では、サファイア単結晶基板を用意する。

第２工程では、サファイア単結晶基板の表面である第１主面上に、常圧ＣＶＤ法により堆積した第１のシリコンエピタキシャル膜を形成する。

第３工程では、第１のシリコンエピタキシャル膜上に、減圧ＣＶＤ法により堆積した第２のシリコンエピタキシャル膜を形成する。

第４工程では、第２のシリコンエピタキシャル膜の表面から、内部の第１のシリコンエピタキシャル膜方向に向かってＳｉ^＋イオンのイオン注入を行い、第１及び第２のシリコンエピタキシャル膜をアモルファス状態化させる。

第５工程では、アモルファス状態化した第１及び第２のシリコンエピタキシャル膜を、水素雰囲気中でアニール処理することにより、固相エピタキシャル再成長させる。

第６工程では、固相エピタキシャル再成長した第２のシリコンエピタキシャル膜上にシリコン酸化膜を形成することにより、固相エピタキシャル再成長した第２のシリコンエピタキシャル膜がシリコン酸化膜に変化するまで熱酸化法で酸化処理する。

第７工程では、第６工程により形成したシリコン酸化膜をエッチング除去し、固相エピタキシャル再成長した第１のシリコンエピタキシャル膜のみから成るＳＯＳ基板を得る。

又、第２の発明によれば、上記第１工程として、サファイア単結晶基板の面方位が（１−１０２）面、又は、（０００１）面のいずれか一方の面方位を有するサファイヤ単結晶基板を用意するのが好適である。

第１の発明によれば、シリコンエピタキシャル膜形成直後の表面ラフネスの値が良好な、常圧ＣＶＤ法による第１のシリコンエピタキシャル膜と、イオン注入、アニール処理、熱酸化処理工程、及び、シリコン酸化膜の除去等の工程後も表面ラフネスの値が変化しない、減圧ＣＶＤ法による第２のシリコンエピタキシャル膜とを形成することにより、最終的に、ＣＶＤ工程直後と表面ラフネスの値が変わらない良好な表面モフォロジーの、常圧ＣＶＤ法による第１のシリコンエピタキシャル膜のみから成るＳＯＳ基板を得ることができるという効果が期待できる。

又、第２の発明によれば、面方位が（１−１０２）面、又は、（０００１）面のいずれか一方の面方位を有するサファイア単結晶基板を用いて、その面の上側に第１及び第２のシリコンエピタキシャル膜を順次形成することにより、その形成された第１及び第２のシリコンエピタキシャル膜の面方位が、サファイア基板の面方位に対して、それぞれ（１００）面、又は、（１１１）面を有するという効果を奏する。

以下、図を参照して、この発明の実施形態につき説明する。尚、これらの図は、この発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるにすぎず、又、以下に説明する数値的及びその他の条件は単なる好適例であり、この発明は、この発明の実施形態にのみ何等限定されるものではない。尚、断面図において、図の複雑化を防ぐために、断面を表すハッチング等を一部省略して示してある。

（実施形態）
図１（Ａ）〜図１（Ｄ）及び図２（Ａ）〜図２（Ｃ）に、この発明の実施形態を説明するための、シリコンエピタキシャル膜を有するＳＯＳ基板の作製工程フローの概要を示す。各図は、この発明に基づくＳＯＳ基板作製のための主な工程における主要部の断面を示している。

図１（Ａ）は、この発明の実施形態において使用したサファイア単結晶基板１００の断面構造を示すための図である。

まず、第１工程では、サファイア単結晶基板１００を用意する。そのために、この第１工程においては、このサファイア単結晶基板１００として面方位（１−１０２）面を有するサファイア単結晶基板を使用する。ここで、このサファイア単結晶基板１００の一方の表面を第１主面１０２とした（図１（Ａ））。

次に、ＣＶＤ装置の中にサファイア単結晶基板１００を移送して、このサファイア単結晶基板１００の第１主面１０２の清浄化を行うために、常圧下、Ｈ_２雰囲気中において８５０〜１１５０℃で３０分間のサーマルクリーニングを行う。

次に、第２工程としてサファイア単結晶基板１００の第１主面１０２上に常圧ＣＶＤ法を用いて第１のシリコンエピタキシャル膜１０４を形成する。そのために、この第２工程では、常圧下、８５０〜１１５０℃の堆積温度で、Ｈ_２ガスに対するＳｉＨ_４ガス流量比が５×１０^−４〜１×１０^−２の範囲の条件で、０．１μｍの厚みの第１のシリコンエピタキシャル膜１０４を形成する。この形成された第１のシリコンエピタキシャル膜１０４は、上述した面方位（１−１０２）面を有するサファイア単結晶基板１００上では、面方位（１００）面を自己組織的に形成する（図１（Ｂ））。

引き続き、このＣＶＤ装置内を何ら大気にさらすことなく、上述の第２工程の常圧ＣＶＤ工程に引き続いて、このＣＶＤ装置内を減圧状態にして、第３工程として第１のシリコンエピタキシャル膜１０４上に減圧ＣＶＤ法を用いて第２のシリコンエピタキシャル膜１０６を形成する。そのために、この第３工程では、５〜５００Ｔｏｒｒ程度の減圧下において、８５０〜１１５０℃の堆積温度で、Ｈ_２ガスに対するＳｉＨ_４ガス流量比が１×１０^−３〜１×１０^−１の範囲の条件で、０．１μｍの厚みの第２のシリコンエピタキシャル膜１０６を形成する（図１（Ｃ））。

次に、第４工程として、第２のシリコンエピタキシャル膜１０６の表面から、内部の第１のシリコンエピタキシャル膜１０４方向に向かってＳｉ^＋イオンのイオン注入１０８を行い、第１及び第２のシリコンエピタキシャル膜１０４及び１０６をアモルファス状態化させる。そのために、この第４工程では、第２のシリコンエピタキシャル膜１０６の表面から、内部の第１のシリコンエピタキシャル膜１０４方向に向かって、Ｓｉ^＋イオンのイオン注入１０８を室温において加速エネルギー１３０ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２の条件でイオン注入を行なう。この結果、第１及び第２のシリコンエピタキシャル膜１０４及び１０６は、両者ともアモルファス状態化した第１及び第２のシリコンエピタキシャル膜１０４’及び１０６’となる（図１（Ｄ））。

続いて、第５工程として、これらアモルファス状態化した第１及び第２のシリコンエピタキシャル膜１０４’及び１０６’を、水素雰囲気中でアニール処理することにより、固相エピタキシャル再成長させる。そのために、第５工程では、上述のアモルファス状態化した第１及び第２のシリコンエピタキシャル膜１０４’及び１０６’を固相エピタキシャル再成長させるために、常圧下、８００〜１１００℃の温度で、Ｈ_２流量０．１〜１０ＳＬＭの条件でアニール処理を行う。この結果、アモルファス状態化した第１及び第２のシリコンエピタキシャル膜１０４’及び１０６’は、固相エピタキシャル再成長した第１及び第２のシリコンエピタキシャル膜１０４”及び１０６”となる（図２（Ａ））。

次に、第６工程として、上述の固相エピタキシャル再成長したＳＯＳ基板を熱酸化法で酸化処理する。この酸化処理は、第２のシリコンエピタキシャル膜１０６”全体がシリコン酸化膜に変化するまで行う。そのために、この第６工程においては、常圧下、８００〜１１００℃の温度で、Ｏ_２流量０．１〜１０ＳＬＭの条件において熱酸化法により酸化処理を行い、０．２３μｍの厚みのシリコン酸化膜１１０を形成する。この酸化処理によって、固相エピタキシャル再成長した第２のシリコンエピタキシャル膜１０６”は、全て上述のシリコン酸化膜１１０に変化する（図２（Ｂ））。

最後に、第７工程として、シリコン酸化膜１１０をエッチング除去し、固相エピタキシャル再成長した第１のシリコンエピタキシャル膜１０４”のみを残したＳＯＳ基板１２０を得る。そのために、第７工程では、第６工程で形成したシリコン酸化膜１１０をフッ酸系のエッチング液により選択的に除去することによって、固相エピタキシャル再成長した第１のシリコンエピタキシャル膜１０４”のみを有するＳＯＳ基板１２０が得られる（図２（Ｃ））。

以上説明したように、この発明の実施形態によれば、シリコンエピタキシャル膜形成直後の表面ラフネスの値が良好な、常圧ＣＶＤ法によるシリコンエピタキシャル膜と、イオン注入、アニール処理、熱酸化処理工程、及び、シリコン酸化膜の除去等の工程後も表面ラフネスの値が変化しない、減圧ＣＶＤ法によるシリコンエピタキシャル膜とを積層形成することにより、最終的に、ＣＶＤ工程直後と表面ラフネスの値が変わらない良好な表面モフォロジーの、常圧ＣＶＤ法によるシリコンエピタキシャル膜のみを有するＳＯＳ基板を得ることができる。

さらに、上述の実施形態においては、第１主面が面方位（１−１０２）面を有するサファイア単結晶基板を用いて面方位（１００）面を有するシリコンエピタキシャル膜を形成したが、第１主面が面方位（０００１）面を有するサファイア単結晶基板を用いて面方位（１１１）面を有するシリコンエピタキシャル膜を形成したＳＯＳ基板についてもこの発明は実施でき、同様の良好な結果が得られることが期待できる。

又、上述の実施形態において、第２のシリコンエピタキシャル膜の形成方法として、固体ソースあるいはガスソースを用いたＭＢＥ（Molecular Beam Epitaxy）法等を用いて、高真空中でエピタキシャル膜を形成してもよい。

又、シリコン基板上に、ＳｉＧｅの混晶半導体層をエピタキシャル成長させる場合においても、この発明の上述の実施形態に示した方法と同様に、第１のＳｉＧｅ層を常圧ＣＶＤ法により形成し、第２のＳｉＧｅ層を減圧ＣＶＤ法により形成することにより同様の効果が期待できる。

この発明の実施形態のＳＯＳ基板の作製工程を説明するための図である。図１（Ｄ）に続く、この発明の実施形態のＳＯＳ基板の作製工程を説明するための図である。常圧ＣＶＤ法を用いた、第１の実験における各プロセス後のＳＯＳ基板の表面ラフネスを示した図である。減圧ＣＶＤ法を用いた、第２の実験における各プロセス後のＳＯＳ基板の表面ラフネスを示した図である。

符号の説明

１００：サファイア単結晶基板
１０２：第１主面
１０４：第１のシリコンエピタキシャル膜
１０４’：アモルファス状態化した第１のシリコンエピタキシャル膜
１０４”：固相エピタキシャル再成長した第１のシリコンエピタキシャル膜
１０６：第２のシリコンエピタキシャル膜
１０６’：アモルファス状態化した第２のシリコンエピタキシャル膜
１０６”：固相エピタキシャル再成長した第２のシリコンエピタキシャル膜
１０８：Ｓｉ^＋イオンのイオン注入
１１０：シリコン酸化膜
１２０：ＳＯＳ基板

Claims

サファイヤ単結晶基板上に直接シリコンエピタキシャル膜を形成したＳＯＳ基板を作製するにあたり、
サファイア単結晶基板を用意する第１工程と、
前記サファイア単結晶基板の表面である第１主面上に、常圧ＣＶＤ法により堆積した第１のシリコンエピタキシャル膜を形成する第２工程と、
前記第１のシリコンエピタキシャル膜上に、減圧ＣＶＤ法により堆積した第２のシリコンエピタキシャル膜を形成する第３工程と、
前記第２のシリコンエピタキシャル膜の表面から、内部の前記第１のシリコンエピタキシャル膜方向に向かってＳｉ^＋イオンのイオン注入を行い、前記第１及び第２のシリコンエピタキシャル膜をアモルファス状態化させる第４工程と、
前記アモルファス状態化した第１及び第２のシリコンエピタキシャル膜を、水素雰囲気中でアニール処理することにより、固相エピタキシャル再成長させる第５工程と、
前記固相エピタキシャル再成長した第２のシリコンエピタキシャル膜上にシリコン酸化膜を形成することにより、前記固相エピタキシャル再成長した第２のシリコンエピタキシャル膜が前記シリコン酸化膜に変化するまで熱酸化法で酸化処理する第６工程と、
該第６工程により形成した前記シリコン酸化膜をエッチング除去し、前記固相エピタキシャル再成長した第１のシリコンエピタキシャル膜のみから成るＳＯＳ基板を得る第７工程と
を含むことを特徴とするシリコンエピタキシャル膜を有するＳＯＳ基板の形成法。
前記第１工程として、前記サファイア単結晶基板の面方位が（１−１０２）面、又は、（０００１）面のいずれか一方の面方位を有するサファイヤ単結晶基板を用意することを特徴とする請求項１に記載のシリコンエピタキシャル膜を有するＳＯＳ基板の形成法。