TWI521512B - 半導體裝置和其驅動方法 - Google Patents

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Description

半導體裝置和其驅動方法
所公開的發明係關於一種利用半導體元件的半導體裝置及其製造方法。
利用半導體元件的記憶裝置可以大致分為如果沒有電力供給儲存內容就消失的揮發性記憶裝置和即使沒有電力供給也保持儲存內容的非揮發性記憶裝置。
作為揮發性記憶裝置的典型例子，有DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM選擇構成記憶元件的電晶體並將電荷蓄積在電容器中而儲存資料。
根據上述原理，因為當從DRAM讀出資料時電容器的電荷消失，所以每次讀取資料，就需要再次進行寫入工作。另外，因為在構成記憶元件的電晶體中由於截止狀態下的源極電極與汲極電極之間的洩漏電流(截止電流)等，而即使未選擇電晶體也流出或流入電荷，所以資料(資訊)的保持期間較短。由此，需要按預定的週期再次進行寫入工作(刷新工作)，而難以充分降低耗電量。另外，因為如果沒有電力供給儲存內容就消失，所以需要利用磁性材料或光學材料的另一記憶裝置以實現較長期間的儲存保持。
作為揮發性記憶裝置的另一例子，有SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM使用正反器等電路保持儲存內容，而不需要進行刷新工作，在這一點上SRAM優越於DRAM。但是，因為使用正反器等電路，所以存在儲存容量的單價變高的問題。另外，在如果沒有電力供給儲存內容就消失這一點上，SRAM和DRAM相同。
作為非揮發性記憶裝置的典型例子，有快閃記憶體。快閃記憶體在電晶體的閘極電極和通道形成區之間具有浮動閘極，並使該浮動閘極保持電荷而進行儲存，因此，快閃記憶裝置有其資料保持期間極長(半永久)並且不需要進行揮發性記憶裝置所需要的刷新工作的優點(例如，參照專利文獻1)。
但是，由於當進行寫入時產生的隧道電流而引起構成記憶元件的閘極絕緣層的退化，因此發生因預定次數的寫入而不能發揮記憶元件的功能的問題。為了緩和上述問題的影響，例如，使用使各記憶元件的寫入次數均勻的方法，但是，為了採用該方法，需要複雜的週邊電路。另外，即使採用上述方法，也不能解決使用壽命的根本問題。就是說，快閃記憶體不合適於資料的重寫頻度高的用途。
另外，為了向浮動閘極保持電荷或者去除該電荷，而需要高電壓和用於該目的的電路。再者，還有電荷的注入或去除需要較長時間而難以實現寫入和擦除的高速化的問題。
[專利文獻1]日本專利申請公開昭57-105889號公報
鑒於上述問題，所公開的發明的一種實施例的目的之一就是提供一種即使沒有電力供給也能夠保持儲存內容並且對寫入次數也沒有限制的具有新結構的半導體裝置。
在本說明書等中公開的發明中提供一種半導體裝置，該半導體裝置包括非揮發性記憶單元。該非揮發性記憶單元包括：使用氧化物半導體的寫入用電晶體；使用與該寫入用電晶體不同的半導體材料的讀出用電晶體；以及電容元件。對該記憶單元的資料的寫入及該記憶單元中的資料的重寫藉由如下步驟來進行：藉由使寫入用電晶體成為導通狀態，將電位供應到寫入用電晶體的源極電極及汲極電極中的一個、電容元件的電極中的一個、讀出用電晶體的閘極電極彼此電連接的節點，然後使寫入用電晶體成為截止狀態，以使節點保持預定量的電荷。
所公開的發明的一種實施例是一種半導體裝置，包括：具有第一電晶體、第二電晶體及電容元件的非揮發性記憶單元，其中，第一電晶體和第二電晶體包括不同的半導體材料而構成，並且，第二電晶體包括氧化物半導體而構成，並且，還包括第一寫入模式和第二寫入模式，在該第一寫入模式中藉由將第一電位供應到第二電晶體的源極電極及汲極電極中的一個、電容元件的電極中的一個、第一電晶體的閘極電極彼此電連接的節點，使節點保持第一電荷，而在該第二寫入模式中藉由將第二電位供應到保持第一電荷的節點，使節點保持第二電荷。
此外，所公開的發明的另一種實施例是一種半導體裝置，包括：具有第一電晶體、第二電晶體及電容元件的非揮發性記憶單元，其中，第一電晶體和第二電晶體包括不同的半導體材料而構成，並且，第二電晶體包括氧化物半導體而構成，並且，還包括第一寫入模式和第二寫入模式，在該第一寫入模式中藉由使第二電晶體成為導通狀態，將第一電位供應到第二電晶體的源極電極及汲極電極中的一個、電容元件的電極中的一個、第一電晶體的閘極電極彼此電連接的節點，然後使第二電晶體成為截止狀態，使節點保持第一電荷，而在該第二寫入模式中藉由使第二電晶體成為導通狀態，將第二電位供應到保持第一電荷的節點，然後使第二電晶體成為截止狀態，使節點保持第二電荷。
此外，在上述半導體裝置中，第二電晶體的截止電流較佳低於第一電晶體的截止電流。
此外，在上述半導體裝置中，第一電晶體的開關速度較佳大於第二電晶體的開關速度。
此外，在上述半導體裝置中，第二電晶體較佳包括能隙大於3eV的材料而構成。
注意，雖然在上述說明中，使用氧化物半導體來實現截止電流少的寫入用電晶體，但是所公開的發明不侷限於此。也可以應用可以實現與氧化物半導體同等的截止電流特性的材料，例如，碳化矽等的寬頻隙材料(Eg>3eV)等。
注意，在本說明書等中，非揮發性記憶單元是指在沒有電力供給也能夠保持一定期間以上(至少為1×104秒以上，較佳為1×106秒以上)資料的記憶單元。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“正上”或“正下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含另一構成要素的情況。另外，“上”及“下”只是為了便於說明而使用的，而在沒有特別的說明時，“上”及“下”還包括其上下倒轉的情況。
另外，在本說明書等中，“電極”或“佈線”不在功能上限定其構成要素。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”被形成為一體的情況等。
另外，在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極電極”及“汲極電極”的功能有時被互相調換。因此，在本說明書中，“源極電極”及“汲極電極”可以被互相調換。
另外，在本說明書等中，“電連接”包括隔著“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。
例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
因為使用氧化物半導體的電晶體的截止電流極小，所以藉由將該電晶體應用於記憶單元，可以保持極長期間所儲存的資料。就是說，因為不需要進行刷新工作，或者，可以將刷新工作的頻度降低到極低，所以可以充分降低包括記憶單元而構成的半導體裝置的耗電量。另外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
另外，在用於根據所公開的發明的半導體裝置的記憶單元中，資料的寫入不需要高電壓，而且也沒有元件退化的問題。例如，不需要像現有的非揮發性記憶體那樣進行對浮動閘極的電子注入、從浮動閘極的電子抽出，所以根本不會發生閘極絕緣層的退化等的問題。就是說，在根據所公開的發明的記憶單元中，對現有的非揮發性記憶體的問題的能夠重寫的次數沒有限制，而顯著提高可靠性。再者，根據電晶體的導通狀態或截止狀態而進行資料寫入，而可以容易實現高速工作。另外，還有不需要用來擦除資料的工作的優點。
此外，使用氧化物半導體以外的材料的電晶體可以進行足夠的高速工作，所以藉由將該電晶體和使用氧化物半導體的電晶體組合而使用，可以確保足夠的半導體裝置的工作(例如，資料的讀出工作)的高速性。此外，藉由利用使用氧化物半導體以外的材料的電晶體，可以正好實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
如此，藉由將使用氧化物半導體以外的半導體材料的電晶體和使用氧化物半導體的電晶體設置為一體，可以實現具有從來沒有的特徵的半導體裝置。
下面，使用附圖對本發明的實施例模式的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施例模式所記載的內容中。
另外，附圖等所示的各結構的位置、大小、範圍等為了容易理解而有時不表示實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於附圖等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數是為了避免結構要素的混同而附記的，而不是用於在數目方面上進行限制的。
實施例模式1
在本實施例模式中，參照圖1A-1和1A-2而對根據所公開的發明的一種實施例的半導體裝置的電路結構及其工作進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，而有時還附上“OS”的符號。
圖1A-1所示的半導體裝置具有包括電晶體160、電晶體162、電容元件164的非揮發性記憶單元。在圖1A-1中，電晶體162的源極電極及汲極電極中的一個、電容元件164的電極中的一個、電晶體160的閘極電極電連接。此外，第一佈線(1st Line：也稱為源極電極線)與電晶體160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體160的汲極電極電連接。另外，第三佈線(3rd Line：也稱為第一信號線)與電晶體162的源極電極及汲極電極中的另一個電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體162的閘極電極電連接。並且，第五佈線(5th Line：也稱為字線)與電容元件164的電極中的另一個電連接。
在此，作為電晶體162，應用使用氧化物半導體的電晶體。使用氧化物半導體的電晶體具有截止狀態下的源極電極與汲極電極之間的洩漏電流(截止電流)極小的特徵。由此，藉由使電晶體162成為截止狀態，可以將電晶體162的源極電極及汲極電極中的一個、電容元件164的電極中的一個、電晶體160的閘極電極電連接的節點(以下，節點FG)的電位保持極長時間。此外，藉由具有電容元件164，可以容易保持施加到節點FG的電荷，並且，可以容易讀出所保持的資料。
此外，對電晶體160的截止電流沒有限制，為使記憶單元的工作速度高速化而使用其開關速度快(例如，電場效應遷移率的值大)於電晶體162的電晶體。就是說，作為電晶體160，應用使用氧化物半導體以外的半導體材料的電晶體。注意，根據所選擇的半導體材料而有時電晶體160的截止電流高於電晶體162的截止電流。作為用於電晶體160的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽、鎵砷等，並且，較佳使用單晶半導體。使用這種半導體材料的電晶體160可以高速進行所儲存的資料的讀出等。
在圖1A-1所示的半導體裝置中，藉由有效地利用可以保持節點FG的電位的特徵，可以設定寫入模式和讀出模式。
在將資料儲存於記憶單元的寫入模式中，首先，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，而使電晶體162成為導通狀態。由此，將第三佈線的電位供應到節點FG，而將預定量的電荷積蓄於節點FG。在此，將給予不同的兩種電位位準的電荷(以下，稱為低(Low)位準電荷、高(High)位準電荷)中的任一個供給到節點FG。然後，將第四佈線的電位設定為使電晶體162成為截止狀態的電位，而使電晶體162成為截止狀態。由此，節點FG成為浮動狀態，所以得到節點FG保持著預定電荷的情況。如上所述，藉由使節點FG積蓄並保持預定量的電荷，可以使記憶單元儲存資料(寫入模式)。
因為電晶體162的截止電流極小，所以供應到節點FG的電荷被保持很長時間。從而，不需要刷新工作，或者，可以使刷新工作的頻度極低，而可以充分降低耗電量。此外，即使沒有電力供給，也可以在較長期間內保持儲存內容。
在讀出儲存於記憶單元的資料的讀出模式中，當在對第一佈線供應預定電位(恒定電位)的情況下，對第五佈線供應適當的電位(讀出電位)時，根據保持於節點FG的電荷量，而電晶體160成為不同的狀態。這是因為如下原因：通常，當電晶體160是n通道型時，節點FG保持High位準電荷的情況下的電晶體160的外觀上的臨界值Vth_H低於節點FG保持Low位準電荷的情況下的電晶體160的外觀上的臨界值Vth_L。在此，外觀上的臨界值是指為使電晶體160成為“導通狀態”而需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別節點FG所保持的電荷。例如，在寫入模式中，當被供應High位準電荷時，如果第五佈線的電位為V0(>Vth_H)，則電晶體160成為“導通狀態”。當被供應Low位準電荷時，即使第五佈線的電位為V0(<Vth_L)，也電晶體160維持“截止狀態”。由此，藉由控制第五佈線的電位，讀出電晶體160的導通狀態或截止狀態(讀出第二佈線的電位)，可以讀出所儲存的資料(讀出模式)。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資料。當不讀出記憶單元的資料時，對第五佈線供應不管怎麼節點FG的狀態電晶體160也成為“截止狀態”的電位即小於Vth_H的電位，即可。或者，對第五佈線供應不管怎麼節點FG的狀態電晶體160也成為“導通狀態”的電位即大於Vth_L的電位，即可。
此外，在重寫儲存於記憶單元的資料的情況下，藉由對由上述寫入模式保持預定量的電荷的節點FG供應新電位，使節點FG保持根據新資料的電荷。明確而言，將第四佈線的電位設定為使電晶體162成為導通狀態的電位，來使電晶體162成為導通狀態。由此，將第三佈線的電位(根據新資料的電位)供應到節點FG，來將預定量的電荷積蓄於節點FG。然後，藉由使第四佈線的電位成為使電晶體162成為截止狀態的電位，來使電晶體162成為截止狀態，從而成為節點FG保持根據新資料的電荷的狀態。就是說，藉由在由寫入模式(第一寫入模式)而節點FG保持預定量的電荷的狀態下進行與寫入模式同樣的工作(第二寫入模式)，可以對儲存於記憶單元的資料進行重寫。
如此，根據所公開的發明的半導體裝置藉由再度進行資料的寫入，可以對資料進行直接重寫。由此，不需要快閃記憶體等所需要的利用高電壓的從浮動閘極的電荷的抽出，並且，可以抑制起因於擦除工作的工作速度的降低。就是說，可以實現半導體裝置的高速工作。
注意，電晶體162的源極電極或汲極電極與電晶體160的閘極電極電連接，從而起與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。在電晶體162處於截止狀態的情況下，可以認為：節點FG被埋設於絕緣體中(所謂的浮動狀態)，並且，節點FG保持電荷。因為使用氧化物半導體的電晶體162的截止電流為使用矽半導體等形成的電晶體的十萬分之一以下，所以可以不顧由於電晶體162的洩漏而發生的積蓄於節點FG的電荷的消失。就是說，藉由利用使用氧化物半導體的電晶體162，可以實現即使沒有電力供給也保持資料的非揮發性記憶裝置。
例如，在電晶體162的室溫下的截止電流為10zA(1zA為1×10-21A)以下且電容元件164的電容值為10fF左右的情況下，可以進行至少104秒以上的資料保持。注意，不用說，該保持時間根據電晶體特性、電容值而變動。
此外，在現有的浮動閘極型電晶體中，當寫入(重寫)時電荷在閘極絕緣膜(隧道絕緣膜)中移動，所以不能避免該閘極絕緣膜(隧道絕緣膜)的退化。然而，在本實施例模式所示的半導體裝置中，由於電晶體162的開關工作而只發生第三佈線與節點FG之間的電荷的移動，所以可以消除從來認為問題的閘極絕緣膜的退化。這意味著沒有原理上的寫入次數的限制，而重寫耐性極高的事實。此外，還不需要在現有的浮動閘極型電晶體中當寫入或擦除時需要的高電壓。
圖1A-1所示的半導體裝置可以被認為如圖1A-2所示的半導體裝置，其中，構成該半導體裝置的電晶體等的要素包括電阻器及電容器。就是說，被認為：在圖1A-2中，電晶體160及電容元件164分別包括電阻器及電容器而構成。R1及C1分別是電容元件164的電阻值及電容值，並且，電阻值R1相當於構成電容元件164的絕緣層的電阻值。此外，R2及C2分別是電晶體160的電阻值及電容值，並且，電阻值R2相當於當電晶體160處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極與源極電極及/或汲極電極之間的電容、以及形成在閘極電極與通道形成區之間的電容)值。
當將在電晶體162處於截止狀態的情況下的源極電極及汲極電極之間的電阻值(也稱為有效電阻)設定為ROS時，在電晶體162的閘極洩漏足夠小的條件下，如果R1及R2滿足R1為ROS以上且R2為ROS以上，則電荷的保持期間(也可以稱為資料的保持期間)主要由電晶體162的截止電流決定。
反之，在不滿足該條件的情況下，即使電晶體162的截止電流足夠小，也難以充分確保保持期間。這是因為電晶體162的截止電流以外的洩漏電流(例如，發生在源極電極與閘極電極之間的洩漏電流等)大的緣故。由此，可以說，本實施例模式所公開的半導體裝置較佳是滿足上述關係的半導體裝置。
另一方面，關於C1和C2，C1較佳滿足C2以上的關係。這是因為如下緣故：藉由使C1大，當利用第五佈線控制節點FG的電位時(例如，當讀出時)，可以將第五佈線的電位的變動抑制得低。
藉由滿足上述關係，可以實現更適宜的半導體裝置。注意，R1及R2由電晶體160或電晶體162的閘極絕緣層控制。C1及C2也同樣。因此，較佳的是，適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係。
在本實施例模式所示的半導體裝置中，節點FG起與快閃記憶體等的浮動閘極型電晶體的浮動閘極同等的作用，但是本實施例模式的節點FG具有在本質上不同於快閃記憶體等的浮動閘極的特徵。在快閃記憶體中，由於施加到控制閘極的電壓高，所以為了防止該電位的影響到達相鄰的單元的浮動閘極，而需要將單元和單元之間的間隔保持為某種程度。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該主要原因是起因於藉由施加高電場來發生隧道電流的快閃記憶體的根本原理的。
此外，還發生另外的問題，即由於快閃記憶體的上述原理，而絕緣膜的退化加劇，在寫入次數上發生限制(一萬次左右)。
根據所公開的發明的半導體裝置由於使用氧化物半導體的電晶體的開關而工作，並且，不使用如上所述的利用隧道電流的電荷注入的原理。就是說，不需要快閃記憶體所需要的用來注入電荷的高電場的施加。由此，不需要考慮到對相鄰的單元的控制閘極的高電場的影響，所以可以使單元和單元的間隔窄，並且，容易實現高集成化。
此外，因為不使用利用隧道電流的電荷注入的原理，所以沒有記憶單元的退化的原因。就是說，與快閃記憶體相比，具有高耐久性及可靠性。
此外，不需要高電場及大型週邊電路(升壓電路等)的一點也是優越於快閃記憶體的一點。
注意，當使構成電容元件164的絕緣層的相對介電常數εr1和構成電晶體160的絕緣層的相對介電常數εr2不同時，容易實現如下情況：在構成電容元件164的絕緣層的面積S1和電晶體160中構成閘極電容的絕緣層的面積S2滿足2×S2為S1以上(較佳的是，S2為S1以上)的同時，C1為C2以上。就是說，容易實現如下情況：在使構成電容元件164的絕緣層的面積小的同時，C1為C2以上。明確而言，例如，在構成電容元件164的絕緣層中採用使用氧化鉿等的高介電常數(high-k)材料構成的膜，或者使用氧化鉿等的高介電常數(high-k)材料構成的膜和使用氧化物半導體構成的膜的疊層結構，而可以使εr1成為10以上，較佳為15以上，並且，在構成閘極電容的絕緣層中採用氧化矽，而可以實現εr2=3至4。
藉由採用這種結構的組合，可以實現根據所公開的發明的半導體裝置的進一步的高集成化。
注意，雖然上述說明是對使用以電子為多數載子的n型電晶體(n通道型電晶體)的情況的說明，但是，不用說，可以使用以電洞為多數載子的p型電晶體(p通道型電晶體)而代替n型電晶體。
如上所述，所公開的發明的一種實施例的半導體裝置具有包括截止狀態下的源極電極與汲極電極之間的洩漏電流(截止電流)少的寫入用電晶體、使用與該寫入用電晶體不同的半導體材料的讀出用電晶體及電容元件的非揮發性記憶單元。
較佳的是，寫入用電晶體的截止電流在使用時的溫度(例如，25℃)下為100zA(1×10-19 A)以下，較佳為10zA(1×10-20A)以下，更佳為1zA(1×10-21A)以下。在通常的矽半導體中，難以得到如上所述的低截止電流，但是在以適當的條件加工氧化物半導體而得到的電晶體中可以達成如上所述的低截止電流。由此，作為寫入用電晶體，較佳使用包括氧化物半導體的電晶體。
並且，因為使用氧化物半導體的電晶體亞臨界值擺幅值(S值)小，所以即使遷移率較低，也可以充分增大開關速度。由此，藉由將該電晶體用作寫入用電晶體，可以使施加到節點FG的寫入脈衝的上升極為陡峭。此外，由於截止電流小，所以可以減少節點FG所保持的電荷量。就是說，藉由將使用氧化物半導體的電晶體用作寫入用電晶體，可以高速進行資料的重寫。
作為讀出用電晶體，對截止電流沒有限制，但是為了提高讀出速度，而較佳使用高速工作的電晶體。例如，作為讀出用電晶體，較佳使用開關速度為1奈米秒以下的電晶體。
對記憶單元的資料的寫入藉由如下步驟來進行：使寫入用電晶體成為導通狀態，並且將電位供應到寫入用電晶體的源極電極及汲極電極中的一個、電容元件的電極中的一個、讀出用電晶體的閘極電極彼此電連接的節點，然後使寫入用電晶體成為截止狀態，以使節點保持預定量的電荷。在此，因為寫入用電晶體的截止電流極小，所以供應到節點的電荷被保持為很長時間。當截止電流例如實際上為0時，不需要現有的DRAM所需要的刷新工作，或者，可以使刷新工作的頻度極低(例如，每一個月或一年進行一次左右)，並且，可以充分降低半導體裝置的耗電量。
此外，藉由對記憶單元再度進行資料的寫入，可以直接重寫資料。由此，不需要快閃記憶體等所需要的擦除工作，並且，可以抑制起因於擦除工作的工作速度的降低。就是說，可以實現半導體裝置的高速工作。此外，因為不需要現有的浮動閘極型電晶體當寫入或擦除時需要的高電壓，所以可以進一步降低半導體裝置的耗電量。施加到根據本實施例模式的記憶單元的電壓(對記憶單元的各端子同時施加的最大電位和最小電位之差)的最大值，當進行二步驟(1位元)的資料寫入時，在一個記憶單元中，為5V以下，較佳為3V以下。
配置於根據所公開的發明的半導體裝置的記憶單元至少包括寫入用電晶體、讀出用電晶體、電容元件即可，並且，即使電容元件的面積小也可以工作。從而，例如，與每一個記憶單元需要六個電晶體的SRAM相比，可以使每記憶單元的面積足夠小，並且，可以將記憶單元高密度地配置在半導體裝置中。
此外，在現有的浮動閘極型電晶體中，當寫入時電荷在閘極絕緣膜(隧道絕緣膜)中移動，所以不能避免該閘極絕緣膜(隧道絕緣膜)的退化。然而，在根據本發明的一種方式的記憶單元中，由於寫入用電晶體的開關工作而使節點保持預定量的電荷來進行資料的寫入，所以可以消除從來認為問題的閘極絕緣膜的退化。這意味著沒有原理上的寫入次數的限制，而重寫耐性極高的情況。例如，根據本發明的一種實施例的記憶單元即使在1×109次(十億次)以上的寫入後，也沒有電流-電壓特性的退化。
再者，當作為記憶單元的寫入用電晶體而利用使用氧化物半導體的電晶體時，因為氧化物半導體能隙大即3.0eV至3.5eV且熱激發載子極少，所以例如即使在150℃的高溫環境下也沒有記憶單元的電流-電壓特性的退化。
本發明人在進行深入研究後初次發現如下事實：使用氧化物半導體的電晶體具有優越的特性，即在150℃的高溫下也不發生特性的退化，並且，其截止電流極小即在室溫下為100zA以下。在所公開的發明的一種方式中，將具有這些優越的特性的電晶體應用於記憶單元的寫入用電晶體，而提供具有從來沒有的特徵的半導體裝置。
注意，本實施例模式所示的結構、方法等可以與其他實施例模式所示的結構、方法等適當地組合而使用。
實施例模式2
在本實施例模式中，使用圖2A和2B及圖3A至3C對之前的實施例模式所示的半導體裝置的應用例子進行說明。
圖2A和2B是使用多個圖1A-1所示的半導體裝置(以下也表示為記憶單元190)來形成的半導體裝置的電路圖。圖2A是記憶單元190串聯連接的所謂NAND型半導體裝置的電路圖。圖2B是記憶單元190並聯連接的所謂NOR型半導體裝置的電路圖。
圖2A所示的半導體裝置具有源極電極線SL、位元線BL、第一信號線S1、多個第二信號線S2、多個字線WL、多個記憶單元190。圖2A示出具有一個源極電極線SL及一個位元線BL的結構，但是不侷限於此。可以採用具有多個源極電極線SL及位元線BL的結構。
在各記憶單元190中，電晶體160的閘極電極、電晶體162的源極電極及汲極電極中的一個以及電容元件164的電極中的一個電連接。另外，第一信號線S1與電晶體162的源極電極及汲極電極中的另一個電連接，第二信號線S2與電晶體162的閘極電極電連接。再者，字線WL與電容元件164的電極中的另一個電連接。
另外，記憶單元190所具有的電晶體160的源極電極與相鄰的記憶單元190的電晶體160的汲極電極電連接，記憶單元190所具有的電晶體160的汲極電極與相鄰的記憶單元190的電晶體160的源極電極電連接。但是，串聯連接的多個記憶單元中的設置在一個的端部的記憶單元190所具有的電晶體160的汲極電極與位元線電連接。另外，串聯連接的多個記憶單元中的設置在另一個的端部的記憶單元190所具有的電晶體160的源極電極與源極電極線電連接。
圖2A所示的半導體裝置進行每列的寫入工作和讀出工作。以如下步驟進行寫入工作：對進行寫入的列的第二信號線S2施加使電晶體162成為導通狀態的電位，使進行寫入的列的電晶體162成為導通狀態。由此，對所指定的列的電晶體160的閘極電極施加第一信號線S1的電位，而對該閘極電極施加預定的電荷。像這樣，可以對所指定的列的記憶單元寫入資料。
另外，以如下步驟進行讀出工作：首先，對進行讀出的列之外的字線WL施加不管電晶體160的閘極電極的電荷使電晶體160成為導通狀態的電位，使進行讀出的列之外的電晶體160成為導通狀態。然後，對進行讀出的列的字線WL施加根據電晶體160的閘極電極所具有的電荷選擇電晶體160的導通狀態或截止狀態的電位(讀出電位)。然後，對源極電極線SL施加值定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裏，源極電極線SL-位元線BL之間的多個電晶體160除了進行讀出的列之外處於導通狀態，所以根據進行讀出的行的電晶體160的狀態，決定源極電極線SL-位元線BL之間的導電性。就是說，根據進行讀出的列的電晶體160的閘極電極所具有的電荷，讀出電路所讀出的位元線BL的電位取不同的值。像這樣，可以從所指定的列的記憶單元讀出資料。
圖2B所示的半導體裝置具有多個源極電極線SL、多個位元線BL、多個第一信號線S1、多個第二信號線S2、多個字線WL以及多個記憶單元190。各電晶體160的閘極電極、電晶體162的源極電極及汲極電極中的一個以及電容元件164的電極中的一個電連接。另外，源極電極線SL與電晶體160的源極電極電連接，位元線BL與電晶體160的汲極電極電連接。另外，第一信號線S1與電晶體162的源極電極及汲極電極中的另一個電連接，第二信號線S2與電晶體162的閘極電極電連接。再者，字線WL與電容元件164的電極中的另一個電連接。
圖2B所示的半導體裝置進行每行的寫入工作和讀出工作。以與上述圖2A所示的半導體裝置相同的方法進行寫入工作。以如下步驟進行讀出工作：首先，對進行讀出的列之外的字線WL施加不管電晶體160的閘極電極的電荷使電晶體160成為截止狀態的電位，使進行讀出的列之外的電晶體160成為截止狀態。然後，對進行讀出的列的字線WL施加根據電晶體160的閘極電極所具有的電荷選擇電晶體160的導通狀態或截止狀態的電位(讀出電位)。然後，對源極電極線SL施加值定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裏，根據進行讀出的列的電晶體160的狀態，決定源極電極線SL-位元線BL之間的導電性。就是說，根據進行讀出的列的電晶體160的閘極電極所具有的電荷，讀出電路所讀出的位元線BL的電位取不同的值。像這樣，可以從所指定的列的記憶單元讀出資料。
接著，使用圖3A至3C對可用於圖2A和2B所示的半導體裝置等的讀出電路的一個例子進行說明。
圖3A示出讀出電路的概況。該讀出電路具有電晶體和讀出放大器電路。
當進行讀出時，端子A與連接到進行讀出的記憶單元的位元線連接。另外，對電晶體的閘極電極施加偏電位Vbias，來控制端子A的電位。
根據所容納的資料，記憶單元190示出不同的電阻值。明確地說，當所選擇的記憶單元190的電晶體160處於導通狀態時成為低電阻狀態，當所選擇的記憶單元190的電晶體160處於截止狀態時成為高電阻狀態。
當記，憶單元190處於高電阻狀態時，端子A的電位高於參考電位Vref，讀出放大器輸出對應於端子A的電位的電位(資料“1”)。另一方面，當記憶單元190處於低電阻狀態時，端子A的電位低於參考電位Vref，讀出放大器電路輸出對應於端子A的電位的電位(資料“0”)。
像這樣，藉由使用讀出電路，可以從記憶單元190讀出資料。另外，本實施例模式所示的讀出電路是一個例子。也可以使用其他已知的電路。此外，讀出電路也可以具有預充電電路。也可以採用連接有參照用位元線代替參考電位Vref的結構。
圖3B示出讀出放大器電路的一個例子的差動讀出放大器。差動讀出放大器具有輸入端子Vin(+)、輸入端子Vin(-)以及輸出端子Vout，放大Vin(+)與Vin(-)之差。當Vin(+)>Vin(-)時，Vout大概成為High輸出，當Vin(+)<Vin(-)時，Vout大概成為Low輸出。當將該差動讀出放大器用於讀出電路時，Vin(+)和Vin(-)中的一個與端子A連接，並且，對Vin(+)和Vin(-)中的另一個施加參考電位Vref。
圖3C示出讀出放大器電路的一個例子的鎖存型讀出放大器。鎖存型讀出放大器具有輸入輸出端子V1、輸入端子V2、控制用信號Sp的輸入端子、控制用信號Sn的輸入端子。首先，將信號Sp設定為High，並將信號Sn設定為Low，來遮斷電源電位(Vdd)。然後，對V1和V2施加進行比較的電位。之後，在將信號Sp設定為Low並將信號Sn設定為High而供應電源電位(Vdd)的情況下，當進行比較的電位V1in和V2in處於V1in>V2in的關係時，V1的輸出成為High，V2的輸出成為Low。當進行比較的電位V1in和V2in處於V1in<V2in的關係時，V1的輸出成為Low，V2的輸出成為High。可以藉由利用這種關係，放大V1in和V2in之差。當將該鎖存型讀出放大器用於讀出電路時，V1和V2中的一個藉由開關與端子A及輸出端子連接，並且，對V1和V2中的另一個施加參考電位Vref。
本實施例模式所示的結構、方法等可以與其他實施例模式所示的結構、方法等適當地組合而使用。
實施例模式3
在本實施例模式中，參照圖7A至9E對根據所公開的發明的一種實施例的半導體裝置的結構及其製造方法進行說明。
<半導體裝置的截面結構及平面結構>
圖7A和7B是半導體裝置的結構的一個例子。圖7A示出半導體裝置的截面，而圖7B示出半導體裝置的平面。在此，圖7A相當於圖7B的A1-A2及B1-B2的截面。圖7A和7B所示的半導體裝置在下部具有使用氧化物半導體以外的半導體材料的電晶體160，並且，在上部具有使用氧化物半導體的電晶體162。使用氧化物半導體以外的半導體材料的電晶體160容易高速工作。另一方面，使用氧化物半導體的電晶體162由於其特性而可以將電荷保持很長時間。
另外，雖然說明上述電晶體為n通道型電晶體，但是當然也可以使用p通道型電晶體。另外，所公開的發明的技術本質是為了保持信息而將氧化物半導體用於電晶體162。所以，半導體裝置的具體結構不侷限於這裏所示的結構。
圖7A和7B中的電晶體160包括：設置在包括半導體材料(例如，矽等)的基板100中的通道形成區116；夾著通道形成區116而設置的雜質區114及高濃度雜質區120(將它們一併稱為雜質區)；設置在通道形成區116上的閘極絕緣層108a；設置在閘極絕緣層108a上的閘極電極110a；電連接到雜質區的源極電極或汲極電極130a及源極電極或汲極電極130b。
在此，在閘極電極110a的側面設置有側壁絕緣層118。此外，在基板100的從垂直於表面的方向來看不重疊於側壁絕緣層118的區中具有高濃度雜質區120，並且，存在有接觸於高濃度雜質區120的金屬化合物區124。此外，在基板100上以圍繞電晶體160的方式設置有元件分離絕緣層106，並且，覆蓋電晶體160地設置有層間絕緣層126及層間絕緣層128。源極電極或汲極電極130a及源極電極或汲極電極130b藉由形成在層間絕緣層126及層間絕緣層128中的開口電連接到金屬化合物區124。就是說，源極電極或汲極電極130a及源極電極或汲極電極130b藉由金屬化合物區124電連接到高濃度雜質區120及雜質區114。此外，電極130c藉由形成在層間絕緣層126及層間絕緣層128中的開口電連接到閘極電極110a。注意，為了實現電晶體160的集成化等，而有時不形成側壁絕緣層118。
圖7A和7B中的電晶體162包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；與源極電極或汲極電極142a和源極電極或汲極電極142b電連接的氧化物半導體層144；覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b和氧化物半導體層144的閘極絕緣層146；在閘極絕緣層146上設置為重疊於氧化物半導體層144的閘極電極148a。
在此，較佳藉由充分去除氫等的雜質，或者供應足夠的氧，來使氧化物半導體層144高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019原子/cm3以下，較佳為5×1018原子/cm3以下，更佳為5×1017原子/cm3以下。另外，藉由二次離子質譜測定技術(SIMS: Secondary Ion Mass Spectroscopy)來測量上述氧化物半導體層144中的氫濃度。如此，在氫濃度被充分降低而被高純度化，並藉由供應足夠的氧來降低起因於氧缺乏的能隙中的缺陷能級的氧化物半導體層144中，載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA/μm(1zA為1×10-21A)，較佳為10zA/μm以下。如此，藉由使用i型化(本徵化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，在圖7A和7B所示的電晶體162中，不將氧化物半導體層144加工為島狀，因此可以防止由於加工時的蝕刻而引起的氧化物半導體層144的污染。
電容元件164包括源極電極或汲極電極142a、氧化物半導體層144、閘極絕緣層146和電極148b。換言之，源極電極或汲極電極142a用作電容元件164的一個電極，電極148b用作電容元件164的另一個電極。
另外，在圖7A和7B所示的電容元件164中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極或汲極電極142a和電極148b之間的絕緣性。
另外，在電晶體162和電容元件164中，較佳將源極電極或汲極電極142a、源極電極或汲極電極142b的端部形成為錐形形狀。在此，將錐形角例如設定為30°以上且60°以下。注意，錐形角是指當從垂直於截面(與基板的表面正交的面)的方向觀察到具有錐形形狀的層(例如，源極電極或汲極電極142a)時，該層的側面和底面所形成的傾斜角。藉由將源極電極或汲極電極142a、源極電極或汲極電極142b的端部形成為錐形形狀，可以提高氧化物半導體層144的覆蓋性，並防止斷開。
另外，在電晶體162和電容元件164上設置有層間絕緣層150，在層間絕緣層150上設置有層間絕緣層152。
<半導體裝置的製造方法>
以下，說明上述半導體裝置的製造方法的一個例子。以下，首先，參照圖8A至8H說明下部的電晶體160的製造方法，然後，參照圖9A至9E說明上部的電晶體162的製造方法。
<下部的電晶體的製造方法>
首先，準備包括半導體材料的基板100(參照圖8A)。作為包括半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏，示出當作為包括半導體材料的基板100而使用單晶矽基板時的一個例子。注意，一般來說，“SOI基板”是指具有在絕緣表面上設置有矽半導體層的結構的基板，但是在本說明書等中，作為包括在絕緣表面上設置有由矽以外的材料構成的半導體層的結構的基板的概念而使用。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。此外，將具有在玻璃基板等絕緣基板上隔著絕緣層設置半導體層的結構的基板也包括在SOI基板中。
在基板100上形成用作用來形成元件分離絕緣層的掩模的保護層102(參照圖8A)。作為保護層102，例如可以使用利用氧化矽、氮化矽、氧氮化矽等的材料的絕緣層。另外，在該製程的前後，也可以將賦予n型導電性的雜質元素、賦予p型導電性的雜質元素添加到基板100，以控制電晶體的臨界值電壓。在半導體為矽時，作為賦予n型的導電性的雜質，例如可以使用磷(P)、砷(As)等。另外，作為賦予p型的導電性的雜質，例如可以使用硼(B)、鋁(Al)、鎵(Ga)等。
接著，使用上述保護層102作為掩模進行蝕刻，去除不由保護層102覆蓋的區(露出的區)的基板100的一部分。由此，形成從其他半導體區分離的半導體區104(參照圖8B)。該蝕刻較佳使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體和蝕刻液。
接著，藉由覆蓋半導體區104地形成絕緣層，並且選擇性地去除重疊於半導體區104的區的絕緣層，形成元件分離絕緣層106(參照圖8B)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等而形成。作為絕緣層的去除方法，有CMP等拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區104之後，或者，在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區104上形成絕緣層，並且在該絕緣層上形成包含導電材料的層。
絕緣層是之後成為閘極絕緣層的層，該絕緣層較佳採用藉由CVD法或濺射法等來得到的包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0，y>0))等的膜的單層結構或多層結構即可。另外，也可以藉由高密度電漿處理或熱氧化處理使半導體區104的表面氧化或氮化，形成上述絕緣層。高密度電漿處理例如可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體來進行。另外，例如可以將絕緣層的厚度設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料而形成。另外，也可以藉由使用多晶矽等的半導體材料，形成包含導電材料的層。對形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種成膜方法。此外，在本實施例模式中，說明當使用金屬材料形成包含導電材料的層時的一個例子。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，形成閘極絕緣層108a和閘極電極110a(參照圖8C)。
接著，形成覆蓋閘極電極110a的絕緣層112(參照圖8C)。然後，藉由將磷(P)或砷(As)等添加到半導體區104，形成其接面深淺的雜質區114(參照圖8C)。這裏，雖然添加磷(P)或砷(As)以形成n型電晶體，但是也可以在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素。藉由形成上述雜質區114，在半導體區104的閘極絕緣層108a的下部形成通道形成區116(參照圖8C)。在此，雖然可以適當地設定所添加的雜質的濃度，但是較佳在半導體元件被高度微細化時提高其濃度。此外，這裏，雖然採用在形成絕緣層112之後形成雜質區114的製程，但是也可以採用在形成雜質區114之後形成絕緣層112的製程。
接著，形成側壁絕緣層118(參照圖8D)。可以在覆蓋絕緣層112地形成絕緣層之後，對該絕緣層及絕緣層112進行各向異性高的蝕刻處理，以自對準的方式形成側壁絕緣層118。另外，此時，較佳藉由對絕緣層112的一部分進行蝕刻，暴露閘極電極110a的頂面和雜質區114的頂面。注意，為了實現高集成化等而有時不形成側壁絕緣層118。
接著，覆蓋閘極電極110a、雜質區114和側壁絕緣層118等地形成絕緣層。並且，藉由將磷(P)或砷(As)等添加到該絕緣層接觸雜質區114的區，形成高濃度雜質區120(參照圖8E)。然後，去除上述絕緣層，覆蓋閘極電極110a、側壁絕緣層118和高濃度雜質區120等地形成金屬層122(參照圖8E)。該金屬層122可以使用真空蒸鍍法、濺射法和旋塗法等的各種成膜方法形成。較佳使用與構成半導體區104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料起反應。由此，形成接觸高濃度雜質區120的金屬化合物區124(參照圖8F)。另外，在使用多晶矽等作為閘極電極110a的情況下，還在閘極電極110a與金屬層122接觸的部分形成金屬化合物區。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，為了提高在形成金屬化合物時的化學反應的控制性，較佳使用可以在極短時間內進行熱處理的方法。另外，上述金屬化合物區124由於金屬材料與半導體材料之間的反應而形成，該金屬化合物區124的導電性充分得到提高。藉由形成該金屬化合物區，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區124之後，去除金屬層122。
接著，覆蓋藉由上述製程形成的各結構地形成層間絕緣層126和層間絕緣層128(參照圖8G)。層間絕緣層126和層間絕緣層128可以使用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等無機絕緣材料的材料形成。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成層間絕緣層126和層間絕緣層128。這裏，雖然示出層間絕緣層126和層間絕緣層128的疊層結構，但是所公開的發明的一種方式不侷限於此。既可以採用單層，又可以採用三層以上的疊層結構。在形成層間絕緣層128之後，較佳對其表面進行CMP或蝕刻處理等而使其表面平坦化。
然後，在上述層間絕緣層中形成到達金屬化合物區124的開口，並且在該開口中形成源極電極或汲極電極130a和源極電極或汲極電極130b(參照圖8H)。例如，可以在包括開口的區中使用PVD法或CVD法等形成導電層，然後使用蝕刻處理或CMP等的方法去除上述導電層的一部分，以形成源極電極或汲極電極130a和源極電極或汲極電極130b。
更明確地說，可以使用如下方法：例如，在包括開口的區中使用PVD法形成薄的鈦膜，並且使用CVD法形成薄的氮化鈦膜，然後將鎢膜形成為嵌入開口中。這裏，藉由PVD法形成的鈦膜具有還原被形成面上的氧化膜(自然氧化膜等)，並且降低與下部電極等(這裏，金屬化合物區124等)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍敷法形成銅膜。
另外，在藉由去除上述導電層的一部分形成源極電極或汲極電極130a、源極電極或汲極電極130b時，較佳將其表面加工為平坦。例如，當在包含開口的區中形成薄的鈦膜或氮化鈦膜，然後將鎢膜形成為嵌入開口中時，可以在藉由之後的CMP去除多餘的鎢膜、鈦膜或氮化鈦膜等的同時提高其表面的平坦性。像這樣，藉由對包含源極電極或汲極電極130a、源極電極或汲極電極130b的表面進行平坦化，可以在之後的製程中形成優良的電極、佈線、絕緣層或半導體層等。
雖然這裏僅示出接觸金屬化合物區124的源極電極或汲極電極130a、源極電極或汲極電極130b，但是也可以在該製程中還形成接觸閘極電極110a的電極等。對可以用作源極電極或汲極電極130a、源極電極或汲極電極130b的材料沒有特別的限制，而可以使用各種導電材料。例如，可以使用鉬、鈦、鉻、鉭、鎢、鋁、銅、釹和鈧等導電材料。此外，考慮到之後進行的熱處理，而較佳使用具有能夠承受熱處理程度的耐熱性的材料，來形成源極電極或汲極電極130a、源極電極或汲極電極130b。
藉由上述製程，形成使用包括半導體材料的基板100的電晶體160(參照圖8H)。使用氧化物半導體以外的半導體材料的電晶體160可以高速工作。
注意，在上述製程後，也可以形成電極、佈線、絕緣層等。藉由使用由層間絕緣層和導電層的疊層結構構成的多層佈線結構作為佈線的結構，可以提供高度集成化的半導體裝置。
<上部的電晶體的製造方法>
接著，參照圖9A至9E而說明在層間絕緣層128上製造電晶體162的製程。注意，因為圖9A至9E是說明層間絕緣層128上的各種電極、電晶體162等的製造製程的，所以省略存在於電晶體162的下部的電晶體160等。
首先，在層間絕緣層128上形成導電層，對該導電層進行選擇性的蝕刻，以形成源極電極或汲極電極142a、源極電極或汲極電極142b(參照圖9A)。
作為導電層，可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹中的任一種或組合了多種上述元素的材料。另外，還可以使用將鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的元素或多種上述元素組合而成的材料。
導電層既可以採用單層結構又可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層而採用鈦膜或氮化鈦膜的單層結構時，具有易於將導電層加工為具有錐形形狀的源極電極或汲極電極142a及源極電極或汲極電極142b的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時簡稱為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)或者含有矽或氧化矽的這些金屬氧化物材料。
較佳以形成的源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式對導電層進行蝕刻。這裏，錐形角例如較佳為30°以上且60°以下。藉由以源極電極或汲極電極142a及源極電極或汲極電極142b的端部成為錐形形狀的方式進行蝕刻，可以提高後面形成的閘極絕緣層146的覆蓋性，並防止斷開。
電晶體的通道長度(L)由源極電極或汲極電極142a的下端部與源極電極或汲極電極142b的下端部的間隔決定。另外，當形成通道長度(L)短於25nm的電晶體時，較佳使用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成掩模時的曝光。利用超紫外線的曝光的解析度高且景深大。由此，可以將後面形成的電晶體的通道長度(L)設定為10nm以上且1000nm(1μm)以下，可以提高電路的工作速度。此外，藉由微細化，可以降低半導體裝置的耗電量。
另外，還可以在層間絕緣層128上設置用作基底的絕緣層。該絕緣層可以藉由利用PVD法、CVD法等來形成。
此外，在源極電極或汲極電極142a及源極電極或汲極電極142b上形成絕緣層。藉由設置該絕緣層，可以降低之後形成的閘極電極與源極電極或汲極電極142a及源極電極或汲極電極142b之間的寄生電容。
接著，以覆蓋源極電極或汲極電極142a及源極電極或汲極電極142b的方式形成氧化物半導體層144(參照圖9B)。
作為氧化物半導體層144，可以使用如下氧化物半導體來形成：四元金屬氧化物的In-Sn-Ga-Zn-O類；三元金屬氧化物的In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類；二元金屬氧化物的In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、Zn-Mg-O類、Sn-Mg-O類、In-Mg-O類；一元金屬氧化物的In-O類、Sn-O類、Zn-O類等。
尤其是In-Ga-Zn-O類的氧化物半導體材料，由於其在無電場時的電阻足夠高而可以充分降低截止電流，並且，與通常的矽半導體相比，電場效應遷移率也高，所以作為用於半導體裝置的半導體材料十分合適。
作為In-Ga-Zn-O類的氧化物半導體材料的典型例子，有表示為InGaO3(ZnO)m(m>0)的氧化物半導體材料。此外，還有使用M代替Ga的表示為InMO3(ZnO)m(m>0)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以採用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述組成是根據結晶結構而導出的，僅表示一個例子。
作為用於以濺射法形成氧化物半導體層144的靶材，較佳使用由In:Ga:Zn=1:x:y(x為0以上，y為0.5以上且5以下)的組成比表示的靶材。例如，可以使用其組成比為In:Ga:Zn=1:1:1[atom比](x=1，y=1)(就是說，In2O3:Ga2O3:ZnO=1:1:2[摩爾數比])的靶材等。另外，還可以使用其組成比為In:Ga:Zn=1:1;0.5[atom比](x=1，y=0.5)(就是說，In2O3:Ga2O3:ZnO=1:1:1[摩爾數比])的靶材、其組成比為In:Ga:Zn=1:1:2[atom比](x=1，y=2)(就是說，In2O3:Ga2O3:ZnO=1:1:4[摩爾數比])的靶材、其組成比為In:Ga:Zn=1:0:1[atom比](x=0，y=1)(就是說，In2O3:ZnO=1:2[摩爾數比])的靶材。
在本實施例模式中，利用使用In-Ga-Zn-O類的金屬氧化物靶材的濺射法形成非晶結構的氧化物半導體層144。
將金屬氧化物靶材中的金屬氧化物的相對密度設定為80%以上，較佳為95%以上，更佳為99.9%以上。藉由使用相對密度高的金屬氧化物靶材，可以形成具有緻密結構的氧化物半導體層144。
氧化物半導體層144的形成氣圍較佳為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，較佳使用氫、水、羥基或氫化物等的雜質的濃度被降低到1ppm以下(較佳的是濃度為10ppb以下)的高純度氣體氣圍。
當形成氧化物半導體層144時，例如，將被處理物保持於維持為減壓狀態的處理室內，並對被處理物進行加熱以使被處理物的溫度達到100℃以上且低於550℃，較佳為200℃以上且400℃以下。或者，也可以將形成氧化物半導體層144時的被處理物的溫度設定為室溫。然後，邊去除處理室內的水分邊引入去除了氫或水等的濺射氣體，並使用上述靶材形成氧化物半導體層144。藉由邊加熱被處理物邊形成氧化物半導體層144，可以減少氧化物半導體層144所含有的雜質。另外，可以減輕因濺射而帶來的損傷。較佳使用吸附式真空泵去除處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以從處理室去除氫或水等，因此可以降低氧化物半導體層144中的雜質濃度。
作為氧化物半導體層144的形成條件，例如可以採用以下條件：被處理物與靶材之間的距離為170mm，壓力為0.4Pa，直流(DC)電力為0.5kW，氣圍為氧(氧100%)氣圍、氬(氬100%)氣圍或氧和氬的混合氣圍。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(在成膜時形成的粉狀物質等)並且膜厚分佈也變得均勻，所以是較佳的。將氧化物半導體層144的厚度設定為1nm以上且50nm以下，較佳為1nm以上且30nm以下，更佳為1nm以上且10nm以下。藉由採用該厚度的氧化物半導體層144，可以抑制伴隨微細化的短通道效應。但是，由於根據使用的氧化物半導體材料、半導體裝置的用途等而所適宜的厚度也不同，所以可以根據使用的材料、用途等而選擇氧化物半導體層144的厚度。
另外，在利用濺射法形成氧化物半導體層144之前，較佳進行藉由引入氬氣體來產生電漿的反濺射來去除形成表面(例如層間絕緣層128的表面)的附著物。這裏，反濺射是指以下一種方法：在通常的濺射中使離子碰撞到濺射靶材，而反濺射與此相反，其藉由使離子碰撞到處理表面來改變表面的性質。作為使離子碰撞到處理表面的方法，有如下方法等：在氬氣圍下對處理表面一側施加高頻電壓以在被處理物附近生成電漿的方法。另外，也可以使用氮、氦、氧等氣圍而代替氬氣圍。
然後，較佳對氧化物半導體層144進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層144中的過量的氫(包括水或羥基)並改善氧化物半導體層的結構，從而降低能隙中的缺陷能級。例如，將第一熱處理的溫度設定為300℃以上且低於550℃，或者400℃以上且500℃以下。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層144接觸大氣以防止水或氫的混入。
熱處理裝置不限於電爐，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。作為氣體，使用如氬等的稀有氣體或如氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
例如，作為第一熱處理，可以採用GRTA處理，即將被處理物放入被加熱的惰性氣體氣圍中，進行幾分鐘的加熱後，從該惰性氣體氣圍中取出被處理物。藉由利用GRTA處理，可以在短時間內進行高溫熱處理。另外，即使溫度條件超過被處理物的耐熱溫度，也有可能適用該方法。另外，在處理中，還可以將惰性氣體轉換為含有氧的氣體。這是因為如下緣故：藉由在含有氧的氣圍中進行第一熱處理，可以降低由於氧缺損而引起的能隙中的缺陷能級。
另外，作為惰性氣體氣圍，較佳採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，較佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
總之，藉由利用第一熱處理減少雜質以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層144，可以實現具有極為優越特性的電晶體。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也可以將該熱處理稱為脫水化處理或脫氫化處理等。也可以在形成氧化物半導體層之後、形成閘極絕緣層之後或形成閘極電極之後等進行該脫水化處理或該脫氫化處理。另外，該脫水化處理、脫氫化處理不限於一次，而可以進行多次。
接著，形成接觸氧化物半導體層144的閘極絕緣層146(參照圖9C)。閘極絕緣層146可以利用CvD法或濺射法等形成。另外，閘極絕緣層146較佳以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微細化時，為了確保電晶體的工作而較佳將其形成得較薄。例如，當使用氧化矽時，可以將閘極絕緣層146形成為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
當如上述那樣將閘極絕緣層形成得較薄時，存在由於隧道效應等而發生閘極洩漏的問題。為了解決閘極洩漏的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將高介電常數(high-k)材料用於閘極絕緣層146，可以在確保電特性的條件下抑制閘極洩漏，所以可以將膜厚度設定得大。另外，還可以採用由含有高介電常數(high-k)材料的膜和含有氧化矽、氮化矽、氧氮化矽、氮氧化矽和氧化鋁等中的任一種的膜構成的疊層結構。
較佳在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷，而可以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施例模式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不特別限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續進行第二熱處理，又可以使第一熱處理還具有第二熱處理的作用，或使第二熱處理還具有第一熱處理的作用。
接著，在閘極絕緣層146上的與氧化物半導體層144重疊的區上形成閘極電極148a，並且，在閘極絕緣層146上的與源極電極或汲極電極142a重疊的區上形成電極148b(參照圖9D)。藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻來形成閘極電極148a及電極148b。成為閘極電極148a及電極148b的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極或汲極電極142a等的情況相同而可以參照關於它們的記載內容。
接著，在閘極絕緣層146、閘極電極148a及電極148b上形成層間絕緣層150及層間絕緣層152(參照圖9E)。層間絕緣層150及層間絕緣層152可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭等的無機絕緣材料的材料形成。另外，在本實施例模式中，雖然採用層間絕緣層150與層間絕緣層152的疊層結構，但是所公開的發明的一種方式不限定於此。既可以採用單層結構，又可以採用三層以上的疊層結構。另外，也可以不設置層間絕緣層。
另外，較佳將上述層間絕緣層152的表面形成得較為平坦。這是因為如下緣故：藉由將層間絕緣層152的表面形成得較為平坦，當使半導體裝置微細化等時，也可以在層間絕緣層152上順利地形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行層間絕緣層152的平坦化。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162(參照圖9E)。此外，完成電容元件164。
圖9E所示的電晶體162包括：氧化物半導體層144；電連接到氧化物半導體層144的源極電極或汲極電極142a及源極電極或汲極電極142b；覆蓋氧化物半導體層144、源極電極或汲極電極142a及源極電極或汲極電極142b的閘極絕緣層146；閘極絕緣層146上的閘極電極148a。此外，電容元件164包括：源極電極或汲極電極142a；氧化物半導體層144；覆蓋氧化物半導體層144及源極電極或汲極電極142a的閘極絕緣層146；閘極絕緣層146上的電極148b。
在本實施例模式所示的電晶體162中，由於氧化物半導體層144被高純度化，所以其氫濃度為5×1019原子/cm3以下，較佳為5×1018原子/cm3以下，更佳為5×1017原子/cm3以下。另外，氧化物半導體層144的載子密度比通常的矽晶圓中的載子密度(1×1014/cm3左右)小得多(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。並且，由此，截止電流變得足夠小。例如，電晶體162的室溫下的截止電流(這裏，每單位通道寬度(1μm)的值)成為100zA/μm(1zA為1×10-21A)以下，較佳為10zA/μm以下。
如此，藉由使用被高純度化而被本徵化的氧化物半導體層144，可以充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以得到能夠在極長期間內保持儲存內容的半導體裝置。
如上所述，可以將本實施例模式所示的結構、方法等與其他實施例模式所示的結構、方法等適當地組合而使用。
實施例模式4
在本實施例模式中，參照圖10A至11D而說明與實施例模式3不同的根據所公開的發明的一種實施例的半導體裝置的結構及其製造方法。
<半導體裝置的截面結構及平面結構>
圖10A和10B是半導體裝置的結構的一個例子。圖10A示出半導體裝置的截面，而圖10B示出半導體裝置的平面。在此，圖10A相當於圖10B的A1-A2及B1-B2的截面。圖10A及10B所示的半導體裝置在下部具有使用氧化物半導體以外的半導體材料的電晶體160，並且，在上部具有使用氧化物半導體的電晶體162。使用氧化物半導體以外的半導體材料的電晶體160容易高速工作。另一方面，使用氧化物半導體的電晶體162由於其特性而可以將電荷保持很長時間。
另外，雖然說明上述電晶體為n通道型電晶體，但是當然也可以使用p通道型電晶體。另外，所公開的發明的技術本質是為了保持資料而將氧化物半導體用於電晶體162。所以，半導體裝置的具體結構不侷限於這裏所示的結構。
圖10A和10B中的電晶體160包括：設置在包括半導體材料(例如，矽等)的基板100中的通道形成區116；夾著通道形成區116而設置的雜質區114及高濃度雜質區120(將它們總只稱為雜質區)；設置在通道形成區116上的閘極絕緣層108a；設置在閘極絕緣層108a上的閘極電極110a；電連接到雜質區的源極電極或汲極電極130a及源極電極或汲極電極130b。此外，在源極電極或汲極電極130a及源極電極或汲極電極130b上具有佈線142c及佈線142d。
在此，在閘極電極110a的側面設置有側壁絕緣層118。此外，在基板100中的從垂直於表面的方向來看不重疊於側壁絕緣層118的區中具有高濃度雜質區120，並且，存在有接觸於高濃度雜質區120的金屬化合物區124。此外，在基板100上以圍繞電晶體160的方式設置有元件分離絕緣層106。以在閘極電極110a上具有開口並且覆蓋電晶體160的方式設置有層間絕緣層126及層間絕緣層128。源極電極或汲極電極130a及源極電極或汲極電極130b藉由形成在層間絕緣層126及層間絕緣層128中的開口電連接到金屬化合物區124。就是說，源極電極或汲極電極130a及源極電極或汲極電極130b藉由金屬化合物區124電連接到高濃度雜質區120及雜質區114。注意，為了實現電晶體160的集成化等，而有時不形成側壁絕緣層118。
圖10A和10B中的電晶體162包括：設置在層間絕緣層128上的源極電極或汲極電極142a和源極電極或汲極電極142b；與源極電極或汲極電極142a和源極電極或汲極電極142b電連接的島狀氧化物半導體層144；覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b和島狀氧化物半導體層144的閘極絕緣層146；在閘極絕緣層146上設置為重疊於島狀氧化物半導體層144的閘極電極148a。
在此，下部的電晶體160和上部的電晶體162藉由在閘極電極110a上直接形成源極電極或汲極電極142a彼此電連接。就是說，本實施例模式所示的半導體裝置採用在實施例模式3所示的半導體裝置中從閘極電極110a的頂面去除上部，並且，在下部的電晶體160上形成上部電晶體162的結構。
注意，較佳藉由充分去除氫等的雜質，或者供應足夠的氧，來使氧化物半導體層144高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019原子/cm3以下，較佳為5×1018原子/cm3以下，更佳為5×1017原子/cm3以下。另外，藉由二次離子質譜測定技術(SIMS: Secondary Ion Mass Spectroscopy)來測量上述氧化物半導體層144中的氫濃度。如此，在氫濃度被充分降低而被高純度化並供應足夠的氧來降低起因於氧缺乏的能隙中的缺陷能級的氧化物半導體層144中，載子濃度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA/μm(1zA為1×10-21A)以下，較佳為10zA/μm以下。如此，藉由使用i型化(本徵化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
電容元件164包括源極電極或汲極電極142a、氧化物半導體層144、閘極絕緣層146和電極148b。換言之，源極電極或汲極電極142a用作電容元件164的一個電極，電極148b用作電容元件164的另一個電極。
另外，在圖10A和10B所示的電容元件164中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極或汲極電極142a和電極148b之間的絕緣性。
另外，在電晶體162和電容元件164中，較佳將源極電極或汲極電極142a、源極電極或汲極電極142b的端部形成為錐形形狀。在此，將錐形角例如設定為30°以上且60°以下。注意，錐形角是指當從垂直於截面(與基板的表面正交的面)的方向觀察到具有錐形形狀的層(例如，源極電極或汲極電極142a)時，該層的側面和底面所形成的傾斜角。藉由將源極電極或汲極電極142a、源極電極或汲極電極142b的端部形成為錐形形狀，可以提高氧化物半導體層144的覆蓋性，並防止斷開。
另外，在電晶體162和電容元件164上設置有層間絕緣層150，在層間絕緣層150上設置有層間絕緣層152。
<半導體裝置的製造方法>
接著，說明上述半導體裝置的製造方法的一例。下面，參照圖11A至11D而說明在形成下部的電晶體160後製造上部的電晶體162的方法。下部的電晶體160可以利用與實施例模式3所示的方法同樣的方法來製造，而可以參酌實施例模式3的記載。
首先，在利用實施例模式3所示的方法形成下部的電晶體160後，從電晶體160的閘極電極110a的頂面去除上部(參照圖11A)。電晶體160的該部分的去除藉由直到閘極電極110a的頂面露出進行對下部的電晶體160的研磨處理(CMP處理)來實現。由此，去除閘極電極110a上的層間絕緣層126和128、源極電極或汲極電極130a和130b。此時，藉由使包括層間絕緣層126和128、源極電極或汲極電極130a和130b的表面平坦化，可以在後面的製程中形成良好的電極、佈線、絕緣層、半導體層等。此外，由於實施例模式3所示的電極130c藉由該CMP處理而被完全去除，所以沒需要形成。
如此，藉由進行CMP處理來使閘極電極110a的頂面露出，可以使閘極電極110a和源極電極或汲極電極142a直接連接，所以可以容易實現電晶體160和電晶體162的電連接。
接著，在層間絕緣層126及128上形成導電層，對該導電層進行選擇性的蝕刻，形成源極電極或汲極電極142a、源極電極或汲極電極142b、佈線142c、佈線142d(參照圖11B)。在此，源極電極或汲極電極142a與閘極電極110a直接連接，佈線142c與源極電極或汲極電極130a直接連接，並且，佈線142d與源極電極或汲極電極130b直接連接。
在此，形成源極電極或汲極電極142a、源極電極或汲極電極142b、佈線142c、佈線142d的導電層可以使用與實施例模式3所示的材料同樣的材料，而可以參酌實施例模式3的記載。此外，對導電層的蝕刻也可以與實施例模式3所示的方法同樣地進行，而可以參酌實施例模式3的記載。
此外，如實施例模式3所示，還可以在源極電極或汲極電極142a及源極電極或汲極電極142b上形成絕緣層。藉由設置該絕緣層，可以降低之後形成的閘極電極與源極電極或汲極電極142a及源極電極或汲極電極142b之間的寄生電容。
接著，以覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b、佈線142c及佈線142d的方式形成氧化物半導體層，對該氧化物半導體層進行選擇性的蝕刻，以接觸於源極電極或汲極電極142a、源極電極或汲極電極142b地形成氧化物半導體層144(參照圖11C)。
氧化物半導體層可以使用與實施例模式3所示的材料同樣的材料及方法形成。因此，關於氧化物半導體層的材料及成膜方法，可以參酌實施例模式3。
藉由使用掩模的蝕刻等方法來將如此形成的氧化物半導體層加工為島狀，形成島狀氧化物半導體層144。
作為氧化物半導體層的蝕刻可以採用乾蝕刻或濕蝕刻。當然，也可以組合乾蝕刻和濕蝕刻而使用。為了將氧化物半導體層蝕刻為所希望的形狀，根據材料而適當地設定蝕刻條件(蝕刻氣體、蝕刻液、蝕刻時間、溫度等)。
此外，如實施例模式3所示，較佳對氧化物半導體層144進行熱處理(第一熱處理)。第一熱處理可以利用實施例模式3所示的方法進行，而可以參酌實施例模式3。藉由利用第一熱處理降低雜質，形成i型(本徵半導體)或無限接近於i型的氧化物半導體層144，可以實現具有極為優越特性的電晶體。注意，第一熱處理既可以在蝕刻氧化物半導體層之前進行，又可以在藉由蝕刻將氧化物半導體層加工為島狀之後進行。
接著，形成接觸於氧化物半導體層144的閘極絕緣層146(參照圖11C)。
閘極絕緣層146可以使用與實施例模式3所示的材料同樣的材料及方法形成。因此，關於閘極絕緣層146的材料及成膜方法，可以參酌實施例模式3。
另外，較佳在形成閘極絕緣層146後，如實施例模式3所示，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。第二熱處理可以使用實施例模式3所示的方法進行，而可以參酌實施例模式3的記載。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷，而可以形成i型(本徵半導體)或無限接近於i型的氧化物半導體層。
另外，在本實施例模式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不特別限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，又可以使第一熱處理還具有第二熱處理的作用，或使第二熱處理還具有第一熱處理的作用。
接著，在閘極絕緣層146上的與氧化物半導體層144重疊的區上形成閘極電極148a，並且，在閘極絕緣層146上的與源極電極或汲極電極142a重疊的區上形成電極148b(參照圖11D)。藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻來形成閘極電極148a及電極148b。成為閘極電極148a及電極148b的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極或汲極電極142a等的情況相同而可以參照關於它們的記載內容。
接著，如電施例模式3所示，在閘極絕緣層146、閘極電極148a、電極148b上形成層間絕緣層150及層間絕緣層152。層間絕緣層150及層間絕緣層152可以使用與實施例模式3所示的材料同樣的材料及方法形成。由此，關於層間絕緣層150及層間絕緣層152的材料及形成方法，可以參酌實施例模式3。
另外，較佳將上述層間絕緣層152的表面形成得較為平坦。這是因為如下緣故：藉由將層間絕緣層152的表面形成得較為平坦，當使半導體裝置微細化等時，也可以在層間絕緣層152上順利地形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行層間絕緣層152的平坦化。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162(參照圖10A和10B)。此外，完成電容元件164。
圖10A和10B所示的電晶體162包括：氧化物半導體層144；電連接到氧化物半導體層144的源極電極或汲極電極142a及源極電極或汲極電極142b；覆蓋氧化物半導體層144、源極電極或汲極電極142a及源極電極或汲極電極142b的閘極絕緣層146；閘極絕緣層146上的閘極電極148a。此外，電容元件164包括：源極電極或汲極電極142a；氧化物半導體層144；覆蓋氧化物半導體層144及源極電極或汲極電極142a的閘極絕緣層146；閘極絕緣層146上的電極148b。
在本實施例模式所示的電晶體162中，由於氧化物半導體層144被高純度化，所以其氫濃度為5×1019原子/cm3以下，較佳為5×1018原子/cm3以下，更佳為5×1017原子/cm3以下。另外，氧化物半導體層144的載子密度比通常的矽晶圓中的載子密度(1×1014/cm3左右)小得多(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。並且，由此，截止電流變得足夠小。例如，電晶體162的室溫下的截止電流(在此，每單位通道寬度(1μm)的值)為100zA/μm(1zA為1×10-21A以下)，較佳為10zA/μm以下。
如此，藉由使用被高純度化而被本徵化的氧化物半導體層144，可以充分地降低電晶體的截止電流。並且，藉由使用這種電晶體，可以得到能夠在極長期間內保持儲存內容的半導體裝置。
如上所述，可以將本實施例模式所示的結構、方法等與其他實施例模式所示的結構、方法等適當地組合而使用。
實施例模式5
在本實施例模式中，參照圖4A至圖6C而說明與實施例模式3、實施例模式4不同的根據所公開的發明的一種實施例的半導體裝置的結構及其製造方法。
<半導體裝置的截面結構及平面結構>
圖4A和4B是半導體裝置的結構的一個例子。圖4A示出半導體裝置的截面，而圖4B示出半導體裝置的平面。在此，圖4A相當於圖4B的C1-C2及D1-D2的截面。在圖4B的平面圖中，為了避免成為複雜，而省略源極電極或汲極電極154、佈線156等的結構要素的一部分。圖4A及4B所示的半導體裝置在下部具有使用氧化物半導體以外的半導體材料的電晶體160，並且，在上部具有使用氧化物半導體的電晶體162。使用氧化物半導體以外的半導體材料的電晶體160容易高速工作。另一方面，使用氧化物半導體的電晶體162由於其特性而可以將電荷保持很長時間。
另外，雖然說明上述電晶體為n通道型電晶體，但是當然也可以使用p通道型電晶體。另外，所公開的發明的技術本質是為了保持資料而將氧化物半導體用於電晶體162。所以，半導體裝置的具體結構不侷限於這裏所示的結構。
圖4A和4B所示的半導體裝置與前面的實施例模式所示的半導體裝置之間的不同之一是半導體裝置的平面佈局。在本實施例模式中，將電晶體162及電容元件164設置得重疊於電晶體160。藉由採用這種平面佈局，可以實現高集成化。例如，可以將最小加工尺寸設定為F，並且，將記憶單元所佔有的面積設定為15F2至25F2。
圖4A和4B所示的半導體裝置與前面的實施例模式所示的半導體裝置之間的不同之另一是在電晶體160中有沒有側壁絕緣層118。就是說，圖4A和4B所示的半導體裝置不具有側壁絕緣層。此外，因為不形成側壁絕緣層，所以不形成雜質區114。如此，在不設置側壁絕緣層時，與設置側壁絕緣層118的情況相比，容易實現集成化。此外，與設置側壁絕緣層118的情況相比，可以實現製造製程的簡單化。
圖4A和4B所示的半導體裝置與前面的實施例模式所示的半導體裝置之間的不同之另一是在電晶體160中有沒有層間絕緣層125。就是說，圖4A和4B所示的半導體裝置包括層間絕緣層125。藉由將包括氫的絕緣層用作層間絕緣層125，對電晶體160供應氫，從而可以提高電晶體160的特性。作為這種層間絕緣層125，例如有藉由電漿CVD法形成的包括氫的氮化矽層等。再者，藉由將充分降低了氫的絕緣層用作層間絕緣層126，可以防止有可能會使電晶體162的特性惡化的氫混入到電晶體162中。作為這種層間絕緣層126，例如有藉由濺射法形成的氮化矽層等。藉由採用這種結構，可以充分提高電晶體160和電晶體162的特性。
圖4A和4B所示的半導體裝置與前面的實施例模式所示的半導體裝置之間的不同之另一是在電晶體162中有沒有絕緣層143a及絕緣層143b。就是說，圖4A和4B所示的半導體裝置包括絕緣層143a及絕緣層143b。如此，藉由設置絕緣層143a及絕緣層143b，可以降低由閘極電極148a和源極電極或汲極電極142a(或者，閘極電極148a和源極電極或汲極電極142b)構成的所謂的閘極電容，從而可以提高電晶體162的工作速度。
注意，與實施例模式4同樣，下部的電晶體160和上部的電晶體162藉由在閘極電極110a上直接形成源極電極或汲極電極142a彼此電連接。藉由採用這種結構，與另行設置電極、佈線的情況相比，提高集成度。此外，製造製程簡單化。
注意，在本實施例模式中，包括上述不同之點，但是也可以採用僅包括該不同之點中的任一個的結構。
<半導體裝置的製造方法>
接著，說明上述半導體裝置的製造方法的一例。下面，參照圖5A至5D及圖6A至6C而說明在形成下部的電晶體160後製造上述電晶體162的方法。下部的電晶體160可以利用與實施例模式3所示的方法同樣的方法製造。關於詳細內容，可以參酌實施例模式3的記載。注意，在本實施例模式中，覆蓋電晶體160地形成層間絕緣層125、層間絕緣層126、層間絕緣層128的三種層間絕緣層(參照圖8G)。此外，在本實施例模式中，雖然在電晶體160的製造製程中不形成源極電極或汲極電極130a、源極電極或汲極電極130b(參照圖8H)，但是即使在不形成源極電極或汲極電極130a、源極電極或汲極電極130b的情況下也為了方便起見而稱為電晶體160。
首先，在利用實施例模式3所示的方法形成下部的電晶體160後，從電晶體160的閘極電極110a的頂面去除上部。作為該去除製程，可以應用CMP(化學機械拋光)等研磨處理。由此，去除閘極電極110a的頂面上的層間絕緣層125、層間絕緣層126、層間絕緣層128。注意，藉由使根據研磨處理的表面充分平坦化，可以在後面的製程中形成良好的電極、佈線、絕緣層、半導體層等。
接著，在閘極電極110a、層間絕緣層125、層間絕緣層126、層間絕緣層128上形成導電層，對該導電層進行選擇性的蝕刻，來形成源極電極或汲極電極142a、源極電極或汲極電極142b(參照圖5A)。在此，直接連接到閘極電極110a地形成源極電極或汲極電極142a。
用來形成源極電極或汲極電極142a、源極電極或汲極電極142b的導電層可以使用與實施例模式3所示的材料同樣的材料來形成。此外，對導電層的蝕刻也可以使用與實施例模式3所示的方法同樣的方法來進行。關於詳細內容，可以參酌實施例模式3的記載。
接著，覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b地形成絕緣層，對該絕緣層進行選擇性的蝕刻，在源極電極或汲極電極142a上形成絕緣層143a，在源極電極或汲極電極142b上形成絕緣層143b(參照圖5B)。
藉由設置該絕緣層143a、絕緣層143b，可以降低後面形成的閘極電極與源極電極或汲極電極142a之間及後面形成的閘極電極與源極電極或汲極電極142b之間的寄生電容。
接著，覆蓋源極電極或汲極電極142a、源極電極或汲極電極142b地形成氧化物半導體層144，在氧化物半導體層144上形成閘極絕緣層146(參照圖5C)。
氧化物半導體層144可以使用實施例模式3所示的材料、方法來形成。較佳對氧化物半導體層144進行熱處理(第一熱處理)。關於詳細內容，可以參酌實施例模式3的記載。
閘極絕緣層146可以使用實施例模式3所示的材料、方法來形成。此外，較佳在形成閘極絕緣層146後，在惰性氣體氣圍或者氧氣圍下進行熱處理(第二熱處理)。關於詳細內容，可以參酌實施例模式3的記載。
接著，在閘極絕緣層146上的重疊於成為電晶體162的通道形成區的區上形成閘極電極148a，並且，在閘極絕緣層146上的重疊於源極電極或汲極電極142a的區上形成電極148b(參照圖5D)。
閘極電極148a及電極148b可以藉由在閘極絕緣層146上形成導電層後對該導電層進行選擇性的蝕刻來形成。成為閘極電極148a及電極148b的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極或汲極電極142a等的情況相同而可以參照關於它們的記載內容。
接著，在閘極絕緣層146、閘極電極148a及電極148b上形成層間絕緣層150及層間絕緣層152(參照圖6A)。層間絕緣層150及層間絕緣層152可以使用實施例模式3所示的材料、方法來形成。關於詳細內容，可以參酌實施例模式3的記載。
另外，較佳將上述層間絕緣層152的表面形成得較為平坦。這是因為如下緣故：藉由將層間絕緣層152的表面形成得較為平坦，當使半導體裝置微細化等時，也可以在層間絕緣層152上順利地形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行層間絕緣層152的平坦化。
接著，對層間絕緣層125、層間絕緣層126、層間絕緣層128、氧化物半導體層144、閘極絕緣層146、層間絕緣層150、層間絕緣層152進行選擇性的蝕刻，來形成到達電晶體160的金屬化合物區124的開口(參照圖6B)。作為蝕刻，可以採用乾蝕刻或濕蝕刻，但是，從微細化的觀點來看，較佳採用乾蝕刻。
並且，以埋入在上述開口中的方式形成源極電極或汲極電極154。並且，形成連接到源極電極或汲極電極154的佈線156(參照圖6C)。
源極電極或汲極電極154例如可以在利用PVD法或CVD法等在包括開口的區中形成導電層後，利用蝕刻處理或CMP等的方法去除上述導電層的一部分來形成。更明確地說，例如，利用PVD法在包括開口的區中形成較薄的鈦膜，利用CVD法形成較薄的氮化鈦膜，然後以埋入在開口中的方式形成鎢膜。這裏，藉由PVD法形成的鈦膜具有還原被形成面上的氧化膜(自然氧化膜等)，並且降低與下部電極等(這裏，金屬化合物區124)的接觸電阻的功能。另外，之後形成的氮化鈦膜具有抑制導電材料的擴散的阻擋功能。另外，也可以在形成由鈦或氮化鈦等構成的障壁膜之後，使用鍍敷法形成銅膜。
佈線156可以在形成接觸於源極電極或汲極電極154的導電層之後對該導電層進行選擇性的蝕刻來形成。該導電層可以藉由如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。詳細內容與源極電極或汲極電極142a等同樣。
藉由上述步驟，完成包括電晶體160、電晶體162及電容元件164的半導體裝置。
本實施例模式所示的半導體裝置因為電晶體162及電容元件164包括重疊於電晶體160的結構，電晶體160不包括側壁絕緣層，並且，在閘極電極110a上直接形成源極電極或汲極電極142a等來實現高集成化。此外，製造製程簡單化。
此外，本實施例模式所示的半導體裝置藉由將包括氫的絕緣層用作層間絕緣層125並且將充分降低了氫的絕緣層用作層間絕緣層126，提高電晶體160及電晶體162的特性。此外，藉由具有絕緣層143a及絕緣層143b，降低所謂的閘極電容，從而提高電晶體162的工作速度。
藉由本實施例模式所示的上述特徵，可以提供具有極為優越的特徵的半導體裝置。
如上所述，可以將本實施例模式所示的結構、方法等與其他實施例模式所示的結構、方法等適當地組合而使用。
實施例模式6
在本實施例模式中，使用圖12A至12F而對將上述實施例模式所說明的半導體裝置應用於電子設備的情況進行說明。在本實施例模式中，說明將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數位攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子設備的情況。
圖12A示出筆記本型個人電腦，包括框體701、框體702、顯示部703和鍵盤704等。上述實施例模式所示的半導體裝置被設置在框體701和框體702中。因此，可以實現一種其寫入和讀出資料的速度很高，能夠保持較長期間的儲存，並且耗電量被充分地降低了的筆記本型個人電腦。
圖12B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715和操作按鈕714等。另外，還包括用來操作可攜式資訊終端的觸屏筆712等。上述實施例模式所示的半導體裝置被設置在主體711中。因此，可以實現一種其寫入和讀出資料的速度很高，能夠保持較長期間的儲存，並且耗電量被充分地降低了的可攜式資訊終端。
圖12C示出安裝有電子紙的電子書閱讀器720，包括框體721和框體723的兩個框體。框體721和框體723分別設置有顯示部725和顯示部727。框體721和框體723由軸部737彼此連接，並且可以以該軸部737為軸進行開閉動作。另外，框體721包括電源731、操作鍵733和揚聲器735等。上述實施例模式所示的半導體裝置被設置在框體721和框體723中的至少一個中。因此，可以實現一種其寫入和讀出資料的速度很高，能夠保持較長期間的儲存，並且耗電量被充分地降低了的電子書閱讀器。
圖12D示出行動電話機，包括框體740和框體741的兩個框體。再者，框體740和框體741滑動而可以將如圖12D所示那樣的展開狀態成為重疊狀態，可以實現適於攜帶的小型化。另外，框體741包括顯示面板742、揚聲器743、麥克風744、定位裝置746、照相用透鏡747、外部連接端子748等。此外，框體740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線被內置在框體741中。上述實施例模式所示的半導體裝置被設置在框體740和框體741中的至少一個中。因此，可以實現一種其寫入和讀出資料的速度很高，能夠保持較長期間的儲存，並且耗電量被充分地降低了的行動電話機。
圖12E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。上述實施例模式所示的半導體裝置被設置在主體761中。因此，可以實現一種其寫入和讀出資料的速度很高，能夠保持較長期間的儲存，並且耗電量被充分地降低了的數位相機。
圖12F示出電視裝置770，包括框體771、顯示部773和支架775等。可以藉由框體771所具有的開關、遙控操作機780來進行電視裝置770的操作。框體771和遙控操作機780安裝有上述實施例模式所示的半導體裝置。因此，可以實現一種其寫入和讀出資料的速度很高，能夠保持較長期間的儲存，並且耗電量被充分地降低了的電視裝置。
如上所述，根據上述實施例模式的半導體裝置被安裝到本實施例模式所示的電子設備中。所以，可以實現一種耗電量被降低了的電子設備。
實施例1
對根據所公開的發明的一種實施例的半導體裝置的能夠重寫的次數進行考察。在本實施例中，參照圖13對該考察結果進行說明。
用於考察的半導體裝置是具有圖1A-1所示的電路結構的半導體裝置。這裏，作為相當於電晶體162的電晶體，使用氧化物半導體。並且，作為相當於電容元件164的電容元件，使用電容值為0.33pF的電容元件。
藉由比較初期儲存視窗寬度和反復進行預定次數的資料的保持和資料的寫入之後的儲存視窗寬度，來進行考察。藉由對相當於圖1A-1中的第三佈線的佈線施加0V和5V中的一個，對相當於第四佈線的佈線施加0V和5V中的一個，進行資料的保持和資料的寫入。當相當於第四佈線的佈線的電位為0V時，相當於電晶體162的電晶體(寫入用電晶體)處於截止狀態，所以保持對節點FG施加的電位。當相當於第四佈線的佈線的電位為5V時，相當於電晶體162的電晶體處於導通狀態，所以對節點FG施加相當於第三佈線的佈線的電位。
儲存視窗寬度是指示出記憶裝置的特性的指標之一。在此，該儲存視窗寬度是指示出不同的儲存狀態之間的相當於第五佈線的佈線的電位Vcg和相當於電晶體160的電晶體(讀出用電晶體)的汲極電流Id的關係的曲線(Vcg-Id曲線)的漂移量ΔVcg。不同的儲存狀態是指對節點FG施加0V的狀態(以下稱為Low狀態)和對節點FG施加5V的狀態(以下稱為High狀態)。就是說，可以藉由在Low狀態和High狀態下進行電位Vcg的掃描，來確認儲存視窗寬度。
圖13示出初期狀態的儲存視窗寬度和進行1×109次的寫入之後的儲存視窗寬度的考察結果。另外，在圖13中，橫軸示出Vcg(V)，縱軸示出Id(A)。根據圖13可以確認：在1×109次的寫入的前後，儲存視窗寬度不變化。在1×109次的寫入的前後儲存視窗寬度不變化示出：至少在此期間，半導體裝置不退化。
如上所述，根據所公開的發明的一種實施例的半導體裝置即使反復進行109次的多次的保持和寫入也其特性不變化，而重寫耐性極高。就是說，根據所公開的發明的一種實施例，可以實現可靠性極高的半導體裝置。
實施例2
在本實施例中，對求得使用被高純度化的氧化物半導體的電晶體的截止電流的結果進行說明。
在本實施例中，根據實施例模式3，使用被高純度化的氧化物半導體製造電晶體。首先，考慮到使用被高純度化的氧化物半導體的電晶體的截止電流足夠小的情況，而準備其通道寬度W足夠大即1m的電晶體而測量截止電流。圖14示出測量其通道寬度為1m的電晶體的截止電流的結果。在圖14中，橫軸為閘極電壓VG，縱軸為汲極電極電流ID。當汲極電極電壓VD為+1V或+10V時，在閘極電壓VG在於-5V至-20V的範圍內，電晶體的截止電流為檢測限度的1×10-13A以下。此外，電晶體的截止電流(在此，每單位通道寬度(1μm)的值)為1aA/μm(1×10-18A/μm)以下。
接著，對更準確地求得使用被高純度化的氧化物半導體的電晶體的截止電流的結果進行說明。如上所述，使用被高純度化的氧化物半導體的電晶體的截止電流為測量器的檢測限度的1×10-13A以下。於是，對製造特性評價用元件並且求得更準確的截止電流的值(上述測量中的測量器的檢測限度以下的值)的結果進行說明。
首先，參照圖15而說明用於電流測量方法的特性評價用元件。
在圖15所示的特性評價用元件中，三個測量系統800並聯連接。測量系統800包括電容元件802、電晶體804、電晶體805、電晶體806、電晶體808。電晶體804、電晶體805、電晶體806使用根據實施例模式3而製造的電晶體。
在測量系統800中，電晶體804的源極端子及汲極端子中的一個、電容元件802的端子中的一個、電晶體805的源極端子及汲極端子中的一個連接到電源(施加V2的電源)。此外，電晶體804的源極端子及汲極端子中的另一個、電晶體808的源極端子及汲極端子中的一個、電容元件802的端子中的另一個、電晶體805的閘極端子彼此連接。此外，電晶體808的源極端子及汲極端子中的另一個、電晶體806的源極端子及汲極端子中的一個、電晶體806的閘極端子連接到電源(施加V1的電源)。此外，電晶體805的源極端子及汲極端子中的另一個和電晶體806的源極端子及汲極端子中的另一個連接，而成為輸出端子Vout。
注意，對電晶體804的閘極端子供應控制電晶體804的導通狀態和截止狀態的電位Vext_b2，並且，對電晶體808的閘極端子供應控制電晶體808的導通狀態和截止狀態的電位Vext_b1。此外，從輸出端子輸出電位Vout。
接著，說明使用上述測量系統的電流測量方法。
首先，對為了測量截止電流而賦予電位差的初期化期間的概況進行說明。在初期化期間中，對電晶體808的閘極端子輸入使電晶體808成為導通狀態的電位Vext_b1，對連接到電晶體804的源極端子和汲極端子中的另一個的節點(就是說，連接到電晶體808的源極端子和汲極端子中的一個、電容元件802的端子中的另一個及電晶體805的閘極端子的節點)即節點A施加電位V1。在此，將電位V1例如設定為高電位。此外，使電晶體804成為截止狀態。
然後，對電晶體808的閘極端子輸入使電晶體808成為截止狀態的電位Vext_b1，使電晶體808成為截止狀態。在使電晶體808成為截止狀態後，使電位V1成為低電位。在此，也使電晶體804成為截止狀態。此外，將電位V2設定為與電位V1相同的電位。藉由上述步驟，初期化期間結束。在初期化期間結束的狀態下，在節點A和電晶體804的源極電極及汲極電極中的一個之間發生電位差，並且，在節點A和電晶體808的源極電極及汲極電極中的另一個之間發生電位差，所以在電晶體804及電晶體808中流過很少電荷。就是說，發生截止電流。
接著，對截止電流的測量期間的概況進行說明。在測量期間中，將電晶體804的源極端子和汲極端子中的一個的電位(即V2)及電晶體808的源極端子和汲極端子中的另一個的電位(即V1)固定為低電位。另一方面，在測量期間中，不固定上述節點A的電位(將其設定為浮動狀態)。由此，在電晶體804中流過電荷，並且，隨著時間的經過而保持於節點A的電荷量變化。並且，隨著保持於節點A的電荷量的變化而節點A的電位變化。就是說，輸出端子的輸出電位Vout也變化。
圖16示出賦予電位差的初期化期間及此後的測量期間中的各電位的關係的詳細情況(時序圖)。
在初期化期間中，首先，將電位Vext_b2設定為使電晶體804成為導通狀態的電位(高電位)。由此，節點A的電位成為V2即低電位(VSS)。然後，將電位Vext_b2設定為使電晶體804成為截止狀態的電位(低電位)，來使電晶體804成為截止狀態。接著，將電位Vext_b1設定為使電晶體808成為導通狀態的電位(高電位)。由此，節點A的電位成為V1即高電位(VDD)。然後，將電位Vext_b1設定為使電晶體808成為截止狀態的電位。由此，節點A成為浮動狀態，而初期化期間結束。
在此後的測量期間中，將電位V1及電位V2設定為電荷流過於節點A或從節點A流出電荷的電位。在此，將電位V1及電位V2設定為低電位(VSS)。但是，由於在測量輸出電位Vout的時序中需要使輸出電路工作，所以有時將V1設定為暫時的高電位(VDD)。注意，將V1設定為高電位(VDD)的期間是不影響到測量程度的短期間。
當如上所述賦予電位差而開始測量期間時，隨著時間的經過而保持於節點A的電荷量變化，因此節點A的電位變化。這意味著電晶體805的閘極端子的電位變化，並且，隨著時間的經過而輸出端子的輸出電位Vout的電位也變化。
下面說明從所得到的輸出電位Vout算出截止電流的方法。
在算出截止電流之前求得節點A的電位VA和輸出電位Vout的關係。由此，可以從輸出電位Vout求得節點A的電位VA。根據上述關係，節點A的電位VA作為輸出電位Vout的函數而可以用如下算式表示。
[算式1]
V A =F(Vout)
此外，利用節點A的電位VA、連接到節點A的電容CA、常數(const)，節點A的電荷QA用如下算式表示。在此，連接到節點A的電容CA是電容元件802的電容和其他電容的總和。
[算式2]
Q A =C A V A +const
因為節點A的電流IA是流過於節點A的電荷(或者從節點A流出的電荷)的時間微分，所以節點A的電流IA用如下算式表示。
[算式3]
如此，根據連接到節點A的電容CA和輸出端子的輸出電位Vout，可以求得節點A的電流IA。
根據上述方法，可以測量在截止狀態下流過於電晶體的源極電極和汲極電極之間的洩漏電流(截止電流)。
在本實施例中，利用通道長度L為10μm且通道寬度W為50μm的被高純度化的氧化物半導體來製造電晶體804、電晶體805、電晶體806、電晶體808。此外，在並聯連接的各測量系統800中，將電容元件802a的電容值設定為100fF，將電容元件802b的電容值設定為1pF，並且將電容元件802c的電容值設定為3pF。
注意，在根據本實施例的測量中，設定為VDD=5V且VSS=0V。此外，在測量期間中，將電位V1原則設定為VSS，而只在每10sec至300sec中的100msec的期間中將電位V1設定為VDD來測量Vout。此外，將用於流過於元件的電流I的算出的Δt設定為大約30000sec。
圖17示出根據上述電流測量的經過時間Time和輸出電位Vout的關係。根據圖17，可以確認到隨著時間的經過而電位變化的情況。
圖18示出利用上述電流測量來算出的截止電流。注意，圖18是示出源極-汲極電壓V和截止電流I之間的關係。根據圖18，觀察到在源極-汲極電壓為4V的條件下截止電流在室溫下大約為40zA/μm。此外，觀察到在源極-汲極電壓為3.1V的條件下截止電流在室溫下為10zA/μm以下。注意，1zA表示10-21A。
如上所述，根據本實施例，觀察到如下事實：在使用被高純度化的氧化物半導體的電晶體中，截止電流足夠小。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件分離絕緣層
108a．．．閘極絕緣層
110a．．．閘極電極
112．．．絕緣層
114．．．雜質區
116．．．通道形成區
118．．．側壁絕緣層
120．．．高濃度雜質區
122．．．金屬層
124．．．金屬化合物區
125．．．層間絕緣層
126．．．層間絕緣層
128．．．層間絕緣層
130a．．．源極電極或汲極電極
130b．．．源極電極或汲極電極
130c．．．電極
142a．．．源極電極或汲極電極
142b．．．源極電極或汲極電極
143a．．．絕緣層
143b．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．層間絕緣層
152．．．層間絕緣層
154．．．源極電極或汲極電極
160．．．電晶體
162．．．電晶體
164．．．電容元件
701．．．框體
702．．．框體
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱說器
721．．．框體
723．．．框體
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．框體
741．．．框體
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
746．．．定位裝置
747．．．照相用透鏡
748．．．外部連接端子
749．．．太陽電池單元
750．．．外部記憶體插槽
761．．．主體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．框體
773．．．顯示部
775．．．支架
780．．．遙控操作機
802．．．電容元件
802a．．．電容元件
802b．．．電容元件
802c．．．電容元件
804．．．電晶體
805．．．電晶體
806．．．電晶體
808．．．電晶體
在附圖中：
圖1A-1和1A-2是半導體裝置的電路圖；
圖2A和2B是半導體裝置的電路圖；
圖3A至3C是半導體裝置的電路圖；
圖4A是半導體裝置的截面圖，而圖4B是半導體裝置的平面圖；
圖5A至5D是根據半導體裝置的製造製程的截面圖；
圖6A至6C是根據半導體裝置的製造製程的截面圖；
圖7A是半導體裝置的截面圖，而圖7B是半導體裝置的平面圖；
圖8A至8H是根據半導體裝置的製造製程的截面圖；
圖9A至9E是根據半導體裝置的製造製程的截面圖；
圖10A是半導體裝置的截面圖，而圖10B是半導體裝置的平面圖；
圖11A至11D是根據半導體裝置的製造製程的截面圖；
圖12A至12F是說明利用半導體裝置的電子設備的圖；
圖13是示出儲存視窗寬度的調查結果的圖；
圖14是示出使用氧化物半導體的電晶體的特性的圖；
圖15是使用氧化物半導體的電晶體的特性評價用電路圖；
圖16是使用氧化物半導體的電晶體的特性評價用時序圖；
圖17是示出使用氧化物半導體的電晶體的特性的圖；以及
圖18是示出使用氧化物半導體的電晶體的特性的圖。
160．．．電晶體
162．．．電晶體
164．．．電容元件
R1，R2．．．電阻值
C2．．．電容值

Claims (14)

  1. 一種半導體裝置，包含：包括第一電晶體、第二電晶體及電容元件的記憶單元，其中，該第一電晶體所包括的第一半導體材料和該第二電晶體所包括的第二半導體材料不同，其中，該第一半導體材料是氧化物半導體，其中，該第一電晶體的源極及汲極中的一個電連接到該電容元件以及該第二電晶體的閘極，以及其中，該記憶單元在沒有電力供給也保持資料至少大於或等於1×104秒。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該第一電晶體的截止電流低於該第二電晶體的截止電流。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該第二電晶體的開關速度大於該第一電晶體的開關速度。
  4. 根據申請專利範圍第1項之半導體裝置，其中，該第一半導體材料是具有大於3eV的能隙的材料。
  5. 根據申請專利範圍第1項之半導體裝置，其中，該記憶單元在沒有電力供給也保持資料至少大於或等於1×106秒。
  6. 根據申請專利範圍第1項之半導體裝置，其中，該記憶單元是非揮發性該記憶單元。
  7. 一種半導體裝置的驅動方法，該半導體裝置包含包括第一電晶體、第二電晶體及電容元件的記憶單元， 其中，該第一電晶體所包括的第一半導體材料和該第二電晶體所包括的第二半導體材料不同，其中，該第一半導體材料是氧化物半導體，以及其中，該第一電晶體的源極及汲極中的一個電連接到該電容元件以及該第二電晶體的閘極，該驅動方法包含如下步驟：在第一寫入期間中，經由該第一電晶體將第一電位供應到該第二電晶體的閘極以及該電容元件，來將第一電荷保持在該電容元件以及該第二電晶體的閘極中；以及在第二寫入期間中，經由該第一電晶體將第二電位供應到保持該第一電荷的該第二電晶體的閘極以及該電容元件，以在該第一寫入期間和該第二寫入期間之間沒有擦除工作，將第二電荷保持在該電容元件以及該第二電晶體的閘極中。
  8. 一種半導體裝置的驅動方法，該半導體裝置包含包括第一電晶體、第二電晶體及電容元件的記憶單元，其中，該第一電晶體所包括的第一半導體材料和該第二電晶體所包括的第二半導體材料不同，其中，該第一半導體材料是氧化物半導體，以及其中，該第一電晶體的源極及汲極中的一個電連接到該電容元件以及該第二電晶體的閘極，該驅動方法包含如下步驟：在第一寫入期間中，使該第一電晶體成為導通狀態， 經由該第一電晶體將第一電位供應到該第二電晶體的閘極以及該電容元件，藉由使該第一電晶體成為截止狀態，來將第一電荷保持在該電容元件以及該第二電晶體的閘極中；以及在第二寫入期間中，使該第一電晶體成為導通狀態，經由該第一電晶體將第二電位供應到保持該第一電荷的該第二電晶體的閘極以及該電容元件，藉由使該第一電晶體成為截止狀態，以在不進行該第一寫入期間和該第二寫入期間之間的擦除工作下，將第二電荷保持在該電容元件以及該第二電晶體的閘極中。
  9. 根據申請專利範圍第7或8項之半導體裝置的驅動方法，其中，該第一電晶體的截止電流低於該第二電晶體的截止電流。
  10. 根據申請專利範圍第7或8項之半導體裝置的驅動方法，其中，該第二電晶體的開關速度高於該第一電晶體的開關速度。
  11. 根據申請專利範圍第7或8項之半導體裝置的驅動方法，其中，該第一半導體材料是具有大於3eV的能隙的材料。
  12. 根據申請專利範圍第7或8項之半導體裝置的驅動方法，其中，該記憶單元在沒有電力供給也保持資料至少大於或等於1×104秒。
  13. 根據申請專利範圍第7或8項之半導體裝置的驅動方法，其中，該記憶單元在沒有電力供給也保持資料至少 大於或等於1×106秒。
  14. 根據申請專利範圍第7或8項之半導體裝置的驅動方法，其中，該記憶單元是非揮發性該記憶單元。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR101822962B1 (ko) 2010-02-05 2018-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011102233A1 (en) * 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8588000B2 (en) 2010-05-20 2013-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device having a reading transistor with a back-gate electrode
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US8836555B2 (en) * 2012-01-18 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Circuit, sensor circuit, and semiconductor device using the sensor circuit
JP5981157B2 (ja) 2012-02-09 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US20130326151A1 (en) * 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Memory management system and program
US8980653B2 (en) * 2012-09-19 2015-03-17 Intermolecular, Inc. Combinatorial optimization of interlayer parameters
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
US11984163B2 (en) 2013-03-15 2024-05-14 Hefei Reliance Memory Limited Processing unit with fast read speed memory device
US9230641B2 (en) * 2013-03-15 2016-01-05 Rambus Inc. Fast read speed memory device
WO2014157019A1 (en) * 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015041674A (ja) * 2013-08-21 2015-03-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
KR20160102295A (ko) 2013-12-26 2016-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US9831238B2 (en) 2014-05-30 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including insulating film having opening portion and conductive film in the opening portion
WO2015181997A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102259172B1 (ko) * 2014-05-30 2021-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
CN108122535B (zh) * 2016-11-28 2021-01-01 昆山国显光电有限公司 Amoled显示屏及其驱动控制电路及vr
JP6553693B2 (ja) * 2017-09-14 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
JP2022159956A (ja) 2021-04-05 2022-10-18 キオクシア株式会社 半導体記憶装置

Family Cites Families (219)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4716085Y1 (zh) 1968-05-17 1972-06-07
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62128091A (ja) * 1985-11-28 1987-06-10 Nec Corp 半導体メモリセル
JPH0612799B2 (ja) 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH0748553B2 (ja) * 1989-03-14 1995-05-24 シャープ株式会社 半導体装置
US5219779A (en) * 1989-05-11 1993-06-15 Sharp Kabushiki Kaisha Memory cell for dynamic random access memory
JPH02297962A (ja) * 1989-05-11 1990-12-10 Sharp Corp ダイナミックランダムアクセスメモリ
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
EP0469215B1 (en) 1990-07-31 1995-11-22 International Business Machines Corporation Method of forming stacked tungsten gate PFET devices and structures resulting therefrom
US5930608A (en) 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
US5796650A (en) 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
US5883829A (en) * 1997-06-27 1999-03-16 Texas Instruments Incorporated Memory cell having negative differential resistance devices
JPH1140772A (ja) * 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPH11126491A (ja) 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
JPH11233789A (ja) 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
TW400644B (en) * 1998-10-26 2000-08-01 United Microelectronics Corp The structure of Dynamic Random Access Memory(DRAM) and the manufacture method thereof
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3174852B2 (ja) 1999-03-05 2001-06-11 東京大学長 しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
JP2001093988A (ja) * 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6452858B1 (en) * 1999-11-05 2002-09-17 Hitachi, Ltd. Semiconductor device
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP2001244423A (ja) * 2000-02-29 2001-09-07 Toyota Central Res & Dev Lab Inc 強誘電体メモリ素子及びその製造方法
US6266269B1 (en) 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
US6628551B2 (en) 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4164241B2 (ja) * 2001-02-15 2008-10-15 株式会社ルネサステクノロジ 半導体装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP2003101407A (ja) 2001-09-21 2003-04-04 Sharp Corp 半導体集積回路
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2002319682A (ja) * 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4262433B2 (ja) 2002-02-20 2009-05-13 株式会社日立製作所 半導体装置の製造方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003338509A (ja) * 2002-03-11 2003-11-28 Sanyo Electric Co Ltd トップゲート型薄膜トランジスタ
TW200304227A (en) * 2002-03-11 2003-09-16 Sanyo Electric Co Top gate type thin film transistor
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7078298B2 (en) * 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US7123500B2 (en) * 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4711166B2 (ja) * 2004-08-03 2011-06-29 株式会社 液晶先端技術開発センター 結晶化装置、および結晶化方法
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5057696B2 (ja) 2005-05-20 2012-10-24 株式会社半導体エネルギー研究所 半導体回路及び表示装置
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
US20090097301A1 (en) * 2005-06-01 2009-04-16 Matsushita Electric Industrial Co., Ltd. Semiconductor storage apparatus and semiconductor integrated circuit incorporating the same
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4732080B2 (ja) * 2005-09-06 2011-07-27 キヤノン株式会社 発光素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
JP2007081335A (ja) 2005-09-16 2007-03-29 Renesas Technology Corp 半導体装置
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007251104A (ja) * 2006-03-20 2007-09-27 Seiko Epson Corp 薄膜トランジスタの製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5168824B2 (ja) * 2006-06-23 2013-03-27 ソニー株式会社 負性抵抗素子の製造方法、単電子トンネル素子の製造方法、光センサの製造方法および機能素子の製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7663165B2 (en) 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4946286B2 (ja) * 2006-09-11 2012-06-06 凸版印刷株式会社 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5512931B2 (ja) 2007-03-26 2014-06-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
JP2008305469A (ja) * 2007-06-06 2008-12-18 Toshiba Corp 半導体記憶装置
JP5130571B2 (ja) * 2007-06-19 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP2009087928A (ja) * 2007-09-13 2009-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
TW200921226A (en) 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP2009123299A (ja) * 2007-11-16 2009-06-04 Nec Electronics Corp 半導体記憶装置
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2009075281A1 (ja) * 2007-12-13 2011-04-28 出光興産株式会社 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009152235A (ja) * 2007-12-18 2009-07-09 Panasonic Corp 強誘電体積層構造及びその製造方法、電界効果トランジスタ及びその製造方法、並びに強誘電体キャパシタ及びその製造方法
JP5213458B2 (ja) * 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP2009224595A (ja) 2008-03-17 2009-10-01 Fujifilm Corp 有機電界発光表示装置及びその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP5202094B2 (ja) * 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP5510767B2 (ja) * 2008-06-19 2014-06-04 出光興産株式会社 薄膜トランジスタおよびその製造方法
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP4752927B2 (ja) * 2009-02-09 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
WO2010125986A1 (en) * 2009-05-01 2010-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
WO2011013502A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2491586B1 (en) 2009-10-21 2019-11-20 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
EP2494594B1 (en) 2009-10-29 2020-02-19 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101293262B1 (ko) 2009-10-30 2013-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011055660A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104600074A (zh) 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011065183A1 (en) 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR101911382B1 (ko) 2009-11-27 2018-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2519969A4 (en) * 2009-12-28 2016-07-06 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101842413B1 (ko) 2009-12-28 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101791279B1 (ko) * 2010-01-15 2017-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器

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