JP2001244423A - 強誘電体メモリ素子及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トランジスタ等の特性劣化防止と強誘電体薄
膜の膜質向上との両方を実現すること。 【解決手段】 基板１０上に、下部電極３２、強誘電体
薄膜３４及び上部電極３６がこの順に形成されてメモリ
容量３０が構成され、該メモリ容量３０を覆って層間絶
縁膜４０が形成され、該絶縁膜４０上に多結晶シリコン
ＴＦＴ２０が形成されている。絶縁膜４０に形成された
コンタクトホール２６内には、メモリ容量３０と薄膜ト
ランジスタ２０とを接続するプラグ電極２８が埋め込ま
れている。強誘電体薄膜が基板のすぐ上に形成されてお
り、強誘電体薄膜の下地表面が平坦で、ＴＦＴやプラグ
電極等に制約されず、かつＴＦＴやプラグ電極の特性に
悪影響を与えることなく強誘電体薄膜を十分熱処理し、
その特性を向上できる。ＴＦＴは、６００℃以下で形成
でき、ＴＦＴ形成時にプラグ電極２８の酸化等を防ぐこ
とが容易である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体薄膜を
メモリ容量に利用した強誘電体メモリ素子及びその製造
方法に関する。

【０００２】

【従来の技術】強誘電体薄膜をメモリ容量に用いた強誘
電体メモリ素子は、現在メモリとして広く用いられてい
るＤＲＡＭと同様に高速、大容量、かつ低消費電力なメ
モリ素子を実現できるだけでなく、不揮発性であるとい
う優れた特徴を備えており、半導体メモリとして非常に
有望な素子である。

【０００３】図６は、特開平１１−３０７７３６号公報
などにおいて、従来知られた強誘電体メモリ素子の概念
的な断面構造を示している。この素子は、シリコン基板
に一般的な構造のＭＯＳトランジスタ１２０が形成さ
れ、該ＭＯＳトランジスタ１２０の上方に層間絶縁膜１
４０を介してメモリ容量１３０が形成されている。そし
て、メモリ容量１３０は、下から順に、下部電極１３
２、強誘電体薄膜１３４、上部電極１３６が形成されて
構成されている。

【０００４】図示する強誘電体メモリ素子の製造方法は
以下の通りである。まず、シリコン基板１００上に、ゲ
ート絶縁膜（明示せず）、ワード線に接続されるゲート
電極１２４を形成し、シリコン基板１００の上部領域に
不純物を導入して拡散層１２２を形成し、一般的なＭＯ
Ｓトランジスタ１２０を形成する。

【０００５】次に、ＭＯＳトランジスタ１２０を覆う基
板全面に、シリコン酸化物（ＳｉＯ ₂）などからなる層
間絶縁膜１４０を形成し、この層間絶縁膜１４０の一方
の拡散層１２２に対応する位置に、ドライエッチングに
よってコンタクトホール１２６を形成する。形成したコ
ンタクトホール１２６には、プラグ電極１２８としてタ
ングステン（Ｗ）を埋め込む。

【０００６】プラグ電極１２８形成後、該電極１２８と
コンタクトするように層間絶縁膜１４０上に、白金（Ｐ
ｔ）等からなる下部電極１３２を形成し、更にその上に
ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）やＳＢＴ（ＳｒＢｉ₂
Ｔａ₂Ｏ₉）などの強誘電体材料をゾルゲル法やスパッタ
法等の手法によって成膜して強誘電体薄膜１３４を形成
する。形成した強誘電体薄膜１３４はそのままでは結晶
性が低いので、９００℃前後で６０分熱処理し、結晶性
を向上させる。熱処理後、強誘電体薄膜１３４の上に、
プレート線に接続される白金などの上部電極１３６を形
成し、メモリ容量１３０を得る。

【０００７】このメモリ容量１３０を覆うように更に層
間絶縁膜を形成し、さらにＭＯＳトランジスタの他方の
拡散層１２２とコンタクトホールを介してビット線とを
接続する電極を通常のＬＳＩプロセスを用いて形成す
る。

【０００８】

【発明が解決しようとする課題】上述のような強誘電体
メモリ素子において、強誘電体薄膜１３４の電界−分極
特性（Ｐ−Ｅ特性）を良好にするためには、強誘電体薄
膜の結晶性を良くすることが重要である。そして、その
ためには薄膜に９００℃〜１０００℃程度の熱処理を施
すことが必要となる。

【０００９】ところが、従来の強誘電体メモリ素子で
は、図６に示されているように、強誘電体薄膜形成時点
において、既にトランジスタ１２０及びプラグ電極１２
８が形成されており、９００℃以上という高温での熱処
理が行われると以下のような不具合が発生してしまう。

【００１０】(i)トランジスタ特性が所望のものから変
動する。

【００１１】(ii)プラグ電極、特にその上部が酸化など
によって変質し、トランジスタとメモリ容量との電気的
接続ができなくなる。

【００１２】これらの不具合発生を防ぐためには、強誘
電体薄膜結晶化のため熱処理をできるだけ低温で行うこ
とが要求されるが、そうすると強誘電体薄膜の膜質向上
が図れない。つまり、強誘電体の膜質向上と他の素子の
特性維持・向上とはトレードオフ（強誘電体薄膜にとっ
ては高温ほど良く、先に形成されるトランジスタ・電極
にとっては低温ほどよい）の関係にある。従って、メモ
リ素子の製造にあたっては、熱処理温度を微妙に調整し
なければならず、プロセスマージンは狭まり、歩留まり
低下や高機能化の妨げとなっている。

【００１３】また、ＭＯＳトランジスタ１２０を形成し
た後に、強誘電体膜を形成するので強誘電体膜の下層に
形成される層間絶縁膜１４０はその表面が平坦であるこ
とが要求されるが、完全に平坦にすることはできない。
このため、層間絶縁膜表面の凹凸が上層の強誘電体薄膜
１３４の特性に悪影響を及ぼし、特性劣化を引き起こす
原因となっていた。

【００１４】上記課題を解決するために、この発明はな
され、トランジスタ等の特性劣化を防止しながら強誘電
体薄膜の膜質向上を図ることを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に本発明はなされ、少なくとも表面が絶縁性の基板上
に、下部電極と、強誘電体薄膜と、上部電極がこの順に
形成されて構成されたメモリ容量と、該メモリ容量を覆
って形成された絶縁層と、該絶縁層上に形成され、かつ
該絶縁層に設けられたコンタクトホールを介して前記メ
モリ容量の前記上部電極と接続された薄膜トランジスタ
と、を有することを特徴とする。

【００１６】このように強誘電体薄膜を用いたメモリ容
量が、基板表面のすぐ上に形成されているため、強誘電
体薄膜の下地表面は平坦であるとともに、該強誘電体薄
膜に十分な熱アニールを施して薄膜の結晶性を向上させ
ることができ、残留分極の増大など、強誘電体ヒステリ
シス特性を高めることが可能となる。特に、強誘電体薄
膜は、少なくともプロセス上、薄膜トランジスタよりも
下層に存在するから、強誘電体薄膜形成後、薄膜トラン
ジスタ形成前に該強誘電体薄膜に対して熱処理を施すこ
とができるため、熱処理によって薄膜トランジスタの特
性が変動するといった問題を防止できる。

【００１７】また、本発明の他の特徴は、上記素子にお
いて、薄膜トランジスタとメモリ容量の上部電極とがコ
ンタクトホールに埋め込まれたプラグ電極によって接続
されていることである。

【００１８】このようなプラグ電極を利用する場合にお
いて、強誘電体薄膜形成後、該プラグ電極形成前に該強
誘電体薄膜に対して熱処理を施すことができるため、熱
処理によってプラグ電極が酸化され、メモリ容量と薄膜
トランジスタとの電気的接続性が損なわれるといった問
題を防止することもできる。

【００１９】また本発明では、上記素子において、薄膜
トランジスタは、能動層に多結晶シリコンが用いられた
多結晶シリコン薄膜トランジスタであり、６００℃以下
の温度で形成できる。多結晶シリコン薄膜トランジスタ
は、単結晶シリコンからなるトランジスタには多少劣る
ものの高速動作が可能であるとともに、また６００℃以
下の温度で形成できるため、薄膜トランジスタの形成時
に、コンタクトホールに埋め込まれているプラグ電極の
酸化等を防ぐことが容易であり、プラグ電極を介しての
メモリ容量との電気的接続が失われることがない。

【００２０】本発明の他の特徴は、少なくとも表面が絶
縁性の基板上に、下部電極、強誘電体薄膜と、上部電極
をこの順に備えたメモリ容量と、該メモリ容量を覆う絶
縁層上に、該絶縁層に形成したコンタクトホールを介し
て該メモリ容量と接続された薄膜トランジスタと、を備
える強誘電体メモリ素子の製造方法であり、前記強誘電
体薄膜形成後、少なくとも前記コンタクトホール内にプ
ラグ電極を埋め込む前に、前記強誘電体薄膜に対する熱
処理を行い、前記プラグ電極埋め込み後、前記薄膜トラ
ンジスタを６００℃以下の温度で形成することである。

【００２１】このような製造方法によれば、プラグ電極
埋め込み前に強誘電体薄膜に十分な熱処理を施すことが
可能で、プラグ電極を酸化させることなくまた薄膜トラ
ンジスタの特性変動など考慮する必要が無く、強誘電体
薄膜の特性を向上させることができる。またプラグ電極
形成後に薄膜トランジスタを６００℃以下で形成するの
で、薄膜トランジスタの形成時にプラグ電極が酸化され
ることを防止できる。また、基板上に絶縁層、コンタク
トホール、プラグ電極、薄膜トランジスタ等を形成する
前に、まずメモリ容量を作成するため、強誘電体薄膜を
平坦な面上に形成でき、凹凸面上に形成した場合に発生
する強誘電体薄膜の特性劣化を確実に防止することがで
きる。

【００２２】

【発明の実施の形態】以下、図面を用いてこの発明の好
適な実施の形態（以下実施形態という）について説明す
る。

【００２３】図１は、実施形態に係る強誘電体メモリ素
子の概念的な断面構成、図２は、このメモリ素子の回路
構成（１トランジスタ・１キャパシタ：１Ｔ／１Ｃ）を
示す。本実施形態の強誘電体メモリ素子は、少なくとも
表面が絶縁性の基板１０の上に、強誘電体メモリ容量３
０が形成され、層間絶縁膜４０を介してその上層に薄膜
トランジスタ２０が形成されている。メモリ容量３０
は、基板側から順にＰｔ等からなる下部電極３２、ＰＺ
ＴやＳＢＴ等の強誘電体薄膜３４、下部電極と同様にＰ
ｔ等からなる上部電極３６が形成されて構成されてお
り、このメモリ容量３０を覆うよう基板全面にシリコン
酸化物（ＳｉＯ₂）等からなる層間絶縁膜４０が形成さ
れている。そして層間絶縁膜４０に形成されたコンタク
トホール２６には上部電極３６と接続されたタングステ
ンなどからなるプラグ電極２８が埋め込まれており、後
述するように薄膜トランジスタ２０とメモリ容量３０と
を接続している。

【００２４】層間絶縁膜４０の上には、薄膜トランジス
タ２０が形成され、この薄膜トランジスタ２０は、能動
層２１として多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜が用
いられ、該能動層２１の上方にゲート絶縁膜２３を挟ん
でワード線に接続されたゲート電極２４を備え、いわゆ
るトップゲート構造を有している。能動層２１は、層間
絶縁膜側表面でプラグ電極２８とコンタクトしており、
このプラグ電極２８を介して層間絶縁膜４０の下層に形
成された強誘電体メモリ容量３０と、図２の回路図のよ
うに接続されている。

【００２５】次に、このような構成の強誘電体メモリ素
子の製造方法の例について、以下、図３及び図４に従っ
て説明する。

【００２６】基板１０は少なくとも表面が絶縁性である
必要があり、例えば図３（ａ）のようにシリコン基板の
場合には表面上にＳｉＯ₂絶縁膜を形成して用いる（以
下表面にＳｉＯ₂絶縁膜を有するものを単に基板１０と
示す）。なお、絶縁性基板である石英基板やサファイア
基板などを使用することもでき、その場合には、表面に
絶縁膜を形成する必要はない。

【００２７】基板１０上には、Ｐｔをスパッタリングに
より成膜して下部電極３２を形成し、次に、ゾルゲル法
により強誘電体薄膜３４としてＰＺＴを３００ｎｍ成膜
し、９５０℃、３０分間の条件で熱処理を施し、薄膜の
結晶性を向上させる。その後、該薄膜３４の上に再びＰ
ｔをスパッタリングによって成膜し上部電極３６を形成
し、図３（ｂ）に示すように強誘電体メモリ容量３０を
得る。

【００２８】次に、図３（ｃ）に示すように、メモリ容
量３０を覆うように基板１０の全面に、層間絶縁膜４０
として、プラズマＣＶＤ法によってＳｉＯ₂を５００ｎ
ｍ成膜し、メモリ容量３０の上部電極３６が一部露出す
るようにこの層間絶縁膜４０にコンタクトホール２６を
形成する。

【００２９】次に、ダマシン技術等を利用してコンタク
トホール２６にプラグ電極２８を埋め込む。具体的に
は、ＣＶＤ法にて基板全面にタングステン（Ｗ）を成膜
し、ＣＭＰ（Chemical Mechanical Polishing）法にて
余分な部分のＷを除去することで、図３（ｄ）に示すよ
うに、形成したコンタクトホール２６内にのみＷを残
し、プラグ電極２８を得る。

【００３０】プラグ電極２８形成後、層間絶縁膜４０の
上に、プラズマＣＶＤ法を用いてアモルファスＳｉを１
００ｎｍ成膜する。更に、このアモルファスＳｉ膜にエ
キシマレーザを照射して多結晶化アニールを行い、薄膜
トランジスタの能動層２１として用いられるｐｏｌｙ−
Ｓｉ膜を形成する。図３（ｅ）参照。

【００３１】次に、ゲート絶縁膜２３としてプラズマＣ
ＶＤ法にてＳｉＯ₂を１００ｎｍ成膜し、このゲート絶
縁膜２３の上に、プラズマＣＶＤによりゲート電極用の
ｐｏｌｙ−Ｓｉ膜２４を形成し所定パターンにエッチン
グする。その後、イオン注入により、ｐｏｌｙ−Ｓｉ膜
２４と、能動層２１のｐｏｌｙ−Ｓｉ膜２４に覆われな
い領域、つまり該ゲート電極対応領域の両側に不純物と
してＡｓ⁺を注入する。これにより、最上層のｐｏｌｙ
−Ｓｉ膜はゲート電極２４となり、能動層２１のゲート
電極対応領域の両側にはソース（Ｓ）領域とドレイン
（Ｄ）領域とが形成され、該能動層２１のゲート電極対
応領域、つまりソース及びドレイン領域に挟まれた領域
がトランジスタのチャネル（Ｃ）領域となる。図４
（ａ）参照。なお、ソース、ドレインの概念は、導入す
る不純物に応じてトランジスタの導電型（Ｐ型、Ｎ型）
が変わると、これに対応して互いに入れ替わり図４に示
されるような配置には限られないものである。

【００３２】以上のようにして薄膜トランジスタ２０を
形成した後、さらに図４（ｂ）に示すように基板全面を
覆うようにＳｉＯ₂からなる層間絶縁膜４２を５００ｎ
ｍ形成する。また、この層間絶縁膜４２の薄膜トランジ
スタのソース又はドレイン領域（メモリ容量３０と接続
されない方の領域、ここでは例えばソース領域）に対応
する位置にコンタクトホールを形成し、能動層２１の該
領域の一部を露出させ、Ａｌをスパッタ法にて成膜し、
パターニングすることでビット線に接続されるソース又
はドレイン電極を形成する（ここでは例えばソース電
極）。

【００３３】本実施形態の強誘電体メモリ素子は、例え
ば以上のような製造方法によって作製することができ、
基板上にまずメモリ容量３０を形成するので、強誘電体
薄膜３４に対し、十分な熱処理を施して結晶性を向上さ
せ、優れた電界−分極（Ｐ−Ｅ）特性を該薄膜３４に与
えることができる。即ち、プラグ電極２８及びトランジ
スタ２０を形成する前に、強誘電体薄膜３４を高温に耐
えうる基板１０上に形成して熱処理を行うため、熱処理
時間や処理温度の制約が無く、９００℃〜１０００℃の
高温で十分な期間熱処理ができ、膜質を最適化すること
ができる。

【００３４】さらに、基板１０の上に下部電極３２を形
成し、その上に強誘電体薄膜３４を形成しているので、
この薄膜３４を非常に平坦な表面に形成することが可能
となり、強誘電体薄膜が凹凸が多くステップカバレッジ
の悪い表面に形成された場合に発生する応力や膜厚バラ
ツキ、更には断線など、強誘電体の特性に悪影響を及ぼ
す問題の発生を防止できる。

【００３５】また本実施形態においては、強誘電体薄膜
３４を形成し、熱処理した後に、プラグ電極２８及び薄
膜トランジスタ２０を形成するので、強誘電体薄膜のた
めの熱処理工程や、強誘電体材料などが薄膜トランジス
タ２０の特性に悪影響を与えることがなく、トランジス
タ特性を安定かつ所望のものとすることができる。

【００３６】さらに、上述のようにメモリ容量３０と薄
膜トランジスタ２０とは、プラグ電極２８によって接続
しているが、このプラグ電極２８として、例えばタング
ステンを材料に用いた場合、８００℃以上の雰囲気に曝
される酸化等が起き電気的接続に問題を生ずる。しか
し、本実施形態で用いた多結晶シリコン薄膜トランジス
タ２０は、現在、既に６００℃以下の温度で形成する方
法が確立されており、プラグ電極２８を形成した後に、
薄膜トランジスタ２０の形成工程が施されても、それに
よるプラグ電極２８の特性劣化がない。また、プラグ電
極材料としてタングステンの他、ｐｏｌｙ−Ｓｉを用い
る事もできるが、ｐｏｌｙ−Ｓｉの場合、更に低温の６
００℃以下でないと酸化が進んでしまう。しかし、この
場合にも、上述のように多結晶シリコン薄膜トランジス
タ２０を６００℃以下の温度、例えば３００℃程度でも
形成可能である。従って、薄膜トランジスタをメモリ容
量３０の上方に配置する構造を採用することにより、プ
ラグ電極２８の劣化を確実に防止することができる。

【００３７】図５は、上述のような方法により作製した
本実施形態に係るメモリ素子の強誘電体薄膜と、図６に
示す従来のような方法により作製したメモリ素子の強誘
電体薄膜のヒステリシスカーブをそれぞれ示している。
なお、図５において縦軸は、分極電荷量（μＣ／ｃ
ｍ²）、横軸は薄膜への印加電界（ｋＶ／ｃｍ）を示し
ている。図５からも明らかな通り、従来の強誘電体薄膜
のカーブに対し、本実施形態の強誘電体薄膜は、抗電界
（Ｅｃ）も大きく、残留分極（Ｐｒ）も大きく、ヒステ
リシス性が高い。従って、メモリ効果が高く、信頼性の
高い非常に優れた不揮発性メモリを実現することが容易
となることがわかる。

【００３８】また、従来の強誘電体メモリ素子は、強誘
電体薄膜の特性の低さ等のため８０℃程度までしか動作
しないが、本実施形態の強誘電体メモリ素子では、より
高温、例えば１２０℃程度まで安定して動作することが
できる。また、ヒステリシス特性が低いことから、従来
の強誘電体メモリ素子は、書き換え回数が１０¹⁰回であ
ったが、本実施形態のメモリ素子では、例えば、１０¹²
回程度と書き換え回数を格段に増大させることができ、
この点からもメモリ素子の信頼性を高めることが可能で
あることがわかる。

【００３９】なお、本発明において、強誘電体材料は上
述のようなＰＺＴやＳＢＴに限られるものではなく、強
誘電体性を示す材料であれば同様な効果が得られ、また
上下電極もＰｔに限られるものでなく強誘電体特性を引
き出せるものであればその他Ｒｈ、Ｉｒ、Ｒｕ等も使用
することができる。

【００４０】

【発明の効果】以上説明したように、この発明において
は、熱処理温度が他の素子の制約を受けないので強誘電
体薄膜の特性を最大限向上させることができる。また強
誘電体薄膜の形成面は、基板上に形成された下部電極の
平坦な表面であり、薄膜の平坦性が高く、応力や膜厚バ
ラツキの発生を防止できる点でも強誘電体薄膜の特性向
上に寄与する。

【００４１】さらに、薄膜トランジスタ形成後には、従
来のように強誘電体メモリ容量が形成されるなどにより
熱処理工程が施されることがないため、トランジスタ特
性の変動などが発生しない。

【００４２】また、薄膜トランジスタ、特に多結晶シリ
コン薄膜トランジスタは６００℃以下で形成可能であ
り、メモリ容量と薄膜トランジスタとの層間に設けられ
るプラグ電極が酸化等を受け、電気的接続性が劣化する
等の問題を確実に防止できる。

【図面の簡単な説明】

【図１】 本発明の実施形態に係る強誘電体メモリ素子
の概略断面構成を示す図である。

【図２】 強誘電体メモリ素子の単位セルにおける回路
構成を示す図である。

【図３】 本発明の実施形態に係る強誘電体メモリ素子
の製造方法を示す工程図である。

【図４】 本発明の実施形態に係る強誘電体メモリ素子
の製造方法の図３に続く工程図である。

【図５】 本発明の実施形態に係る強誘電体メモリ素子
と従来の強誘電体メモリ素子のヒステリシスカーブを示
す図である。

【図６】 従来の強誘電体メモリの概略断面構成を示す
図である。

【符号の説明】

１０ 基板（少なくとも表面が絶縁性の基板）、２０
薄膜トランジスタ（ＴＦＴ、多結晶シリコン薄膜トラン
ジスタ：ｐｏｌｙ−ＳｉＴＦＴ）、２１ 能動層（ｐｏ
ｌｙ−Ｓｉ膜）、２２ ゲート絶縁膜、２４ ゲート電
極、２６ コンタクトホール、２８ プラグ電極、３０
強誘電体メモリ容量、３２ 下部電極、３４ 強誘電
体薄膜、３６ 上部電極、４０，４２ 層間絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉山 隆英 愛知県愛知郡長久手町大字長湫字横道41番 地の１ 株式会社豊田中央研究所内 Ｆターム(参考） 5F083 AD02 AD21 FR02 JA14 JA17 JA33 JA38 JA39 MA06 MA17 PR21 PR33 PR40

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくとも表面が絶縁性の基板上に、下
   部電極と、強誘電体薄膜と、上部電極がこの順に形成さ
   れて構成されたメモリ容量と、 該メモリ容量を覆って形成された絶縁層と、 該絶縁層上に形成され、かつ該絶縁層に設けられたコン
   タクトホールを介して前記メモリ容量の前記上部電極と
   接続された薄膜トランジスタと、 を有することを特徴とする強誘電体メモリ素子。
2. 【請求項２】 請求項１に記載の素子において、 前記薄膜トランジスタと前記メモリ容量の前記上部電極
   とは、前記コンタクトホールに埋め込まれたプラグ電極
   によって接続されていることを特徴とする強誘電体メモ
   リ素子。
3. 【請求項３】 強誘電体メモリ素子は、少なくとも表面
   が絶縁性の基板上に、下部電極、強誘電体薄膜と、上部
   電極をこの順に備えたメモリ容量と、該メモリ容量を覆
   う絶縁層上に、該絶縁層に形成したコンタクトホールを
   介して該メモリ容量と接続された薄膜トランジスタと、
   を備え、 前記強誘電体薄膜形成後、少なくとも前記コンタクトホ
   ール内にプラグ電極を埋め込む前に、前記強誘電体薄膜
   に対する熱処理を行い、 前記プラグ電極埋め込み後、前記薄膜トランジスタを６
   ００℃以下の温度で形成することを特徴とする強誘電体
   メモリ素子の製造方法。