JP2002141485A

JP2002141485A - 半導体装置

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Publication number: JP2002141485A
Application number: JP2001266299A
Authority: JP
Inventors: Akio Ito; 昭男伊藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-06-17
Filing date: 2001-09-03
Publication date: 2002-05-17
Anticipated expiration: 2020-06-07
Also published as: JP3813476B2

Abstract

(57)【要約】【課題】メモリ素子を有する半導体装置に関し、強誘電
体材料又は高誘電体材料を用いたキャパシタとビット線
のさらに上方に形成される配線を精度良く形成するとと
もに、キャパシタの劣化を防止すること。【解決手段】半導体基板１０に形成されたトランジスタ
と、トランジスタを覆う第１の絶縁膜１７の上に形成さ
れたキャパシタ２３〜２５と、キャパシタ２３〜２５の
上に第２の絶縁膜２２を介して形成された局所配線２７
と、局所配線２７を覆う第３の絶縁膜３１の上に形成さ
れた第１の配線３２ａと、第１の配線３２ａの上に形成
され且つ平坦化された上面を有する第４の絶縁膜３３
と、第４の絶縁膜３３の上に形成された第２の配線３６
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、キャパシタの誘電体膜に強誘電体材
料を用いた不揮発性半導体メモリ（ＦｅＲＡＭ：Ferroe
lectric Random Access Memory) 、又はキャパシタの誘
電体膜に高誘電体材料を用いた揮発性半導体メモリ（Ｄ
ＲＡＭ：Dynamic Random Access Memory）、又はこれら
のメモリ素子とロジック素子とを混載したシステムＬＳ
Ｉに代表される半導体装置に関する。

【０００２】

【従来の技術】近年、低消費電力の不揮発性半導体メモ
リとしてキャパシタの誘電体膜に強誘電体材料を用いた
ＦｅＲＡＭが注目されている。また、近年、半導体メモ
リの微細化及び高集積化が要求されており、その要求に
こたえるべくキャパシタの誘電体膜に高誘電体材料を用
いたＤＲＡＭが開発されている。

【０００３】これらのＦｅＲＡＭの強誘電体材料、ＤＲ
ＡＭの高誘電体材料として、それぞれ金属酸化物が通常
使用されている。

【０００４】そのような強誘電体材料、高誘電体材料は
還元性雰囲気に弱く、特に強誘電体材料では分極特性が
劣化しやすいという性質がある。

【０００５】強誘電体材料の分極特性の劣化を防止する
方法として、特開平９−３０７０７４号公報には、キャ
パシタの上にスパッタ酸化シリコン又はＳＯＧ(Spin-On
-Glass) のいずれかの下層絶縁膜を形成した後に、下層
絶縁膜の上にオゾンとＴＥＯＳ(tetraethoxysilane; Si
(OC₂H₅)₄) から酸化シリコンの上層絶縁膜を形成するこ
とにより、キャパシタの誘電体膜の還元を防止すること
が記載されている。また、特開平１０−２７５８９７号
公報には、メタルＣＶＤ(Chemical Vapor Deposition)
装置やＭＯ(Metal Organic) ＣＶＤ装置を用いた還元性
雰囲気中で配線用導電膜を形成するのではなく、配線用
導電膜をＤＣスパッタにより形成することにより、配線
用導電膜の下方のキャパシタの分極特性の劣化を防止す
ることが記載されている。この公報には、ＴＥＯＳを使
用してプラズマＣＶＤ法によってキャパシタの上にSiO₂
膜を形成し、このSiO₂膜に形成したホールを通してキャ
パシタの上部電極に配線を接続することが記載されてい
る。

【０００６】また、特開平１１−２３８８５５号公報に
は、キャパシタを覆う薄い絶縁膜に形成されたホールを
通してキャパシタ上部電極に薄い導電パターン（配線）
を接続し、さらにその導電パターンを覆う絶縁膜の上に
厚いアルミニウム配線パターンを形成し、そのアルミニ
ウム配線パターンをさらに絶縁膜で覆う構造が記載され
ている。

【０００７】

【発明が解決しようとする課題】しかし、特開平１１−
２３８８５５号公報では、ビット線として使用されるア
ルミニウム配線パターンの膜厚が厚いので、その上に形
成される層間絶縁膜の表面の凹凸の段差が大きくなる。

【０００８】そして、アルミニウム配線パターンを覆う
層間絶縁膜の凹凸が大きくなると、その層間絶縁膜上に
上部配線を形成するためのフォトリソグラフィ工程で
は、露光の際の焦点がデフォーカスになり易く、上部配
線のパターン精度が低下するといった問題が生じる。特
に、プラズマＣＶＤ法により層間絶縁膜を形成する場合
には、層間絶縁膜の表面の凹凸の段差が大きくなりやす
い。

【０００９】これに対して、表面の凹凸の段差が小さな
ＨＤＰ(High Density Plasma) 膜を形成することも考え
られるが、そのＨＤＰ膜を形成する際には水素が絶縁膜
に入ってキャパシタの酸化物誘電体膜を還元するおそれ
がある。

【００１０】本発明の目的は、強誘電体材料又は高誘電
体材料を用いたキャパシタとビット線のさらに上方に形
成される配線を精度良く形成するとともに、キャパシタ
の劣化を防止するための半導体装置及びその製造方法を
提供することにある。

【００１１】

【課題を解決するための手段】上記した課題は、半導体
基板に形成されたトランジスタと、トランジスタを覆う
第１の絶縁膜の上に形成されたキャパシタと、キャパシ
タの上に第２の絶縁膜を介して形成された局所配線と、
局所配線を覆う第３の絶縁膜の上に形成された第１の配
線と、第１の配線の上に形成され且つ平坦化された上面
を有する第４の絶縁膜と、第４の絶縁膜の上に形成され
た第２の配線とを有する半導体装置によって解決され
る。

【００１２】本発明によれば、強誘電体材料又は高誘電
体材料を用いたキャパシタとその上に絶縁膜を介して形
成された第１の配線と、第１の配線の上に形成されて上
面が平坦化された絶縁膜と、絶縁膜の上に形成された第
２の配線とを有している。

【００１３】これにより、強誘電体膜又は高誘電体膜を
有するキャパシタの上方に形成される第２の配線のパタ
ーンは精度良く形成される。

【００１４】また、上記した課題は、半導体基板の上方
に、強誘電体材料又は高誘電体材料からなる誘電体膜を
備えたキャパシタを形成し、このキャパシタの上方に第
１の絶縁膜を形成し、さらに第１の絶縁膜を研磨してそ
の上面を平坦化し、その後に第１の絶縁膜に対してプラ
ズマアニールによる脱水処理を施すことを特徴とする半
導体装置の製造方法により解決する。

【００１５】本発明によれば、誘電体膜として強誘電体
材料又は高誘電体材料を用いたキャパシタを形成した
後、その上方に第１の絶縁膜を形成し、この第１の絶縁
膜を例えばＣＭＰ法により平坦化する工程を有してい
る。

【００１６】研磨工程では、研磨剤中の水分や洗浄液中
の水分が第１の絶縁膜の表面に付着するだけでなく、第
１の絶縁膜中にも水分が侵入する。第１の絶縁膜表面に
付着した水分と、第１の絶縁膜中に侵入した水分とを除
去するために、本発明においては、例えばN₂O ガス又は
NOガスのプラズマ雰囲気中でのアニールによって第１の
絶縁膜の研磨面から脱水処理を施している。

【００１７】ところで、脱水のための熱処理として電気
炉を用いる場合には、第１の絶縁膜の下層に金属配線層
があるため、電気炉内のアニールは例えばアルミニウム
の耐熱温度４５０℃以下に限定される。このような低温
の単なる熱処理では脱水処理の効果が不十分である。こ
れに対して、本発明のように、プラズマアニールを用い
ると、４５０℃以下の低温でより確実に絶縁膜から水分
を除去することが可能であり、かつ、このような低温で
は金属配線層が酸化してしまうという問題も発生しな
い。

【００１８】従って、そのようなプラズマアニールで
は、単なる熱処理に比べて第１の絶縁膜の中の水分をよ
り確実に除去することができる。これにより、第１の絶
縁膜の表面又はその中の水分に起因する強誘電体膜又は
高誘電体膜の還元やキャパシタの劣化が防止され、良好
なＦｅＲＡＭ又はＤＲＡＭを製造することができる。

【００１９】N₂O ガス又はNOガスのプラズマアニールに
よれば、第１の絶縁膜がシリコン酸化膜から形成されて
いる場合に、少なくともその表面には窒素が含まれるこ
とになる。

【００２０】ＣＭＰ法で平坦化が行われた第１の絶縁膜
の中に空洞（ス、ボイド又はキーホール）が形成されて
いる場合には、その空洞が研磨面から溝状に露出してし
まうことがある。そして、その研磨面上に配線層を形成
した場合には、配線層を構成する導電材料が空洞内に入
って、空洞を横切る複数の配線同士を短絡するおそれが
ある。このため、第１の絶縁膜の研磨面上に第２の絶縁
膜を形成して、第１の絶縁膜の研磨面に溝状に露出した
空洞を第２の絶縁膜で覆ったり、埋めたりすることが好
ましい。

【００２１】上記の効果を確実に得るためには、第２の
絶縁膜の厚さを１００ｎｍ以上とすることが好ましい。

【００２２】また、研磨面から露出する空洞の幅がばら
ついて、その空洞の一部が第２の絶縁膜によって覆われ
ない部分が発生すると、第２の絶縁膜の上に形成される
金属膜には空洞の上でスリットが形成されるおそれがあ
る。金属膜にスリットが存在すると、そのスリットを通
して第１の絶縁膜内に水素が入ってキャパシタを劣化す
るおそれがある。そこで、金属膜にスリットが形成され
ることを防止するためには、第２の絶縁膜の膜厚を少な
くとも３００ｎｍにすることが好ましい。

【００２３】なお、第１の絶縁膜の上に第２の絶縁膜を
形成し、その後に上記のプラズマアニールを施してもよ
い。この場合、第１及び第２の絶縁膜の絶縁特性の劣化
を回避できるとともに、第１の絶縁膜及び第２の絶縁膜
中の水分を同時に除去することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。

【００２５】図１〜図１６は本発明の一実施形態の半導
体装置の製造方法を工程順に示す断面図である。なお、
本実施形態の半導体装置としてＦｅＲＡＭを例に挙げて
説明する。

【００２６】まず、図１に示す断面構造を得るまでの工
程を説明する。

【００２７】図１に示すように、ｐ型シリコン（半導
体）基板１０表面に、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により素子分離絶縁膜１１を選択的に形成
する。素子分離絶縁膜１１の形成はＬＯＣＯＳ法の他、
ＳＴＩ(Shallow Trench Isolation)を採用してもよい。

【００２８】そのような素子分離絶縁膜１１を形成した
後に、シリコン基板１０のメモリセル領域１、周辺回路
領域２における所定の活性領域（トランジスタ形成領
域）にｐ型不純物及びｎ型不純物を選択的に導入して、
ｐウェル１２ａ及びｎウェル１２ｂを形成する。なお、
図１には示していないが、周辺回路領域２ではＣＭＯＳ
を形成するためにｐウェル（不図示）も形成される。

【００２９】その後、シリコン基板１０の活性領域表面
を熱酸化して、ゲート絶縁膜１０ａとしてシリコン酸化
膜を形成する。

【００３０】次に、シリコン基板１０の上側全面にアモ
ルファスシリコン膜及びタングステンシリサイド膜を順
次形成し、これらのアモルファスシリコン膜及びタング
ステンシリサイド膜をフォトリソグラフィ法により所定
の形状にパターニングして、ゲート電極１３ａ〜１３ｃ
及び配線１４を形成する。なお、ゲート電極１３ａ〜１
３ｃを構成するアモルファスシリコン膜の代わりにポリ
シリコン膜を形成してもよい。

【００３１】メモリセル領域１では、１つのｐウェル１
２ａ上には２つのゲート電極１３ａ，１３ｂがほぼ平行
に配置され、それらのゲート電極１３ａ、１３ｂはワー
ド線ＷＬの一部を構成する。

【００３２】次に、メモリセル領域１において、ゲート
電極１３ａ，１３ｂの両側のｐウェル１２ａ内にｎ型不
純物をイオン注入して、ｎチャネルＭＯＳトランジスタ
のソース・ドレインとなるｎ型不純物拡散領域１５ａを
形成する。これと同時に、周辺回路領域２のｐウェル
（不図示）にもｎ型不純物拡散領域を形成してもよい。
続いて、周辺回路領域２において、ゲート電極１３ｃの
両側のｎウェル１２ｂにｐ型不純物をイオン注入して、
ｐチャネルＭＯＳトランジスタのソース・ドレインとな
るｐ型不純物拡散領域１５ｂを形成する。ｎ型不純物と
ｐ型不純物の打ち分けは、レジストパターンを使用して
行われる。

【００３３】その後に、シリコン基板１０の全面に絶縁
膜を形成した後、その絶縁膜をエッチバックしてゲート
電極１３ａ〜１３ｃ及び配線１４の両側部分にのみ側壁
絶縁膜１６として残す。その絶縁膜として、例えばＣＶ
Ｄ法により酸化シリコン（SiO₂）を形成する。

【００３４】次に、プラズマＣＶＤ法によりシリコン基
板１０の全面に、カバー膜３として酸窒化シリコン（Si
ON）膜を約２００ｎｍの厚さに形成する。その後、ＴＥ
ＯＳガスを用いるプラズマＣＶＤ法により、カバー膜３
の上に酸化シリコン（SiO₂）を約１．０μｍの厚さに成
長させ、これにより第１の層間絶縁膜１７を形成する。
なお、ＴＥＯＳを用いてプラズマＣＶＤ法により形成さ
れるSiO₂膜を、以下にＴＥＯＳ膜ともいう。

【００３５】続いて、第１の層間絶縁膜１７の緻密化処
理として、常圧の窒素雰囲気中で第１の層間絶縁膜１７
を７００℃の温度で３０分間熱処理する。その後に、第
１の層間絶縁膜１７を化学的機械研磨（Chemical Mecha
nical Polishing ：以下、ＣＭＰという）法により研磨
して第１の層間絶縁膜１７上面を平坦化する。

【００３６】次に、図２に示す構造を形成するまでの工
程を説明する。

【００３７】まず、フォトリソグラフィ法により、不純
物拡散領域１５ａ，１５ｂに到達する深さのコンタクト
ホール１７ａ〜１７ｄと、配線１４に到達する深さのビ
アホール１７ｅをそれぞれ第１の層間絶縁膜１７に形成
する。その後、第１の層間絶縁膜１７上面とホール１７
ａ〜１７ｅ内面に膜厚２０ｎｍのTi（チタン）薄膜と膜
厚５０ｎｍのTiN （チタンナイトライド）薄膜をスパッ
タ法により順に形成する。さらに、ＣＶＤ法によりタン
グステン（Ｗ）をTiN 薄膜上に成長する。この結果、コ
ンタクトホール１７ａ〜１７ｄ、ビアホール１７ｅ内に
タングステン膜が埋め込まれる。

【００３８】その後、第１の層間絶縁膜１７上面が露出
するまでタングステン膜、ＴｉＮ薄膜及びＴｉ薄膜をＣ
ＭＰ法により研磨する。この研磨後にホール１７ａ〜１
７ｅ内に残存するタングステン膜等は、不純物拡散領域
１５ａ，１５ｂと配線１４に後述の配線を電気的接続す
るためのプラグ１８ａ〜１８ｅとして使用される。

【００３９】メモリセル領域１の１つのｐウェル１２ａ
において２つのゲート電極１３ａ，１３ｂに挟まれるｎ
型不純物拡散領域１５ａ上の第１のプラグ１８ａは後述
するビット線に接続され、さらに、残り２つの第２のプ
ラグ１８ｂは後述するキャパシタに接続される。

【００４０】なお、コンタクトホール１７ａ〜１７ｄ、
ビアホール１７ｅを形成した後に、コンタクト補償のた
めに不純物拡散領域１５ａ，１５ｂに不純物をイオン注
入してもよい。

【００４１】次に、図３に示すように、プラグ１８ａ〜
１８ｅの酸化を防止するために、シラン（SiH₄）を用い
るプラズマＣＶＤ法により、第１の層間絶縁膜１７上と
プラグ１８ａ〜１８ｅ上にSiON（絶縁膜）膜２１を１０
０ｎｍの厚さに形成し、さらに、反応ガスとしてＴＥＯ
Ｓと酸素を用いるプラズマＣＶＤ法によりSiO₂膜２２を
１５０ｎｍの厚さに形成する。なお、SiON膜２１は、第
１の層間絶縁膜１７への水の侵入を防止するために形成
される。

【００４２】その後、SiON膜２１、SiO₂膜２２の緻密化
のために、それらの膜を常圧の窒素雰囲気中で温度６５
０℃で３０分間熱処理する。

【００４３】なお、ＴＥＯＳガスを用いてプラズマＣＶ
Ｄ法により形成された第１の層間絶縁膜１７とSiO₂膜２
２はそれぞれ６５０〜７００℃の温度で加熱されるが、
その下にはアルミニウムのような融点の低い金属膜が存
在しないので、その程度の温度の加熱による悪影響は発
生しない。

【００４４】次に、図４に示すように、ＤＣ(Direct Cu
rrent)スパッタ法によりSiO₂膜２２上に、Ti及びPt（白
金）を順次堆積させて二層構造の第１の導電膜２３ａを
形成する。この場合、Ti膜の厚さを１０〜３０ｎｍ程
度、Pt膜の厚さを１００〜３００ｎｍ程度とする。例え
ば、Ti膜の厚さを２０ｎｍ、Pt膜の厚さを１７５ｎｍと
する。なお、第１の導電膜２３ａとして、イリジウム、
ルテニウム、酸化ルテニウム、酸化イリジウム、酸化ル
テニウムストロンチウム(SrRuO₃)等の膜を形成してもよ
い。

【００４５】続いて、ＲＦ(Radio Frequency) スパッタ
法により、第１の導電膜２３ａの上に強誘電体材料であ
るチタン酸ジルコン酸鉛（ＰＺＴ; Pb(Zr_1-xTi_x)O₃）
を１００〜３００ｎｍの厚さに堆積させてＰＺＴ膜２４
ａを形成する。例えば、ＰＺＴ膜２４ａの厚さを２４０
ｎｍとする。

【００４６】そして、ＰＺＴ膜２４ａの結晶化処理とし
て、酸素雰囲気中で温度６５０〜８５０℃、３０〜１２
０秒間の条件でＲＴＡ(Rapid Thermal Annealing) を行
う。例えば、温度７５０℃で６０秒間アニールする。

【００４７】強誘電体材料膜の形成方法としては、上記
したスパッタ法の他にスピンオン法、ゾル−ゲル法、Ｍ
ＯＤ(Metal Organi Deposition) 法、ＭＯＣＶＤ法があ
る。また、強誘電体材料としてはＰＺＴの他に、ジルコ
ン酸チタン酸ランタン鉛（ＰＬＺＴ）、SrBi₂(Ta_xNb
_1-x)₂O₉（但し、０＜ｘ＜１）、Bi₄Ti₂O₁₂などがあ
る。更に、ＤＲＡＭを形成する場合には、上記の強誘電
体材料に代えて(BaSr)TiO₃（ＢＳＴ）、チタン酸ストロ
ンチウム（ＳＴＯ）等の高誘電体材料を使用すればよ
い。

【００４８】そのようなＰＺＴ膜２４ａを形成した後
に、その上に第２の導電膜２５ａとしてPt膜をＤＣスパ
ッタ法により１００〜３００ｎｍの厚さに形成する。例
えば、第２の導電膜２５ａの厚さを２００ｎｍとする。
なお、第２の導電膜２５ａとして、酸化イリジウム(IrO
₂)膜もしくは酸化ルテニウムストロンチウム（ＳＲＯ）
をスパッタ法により形成してもよい。

【００４９】次に、第２の導電膜２５ａ、ＰＺＴ膜２４
ａ及び第１の導電膜２３ａをフォトリソグラフィ法によ
り順次パターニングすることにより、それらの膜から図
５に示すような所定形状のキャパシタを形成する。

【００５０】ここで、第２の導電膜２５ａは上部電極２
５となり、ＰＺＴ膜２４ａは誘電体膜２４となり、第１
の導電膜２３ａは下部電極２３となる。そして、上部電
極２５、誘電体膜２４及び下部電極２３によりキャパシ
タＱが構成される。キャパシタＱは、１つのｐウェル１
２ａ内に形成されたＭＯＳトランジスタと同じ数だけｐ
ウェル１２ａの周囲に形成される。

【００５１】ところで、第２の導電膜２５ａをパターニ
ングして上部電極２５を形成した後には、キャパシタＱ
のダメージ除去のために回復アニールを施す。具体的に
は、酸素雰囲気中にシリコン基板１０を置いて、キャパ
シタＱを５００〜７００℃の温度で３０〜１２０分間加
熱する。例えば、温度６５０℃で６０分間加熱する回復
アニールを実施するものとする。また、第１の導電体膜
２３ａをパターニングして下部電極２３を形成した後に
も同じ条件で回復アニールを実施する。

【００５２】以上のような工程を経てキャパシタＱを形
成した後に、図６に示すように、全面にＴＥＯＳ膜及び
ＳＯＧ膜からなる２層構造の第２の層間絶縁膜２６を形
成し、この第２の層間絶縁膜２６によりキャパシタＱを
覆う。そのＴＥＯＳ膜は、ＴＥＯＳガスを用いるプラズ
マＣＶＤ法により、成長温度が３９０℃、パワーが４０
０Ｗの条件でシリコン基板１０の上側全面に１００〜３
００ｎｍの厚さで形成される。また、ＳＯＧ膜は、ＴＥ
ＯＳ膜上にＳＯＧ溶液を８０〜２００ｎｍの厚さに塗布
した後に、これを加熱することにより形成される。この
例では、ＴＥＯＳ膜の厚さが２００ｎｍ、ＳＯＧ(Spin-
On-Glass) 膜の厚さが１００ｎｍであるとする。ここ
で、ＳＯＧ膜は塗布性絶縁膜であるので、その表面の凹
凸差は小さくなる。

【００５３】なお、ＳＯＧ膜はエッチバックで除去して
もよい。この場合には、ＴＥＯＳ膜の膜厚を５００ｎ
ｍ、ＳＯＧ膜の膜厚を１００ｎｍとする。

【００５４】そして、フォトリソグラフィ法により第２
の層間絶縁膜２６をパターニングして、キャパシタＱの
上部電極２５の上にコンタクトホール２６ａを形成す
る。その後、誘電体膜２４に対して回復アニールを実施
する。具体的には、酸素雰囲気中で５００〜６５０℃の
温度で３０〜１２０分間加熱する。この例では、５５０
℃の温度で６０分間加熱するものとする。

【００５５】次に、第２の層間絶縁膜２６、SiON膜２
１、SiO₂膜２２をフォトリソグラフィ法によりパターニ
ングして、メモリセル領域１の第２のプラグ１８ｂの上
にコンタクトホール２６ｂを形成して第２のプラグ１８
ｂを露出させる。そして、第２の層間絶縁膜２６上とコ
ンタクトホール２６ａ，２６ｂ内に、膜厚１００ｎｍの
TiN 膜をスパッタ法により形成する。続いて、そのTiN
膜をフォトリソグラフィ法でパターニングすることによ
り、メモリセル領域１においてコンタクトホール２６
ａ，２６ｂを通してｐウェル１２ａ上の第２のプラグ１
８ｂとキャパシタ上部電極２５とを電気的接続するため
の局所配線（ローカル配線）２７を形成する。

【００５６】次に、図７に示すような構造を形成するま
での工程を説明する。

【００５７】まず、局所配線２７と第２の層間絶縁膜２
６の上に、プラズマＣＶＤ法によりＴＥＯＳ膜を２００
〜４００ｎｍ、例えば３００ｎｍの厚さに形成する。こ
のＴＥＯＳ膜は第３の層間絶縁膜３１として使用され
る。なお、その上の第３の絶縁膜３１の上面の凹凸差
は、その下の第２の層間絶縁膜２６の上面の凹凸差を反
映し、研磨を必要とするほどの大きさではない。

【００５８】続いて、メモリセル領域１における第３の
層間絶縁膜３１からその下方のSiON膜２１までをフォト
リソグラフィ法によりパターニングすることにより、ｐ
ウェル１２ａの中央位置の第１のプラグ１８ａの上にコ
ンタクトホール３１ａを形成するとともに、周辺回路領
域２の各プラグ１８ｃ〜１８ｅ上にもコンタクトホール
３１ｃ〜３１ｅを形成する。

【００５９】さらに、第３の層間絶縁膜３１の上とコン
タクトホール３１ｃ〜３１ｅの中にTi膜，TiN 膜、Al
（アルミニウム）膜及びTiN 膜の４層を順次積層し、こ
れらの金属膜をパターニングすることにより、メモリセ
ル領域１でビット線３２ａを形成するとともに、周辺回
路領域２では配線３２ｃ〜３２ｅを形成する。これらの
ビット線３２ａ、配線３２ｃ〜３２ｅは、一層目のアル
ミニウム配線となる。

【００６０】なお、メモリセル領域１のビット線３２ａ
は第１のプラグ１８ａに接続され、また、周辺回路領域
２の配線３２ｃ〜３２ｅは各プラグ１８ｃ〜１８ｅに接
続される。

【００６１】ビット線３２ａ、配線３２ｃ〜３２ｅを構
成する各金属膜の膜厚として例えば最下層のTi膜を２０
ｎｍの厚さ、下側のTiN 膜を５０ｎｍの厚さ、Al膜を５
００ｎｍの厚さ、上側のTiN 膜を１００ｎｍの厚さとす
る。

【００６２】次に、図８に示すように、ＴＥＯＳガスと
酸素(O₂)ガスを使用するプラズマＣＶＤ法により、２．
０μｍの厚さのSiO₂からなる第４の層間絶縁膜３３を第
３の層間絶縁膜３１、ビット線３２ａ及び配線３２ｃ〜
３２ｅの上に形成する。

【００６３】そのプラズマＣＶＤに使用する装置は、シ
リコン基板１０を載せる第１電極とこれに対向する第２
の電極が配置されるチャンバを有するとともに、第２の
電極に高周波電力を印加し、第１の電極を定電圧とする
単周波印加構造を有している。このときの成膜条件は、
成長温度を４００℃以下、例えば３９０℃とし、圧力を
１．２Paとする。また、高周波電力の周波数を１３．５
６MHz 、そのパワーを４００Ｗとする。なお、ＴＥＯＳ
ガスに対する酸素の流量比を例えば１程度とする。これ
らの条件によれば、成膜中にキャパシタＱを構成する強
誘電体材料を殆ど劣化しないし、ビット線３２ａ及び配
線３２ｃ〜３２ｅに悪影響を与えることもない。

【００６４】ところで、ＴＥＯＳガスと酸素ガスを使用
するプラズマＣＶＤ法により形成された第４の層間絶縁
膜３３は等方的に成長するために、第４の層間絶縁膜３
３の上面形状はその下のビット線３２ａや配線３２ｃ〜
３２ｅ等の一層目のアルミニウム配線の形状の影響を受
け易くなる。従って、第４の層間絶縁膜３３であるＴＥ
ＯＳ膜の上に二層目のアルミニウム配線を形成しようと
すると、二層目のアルミニウム配線のパターニング精度
が低下したり、断線が発生し易くなる等の問題がある。

【００６５】そこで、第４の層間絶縁膜３３であるＴＥ
ＯＳ膜の上面を平坦化するために、図９に示すように、
その上面をＣＭＰ法により研磨する工程を採用する。そ
の研磨量は、最上面から約１．０μｍの厚さ相当程度と
する。

【００６６】ところで、第４の層間絶縁膜３３をＣＭＰ
法により研磨した後に、後述するように第４の層間絶縁
膜３３を加熱すると、その加熱によりキャパシタＱの分
極電荷量が小さくなることが実験により明らかになっ
た。

【００６７】これは、ＣＭＰ法による平坦化の際に使用
されるスラリー中の水分や、その後の洗浄時に使用され
る洗浄液中の水分が、第４の層間絶縁膜３であるＴＥＯ
Ｓ膜の表面に付着したりその内部に吸収され、その下方
のキャパシタＱまで達し、その水分が加熱によってキャ
パシタＱを劣化させるからである。

【００６８】即ち、第４の層間絶縁膜３３の研磨後にキ
ャパシタＱが高温で加熱されることにより、キャパシタ
誘電体膜２４を構成する強誘電体材料が層間絶縁膜中の
水分により還元されて強誘電性が失われ、或いは、強誘
電体材料と電極の界面が水分により劣化されるためであ
ると考えられる。特に、第４の層間絶縁膜３３が後述す
る金属膜に覆われた状態で第４の層間絶縁膜３３、第３
の層間絶縁膜３１が加熱されると、第４の層間絶縁膜３
３に吸収された水分は、外部に放出されにくくなって、
ビット配線３２ａの間の隙間を通って第３の層間絶縁膜
３１内に浸透してキャパシタＱの周囲に到達することに
なり、水分によるキャパシタＱの劣化が進むことにな
る。

【００６９】そこで、研磨時に第４の層間絶縁膜３３内
に入り込んだ水分やその表面に付着している水分を除去
してキャパシタＱの劣化を防止するために、図１０に示
すように第４の層間絶縁膜３３に対してプラズマアニー
ルによる脱水処理を施す。

【００７０】即ち、第４の層間絶縁膜３３をＣＭＰ法に
より平坦化した後に、シリコン基板１０をプラズマ発生
装置（不図示）のチャンバ内に載置し、そのチャンバ内
でN₂O ガスを７００sccm、N₂ガスを２００sccmの流量で
供給し、これらのガスをプラズマ化して、基板温度を４
５０℃以下、例えば３５０℃として３分間以上、好まし
くは４分以上の時間で第４の層間絶縁膜３３をプラズマ
に曝す。これにより、第４の層間絶縁膜３３内の水分が
外部に放出されるとともに、第４の層間絶縁膜３３の少
なくとも表面には、窒素（Ｎ）原子が入り込んでSiONが
形成され、その後に水分が入り難くい状態となる。

【００７１】プラズマを使用しない熱処理を用いてＮ原
子でプラズマＴＥＯＳ膜を窒化しようとすると、使用さ
れるN₂分子が不活性なため、１０００℃以上の熱処理が
必要である。また、より活性なアンモニア(NH₃) 分子を
用いる場合でも、７５０℃以上の熱処理が必要であり、
下層のアルミニウム配線層が溶融してしまう問題が生じ
る。効果的に、プラズマＴＥＯＳ膜を窒化しようとすれ
ば、プラズマアニールが最も有効である。

【００７２】そのプラズマアニールは、４５０℃以下の
温度で行っているので、その下方でアルミニウムから形
成された一層目のアルミニウム配線３２ａ、３２ｃ〜３
２ｅに悪影響を与えることはない。

【００７３】ところで、特開平１０−８３９９０号公報
（米国特許6017784)では、ＴＥＯＳガスを使用して酸化
シリコン膜を形成した後にN₂又はN₂O のプラズマ処理に
よって酸化シリコン膜中の水素を脱ガスすることが記載
されている。このプラズマ処理は、研磨された酸化シリ
コン膜に対して行われるものではなく、しかも、強誘電
体キャパシタを覆っている酸化シリコン膜に対して行わ
れるものではない。

【００７４】これに対して、本発明の実施形態では、Ｔ
ＥＯＳを用いて形成されたSiO₂からなる第４の層間絶縁
膜３３の表面を研磨した後に、第４の層間絶縁膜３３を
プラズマアニールしているのであり、その研磨処理工程
で侵入した水分を除去するためにN₂O プラズマアニール
が有効であることについては、上記文献には記載がな
い。また、本実施形態では、上記した条件のプラズマア
ニールを経ても強誘電体又は高誘電体キャパシタＱの特
性が良好に維持されることを明らかにしている。

【００７５】以上のようなプラズマアニール処理を終え
た後に、図１１に示すように、再堆積層間絶縁膜３４と
してＴＥＯＳ膜を層間絶縁膜３３の上に１００ｎｍ以上
の厚さ、例えば２００ｎｍの厚さに形成する。再堆積層
間絶縁膜３４は、次に述べるように第４の層間絶縁膜３
３の研磨面に現れる空洞を覆うために形成される。再堆
積層間絶縁膜３４はキャップ層として作用し、層間絶縁
膜３３の再吸湿を防止するという効果もある。再堆積層
間絶縁膜３３の最適膜厚については後述する。

【００７６】なお、再堆積層間絶縁膜３４をN₂O プラズ
マアニールしてもよい。

【００７７】ところで上記したように、第４の層間絶縁
膜３３の研磨面にはキーホールやスリットと呼ばれる空
洞（ス、ボイドともいう）が現れることがあるが、これ
は次のような理由による。

【００７８】プラズマＣＶＤ法によりＴＥＯＳ膜を形成
すると、そのＴＥＯＳ膜は等方的に成長してその膜厚が
２．０μｍ程度の厚さになると、一層目のアルミニウム
配線間、即ちメモリセル領域１のビット線３２ａ相互間
や周辺回路領域２の一層目のアルミニウム配線３２ｃ〜
３２ｅの相互間で空洞が発生し易くなる。

【００７９】ところで、図１７(a) に示すように、ビッ
ト線３２ａはキャパシタＱによって持ち上げられている
ので、ビット線３２ａ間に発生する空洞３３ｕは、他の
領域で発生する空洞３３ｕよりも高い位置に形成される
ことになる。

【００８０】従って、ＴＥＯＳ膜からなる第４の層間絶
縁膜３３を研磨した後には、図１７(b) に示すように、
メモリセル領域１に存在する空洞３３ｕが研磨面から露
出し易くなる。

【００８１】なお、図１７(a) は、図８のＩ−Ｉ断面
図、図１７(b) は図９のII−II線断面図であり、図中符
号３２ｆ、３２ｇは、それぞれ一層目のアルミニウム配
線を示している。

【００８２】そのように、メモリセル領域１において第
４の層間絶縁膜３３上から露出する空洞３３ｕは、ビッ
ト線３２ａの間に沿って溝状に表出するので、その空洞
３３ｕが露出した状態で第４の層間絶縁膜３３の上に直
に配線形成用金属膜を形成すると、その金属膜が空洞３
３ｕ内に埋め込まれることになり、金属膜をパターニン
グして配線を形成した後でも、空洞３３ｕ内の金属膜が
除去されずに残ってしまう。その空洞３３ｕ内の金属膜
は、これと同じ金属膜から形成された配線同士を短絡さ
せる媒体になるので、空洞３３ｕ内に金属膜を予め形成
しないようにする必要がある。

【００８３】本実施形態では、図１１に示したように、
第４の層間絶縁膜３３を研磨した後に、再堆積層間絶縁
膜３４で第４の層間絶縁膜３３の研磨面を覆うようにし
ているので、第４の層間絶縁膜３４の研磨面から露出し
た空洞３３ｕ内には金属膜が形成されないことになる。
なお、図１１のIII-III 線断面を示すと図１８(a) のよ
うになる。

【００８４】図１９(a) は、再堆積層間絶縁膜３４がな
い場合の第４の層間絶縁膜３３とその下の構造を示す断
面図であり、図１９(b) は、第４の層間絶縁膜３３の上
に再堆積層間絶縁膜３４を形成した状態を示す断面図で
ある。なお、図１９(a),(b)は、ＦｅＲＡＭのメモリセ
ル領域の断面写真に基づいて描かれている。

【００８５】以上のような再堆積層間絶縁膜３４を形成
した後に、図１２〜図１６に示すように、二層目のアル
ミニウム配線を形成する工程に移る。

【００８６】まず、図１２に示すように、フォトリソグ
ラフィ法により再堆積層間絶縁膜３４及び第４の層間絶
縁膜３３をパターニングして、一層目のアルミニウム配
線、例えば周辺回路領域２の配線３２ｄに到達するビア
ホール３３ａを形成する。その後に、ビアホール３３ａ
を通してその下の配線３２ｄの表面を所定量、例えば３
５ｎｍの深さでエッチングする。

【００８７】続いて、図１３に示すように、ビアホール
３３ａの内面と再堆積層間絶縁膜３４の上面に、膜厚２
０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜をスパッタリ
ングにより順次形成し、それらの膜をグルーレイヤ３５
ａとする。なお、図１８(b)は、図１３のIV−IV線断図
である。

【００８８】その後、六フッ化タングステン（WF₆)ガス
とシラン（SiH₄) ガスを使用してＣＶＤ法によりグルー
レイヤ３５ａの上にタングステンシード（不図示）を形
成する。さらに、WF₆ガスとシラン(SiH₄)ガスに水素(H
₂)ガスを加えて、成長温度を４３０℃としてグルーレイ
ヤ３５ａ上にタングステン膜３５ｂを形成する。これに
より、図１４に示すように、ビアホール３３ａ内には、
グルーレイヤ３５ａとタングステン膜３５ｂが充填され
る。

【００８９】その後、再堆積層間絶縁膜３４上面上のタ
ングステン膜３５ｂをＣＭＰ法又はエッチバックにより
除去して、ビアホール３３ａ内にのみ残存させる。この
とき、再堆積層間絶縁膜３４上のグルーレイヤ３５ａは
除去しても、しなくてもよい。図１５ではグルーレイヤ
３５ａを再堆積層間絶縁膜３４上面からＣＭＰ法により
除去した場合を示している。

【００９０】これにより、配線３２ｄと上層配線とを電
気的に接続するためのビア（プラグ）３５がビアホール
３３ａ内に形成される。

【００９１】ところで、上記した第４の層間絶縁膜３３
の研磨面から現れる空洞３３ｕの幅は、ＣＭＰ法による
研磨のばらつきなどによって均一とはならない。空洞３
３ｕの露出幅がばらつくと、次のような問題が発生す
る。

【００９２】即ち、図２０(a) に示すように、第４の層
間絶縁膜３３上から露出した空洞３３ｕの上に薄い再堆
積層間絶縁膜３４を形成すると、図２０(b) に示すよう
に、空洞３３ｕが再堆積層間絶縁膜３４によって完全に
覆われずにその一部が露出することがある。そして、そ
のような状態で、図２０(c) に示すように、上記したグ
ルーレイヤ３５ａを形成すると、グルーレイヤ３５ａが
空洞３３ｕの上で段切れを起こしてスリットが形成され
るおそれがあり、そのスリットが存在すると、タングス
テン膜３５ｂを形成する際に使用する反応ガス中の水素
が図２０(d) に示すように、そのスリットを通してその
下の第４の層間絶縁膜３３に入ってしまう。第４の層間
絶縁膜３３中に侵入した水素は、キャパシタＱを還元し
てキャパシタ特性を劣化させるので好ましくない。

【００９３】そこで、第４の層間絶縁膜３３から露出し
た空洞３３ｕを確実に覆うためには再堆積層間絶縁膜３
４が少なくとも３００ｎｍ以上の膜厚が必要であること
が実験結果から明らかになった。

【００９４】ところで、空洞３３ｕ内にグルーレイヤ３
５ａやタングステン膜３５ｂが充填されることを防止す
るために、再堆積層間絶縁膜３４の膜厚がどの程度必要
かを調査したところ、図２１のような結果が得られた。
図２１の縦軸は、配線間のリークが発生する頻度を示
し、その横軸はリーク電流値を示している。図２１の結
果によれば、再堆積層間絶縁膜３４の膜厚が５０ｎｍで
は配線間のリークの頻度が大きく、その膜厚を増やすに
従って配線間リーク頻度が減少し、１００ｎｍでほぼ配
線間ショートを防止できることがわかった。従って、空
洞３３ｕの露出による配線間のリークを低減するために
は再堆積層間絶縁膜３４の膜厚が少なくとも１００ｎｍ
あることが望ましい。

【００９５】一方、再堆積層間絶縁膜３４の上にグルー
レイヤ３５ａ、タングステン膜３５ｂを形成し、これを
パターニングしてプラグ３５を形成し、その上に後述す
る二層目のアルミニウム配線を形成し、さらに、二層目
のアルミニウム配線を絶縁膜で覆うといった一連の工程
を終えた後に、再堆積層間絶縁膜３４の膜厚と加速試験
によるキャパシタ分極電荷量の変化の関係を調査したと
ころ、次の表１に示すような結果が得られた。なお、加
速試験は、大気中で温度２００℃で１時間、基板を加熱
して行われた。

【００９６】

【表１】

【００９７】表１によれば、加速試験前の状態では、再
堆積層間絶縁膜が厚い方が分極電荷量が僅かに大きくな
っている。しかし、加熱後は、試料間の分極電荷量の差
が顕著になる。とくに、再堆積層間絶縁膜３４が０ｎｍ
の場合、即ち再堆積層間絶縁膜３４を形成しないときに
は、分極電荷量が加熱後に半分以下に減り、強誘電体キ
ャパシタＱは著しく特性が劣化する。また、再堆積層間
絶縁膜３４が３００ｎｍの時は、強誘電体キャパシタＱ
の劣化は軽度であり、加熱後の分極電荷量は２２．６μ
Ｃ/cm²となって、ＦｅＲＡＭを正常に動作させるために
は十分な値となっている。

【００９８】なお、再堆積層間絶縁膜３４の３００ｎｍ
という膜厚は、空洞３３ｕの露出する部分のばらつきを
考慮して決定されるのである。

【００９９】ところで、再堆積層間絶縁膜３４が厚すぎ
ると、ビアホール３３ａのアスペクト比が増大してビア
ホール３３ａ内でグルーレイヤ３５ａやタングステン膜
３５ｂのカバレッジが悪くなる。即ち、再堆積層間絶縁
膜３４の膜厚の上限値は、ビアホール３３ａのアスペク
ト比から決定される。例えば、ビアホール３３ａのアス
ペクト比を２．３とする場合に、ビアホール３３ａの直
径を０．６μｍ、第４の層間絶縁膜３３の厚さを１．０
μｍとすれば、再堆積層間絶縁膜３４の膜厚は約０．４
μｍ（４００ｎｍ）必要となる。

【０１００】以上のような工程によって再堆積層間絶縁
膜３４、ビア３５を形成する工程を終えた後に、再堆積
層間絶縁膜３４の上に第１のTiN 膜を５０ｎｍ、Al膜を
５００ｎｍ、第２のTiN 膜を５０ｎｍの厚さに順次形成
し、これらの膜をパターニングすることにより、配線３
６を形成する。なお、再堆積層間絶縁膜３４上面にグル
ーレイヤ３５ａを残す場合には、第１のTiN 膜の形成を
省略してグルーレイヤ３５ａの上にアルミニウム膜と第
２のTiN 膜を形成することになる。

【０１０１】次に、第１及び第２のTiN 膜とAl膜、又
は、第２のTiN 膜とAl膜とグルーレイヤをフォトリソグ
ラフィ法によりパターニングすることにより、図１６に
示すように、二層目のアルミニウム配線３６を再堆積層
間絶縁膜３４の上に形成する。

【０１０２】その後、ＴＥＯＳを用いるプラズマＣＶＤ
法により、二層目のアルミニウム配線３６と再堆積層間
絶縁膜３４の上に、第１のカバー絶縁膜３７としてSiO₂
膜を２００ｎｍの厚さに形成する。さらに、第１のカバ
ー絶縁膜３７の上に、プラズマＣＶＤ法によりSiN より
なる第２のカバー絶縁膜膜３８を５００ｎｍの厚さに形
成する。これらの第１及び第２のカバー膜３７，３８に
より二層目の配線３６が被覆される。

【０１０３】二層目のアルミニウム配線３６が形成され
た後のメモリセル領域１における各種導電パターンの平
面的な位置関係は図２２のようになる。なお、図２２中
で素子分離絶縁膜１１以外の絶縁膜は省略されている。

【０１０４】以上のような工程により、キャパシタ誘電
体膜２４として強誘電体を用いたＦｅＲＡＭの基本的な
構造が完成する。

【０１０５】本実施の形態においては、キャパシタＱと
一層目のアルミニウム配線３２ａ，３２ｃ〜３２ｅを覆
う第４の層間絶縁膜３３の上面をＣＭＰ法で平坦化して
いる。これにより、キャパシタＱと配線３２ａの上に形
成した層間絶縁膜３３のさらに上で平坦に形成される二
層目のアルミニウム配線３６のパターン精度を良好にす
ることができる。

【０１０６】また、層間絶縁膜３３を研磨した後に、N₂
O プラズマアニールを施して層間絶縁膜３３中の水分を
除去しているので、その後の工程において加熱されて
も、強誘電体膜（キャパシタ誘電体膜２４）の還元、劣
化が回避される。これにより、良好な特性のＦｅＲＡＭ
を製造できる。しかも、N₂O プラズマアニールを４５０
℃以下で行っているので、一層目のアルミニウム配線を
劣化させることもない。

【０１０７】そのようなN₂O プラズマアニール工程を入
れてＦｅＲＡＭを形成した場合と、その工程を省略して
ＦｅＲＡＭを形成した場合のキャパシタＱの分極電荷量
を調べたところ次の表２に示すような結果が得られ、N₂
O プラズマアニールがキャパシタの劣化を防止するため
に有効であることが確かめられた。

【０１０８】

【表２】

【０１０９】なお、上記の実施の形態では、N₂O を用い
たプラズマアニールにより層間絶縁膜３３を脱水処理す
る場合について説明したが、脱水処理に用いるガスはN₂
O に限定されるものではなく、例えばN₂ガス、O₂ガス又
はNOガスを用いたプラズマアニールでも同様の効果が得
られる。また、プラズマアニールに使用するガスは、N₂
O ＋N₂、N₂＋O₂等の混合ガスでもよい。さらに、そのよ
うな単体ガス又は混合ガスに、アルゴン(Ar)、ヘリウム
(He)、ネオン(Ne)の不活性ガスを混合してプラズマ化し
てもよい。

【０１１０】更にまた、上記の実施の形態では層間絶縁
膜３３に対し脱水処理を施した後、再堆積層間絶縁膜３
４を形成したが、ＣＭＰ研磨後の層間絶縁膜３３の上に
再堆積層間絶縁膜３４を形成し、その後脱水処理を施し
てもよい。

【０１１１】上記の実施の形態のように再堆積層間絶縁
膜３４を薄く形成する場合は再堆積層間絶縁膜３４中に
含まれる水分量が極めて少ないが、再堆積層間絶縁膜３
４を厚く形成する場合は再堆積層間絶縁膜３４中に含ま
れる水分によりキャパシタ誘電体膜が還元されてしまう
おそれがある。これを防止するために、再堆積層間絶縁
膜３４を形成した後、N₂O 又はNOを用いるプラズマアニ
ールによる脱水処理を実施してもよい。但し、この場
合、再堆積層間絶縁膜３４をプラズマＣＶＤ法により酸
窒化シリコン（SiON）膜又はプラズマＣＶＤ法により窒
化シリコン（SiN)膜で形成すると、これらの膜は水分を
通しにくいので、第４の層間絶縁膜３３中の水分を十分
に除去することができなくなる。このため、再堆積層間
絶縁膜３４を形成した後にプラズマアニールを施す場合
は、再堆積層間絶縁膜３４をプラズマＴＥＯＳ膜、O₃−
ＴＥＯＳ膜、又はプラズマSiO₂膜により形成することが
好ましい。

【０１１２】即ち、再堆積層間絶縁膜３４としては、上
述したプラズマＣＶＤ法により形成したＴＥＯＳ膜（Ｐ
−ＴＥＯＳ膜）に代えて、熱ＣＶＤ法でオゾン（O₃）と
ＴＥＯＳとを用いて形成したＴＥＯＳ（O₃−ＴＥＯＳ）
膜、プラズマＣＶＤ法により形成したSiO₂（Ｐ−SiO₂）
膜、ノンバイアスのＨＤＰ(High Density Plasma) −Ｃ
ＶＤにより形成したSiO₂膜、プラズマＣＶＤ法により形
成したSiON（Ｐ−SiON）膜及びプラズマＣＶＤ法により
形成したSiN ( Ｐ−SiN ）膜などを使用してもよい。但
し、O₃−ＴＥＯＳ膜は、水分含有量がＰ−ＴＥＯＳ膜に
比べて多いので、本実施形態ではＰ−ＴＥＯＳ膜を用い
ている。また、SiON膜及びSiN 膜は水分の透過性が低い
ので、これらの膜を再堆積層間絶縁膜３４として使用す
る場合は、第４の層間絶縁膜３３を脱水処理した後に、
再堆積層間絶縁膜３４を形成することが必要である。

【０１１３】図２３は、横軸にＰ−ＴＥＯＳ膜に対する
プラズマアニール処理時間をとり、縦軸に分極電荷量
（Ｑsw）をとって、分極電荷量の脱水処理時間依存性を
示す図である。但し、プラズマアニールの条件は、温度
が３５０℃、プラズマに印加するパワーが３００Ｗ、N₂
O の流量が７００sccm、N₂ガスの流量が２００sccmであ
る。分極電荷量Ｑswの値が大きいほど、分極特性が良好
であるといえる。

【０１１４】図２３からわかるように、プラズマアニー
ルの処理時間を３分以上とすることにより、十分な特性
を得ることができる。強誘電体膜の初期状態における分
極電荷量は約２８μＣ／ｃｍ²であり、約４分間のプラ
ズマアニールにより初期状態の分極電荷量まで回復させ
ることができる。

【０１１５】上記した実施形態では、第４の層間絶縁膜
３３として、ＴＥＯＳガスを用いるプラズマＣＶＤ法に
より形成したSiO₂膜（ｐ−ＴＥＯＳ）を用いたが、その
他に、熱ＣＶＤ法でO₃とＴＥＯＳとを用いて形成したＴ
ＥＯＳ（O₃−ＴＥＯＳ）膜、プラズマＣＶＤ法により形
成したSiO₂（Ｐ−SiO₂）膜などで形成してもよい。O₃−
ＴＥＯＳ膜は、Ｐ−ＴＥＯＳ膜よりも成長速度が遅い
が、その膜内に空洞は生じない。

【０１１６】また、上記した実施形態では、ＦｅＲＡＭ
及びその形成工程について説明したが、高誘電体キャパ
シタを有する揮発性メモリ（ＤＲＡＭ）についても、水
分と加熱によって高誘電体材料の絶縁性が劣化したり、
高誘電体材料膜と電極との界面が劣化し易くなる。そこ
で、上記したと同様に、高誘電体キャパシタの上に形成
される絶縁膜の上面をＣＭＰ法により平坦化した後に、
その表面をN₂O 、NO等のガスを用いてその絶縁膜の脱水
処理をしたり、あるいは、そのような脱水処理後、又は
脱水処理前に平坦化された面の上にＰ−ＴＥＯＳを用い
て再堆積層間絶縁膜を形成してもよい。高誘電体材料と
して、(BaSr)TiO₃などの高誘電体材料を使用すればよ
い。

【０１１７】また、本発明は、強誘電体不揮発性半導体
メモリ又は高誘電体半導体メモリとロジックデバイスと
を混載したいわゆるシステムＬＳＩの製造に適用するこ
ともできる。

【０１１８】

【発明の効果】以上述べたように本発明によれば、キャ
パシタとその上を通る配線のさらに上に形成された絶縁
膜を研磨して平坦化するようにしたので、その絶縁膜の
平坦面の上に配線を精度良く形成することが容易にな
る。

【０１１９】また、研磨された絶縁膜に対しN₂O 又はNO
を含むプラズマアニールによる脱水処理を施すようにし
たので、その絶縁膜の表面に付着している水分、及び絶
縁膜中に侵入している水分をより確実に除去することが
できて、キャパシタを構成する強誘電体材料又は高誘電
体材料の還元や、キャパシタ劣化を防止できる。従っ
て、強誘電体材料又は高誘電体材料の誘電特性の劣化を
回避でき、良好な特性のＦｅＲＡＭ又はＤＲＡＭを製造
することができる。

【図面の簡単な説明】

【図１】図１は、発明の実施の形態の半導体装置の製造
方法を示す断面図（その１）である。

【図２】図２は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その２）である。

【図３】図３は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その３）である。

【図４】図４は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その４）である。

【図５】図５は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その５）である。

【図６】図６は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その６）である。

【図７】図７は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その７）である。

【図８】図８は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その８）である。

【図９】図９は、本発明の実施の形態の半導体装置の製
造方法を示す断面図（その９）である。

【図１０】図１０は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１０）である。

【図１１】図１１は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１１）である。

【図１２】図１２は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１２）である。

【図１３】図１３は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１３）である。

【図１４】図１４は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１４）である。

【図１５】図１５は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１５）である。

【図１６】図１６は、本発明の実施の形態の半導体装置
の製造方法を示す断面図（その１６）である。

【図１７】図１７(a) は図８のＩ−Ｉ線断面図、図１７
(b) は図８のII−II線断面図である。

【図１８】図１８(a) は図１１のIII-III 線断面図、図
１８(b) は図１３のIV−IV線断面図である。

【図１９】図１９(a) は、図１７(b) の断面を撮影した
写真に基づいて描いた断面図であり、図１９(b) は、図
１８(a) の断面を撮影した写真に基づいて描いた断面図
である。

【図２０】図２０(a) 〜(d) は、図１７(b) に示した空
洞が絶縁膜によって十分埋め込まれない工程を示す断面
図である。

【図２１】図２１は、本発明の実施形態に係る半導体装
置のメモリセルに使用されるキャパシタのリーク電流と
累積確率の関係を示す図であって、累積確率を示す縦軸
とリーク電流量を示す横軸は対数目盛で示される。

【図２２】図２２は、本発明の実施形態に係る半導体装
置のメモリセル領域の導電パターンの配置を示す平面図
である。

【図２３】図２３は、本発明の実施形態に係る半導体装
置に形成されたキャパシタの分極電荷量の脱水処理時間
依存性を示す図である。

【符号の説明】

１０…半導体基板、１１…素子分離絶縁膜、１２ａ，１
２ｂ…ウェル領域、１３ａ，１３ｂ，１３ｃ…ゲート電
極、１５ａ，１５ｂ…不純物拡散領域、１６…サイドウ
ォール、１７，２６，３１，３３…層間絶縁膜、１８…
プラグ、２１…SiON膜、２２…SiO₂膜、２３…下部電
極、２４…誘電体膜、２５…上部電極、２７…局所配
線、３２ａ…ビット線、３２ｂ〜３２ｇ…配線、３４…
再堆積層間絶縁膜、３５ａ…グルーレイヤ、３５ｂ…タ
ングステン膜、３５…プラグ、３６…アルミニウム配
線、３７，３８…カバー膜。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH04 HH05 HH07 HH18 HH28 JJ18 JJ19 JJ33 KK01 KK04 KK05 KK08 KK18 KK28 KK33 MM05 MM07 MM13 NN03 NN07 PP06 PP15 QQ09 QQ10 QQ37 QQ48 QQ90 RR04 RR06 RR08 RR09 RR29 SS02 SS04 SS15 SS22 TT01 VV10 VV16 XX00 XX01 5F083 AD21 AD49 GA06 GA21 JA14 JA15 JA17 JA33 JA35 JA36 JA38 JA39 JA40 JA43 JA53 KA17 KA20 MA05 MA06 MA16 MA17 MA19 MA20 PR33 PR39 PR40 PR42 PR43 PR44 PR45 PR52 PR53 PR54 PR55 ZA12

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された第１の不純物領域
及び第２の不純物領域と該半導体基板上に形成されたゲ
ート電極とを有するトランジスタと、前記トランジスタを覆う第１の絶縁膜と、前記第１の絶縁膜の上に形成され、強誘電体材料と高誘
電体材料のいずれかよりなる誘電体膜とこれを挟む上部
電極及び下部電極とを有するキャパシタと、前記キャパシタの上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に形成され、前記キャパシタの前
記上部電極と前記第１の不純物領域とを接続する局所配
線と、前記局所配線と前記第２の絶縁膜の上に形成された第３
の絶縁膜と、前記第３の絶縁膜の上に形成され、且つ前記第１、第２
及び第３の絶縁膜に形成されたホールを通して前記第２
の不純物領域に接続される第１の配線と、前記第１の配線の上に形成され、且つ平坦化された上面
を有する第４の絶縁膜と、前記第４の絶縁膜上に形成された第２の配線とを有する
ことを特徴とする半導体装置。
【請求項２】前記第４の絶縁膜の内部には、前記第４の
絶縁膜の前記上面から一部が露出する空洞が形成されて
いることを特徴とする請求項１に記載の半導体装置。
【請求項３】前記空洞は、複数の前記キャパシタの間の
領域に存在することを特徴とする請求項２に記載の半導
体装置。
【請求項４】前記第４の絶縁膜の上には、前記第４の絶
縁膜の前記上面から露出する前記空洞を覆う第５の絶縁
膜が形成されていることを特徴とする請求項２又は請求
項３に記載の半導体装置。
【請求項５】前記第２の配線は、前記第４の絶縁膜に形
成されたホールを通して前記第１の配線に接続されてい
ることを特徴とする請求項１乃至請求項４のいずれかに
記載の半導体装置。
【請求項６】前記第３及び第４の絶縁膜は、シリコン酸
化膜であることを特徴とする請求項１乃至請求項５のい
ずれかに記載の半導体装置。
【請求項７】前記第１の絶縁膜の上面は、平坦化された
面であることを特徴とする請求項１乃至請求項６のいず
れかに記載の半導体装置。