KR20040040592A - Ｔｆｔ ｆｒａｍ 및 그 제조방법 - Google Patents

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Abstract

TFT FRAM 및 그 제조방법에 관해 개시되어 있다. 여기서 본 발명은 기판 상에 또는 기판에 형성된 필드 산화막 상에 강유전체 커패시터가 존재하고, 그 위에 상기 강유전체 커패시터와 연결되는 박막 트랜지스터를 구비하되, 상기 강유전체 커패시터의 강유전체막이 이웃한 강유전체 커패시터와 공유된 것을 특징으로 하는 TFT FRAM 및 그 제조 방법을 제공한다. 이러한 본 발명을 이용하면, 강유전체막에 대한 별도의 패터닝 공정이 필요하지 않으므로 공정을 단순화할 수 있고, 공정간에 강유전체막이 손상될 가능성을 낮출 수 있다. 아울러, 강유전체막이 먼저 형성되기 때문에, 두께에 대한 제한은 물론 그 형성온도 및 어닐링 온도에 대한 제한도 없다. 따라서 강유전체막으로 사용될 수 있는 물질에 대한 선택의 폭을 넓일 수 있다.

Description

ＴＦＴ ＦＲＡＭ 및 그 제조방법{Thin film transistor ferroelectric random access memory and method for manufacturing the same}
본 발명은 강유전막을 포함하는 반도체 장치 및 그 제조 방법에 관한 것으로써, 자세하게는 강유전체막을 공유하는 TFT FRAM 및 그 제조 방법에 관한 것이다.
저장된 데이터의 휘발을 방지하면서 고속 동작이 가능하고 집적도도 높일 수 있는, ROM과 RAM의 기능을 모두 갖는 메모리 소자에 대한 수요가 증대되고 있다. 이러한 수요에 따라 개발된 대표적인 것이 FRAM(Ferroelectric RAM)이다. FRAM은 한 개의 트랜지스터와 이에 전기적으로 연결되는 한 개의 커패시터로 구성된 RAM에서 커패시터를 구성하는 한 요소인 유전체막을 강유전체막, 예를 들면 PZT막 등으로 대체한 것(이하, 1T-1C FRAM)이다.
이와 같은 1T-1C FRAM의 경우, 강유전체막을 개별적으로 패터닝하게 되는데, 이에 따라 강유전체막만을 패터닝하기 위한 별도 공정의 도입이 필요하게 되어 기존에 비해 공정이 상대적으로 복잡해졌고, 또한 강유전체막의 패터닝 과정에서 강유전체막이 손상되어 강유전체막의 특성이 감소되거나 상실되는 문제가 발생되었다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 강유전체막에 대한 패터닝 공정이 불필요하게 하여 강유전체막 형성을 위한 공정 마진의 폭을 넓이면서 공정도 단순화시킬 수 있는 TFT FRAM을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 TFT FRAM의 제조 방법을제공함에 있다.
도 1 및 도 2는 각각 본 발명의 실시예에 의한 TFT FRAM의 정면도 및 측면도이다.
도 3 내지 도 8은 도 1 및 도 2에 도시된 본 발명의 실시예에 의한 TFT FRAM의 제조방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40:기판 42:필드 산화막
44:하부전극 46:강유전체막
48:상부전극 50, 56:제1 및 제2 층간절연막
52, 60:제1 및 제2 도전성 플러그
h1, h2:제1 및 제2 비어홀 54:TFT용 베이스막
54a:드레인 54b:채널영역
54c:소오스 57:게이트 절연막
58:게이트 전극(워드 라인) 62:도전성 라인(비트라인)
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 또는 기판에 형성된 필드 산화막 상에 강유전체 커패시터가 존재하고, 그 위에 상기 강유전체 커패시터와 연결되는 박막 트랜지스터를 구비하되, 상기 강유전체 커패시터의 강유전체막이 이웃한 강유전체 커패시터와 공유된 것을 특징으로 하는 TFT FRAM을 제공한다.
상기 기판 상에 상기 강유전체 커패시터가 존재하는 경우, 상기 기판은 글래스(glass), 쿼츠(quartz) 또는 이와 유사한 재질의 절연기판이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 강유전체 커패시터를 형성하는 제1 단계, 상기 기판에 상기 강유전체 커패시터를 덮는 제1 층간 절연막을 형성하는 제2 단계, 상기 제1 층간 절연막 상에 상기 강유전체 커패시터와 연결되는 박막 트랜지스터를 형성하는 제3 단계, 상기 제1 층간 절연막 상에 상기 박막 트랜지스터를 덮는 제2 층간 절연막을 형성하는 제4 단계 및 상기 제2 층간 절연막 상으로 상기 박막 트랜지스터와 연결되는 도전성 라인을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 TFT FRAM 제조방법을 제공한다.
상기 강유전체 커패시터를 형성하는 단계는 상기 기판 상에 하부전극을 형성하는 단계, 상기 하부전극 상에 강유전체막을 형성하는 단계 및 상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하되, 상기 하부전극 및 강유전체막은 이웃한 강유전체 커패시터에 공유되도록 형성하는 것이 바람직하다.
상기 기판은 글래스, 쿼츠 또는 이와 유사한 재질의 절연기판으로 형성한다.
상기 기판이 반도체 기판인 경우, 상기 기판 상에 필드 산화막을 형성하는 단계 및 상기 필드 산화막 상에 상기 강유전체 커패시터를 형성하는 단계를 더 포함한다.
또 상기 제3 단계는 상기 제1 층간 절연막에 상기 강유전체 커패시터의 상부전극이 노출되는 비어홀을 형성하는 단계, 상기 비어홀에 도전성 플러그를 채우는 단계 및 상기 도전성 플러그 전면과 접촉되도록 상기 박막 트랜지스터를 형성하는 단계를 더 포함한다.
이러한 본 발명의 실시예에 의한 TFT FRAM 및 그 제조 방법을 이용하면, 강유전체막에 대한 별도의 패터닝 공정이 필요하지 않으므로 공정을 단순화할 수 있고, 공정간에 강유전체막이 손상될 가능성을 낮출 수 있다. 아울러, 강유전체막이 먼저 형성되기 때문에, 두께에 대한 제한은 물론 그 강유전체상(相) 형성온도 및 어닐링 온도에 대한 제한도 없다. 따라서 강유전체막으로 사용될 수 있는 물질에 대한 선택의 폭을 넓일 수 있다.
이하, 본 발명의 실시예에 의한 TFT FRAM 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1과 함께 도 1의 측면을 보여주는 도 2를 참조하면, 기판(40)의 주어진 영역 상에 필드산화막(42)이 존재한다. 기판(40)은 반도체 기판인 것이 바람직하나, 글래스(glass), 쿼츠 또는 이와 유사한 재질의 절연기판이 될 수 있다.
기판(40)이 글래스인 경우, 기판(40) 자체가 필드산화막 역할을 할 수 있다. 때문에 별도의 필드 산화막이 필요치 않다.
필드 산화막(42) 상에 하부전극(44)이 복수개 형성되어 있다. 하부전극(44)은 주어진 간격만큼 이격되어 있되, 나란히 형성되어 있다. 필드 산화막(42) 상에 이러한 하부전극(44)을 덮는 강유전체막(46)이 형성되어 있다. 강유전체막(46)은 PZT막, SBT막 또는 BLT막이다. 하부전극(44)은 양단의 일부를 제외한 전부가 강유전체막(46)으로 덮여있고, 하부전극(44)사이도 강유전체막(46)으로 덮여있다. 강유전체막(46) 상에 복수개의 상부전극(48)이 형성되어 있다. 본 실시예의 경우, 상기 나란하게 형성된 복수의 하부전극(44) 각각에 두 개의 상부전극(48)이 대응된다. 곧, 강유전체막(48)의 하부전극(44)을 덮는 소정 영역 상에 두 개의 상부전극(48)이 주어진 간격만큼 이격되어 존재한다. 하부전극(44), 강유전체막(46) 및 상부전극(48)은 유전체막으로써 강유전체막이 사용된 강유전체 커패시터를 구성한다. 복수의 하부전극(44) 각각이 이격되어 있으므로, 복수의 하부전극(44) 각각에 대응되는 상부전극(48) 또한 이격된다. 결국, 나란히 형성된 복수의 하부전극(44)에 대응해서 복수의 상부전극(48)은 격자형으로 배열된다. 이러한 복수의 상부전극(48)이 형성된 결과물 전면에 표면이 평평한 제1 층간 절연막(50)이 덮여있다. 제1 층간 절연막(50)에 상부전극(48)의 일부 영역이 노출되는 제1 비어홀(via hole)(h1)이 형성되어 있다. 제1 층간 절연막(50)에는 상부전극(48)과 동수의 제1 비어홀(h1)이 형성되어 제1 비어홀(h1)과 상부전극(48)은 일대 일로 대응된다. 이러한 제1 비어홀(h1)은 모두 제1 도전성 플러그(52)로 채워져 있다. 제1 층간 절연막(50) 상에제1 도전성 플러그(52) 전면과 접촉되는 TFT용 베이스 물질막(이하, 베이스막)(54)이 존재한다.
베이스막(54)은 상부전극(48)과 동수로 형성되어 베이스막(54)과 상부전극(48)은 일대 일로 대응된다. 본 실시예의 경우 TFT는 예를 들면 n-p-n형이다. 베이스막(54)은 세 영역으로 구성된다. 곧, 베이스막(54)은 제1 비어홀(h1)로부터 가장 멀리 떨어진 드레인(54a), 제1 도전성 플러그(52) 전면과 접촉되는 소오스(54c), 드레인(54a)과 소오스(54c)사이에 존재하는 채널영역(54b)으로 구성된다. 제1 층간 절연막(50) 상에 이러한 베이스막(54)을 덮는 제2 층간 절연막(56)이 형성되어 있다. 제2 층간 절연막(56) 속에는 채널영역(54b)에 근접된 게이트 전극(워드 라인)(58)이 포함되어 있다. 도 1 및 도 2에 도시되어 있지는 않지만, 제2 층간 절연막(56)에 베이스막(54) 표면을 덮는 소정 두께의 게이트 절연막이 포함된다. 게이트 전극(58)은 상기 게이트 절연막 상에 형성된 것이다. 게이트 전극(58)과 드레인(54a)과 채널영역(54b)과 소오스(54c)와 상기 게이트 절연막은 제1 도전성 플러그(52)를 통해서 상기한 강유전체 커패시터와 연결되는 TFT를 구성한다. 제2 층간 절연막(56)에는 드레인(54a)의 일부가 노출되는, 그러나 게이트 전극(58)은 노출되지 않는 제2 비어홀(h2)이 베이스막(54)과 동수로 형성되어 있다. 따라서, 제2 비어홀(h2)은 베이스막(54)과 일대 일로 대응된다. 이러한 제2 비어홀(h2)은 전부 제2 도전성 플러그(60)로 채워져 있다. 제2 층간 절연막(56) 상으로 제2 도전성 플러그(60)와 접촉되는 도전성 라인(비트라인)(62)이 존재한다. 도전성 라인(62)은 게이트 라인(58)과 수직하게 형성되어 있다.
다음에는 이러한 구성을 갖는 TFT-강유전체 커패시터로 구성된 FRAM의 제조방법에 대해 설명한다.
먼저, 도 3에 도시한 바와 같이, 기판(40)의 주어진 영역에 필드 산화막(42)을 형성한다. 기판(40)은 반도체 기판으로 형성하는 것이 바람직하나, 글래스(glass), 쿼츠 또는 이와 유사한 재질의 절연기판으로 형성할 수 있다. 후자의 경우, 필드 산화막(42)은 별도 형성되지 않는다.
이어서, 도 4에 도시한 바와 같이, 필드 산화막(42) 상에 하부전극(44)을 형성한다. 도 4에서 (a)도는 정면도를, (b)도는 측면도를 각각 나타낸다. 이하, 도 5 내지 도 8의 (a)도 및 (b)도의 경우도 마찬가지이다. 도 4의 (b) 도에서 볼 수 있듯이, 필드 산화막(42) 상에는 복수의 하부전극(44)이 나란하게, 그러나 소정 간격만큼 이격되게 형성된다.
계속해서, 도 5를 참조하면, 필드 산화막(42) 상으로 하부전극(44)의 대부분과 그 사이를 덮는 강유전체막(46)을 형성한다. 강유전체막(46)은 PZT막, SBT막 또는 BLT막으로 형성한다.
도 6을 참조하면, 강유전체막(46) 상에 복수의 상부전극(48)을 형성한다. 이때, 강유전체막(46)이 커패시터를 구성하는 유전막으로 사용되기 때문에, 하부 및 상부전극(44, 48)도 강유전체막(46)에 부합될 수 있는 물질막, 예를 들면 백금(Pt) 등과 같은 내열성 금속 등을 사용하는 것이 바람직하다. 상부전극(48)이 형성됨으로써, 필드 산화막(42) 상에 강유전물질이 유전막으로 사용된 강유전체 커패시터가 형성된다. 여기서 강유전체막(46)은 이웃한 강유전체 커패시터와 공유된다. 상부전극(48)은 각각의 하부전극(44)에 적어도 두 개 이상, 본 실시예에서는 두 개씩 대응되도록 형성한다. 복수의 상부전극(48)은 모두 주어진 간격만큼 이격되도록 형성하여 전체 배열 형태가 격자형이 되도록 한다. 이렇게 상부전극(48)을 형성한 다음, 그 결과물 전면을 제1 층간 절연막(50)으로 덮고, 그 표면은 CMP(Chemical Mechanical Polishing) 또는 기타 다른 평탄화 공정을 이용하여 평평하게 한다. 이러한 제1 층간 절연막(50)에 상부전극(48)의 일부가 노출되는 제1 비어홀(h1)을 상부전극(48)과 동수로 형성한다. 제1 비어홀(h1)은 제1 도전성 플러그(52)로 채운다.
도 7을 참조하면, 제1 층간 절연막(50) 상에 제1 도전성 플러그(52) 전면과 접촉되는 베이스막(54)을 상부전극(48)과 동수로 형성하되, 각각 상부전극(48)과 일대 일로 대응되는 위치에 형성한다. 베이스막(54)의 일부, 바람직하게는 가운데 영역을 한정하여 채널 형성을 위한 도전성 불순물을 이온 주입한다. 이렇게 해서, 베이스막(54)에 드레인(54a), 채널 영역(54b) 및 제1 도전성 플러그(52) 전면과 접촉되는 소오스(54c)가 형성된다. 제1 층간 절연막(50) 상으로 베이스막(54)을 덮는 게이트 절연막(57)을 형성한다. 게이트 절연막(57)은 소정 두께의 실리콘 산화막으로 형성하는 것이 바람직하나, 동등한 다른 물질막으로 형성해도 무방하다. 게이트 절연막(57)의 채널영역(54b)을 덮는 영역 상에 게이트 전극(워드 라인)(58)을 형성한다. 이렇게 해서, 상기한 강유전체 커패시터 위로 제1 도전성 플러그(52)를 통해 서로 연결되는 TFT가 형성된다.
도 8을 참조하면, 게이트 전극(58)이 형성된 결과물 전면에 제2 층간절연막(56)을 형성한 다음, 그 표면을 평탄화한다. 이러한 제2 층간 절연막(56)에 통상의 사진 식각 공정을 이용하여 드레인(54a)의 일부가 노출되는, 그러나 게이트 전극(58)은 노출되지 않는 제2 비어홀(h2)을 형성한다. 제2 비어홀(h2)은 베이스막(54)과 동수로 형성한다. 제2 비어홀(h2)은 제2 도전성 플러그(60)로 채운다. 이어서 제2 층간 절연막(56) 상으로 제2 도전성 플러그(60)와 접촉되는 도전성 라인(비트 라인)(62)을 형성한다. 도전성 라인(62)은 게이트 전극(5)과 수직하게 형성하는 것이 바람직하다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 하부전극을 상부전극과 동일하게 격자형 배열이 되도록 구비할 수 있을 것이다. 또 제1 도전성 플러그(52)와 베이스막(54)을 동일한 물질로 형성하면서 한번에 형성할 수 있을 것이다. 마찬가지로 제2 도전성 플러그(60)와 도전성 라인(62)을 동일한 물질로 형성하면서 한번에 형성할 수도 있을 것이다. 또 하부전극(44) 전체를 강유전체막(46)으로 덮은 다음, 강유전체막(46)에 하부전극(44)이 노출되는 별도의 콘택을 형성할 수도 있을 것이다. 본 발명의 이러한 다양성 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 실시예에 의한 TFT FRAM 및 그 제조방법은 하부전극 상에 강유전체막을 공유하는 구조로 형성되기 때문에, 강유전체막에 대한 별도의 패터닝 공정이 필요하지 않다. 따라서 공정간에 강유전체막이 손상될 가능성을 낮출 수 있고, 공정을 단순화시킬 수 있다. 아울러, 글래스(glass), 쿼츠 또는 이와 유사한 재질의 절연기판 상에 TFT FRAM을 형성할 수 있다. 또 강유전체막이 먼저 형성되므로, 두께에 대한 제한도 없을뿐더러, 형성온도 및 어닐링 온도에 대한 제한도 없다. 때문에 강유전체막으로 사용될 수 있는 물질에 대한 선택의 폭을 넓일 수 있다.

Claims (11)

  1. 기판 상에 형성된 강유전체 커패시터;
    상기 강유전체 커패시터를 덮는 제1 층간 절연막;
    상기 강유전체 커패시터와 연결되도록 상기 제1 층간 절연막 상에 형성된 박막 트랜지스터;
    상기 박막 트랜지스터를 덮는 제2 층간 절연막; 및
    상기 박막 트랜지스터와 연결되도록 상기 제2 층간 절연막 상으로 형성된 도전성 라인을 포함하는 것을 특징으로 하는 TFT FRAM.
  2. 제 1 항에 있어서, 상기 기판은 글래스(glass), 쿼츠 또는 이와 유사한 재질의 절연기판인 것을 특징으로 하는 TFT FRAM.
  3. 제 1 항에 있어서, 상기 기판에 필드 산화막이 형성되어 있고, 상기 강유전체 커패시터는 상기 필드 산화막 상에 형성된 것을 특징으로 하는 TFT FRAM.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 강유전체 커패시터는,
    순차적으로 형성된 하부전극, 강유전체막 및 상부전극으로 구성된 것을 특징으로 하는 TFT FRAM.
  5. 제 4 항에 있어서, 상기 하부전극 및 강유전체막은 이웃한 강유전체 커패시터와 공유된 것을 특징으로 하는 TFT FRAM.
  6. 기판 상에 강유전체 커패시터를 형성하는 제1 단계;
    상기 기판에 상기 강유전체 커패시터를 덮는 제1 층간 절연막을 형성하는 제2 단계;
    상기 제1 층간 절연막 상에 상기 강유전체 커패시터와 연결되는 박막 트랜지스터를 형성하는 제3 단계;
    상기 제1 층간 절연막 상에 상기 박막 트랜지스터를 덮는 제2 층간 절연막을 형성하는 제4 단계; 및
    상기 제2 층간 절연막 상으로 상기 박막 트랜지스터와 연결되는 도전성 라인을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 TFT FRAM 제조방법.
  7. 제 6 항에 있어서, 상기 강유전체 커패시터를 형성하는 단계는,
    상기 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 강유전체막을 형성하는 단계; 및
    상기 강유전체막 상에 상부전극을 형성하는 단계를 포함하되,
    상기 하부전극 및 강유전체막은 이웃한 강유전체 커패시터에 공유되도록 형성하는 것을 특징으로 하는 TFT FRAM 제조방법.
  8. 제 6 항 또는 제 7 항에 있어서, 상기 기판은 글래스 기판, 쿼츠 또는 이와 유사한 재질의 절연기판으로 형성하는 것을 특징으로 하는 TFT FRAM 제조방법.
  9. 제 6 항에 있어서, 상기 제1 단계는,
    상기 기판 상에 필드 산화막을 형성하는 단계; 및
    상기 필드 산화막 상에 상기 강유전체 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT FRAM 제조방법.
  10. 제 7 항에 있어서, 상기 기판 상에 필드 산화막을 형성하는 단계; 및
    상기 필드 산화막 상에 상기 하부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT FRAM 제조방법.
  11. 제 6 항에 있어서, 상기 제3 단계는,
    상기 제1 층간 절연막에 상기 강유전체 커패시터의 상부전극이 노출되는 비어홀을 형성하는 단계;
    상기 비어홀에 도전성 플러그를 채우는 단계; 및
    상기 도전성 플러그 전면과 접촉되도록 상기 박막 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 TFT FRAM 제조방법.
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