JP5631753B2 - 半導体装置 - Google Patents
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Description
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図1を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、OSの符号を併せて付す場合がある。
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の一例について説明する。
本実施の形態では、先の実施の形態において説明した半導体装置をマトリクス状に配列した半導体装置の別の一例について説明する。以下、先の実施の形態とは異なる部分について説明し、先の実施の形態と同様の部分については詳細な説明を省略する。
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図6乃至図8を参照して説明する。
図6は、半導体装置の構成の一例である。図6(A)には、半導体装置の断面を、図6(B)には、半導体装置の平面を、それぞれ示す。ここで、図6(A)は、図6(B)のA1−A2およびB1−B2における断面に相当する。図6(A)および図6(B)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ160の作製方法について図7を参照して説明し、その後、上部のトランジスタ162の作製方法について図8を参照して説明する。
まず、半導体材料を含む基板100を用意する(図7(A)参照)。半導体材料を含む基板100としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することができる。ここでは、半導体材料を含む基板100として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「SOI基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「SOI基板」が有する半導体層は、シリコン層に限定されない。また、SOI基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
次に、図8を用いて、層間絶縁層128上にトランジスタ162を作製する工程について説明する。なお、図8は、層間絶縁層128上の各種電極や、トランジスタ162などの作製工程を示すものであるから、トランジスタ162の下部に存在するトランジスタ160等については省略している。
本実施の形態では、実施の形態4とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図9及び図10を参照して説明する。
図9は、半導体装置の構成の一例である。図9(A)には、半導体装置の断面を、図9(B)には、半導体装置の平面を、それぞれ示す。ここで、図9(A)は、図9(B)のA1−A2およびB1−B2における断面に相当する。図9(A)および図9(B)に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ160を形成した後の工程、上部のトランジスタ162の作製方法について図10を参照して説明する。下部のトランジスタ160については、実施の形態4で示した方法と同様の方法で作製することができ、実施の形態4の記載を参酌することができる。
本実施の形態では、実施の形態4、実施の形態5とは異なる、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図11乃至図13を参照して説明する。
図11は、半導体装置の構成の一例である。図11(A)には、半導体装置の断面を、図11(B)には、半導体装置の平面を、それぞれ示す。ここで、図11(A)は、図11(B)のC1−C2およびD1−D2における断面に相当する。図11(A)および図11(B)に示される半導体装置は、下部に酸化物半導体以外の半導体材料を用いたトランジスタ160を有し、上部に酸化物半導体を用いたトランジスタ162を有するものである。酸化物半導体以外の半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
次に、上記半導体装置の作製方法の一例について説明する。以下では、下部のトランジスタ160を形成した後の工程、上部のトランジスタ162の作製方法について図12および図13を参照して説明する。下部のトランジスタ160については、実施の形態4で示した方法と同様の方法で作製することができる。詳細については、実施の形態4の記載を参酌できる。なお、本実施の形態では、トランジスタ160を覆うように層間絶縁層125、層間絶縁層126、層間絶縁層128、の三種類の層間絶縁層が形成されるものとする(図7(G)参考)。また、本実施の形態では、トランジスタ160の作製工程において、ソース電極またはドレイン電極130a、ソース電極またはドレイン電極130bを形成しないが(図7(H)参考)、ソース電極またはドレイン電極130aおよびソース電極またはドレイン電極130bが形成されていない状態であっても、便宜上、トランジスタ160と呼ぶことにする。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図14を用いて説明する。本実施の形態では、コンピュータ、携帯電話機(携帯電話、携帯電話装置ともいう)、携帯情報端末(携帯型ゲーム機、音響再生装置なども含む)、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置(テレビ、またはテレビジョン受信機ともいう)などの電子機器に、上述の半導体装置を適用する場合について説明する。
102 保護層
104 半導体領域
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
112 絶縁層
114 不純物領域
116 チャネル形成領域
118 サイドウォール絶縁層
120 高濃度不純物領域
122 金属層
124 金属化合物領域
125 層間絶縁層
126 層間絶縁層
128 層間絶縁層
130a ソース電極またはドレイン電極
130b ソース電極またはドレイン電極
130c 電極
142a ソース電極またはドレイン電極
142b ソース電極またはドレイン電極
142c 配線
142d 配線
143a 絶縁層
143b 絶縁層
144 酸化物半導体層
146 ゲート絶縁層
148a ゲート電極
148b 電極
150 層間絶縁層
152 層間絶縁層
154 ソース電極またはドレイン電極
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
701 筐体
702 筐体
703 表示部
704 キーボード
711 本体
712 スタイラス
713 表示部
714 操作ボタン
715 外部インターフェイス
720 電子書籍
721 筐体
723 筐体
725 表示部
727 表示部
731 電源
733 操作キー
735 スピーカー
737 軸部
740 筐体
741 筐体
742 表示パネル
743 スピーカー
744 マイクロフォン
745 操作キー
746 ポインティングデバイス
747 カメラ用レンズ
748 外部接続端子
749 太陽電池セル
750 外部メモリスロット
761 本体
763 接眼部
764 操作スイッチ
765 表示部
766 バッテリー
767 表示部
770 テレビジョン装置
771 筐体
773 表示部
775 スタンド
780 リモコン操作機
800 測定系
802 容量素子
804 トランジスタ
805 トランジスタ
806 トランジスタ
808 トランジスタ
1100 メモリセル
1111 第1の駆動回路
1112 第2の駆動回路
1113 第3の駆動回路
1114 第4の駆動回路
1200 メモリセル
1211 第1の駆動回路
1212 第2の駆動回路
1213 第3の駆動回路
1214 第4の駆動回路
Claims (7)
- 第1の方向に伸長された複数のソース−ビット線と、
前記第1の方向に伸長された複数の第1の信号線と、
第2の方向に伸長された複数の第2の信号線と、
前記第2の方向に伸長された複数のワード線と、
前記ソース−ビット線の間に、並列に接続された複数のメモリセルと、
前記ソース−ビット線と電気的に接続された第1の駆動回路と、
前記第1の信号線と電気的に接続された第2の駆動回路と、
前記第2の信号線と電気的に接続された第3の駆動回路と、
前記ワード線と電気的に接続された第4の駆動回路と、を有し、
前記メモリセルの一は、第1のトランジスタと、第2のトランジスタと、容量素子とを有し、
前記第2のトランジスタは、酸化物半導体を含み、
前記第1のトランジスタのゲートと、前記第2のトランジスタのソースまたはドレインの一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース−ビット線の一と、前記第1のトランジスタのソースとは、電気的に接続され、且つ、該ソース−ビット線の一と隣り合うソース−ビット線と、前記第1のトランジスタのドレインとは、電気的に接続され、
前記第1の信号線の一と、前記第2のトランジスタのソースまたはドレインの他方とは、電気的に接続され、
前記第2の信号線の一と、前記第2のトランジスタのゲートとは、電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。 - 第1の方向に伸長された(n+1)本(nは自然数)のソース−ビット線と、
前記第1の方向に伸長されたn本の第1の信号線と、
第2の方向に伸長されたm本(mは自然数)の第2の信号線と、
前記第2の方向に伸長されたm本のワード線と、
前記ソース−ビット線の間に、並列に接続されたm×n個のメモリセルと、
前記ソース−ビット線と電気的に接続された第1の駆動回路と、
前記第1の信号線と電気的に接続された第2の駆動回路と、
前記第2の信号線と電気的に接続された第3の駆動回路と、
前記ワード線と電気的に接続された第4の駆動回路と、を有し、
前記ソース−ビット線の一は、前記メモリセルの一と、該メモリセルと前記第2の方向に隣り合うメモリセルとで共有され、
前記メモリセルの一は、第1のトランジスタと、第2のトランジスタと、容量素子とを有し、
前記第2のトランジスタは、酸化物半導体を含み、
前記第1のトランジスタのゲートと、前記第2のトランジスタのソースまたはドレインの一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース−ビット線の一と、前記第1のトランジスタのソースとは、電気的に接続され、且つ、該ソース−ビット線の一と隣り合うソース−ビット線と、前記第1のトランジスタのドレインとは、電気的に接続され、
前記第1の信号線の一と、前記第2のトランジスタのソースまたはドレインの他方とは、電気的に接続され、
前記第2の信号線の一と、前記第2のトランジスタのゲートとは、電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。 - 第1の方向に伸長された複数のソース−ビット線と、
第2の方向に伸長された複数の第1の信号線と、
前記第1の方向に伸長された複数の第2の信号線と、
前記第2の方向に伸長された複数のワード線と、
前記ソース−ビット線の間に、並列に接続された複数のメモリセルと、
前記ソース−ビット線と電気的に接続された第1の駆動回路と、
前記第1の信号線と電気的に接続された第2の駆動回路と、
前記第2の信号線と電気的に接続された第3の駆動回路と、
前記ワード線と電気的に接続された第4の駆動回路と、を有し、
前記メモリセルの一は、第1のトランジスタと、第2のトランジスタと、容量素子とを有し、
前記第2のトランジスタは、酸化物半導体を含み、
前記第1のトランジスタのゲートと、前記第2のトランジスタのソースまたはドレインの一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース−ビット線の一と、前記第1のトランジスタのソースとは、電気的に接続され、且つ、該ソース−ビット線の一と隣り合うソース−ビット線と、前記第1のトランジスタのドレインとは、電気的に接続され、
前記第1の信号線の一と、前記第2のトランジスタのソースまたはドレインの他方とは、電気的に接続され、
前記第2の信号線の一と、前記第2のトランジスタのゲートとは、電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。 - 第1の方向に伸長された(n+1)本(nは自然数)のソース−ビット線と、
第2の方向に伸長されたm本(mは自然数)の第1の信号線と、
前記第1の方向に伸長されたn本の第2の信号線と、
前記第2の方向に伸長されたm本のワード線と、
前記ソース−ビット線の間に、並列に接続されたm×n個のメモリセルと、
前記ソース−ビット線の一と電気的に接続された第1の駆動回路と、
前記第1の信号線の一と電気的に接続された第2の駆動回路と、
前記第2の信号線の一と電気的に接続された第3の駆動回路と、
前記ワード線の一と電気的に接続された第4の駆動回路と、を有し、
前記ソース−ビット線の一は、前記メモリセルの一と、該メモリセルと前記第2の方向に隣り合うメモリセルとで共有され、
前記メモリセルの一は、第1のトランジスタと、第2のトランジスタと、容量素子とを有し、
前記第2のトランジスタは、酸化物半導体を含み、
前記第1のトランジスタのゲートと、前記第2のトランジスタのソースまたはドレインの一方と、前記容量素子の電極の一方とは、電気的に接続され、
前記ソース−ビット線の一と、前記第1のトランジスタのソースとは、電気的に接続され、且つ、該ソース−ビット線の一と隣り合うソース−ビット線と、前記第1のトランジスタのドレインとは、電気的に接続され、
前記第1の信号線の一と、前記第2のトランジスタのソースまたはドレインの他方とは、電気的に接続され、
前記第2の信号線の一と、前記第2のトランジスタのゲートとは、電気的に接続され、
前記ワード線の一と、前記容量素子の電極の他方とは電気的に接続された半導体装置。 - 前記第1のトランジスタは、単結晶シリコンを含む請求項1乃至請求項4のいずれか一に記載の半導体装置。
- 前記第2のトランジスタと、前記容量素子とは、絶縁層を介して前記第1のトランジスタと重なる領域を有する請求項1乃至5のいずれか一に記載の半導体装置。
- 前記第1のトランジスタと、前記第2のトランジスタとの間に第1の絶縁層を有し、
前記第2のトランジスタのゲートと、前記第2のトランジスタのチャネル形成領域との間に第2の絶縁層を有し、
前記第2のトランジスタの上方に第3の絶縁層を有し、
前記第1の絶縁層と、前記第2の絶縁層と、前記第3の絶縁層とはコンタクトホールを有し、
前記第1のトランジスタのソースと、前記ソース−ビット線の一とは、前記コンタクトホールに配置された電極を介して電気的に接続される請求項1乃至5のいずれか一に記載の半導体装置。
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