KR20120099528A - 반도체 장치 - Google Patents
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Abstract
전력이 공급되지 않을 때에도 기억 데이터가 보유될 수 있고 기록 동작의 횟수에도 제한이 없는 신규한 구조의 반도체 장치를 제공하는 것을 목적으로 한다. 반도체 장치는 소스-비트선, 제 1 신호선, 제 2 신호선, 워드선, 및 소스-비트선들 사이에 접속되는 메모리셀을 포함한다. 메모리셀은 제 1 트랜지스터, 제 2 트랜지스터, 및 캐패시터를 포함한다. 제 2 트랜지스터는 산화물 반도체 재료를 포함하며 구성된다. 제 1 트랜지스터의 게이트 전극, 소스 및 드레인 전극 중 하나, 및 캐패시터의 전극들 중 하나가 서로 전기적으로 접속되어 있다. 소스-비트선과 제 1 트랜지스터의 소스 전극이 서로 전기적으로 접속되어 있다. 상기 소스-비트선에 인접한 다른 소스-비트선과 제 1 트랜지스터의 드레인 전극은 서로 전기적으로 접속되어 있다.
Description
개시되는 본 발명은 반도체 소자를 이용한 반도체 장치, 및 반도체 장치 제조방법에 관한 것이다.
반도체 소자들을 이용한 기억장치들은 전력 공급이 중단될 때 기억 데이터(stored data)를 잃게 되는 휘발성 기억장치와, 전력이 공급되지 않을 때에도 기억 데이터를 보유하는 불휘발성 기억장치로 대략적으로 2개의 범주들로 분류된다.
휘발성 기억장치의 대표적인 예로서 DRAM(dynamic random access memory)이 있다. DRAM은 기억소자에 포함된 트랜지스터를 선택하여 캐패시터(capacitor)에 전하를 저장하는 방법으로 데이터를 저장한다.
상술한 원리에서는 DRAM에서 데이터를 판독할 때 캐패시터의 전하는 상실되므로 데이터를 판독한 후 재차 데이터를 저장할 때에는 한번 더 기록 동작이 필요하다. 트랜지스터가 선택되지 않을 때에도 오프 상태(오프-상태 전류)에서의 소스와 드레인 사이의 누설 전류 등에 의하여 메모리 소자를 형성하는 트랜지스터로부터 전하가 유출 또는 유입되기 때문에 데이터 저장기간이 짧다. 그 때문에, 한번 더 기록 동작(리프레시 동작)이 사전 결정된 간격으로 필요하고, 소비전력을 충분히 감소시키기가 어렵다. 또한, 전력 공급이 중단될 때 기억 데이터가 상실되므로, 장기간 데이터를 보유하기 위해서는 자성 재료 또는 광학재료를 포함하는 추가의 기억장치가 필요하게 된다.
휘발성 기억장치의 다른 예로서 SRAM(static random access memory)이 있다. SRAM은 플립-플롭과 같은 회로를 사용하여 기억 데이터를 보유하고, 따라서, 리프레시 동작이 필요하지 않고, 이점에서는 SRAM이 DRAM보다 유리하다. 그러나, 플립-플롭과 같은 회로를 이용하기 때문에 기억용량당 단가가 증가된다. 더구나, DRAM에서와 같이, 전력 공급이 중단될 때 SRAM에서의 기억 데이터는 상실된다.
불휘발성 기억장치의 대표적인 예는 플래시 메모리이다. 플래시 메모리는 게이트 전극과 트랜지스터의 채널 형성 영역 사이에 플로팅(floating) 게이트를 포함하고, 이 플로팅 게이터에서 전하를 보유함으로써 데이터를 저장한다. 따라서, 플래시 메모리는 데이터 저장기간이 대단히 길고(거의 반영구적), 휘발성 기억장치에서 필요로 하는 리프레시 동작을 필요로 하지 않는다고 하는 이점을 갖는다(예로서 특허문헌 1 참조).
그러나, 메모리 소자 내에 포함된 게이트 절연층은 기록 동작에서 흐르는 터널링(tunneling) 전류에 의하여 열화되기 때문에 기록 동작을 여러 번 한 후에는 메모리 소자는 그 기능이 중지된다. 이러한 문제를 회피하기 위해서, 예를 들어, 메모리 소자를 위한 기록 동작의 횟수를 균일화하는 방법이 이용된다. 그러나, 이러한 방법을 실현하기 위해서는 추가로 복잡한 주변회로들이 필요하다. 더구나, 이러한 방법을 이용하면 근본적인 수명 문제를 해결하지 못한다. 다시 말하면, 플래시 메모리는 데이터를 빈번하게 재기록하는 용도에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 주입하거나 또는 전하를 제거하기 위해서는 높은 전압이 필요하다. 또한, 전하의 주입 또는 제거를 위해서 비교적 장시간을 요하고, 고속도로 기록을 수행하고 데이터를 소거하기가 용이하지 않다.
상술한 문제에 비추어, 개시되는 본 발명의 하나의 실시예의 목적은 전력이 공급되지 않을 때에도 기억 데이터를 보유할 수 있고 기록 동작의 횟수에 제한을 두지 않는 신규한 구조의 반도체 장치를 제공하는데 있다.
개시되는 발명에서 반도체 장치는 고순도의 산화물 반도체를 이용하여 형성된다. 고순도의 산화물 반도체를 포함하는 트랜지스터의 누설 전류는 매우 낮기 때문에 데이터가 장기간 저장될 수 있다.
개시되는 발명의 하나의 실시예는 열(column) 방향으로 연장되는 복수의 소스-비트선(source-bit line), 열 방향으로 연장되는 복수의 제 1 신호선, 행(row) 방향으로 연장되는 복수의 제 2 신호선, 행 방향으로 연장되는 복수의 워드선, 상기 소스-비트선들 사이에 병렬로 접속되는 복수의 메모리셀, 상기 소스-비트선들에 전기적으로 접속되는 제 1 구동회로, 상기 제 1 신호선들에 전기적으로 접속되는 제 2 구동회로, 상기 제 2 신호선들에 전기적으로 접속되는 제 3 구동회로, 및 상기 워드선들에 전기적으로 접속되는 제 4 구동회로를 포함한 반도체 장치이다. 반도체 장치에서, 소스-비트선들 중 하나는 동일한 행에서 서로 인접한 2개의 메모리셀에 의해 공동으로 사용된다. 메모리셀들 중 하나는 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 및 캐패시터를 포함한다. 상기 제 2 트랜지스터는 산화물 반도체 재료를 포함하여 형성된다. 상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 드레인 전극 중 하나, 및 상기 캐패시터의 전극들 중 하나가 서로 전기적으로 접속된다. 상기 소스-비트선들 중 하나와 제 1 소스 전극이 서로 전기적으로 접속된다. 상기 소스-비트선들 중 하나에 인접한 다른 소스-비트선과 제 1 드레인 전극은 서로 전기적으로 접속된다. 상기 제 1 신호선들 중 하나와, 제 2 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 상기 제 2 신호선들 중 하나와 제 2 게이트 전극은 서로 전기적으로 접속된다. 상기 워드선들 중 하나와 상기 캐패시터의 전극들 중 다른 하나가 서로 전기적으로 접속된다.
(n+1)(n은 자연수) 개의 소스-비트선들, n 개의 제 1 신호선들, m(m은 자연수) 개의 제 2 신호선들, m 개의 워드선들, (m × n) 개의 메모리셀들이 있는 것이 바람직하다는 점에 주목하기 바란다.
개시되는 발명의 하나의 실시예는 열(column) 방향으로 연장되는 복수의 소스-비트선, 행(row) 방향으로 연장되는 복수의 제 1 신호선, 열 방향으로 연장되는 복수의 제 2 신호선, 행 방향으로 연장되는 복수의 워드선, 상기 소스-비트선들 사이에 병렬로 접속되는 복수의 메모리셀, 상기 소스-비트선들에 전기적으로 접속되는 제 1 구동회로, 상기 제 1 신호선들에 전기적으로 접속되는 제 2 구동회로, 상기 제 2 신호선들에 전기적으로 접속되는 제 3 구동회로, 및 상기 워드선들에 전기적으로 접속되는 제 4 구동회로를 포함한 반도체 장치이다. 반도체 장치에서, 소스-비트선들 중 하나는 동일한 행에서 서로 인접한 2개의 메모리셀에 의해 공동으로 사용된다. 메모리셀들 중 하나는 제 1 게이트 전극, 제 1 소스 전극 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터, 제 2 게이트 전극, 제 2 소스 전극 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터, 및 캐패시터를 포함한다. 상기 제 2 트랜지스터는 산화물 반도체 재료를 포함하여 형성된다. 상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 드레인 전극 중 하나, 및 상기 캐패시터의 전극들 중 하나가 서로 전기적으로 접속된다. 상기 소스-비트선들 중 하나와 제 1 소스 전극이 서로 전기적으로 접속된다. 상기 소스-비트선들 중 하나에 인접한 다른 소스-비트선과 제 1 드레인 전극은 서로 전기적으로 접속된다. 상기 제 1 신호선들 중 하나와, 제 2 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속된다. 상기 제 2 신호선들 중 하나와 제 2 게이트 전극은 서로 전기적으로 접속된다. 상기 워드선들 중 하나와 상기 캐패시터의 전극들 중 다른 하나가 서로 전기적으로 접속된다.
(n+1)(n은 자연수) 개의 소스-비트선들, m(m은 자연수) 개의 제 1 신호선들, n 개의 제 2 신호선들, m 개의 워드선들, (m × n) 개의 메모리셀들이 있는 것이 바람직하다는 점에 주목하기 바란다.
또한, 제 1 트랜지스터는 단결정 실리콘을 포함하여 구성되는 것이 바람직하다.
제 1 트랜지스터는 산화물 반도체 이외의 반도체 재료를 포함하는 제 1 채널 형성 영역, 상기 제 1 채널 형성 영역이 사이에 개재되어 제공되는 불순물 영역들, 상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층, 상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극; 및 상기 불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극을 포함하는 것이 바람직하다.
트랜지스터가 상기 설명에서 산화물 반도체 재료를 포함하여 구성되지만 개시되는 발명은 이것으로 제한하지 않는다는 점에 주목하기 바란다. 산화물 반도체 재료와 유사한 오프-상태 전류 특성들을 실현할 수 있는 재료가 이용될 수 있고, 예를 들어, 탄화실리콘을 대표로 하는 와이드 밴드 갭 재료(특히, 예로서 에너지 갭 Eg가 3eV보다 큰 반도체 재료)가 이용될 수 있다.
제 2 트랜지스터는 제 1 트랜지스터 위에서 제 2 소스 전극 및 제 2 드레인 전극, 상기 산화물 반도체 재료를 포함하며, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극에 전기적으로 접속되는 제 2 채널 형성 영역, 상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층, 및 상기 제 2 게이트 절연층 위의 제 2 게이트 전극을 포함하는 것이 바람직하다.
캐패시터는 제 2 소스 전극 또는 상기 제 2 드레인 전극, 상기 산화물 반도체 재료를 포함하는 산화물 반도체층, 상기 제 2 게이트 절연층, 및 상기 제 2 게이트 절연층 위의 캐패시터 전극을 포함하는 것이 바람직하다.
또한, 본 명세서에서, "위" 또는 "아래"라고 하는 용어는 구성요소가 다른 구성요소의 "바로 상에" 또는 "바로 아래에" 위치하는 것을 반드시 의미하지는 않는다는 것을 주목하기 바란다. 예를 들어, 표현 "게이트 절연층 위의 게이트 전극"은 게이트 절연층과 게이트 전극 사이에 부가의 구성요소가 있는 경우를 의미할 수 있다. 더구나, "위" 및 "아래"와 같은 용어는 설명의 편리를 위해 사용되는 것에 불과하고, 다른 방법으로 특정하지 않는 한 구성요소들의 관계가 역전되는 경우를 포함한다.
또한, 본 명세서에서, "전극" 또는 "라인"과 같은 용어는 구성요소의 기능을 제한하지 않는다. 예를 들어, "전극"은 종종 "배선"의 일부로서 사용되며 그 반대도 마찬가지이다. 더구나, 용어 "전극" 또는 "배선"은 예로서 복수의 "전극들" 및 "배선들"의 조합을 의미할 수도 있다.
"소스" 및 "드레인"의 기능들은 예를 들어, 가끔 반대 극성의 트랜지스터가 사용될 때 또는 전류 흐름 방향이 회로 동작에서 변화될 때 서로 대체된다. 따라서, 용어 "소스" 및 "드레인"은 본 명세서에서 각각 드레인 및 소스를 지칭하는데 사용될 수 있다.
본 명세서에서, 용어 "전기적으로 접속"은 어떠한 전기적 기능을 갖는 물체를 통해 구성요소들이 접속되는 경우를 포함한다는 것에 주목하기 바란다. 어떠한 전기적 기능을 갖는 물체는 전기 신호들이 물체를 통해 접속되는 구성요소들 사이에서 송수신될 수 있는 것이면 특별히 제한되지 않는다.
"어떠한 전기적 기능을 갖는 물체"의 예는 전극 및 배선 뿐만 아니라, 트랜지스터와 같은 스위칭 소자, 저항소자(resistor), 인덕터(inductor), 캐패시터 및 기타 각종 기능을 갖는 소자이다.
산화물 반도체를 포함하는 트랜지스터의 오프-상태 전류가 대단히 느리기 때문에, 기억 데이터는 트랜지스터의 사용에 따라 대단히 장시간 동안 저장될 수 있다. 다시 말하면, 리프레시 동작이 불필요하거나 리프레시 동작의 주기가 극도로 작기 때문에 전력 소비가 적절하게 감소될 수 있다. 더구나, 기억 데이터는 전력이 공급되지 않을 때에도 장시간 동안 저장될 수 있다.
또한, 개시되는 발명의 반도체 장치에서, 데이터를 기록하는데 높은 전압이 필요하지 않아서 소자의 열화가 문제가 되지 않는다. 예를 들어, 종래의 불휘발성에서 필요로 하는, 플로팅 게이트로의 전자들의 주입 및 플로팅 게이트로부터의 전자들의 추출을 수행할 필요가 없으며, 따라서, 게이트 절연층의 열화가 일어나지 않는다. 다시 말하면, 개시되는 발명의 반도체 장치는 종래 불휘발성 메모리의 문제인 기록 동작의 횟수를 제한하지 않아, 그 신뢰성이 현저하게 개선된다. 또한, 데이터는 트랜지스터의 온 상태와 오프 상태의 스위칭에 의하여 기록되기 때문에 고속 동작이 용이하게 실현될 수 있다. 더구나 데이터를 소거하기 위한 동작이 필요없다.
또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속으로 충분하게 동작할 수 있기 때문에, 반도체 장치의 동작 속도(예로서, 데이터 판독 동작)는 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 조합함으로써 충분하게 높아질 수 있다. 더구나, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속 동작에 필요한 회로들(예로서, 논리회로 및 구동회로)을 바람직하게 실현할 수 있다.
상술한 바와 같이, 신규한 특징을 갖는 반도체 장치는 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 모두 포함하는 것에 의하여 실현될 수 있다.
도 1a 및 도 1b는 반도체 장치의 회로도.
도 2는 반도체 장치의 회로도.
도 3은 타이밍 도면.
도 4는 반도체 장치의 회로도.
도 5는 반도체 장치의 회로도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 내지 도 7h는 반도체 장치의 제조공정에 관한 단면도.
도 8a 내지 도 8e는 반도체 장치의 제조공정에 관한 단면도.
도 9a 및 도 9b는 반도체 장치의 단면도 및 평면도.
도 10a 내지 도 10d는 반도체 장치의 제조공정에 관한 단면도.
도 11a 및 도 11b는 반도체 장치의 단면도 및 평면도.
도 12a 내지 도 12d는 반도체 장치의 제조공정에 관한 단면도.
도 13a 내지 도 13c는 반도체 장치의 제조공정에 관한 단면도.
도 14a 내지 도 14f는 반도체 장치를 포함하는 전자기기를 설명하기 위한 도면.
도 15는 메모리 윈도우 폭의 평가 결과를 도시하는 도면.
도 16은 산화물 반도체를 포함하는 트랜지스터의 특성들을 도시하는 그래프.
도 17은 산화물 반도체를 포함하는 트랜지스터의 특성들을 평가하기 위한 회로도.
도 18은 산화물 반도체를 포함하는 트랜지스터의 특성들을 평가하기 위한 타이밍 도면.
도 19는 산화물 반도체를 포함하는 트랜지스터의 특성들을 도시하는 그래프.
도 20은 산화물 반도체를 포함하는 트랜지스터의 특성들을 도시하는 그래프.
도 2는 반도체 장치의 회로도.
도 3은 타이밍 도면.
도 4는 반도체 장치의 회로도.
도 5는 반도체 장치의 회로도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 내지 도 7h는 반도체 장치의 제조공정에 관한 단면도.
도 8a 내지 도 8e는 반도체 장치의 제조공정에 관한 단면도.
도 9a 및 도 9b는 반도체 장치의 단면도 및 평면도.
도 10a 내지 도 10d는 반도체 장치의 제조공정에 관한 단면도.
도 11a 및 도 11b는 반도체 장치의 단면도 및 평면도.
도 12a 내지 도 12d는 반도체 장치의 제조공정에 관한 단면도.
도 13a 내지 도 13c는 반도체 장치의 제조공정에 관한 단면도.
도 14a 내지 도 14f는 반도체 장치를 포함하는 전자기기를 설명하기 위한 도면.
도 15는 메모리 윈도우 폭의 평가 결과를 도시하는 도면.
도 16은 산화물 반도체를 포함하는 트랜지스터의 특성들을 도시하는 그래프.
도 17은 산화물 반도체를 포함하는 트랜지스터의 특성들을 평가하기 위한 회로도.
도 18은 산화물 반도체를 포함하는 트랜지스터의 특성들을 평가하기 위한 타이밍 도면.
도 19는 산화물 반도체를 포함하는 트랜지스터의 특성들을 도시하는 그래프.
도 20은 산화물 반도체를 포함하는 트랜지스터의 특성들을 도시하는 그래프.
이하에서, 본 발명의 실시예들은 도면을 참조하여 설명될 것이다. 본 발명은 하기 설명으로 제한하지 않으며 본 발명의 취지 및 범위를 벗어나지 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은 당업자에게 용이하게 이해될 것임을 주목하기 바란다. 따라서, 본 발명은 하기 실시예의 기재로 제한하여 해석되어서는 안 된다.
도면에 도시된 각 구성의 위치, 크기, 범위 등은 이해를 용이하게 하기 위해 어떤 경우에는 정확하게 표현되지 않는다는 점에 주목하기 바란다. 따라서, 개시되는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등으로 제한되지 않는다.
본 명세서에서 "제 1", "제 2" 및 "제 3"과 같은 서수는 구성요소들 중에서 혼란을 피하기 위해 사용되고, 그 용어들은 구성요소들의 수의 제한을 의미하는 것은 아님을 주목하기 바란다.
[실시예 1]
실시예 1에서, 개시되는 발명의 하나의 실시예의 반도체 장치의 회로구성 및 동작은 도 1a 및 도 1b를 참고하여 설명될 것이다. 일부 회로구성에서, "OS"는 트랜지스터가 산화물 반도체를 포함한다는 것을 지칭하기 위해서 트랜지스터 옆에 병기하여 쓰여져 있음을 주목하기 바란다.
도 1a의 반도체 장치에서, 제 1 배선(이는 "1st Line"으로 지칭되고 또한 소스선(SL)으로도 언급된다) 및 트랜지스터(160)의 소스 전극은 서로 전기적으로 접속되고, 제 2 배선(이는 "2nd Line"으로 지칭되고 또한 비트선(BL)으로도 언급된다) 및 트랜지스터(160)의 드레인 전극은 서로 전기적으로 접속된다. 트랜지스터(160)의 게이트 전극 및 트랜지스터(162)의 소스 전극과 드레인 전극 중 하나는 캐패시터(164)의 전극들 중 하나에 전기적으로 접속된다. 제 3 배선(이는 "3rd Line"으로 지칭되고 또한 제 1 신호선(S1)으로도 언급된다)과 트랜지스터(162)의 소스 전극 및 드레인 전극 중 다른 하나는 서로 전기적으로 접속되고, 제 4 배선(이는 "4th Line"으로 지칭되고 또한 제 2 신호선(S2)으로도 언급된다)과 트랜지스터(162)의 게이트 전극은 서로 전기적으로 접속된다. 제 5 배선(이는 "5th Line"으로 지칭되고 또한 워드선(WL)으로도 언급된다)과 캐패시터(164)의 전극들 중 다른 하나는 서로 전기적으로 접속된다.
여기서, 산화물 반도체를 포함하는 트랜지스터는 트랜지스터(162)로서 사용된다. 산화물 반도체를 포함하는 트랜지스터는 극도로 낮은 오프-상태 전류의 특성을 갖는다. 그 때문에, 트랜지스터(160)의 게이트 전극의 전위는 트랜지스터(162)가 오프 상태에 있는 한 극도의 장기간 동안 보유될 수 있다. 캐패시터(164)를 제공하는 것은 트랜지스터(160)의 게이트 전극에 주어진 전하를 보유하는 것과 저장 데이터의 판독을 용이하게 한다. 산화물 반도체를 포함하는 트랜지스터(162)는 채널 길이(L)가 10 nm 내지 1000 nm 를 포함하기 때문에 낮은 전력 소비와 극도의 높은 동작 속도의 특성들을 갖는다는 점에 주목하기 바란다.
도 1a의 반도체 장치는 트랜지스터(160)의 게이트 전극의 전위를 보유할 수 있다는 특성을 이용한다. 이러한 특성들을 이용함으로써 데이터는 다음과 같이 기록, 저장, 및 판독이 이루어진다.
첫째로, 데이터의 기록 및 저장을 설명한다. 우선, 제 4 배선의 전위는 트랜지스터(162)가 온으로 되어있는 전위인 것으로 하며, 그래서 트랜지스터(162)는 온으로 되어 있다. 이에 따라, 제 3 배선의 전위는 트랜지스터(160)의 게이트 전극과 캐패시터(164)로 공급된다. 다시 말하면, 사전 결정된 양의 전하가 트랜지스터(160)의 게이트 전극으로 부여된다(기록). 여기서, 2개의 다른 전위 레벨(이하, 저레벨 전하 및 고레벨 전하라고 함)을 부여하는 전하들 중 하나가 주어진다. 그 후, 제 4 배선의 전위는 트랜지스터(162)가 오프로 되어 있는 전위인 것으로 하며, 따라서, 트랜지스터(162)가 오프로 된다. 따라서, 트랜지스터(160)의 게이트 전극에 부여된 전하가 보유된다(저장).
트랜지스터(162)의 오프-상태 전류가 극도로 낮기 때문에 트랜지스터(160)의 게이트 전극의 전하는 장기간 보유된다.
둘째로, 데이터의 판독을 설명한다. 사전 결정된 전위(일정 전위)가 제 1 배선에 공급되는 동안 제 5 배선에 적절한 전위(판독 전위)를 공급함으로써 제 2 배선의 전위가 트랜지스터(160)의 게이트 전극에 보유된 전하량에 따라 변한다. 일반적으로, 트랜지스터(160)가 n-채널 트랜지스터인 경우에, 고레벨 전하가 트랜지스터(160)의 게이트 전극에 부여될 때의 겉보기 임계 전압(Vth _H)은 저레벨 전하가 트랜지스터(160)의 게이트 전극에 부여될 때의 겉보기 임계 전압(Vth _L)보다 작다. 여기서 겉보기 임계 전압은 트랜지스터(160)를 온으로 하는데 필요한 제 5 배선의 전위를 말한다. 따라서, 제 5 배선의 전위가 Vth _H와 Vth _L 사이의 중간의 전위(Vo)로 되게 함으로써 트랜지스터(160)의 게이트 전극에 부여된 전하가 결정될 수 있다. 예를 들어, 고레벨 전하가 데이터를 기록하는데 부여되는 경우에, 제 5 배선의 전위가 Vo(> Vth_H)로 될 때 트랜지스터(160)가 온으로 된다. 저레벨 전하가 기록에 부여되는 경우에, 제 5 배선의 전위가 Vo(< Vth_L)로 될지라도 트랜지스터(160)는 오프 상태로 보유된다. 따라서, 저장 데이터는 제 2 배선의 전위를 측정함으로써 판독될 수 있다.
메모리셀들이 사용되도록 배열되어 있는 경우에, 필요한 메모리셀들의 데이터만을 판독할 필요가 있음을 주목하기 바란다. 따라서, 사전 결정된 메모리셀들의 데이터를 판독하고 다른 메모리셀들의 데이터를 판독하지 않도록 하기 위해, 메모리셀들의 트랜지스터(160)들이 병렬로 접속되는 경우, 트랜지스터(160)가 게이트 전극의 상태에 관계없이 오프로 되는 전위, 즉 Vth_H 보다 작은 전위가 데이터를 판독하지 않으려는 메모리셀의 제 5 배선에 가해질 수 있다. 또한, 메모리셀들의 트랜지스터(160)들이 직렬로 접속되어 있는 경우, 게이트 전극의 상태에 관계없이 트랜지스터(160)가 온 상태에 있게 하는 전위, 즉, Vth _L 보다 큰 전위가 데이터를 판독하지 않으려는 메모리셀의 제 5 배선에 가해질 수 있다.
셋째로, 데이터의 재기록을 설명한다. 데이터의 재기록은 데이터의 기록 및 저장과 유사한 방법으로 수행된다. 즉, 제 4 배선의 전위는 트랜지스터(162)가 온으로 되는 전위가 되도록 하고, 이에 의하여 트랜지스터(162)가 온으로 된다. 따라서, 제 3 배선의 전위(새 데이터에 관한 전위)가 트랜지스터(160)의 게이트 전극과 캐패시터(164)에 공급된다. 그 후, 제 4 배선의 전위는 트랜지스터(162)가 오프로 되는 전위가 되도록 하고, 이에 의하여 트랜지스터(162)가 오프로 된다. 따라서, 새 데이터에 관한 전하가 트랜지스터(160)의 게이트 전극에 부여된다.
개시되는 발명의 반도체 장치에서, 데이터는 상술한 바와 같이 데이터를 기록하는 기록 동작을 한번 더 함으로써 데이터를 직접 재기록할 수 있게 된다. 따라서, 플래시 메모리 등에서 필요로 하는 높은 전압을 사용하여 플로팅 게이트로부터 전하의 추출이 필요하지 않으므로 소거 동작에 기인하는 동작 속도의 저하가 억제될 수 있다. 즉, 반도체 장치의 고속 동작이 실현될 수 있다.
트랜지스터(162)의 소스 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되어 있으므로 불휘발성 메모리 소자를 위해 사용되는 플로팅 게이트 트랜지스터의 플로팅 게이트의 효과와 유사한 효과를 갖는다는 점에 주목하기 바란다. 따라서, 트랜지스터(162)의 소스 또는 드레인 전극이 트랜지스터(160)의 게이트 전극에 전기적으로 접속되어 있는 도면의 부분은 어떤 경우에 플로팅 게이트부(FG)라고 부른다. 트랜지스터(162)가 오프일 때, 플로팅 게이트부(FG)는 절연체 내에 매립되어 있는 것으로 간주되고 따라서, 전하가 플로팅 게이트부(FG) 내에 보유된다. 산화물 반도체를 포함하는 트랜지스터(162)의 오프-상태 전류의 양은 실리콘 등을 포함하는 트랜지스터의 오프-상태 전류의 양의 10만분의 1 이하이기 때문에 트랜지스터(162)의 누설 전류로 인하여 플로팅 게이트부(FG)에 축적된 전하의 손실은 무시될 수 있다. 즉, 산화물 반도체를 포함하는 트랜지스터(162)에 의하여 전력 공급 없이 데이터를 저장할 수 있는 불휘발성 메모리장치가 실현될 수 있다.
예를 들어, 트랜지스터(162)의 오프-상태 전류가 실온에서 10 zA/㎛(1 zA(젭토-암페어)는 1× 10-21 A)이하이고 캐패시터(164)의 용량치가 대략 10 fF일 때, 데이터는 104 초 이상 동안 저장될 수 있다. 말할 필요도 없이, 저장 시간은 트랜지스터 특성 및 용량치에 의존하여 변한다.
또한, 이 경우에 종래 플로팅 게이트 트랜지스터에서 지적되어 있는, 게이트 절연막(터널 절연막)의 열화의 문제가 존재하지 않는다. 즉, 종래에는 문제로 지적되었던, 플로팅 게이트 내로의 전자 주입으로 인한 게이트 절연막의 열화가 해소될 수 있다. 이것은 원리상 기록 동작의 횟수가 제한되지 않는다는 것을 의미한다. 더구나, 종래 플로팅 게이트 트랜지스터에서 데이터를 기록 또는 소거하기 위해 필요한 높은 전압이 필요하지 않다.
도 1a에서 반도체 장치를 형성하는 트랜지스터들과 같은 구성요소들은 도 1b에 도시된 바와 같은 저항소자들 및 캐패시터들을 포함하는 것으로 간주될 수 있다. 다시 말하면, 도 1b에서, 트랜지스터(160) 및 캐패시터(164)는 각각 저항소자 및 캐패시터를 포함하는 것으로 간주된다. R1 및 C1은 각각 캐패시터(164)의 저항치 및 용량치를 지칭한다. 저항치 R1은 캐패시터(164)에 포함된 절연층이 갖는 저항치에 해당한다. 또한, R2 및 C2는 각각 트랜지스터(160)의 저항치 및 용량치를 지칭한다. 저항치 R2는 트랜지스터(160)가 온일 때의 시간에 게이트 절연층이 갖는 저항치에 해당한다. 용량치 C2는 소위 게이트 용량(게이트 전극과 소스 전극 또는 드레인 전극 사이에 형성된 용량, 또는 게이트 전극과 채널 형성 영역 사이에 형성된 용량)의 값에 해당한다.
전하 보유 기간(또한 데이터 저장 기간이라고도 함)은, 트랜지스터(162)의 게이트 누설이 충분히 작을 때 그리고 트랜지스터(162)가 오프인 경우 소스 전극과 드레인 전극 사이의 저항치(또한 실효 저항이라고 함)가 ROS인 조건하에서 R1≥ROS 및 R2≥ROS를 만족하는 조건하에서 트랜지스터(162)의 오프-상태 전류에 의해 주로 결정된다.
다른 한편으로는, 조건들이 만족되지 않을 때에는, 트랜지스터(162)의 오프-상태 전류가 충분히 낮을지라도 보유기간을 충분히 확보하기가 어렵다. 이것은 트랜지스터(162)의 오프-상태 전류 이외의 누설 전류(예로서, 소스 전극과 게이트 전극 사이에 발생한 누설 전류)가 높기 때문이다. 따라서, 이 실시예에 개시된 반도체 장치는 상기 관계를 만족시키는 것이 바람직하다고 말할 수 있다.
C1≥C2를 만족시키는 것이 바람직하다. C1이 크면 제 5 배선의 전위 변동은 플로팅 게이트부(FG)의 전위가 제 5 배선에 의해 제어될 때(예로서, 판독 시간에) 억제될 수 있다.
상기 관계가 만족될 때, 더욱 양호한 반도체 장치가 실현될 수 있다. R1 및 R2는 트랜지스터(160) 및 트랜지스터(162)의 게이트 절연층들에 의해 제어된다는 점에 주목하기 바란다. C1 및 C2에도 마찬가지이다. 따라서, 게이트 절연층의 재료, 두께 등은 상기 관계를 만족시키도록 적절하게 설정되는 것이 바람직하다.
이 실시예에서 설명된 반도체 장치에서, 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트 트랜지스터의 플로팅 게이트와 유사한 효과를 가지지만, 이 실시예의 플로팅 게이트부(FG)는 플래시 메모리 등의 플로팅 게이트의 특징과는 본질적으로 다른 특징을 갖는다. 플래시 메모리의 경우, 제어 게이트에 인가된 전압이 높기 때문에, 전위가 인접한 셀의 플로팅 게이트에 영향을 주지 않도록 하기 위해 셀들 사이에 적절한 거리를 보유할 필요가 있다. 이것은 반도체 장치의 더 고집적화를 방해하는 요인들 중 하나이다. 이 요인은 고전계를 인가하여 터널링 전류가 흐르게 되는 플래시 메모리의 기본 원리에 기인한다.
또한, 플래시 메모리의 상기 원리 때문에, 절연막의 열화가 증가하고 따라서, 재기록의 횟수를 제한(대략 104 내지 105 횟수)하는 다른 문제가 발생한다.
개시되는 발명의 반도체 장치는 산화물 반도체를 포함하는 트랜지스터의 스위칭에 의해 동작되고, 터널링 전류에 의한 상술한 전하 주입 원리를 이용하지 않는다. 즉, 전하 주입을 위한 고전계가 플래시 메모리는 달리 필요로 하지 않는다. 따라서, 인접한 셀 상의 제어 게이트로부터 오는 고전계의 영향을 고려할 필요가 없어서 고집적화를 용이하게 한다.
또한, 터널링 전류에 의한 전하 주입이 이용되지 않는다는 것은 메모리셀의 열화를 일으키는 원인이 없다는 것을 의미한다. 다시 말하면, 개시되는 발명의 반도체 장치는 플래시 메모리보다 높은 내구성 및 신뢰성을 갖는다.
덧붙여, 플래시 메모리에 비하여, 고전계가 불필요하고 대형 추가회로(승압 dc-dc 컨버터와 같은)가 불필요하다는 이점도 있다.
C1에 포함된 절연층의 비유전율(εr1)이 C2에 포함된 절연층의 비유전율(εr2)과 다른 경우에, S1이 C1의 면적이고 S2가 C2의 면적이면 2·S2≥S1(양호하게는 S2≥S1)을 만족하면서 C1≥C2를 만족하는 것이 용이하다. 특히, 예를 들어, 하프늄 산화물과 같은 high-k 재료로 구성된 필름 또는, 하프늄 산화물과 같은 high-k 재료로 구성된 필름과 산화물 반도체로 형성된 필름의 적층구조(stack)가 C1에 사용되어서, εr1이 10 이상, 양호하게는 15 이상으로 할 수 있고 실리콘 산화물이 C2에 사용되어서 εr2는 3 내지 4로 할 수 있다.
이러한 구조들의 조합은 개시되는 발명의 반도체 장치의 고집적화를 가능하게 한다.
비록 전자들이 다수 캐리어들인 n-채널 트랜지스터가 상기 설명에서 사용될지라도 정공들이 다수 캐리어들인 p-채널 트랜지스터가 n-채널 트랜지스터 대신에 사용될 수 있다는 것은 당연하다.
상술한 바와 같이, 개시되는 발명의 실시예의 반도체 장치는 소스와 드레인 사이의 누설 전류(오프-상태 전류)가 오프 상태에서 낮은 기록용 트랜지스터, 상기 기록용 트랜지스터의 것과 다른 반도체 재료로 구성된 판독용 트랜지스터, 및 캐패시터를 포함하는 불휘발성 메모리셀을 갖는다.
기록용 트랜지스터의 오프-상태 전류는 기록용 트랜지스터가 사용되는 시간에서의 온도(예로서, 25℃)에서 100 zA(1× 10-19 A) 이하가 양호하고, 10 zA(1× 10-20 A) 이하가 더 양호하고, 1 zA(1× 10-21 A) 이하가 더욱 양호하다. 일반적인 실리콘을 포함하는 트랜지스터의 경우에, 상술한 바와 같이 낮은 오프-상태 전류를 달성하기가 어렵다. 그러나, 적절한 조건하에서 가공된 산화물 반도체를 사용하여 획득한 트랜지스터에서는 낮은 오프-상태 전류를 달성할 수 있다. 따라서, 산화물 반도체를 포함하는 트랜지스터는 기록용 트랜지스터로서 사용되는 것이 바람직하다.
덧붙여, 산화물 반도체를 포함하는 트랜지스터는 작은 임계치 이하의 스윙(subthreshold swing)(S값)을 가지므로 이동도가 비교적 낮을지라도 스위칭 속도를 충분히 높게 할 수 있다. 따라서, 기록용 트랜지스터로서 트랜지스터를 사용함으로써 플로팅 게이트부(FG)에 부여된 기록 펄스의 상승이 극도로 높아질 수 있다. 또한, 오프-상태 전류가 낮아서 플로팅 게이트부(FG)에서 보유된 전하량이 감소될 수 있다. 다시 말하면, 산화물 반도체를 포함하는 트랜지스터를 사용함으로써 데이터의 재기록이 고속으로 수행될 수 있다.
판독용 트랜지스터로서는, 오프-상태 전류를 제한하지 않지만 판독 속도를 증가시키기 위해 고속으로 동작하는 트랜지스터를 사용하는 것이 바람직하다. 예를 들어, 1나노초 이하의 스위칭 속도를 갖는 트랜지스터가 판독용 트랜지스터로서 사용되는 것이 바람직하다.
데이터는, 기록용 트랜지스터를 온으로 하여서, 기록용 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 캐패시터의 전극들 중 하나, 및 판독용 트랜지스터의 게이트 전극이 전기적으로 접속되는 노드에 전위가 공급되고, 다음에 기록용 트랜지스터가 오프로 되어서 사전 결정된 전하량이 노드에 보유됨으로써 메모리셀에 기록된다. 여기서, 기록용 트랜지스터의 오프-상태 전류는 극도로 낮기 때문에 노드에 공급된 전하가 장기간 보유된다. 오프-상태 전류가 예로서 실질적으로 0일 때, 종래 DRAM에서 필요한 리프레시 동작이 불필요하거나 또는 리프레시 동작의 주기가 충분히 작게 할 수 있다(예를 들어, 약 1달 또는 1년에 한번). 따라서, 반도체 장치의 전력 소비가 충분히 감소될 수 있다.
또한, 새 데이터를 메모리셀에 겹쳐 기록함으로써 데이터를 직접 재기록할 수 있다. 그 때문에, 플래시 메모리 등에서 필요로 하는 소거 동작이 필요하지 않아서 소거 동작으로 인한 동작 속도의 감소가 방지될 수 있다. 다시 말하면, 반도체 장치의 고속 동작이 실현될 수 있다. 더구나, 데이터의 기록 및 소거를 위해 종래 플로팅 게이트 트랜지스터에서 필요로 하였던 고전압이 필요하지 않으므로 반도체 장치의 소비 전력이 더욱 감소될 수 있다. 이 실시예에 따라 메모리셀에 인가된 최대 전압(동시에 메모리셀의 각 단자들에 인가된 최대 전위와 최저 전위 사이의 차이)은 2단계(1비트)의 데이터를 기록하는 경우에 각각의 메모리셀에서 5V이하, 양호하게는 3V이하가 될 수 있다.
개시되는 발명의 반도체 장치를 위해 제공된 메모리셀은 기록용 트랜지스터, 판독용 트랜지스터 및 캐패시터가 포함되는 한 허용될 수 있다. 또한, 메모리셀은 캐패시터의 면적이 작더라도 동작할 수 있다. 따라서, 하나의 메모리셀의 면적은 각각의 메모리셀에 대해 6개의 트랜지스터를 필요로 하는 SRAM에 비하여 충분히 작아질 수 있고, 메모리셀들은 반도체 장치에 고밀도로 배치될 수 있다.
종래 플로팅 게이트 트랜지스터에서, 전하는 기록 동작 중에 게이트 절연막(터널 절연막) 내에서 이동하므로 게이트 절연막(터널 절연막)의 열화를 피할 수 없다. 반대로, 본 발명의 실시예에 따른 메모리셀에서는, 데이터가 기록용 트랜지스터의 스위칭 동작에 의하여 쓰여지므로 종래 문제로 간주되었던 게이트 절연막의 열화가 해소될 수 있다. 이것은 원리상 기록 동작의 횟수를 제한하지 않으며 기록 내구성이 극도로 높아진다는 것을 의미한다. 예를 들어, 본 발명의 하나의 실시예에 따른 메모리셀에서, 전류-전압 특성은 데이터를 1×109 회(10억 회 이상) 이상을 기록한 후에도 열화되지 않는다.
또한, 메모리셀의 기록용 트랜지스터로서 산화물 반도체를 포함하는 트랜지스터를 사용하는 경우, 산화물 반도체가 일반적으로 3.0 내지 3.5 eV의 넓은 에너지 갭과 극도로 작은 열 여기 캐리어들을 갖기 때문에, 예를 들어, 150℃의 고온에서도 메모리셀의 전류-전압 특성은 열화되지 않는다.
집중적인 연구의 결과로서, 본 발명자들은 초기에 산화물 반도체를 포함하는 트랜지스터가 우수한 전류-전압 특성을 갖는다는 것을 발견하였다. 전류-전압 특성은 150℃의 고온과, 극도로 낮은 100 zA 이하의 오프-상태 전류에서도 열화되지 않는다. 개시되는 발명의 일 실시예에서, 메모리셀의 기록용 트랜지스터로서 우수한 전류-전압 특성을 갖는 그러한 트랜지스터를 사용함으로써 신규한 특징을 갖는 반도체 장치가 제공될 수 있다.
이 실시예에 설명되는 구성, 방법 등은 다른 실시예들의 어떠한 구성, 방법들과 적절하게 조합될 수 있다는 것에 주목하기 바란다.
[실시예 2]
실시예 2에서는, 실시예 1에 개시된 반도체 장치의 하나의 응용예가 설명될 것이다. 특히, 실시예 1에 개시된 반도체 장치가 매트릭스로 배열되어 있는 반도체 장치의 한 예가 설명될 것이다.
도 2는 m×n 비트들의 기억 용량을 갖는 반도체 장치의 회로도의 한 예를 도시한다.
본 발명의 한 실시예의 반도체 장치는 m 개의 워드선(WL), m 개의 제 2 신호선(S2), (n+1)개의 소스-비트선(SL-BL), n 개의 제 1 신호선(S1), 복수의 메모리셀(1100)이 m(행)(수직방향) × n(열)(수평방향)(m 및 n은 자연수)의 매트릭스로 배열되어 있는 메모리셀 어레이, 및 제 1 구동회로(1111), 제 2 구동회로(1112), 제 3 구동회로(1113) 및 제 4 구동회로(1114)와 같은 주변회로들을 포함한다. 여기서, 상기 실시예에 개시된 구성(예로서 도 1a의 구성)은 메모리셀(1100)에 적용된다. 실시예 2에서 도 2에 도시된 바와 같이, 소스-비트선(SL-BL)들 및 제 1 신호선(S1)들이 열 방향으로 연장되도록 제공되고, 워드선(WL)들 및 제 2 신호선(S2)들이 행 방향으로 연장되도록 제공되어 있지만, 본 발명의 실시예는 이러한 구성으로 제한되지 않는다.
메모리셀(1100)들 각각은 제 1 트랜지스터, 제 2 트랜지스터 및 캐패시터를 포함한다. 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 및 캐패시터의 전극들 중 하나는 서로 접속된다. 소스-비트선(SL-BL)과 제 1 트랜지스터의 소스 전극은 서로 접속된다. 제 1 트랜지스터의 드레인 전극과 상기 소스-비트선(SL-BL)에 인접한 소스-비트선(SL-BL)은 서로 접속된다. 제 1 신호선(S1)과 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 접속된다. 제 2 신호선(S2)과 제 2 트랜지스터의 게이트 전극은 서로 접속된다. 워드선(WL)과 캐패시터의 전극들 중 다른 하나는 서로 접속된다.
다시 말하면, 메모리셀(1100)들은 서로 인접한 소스-비트선(SL-BL)들 사이에서 병렬로 접속된다. 예로서, i행 j열의 메모리셀(1100)(i,j)(i는 1보다 크고 m보다 작은 정수, j는 1보다 크고 n 보다 작은 정수)은 소스-비트선(SL-BL)(j)과, 소스-비트선(SL-BL)(j+1)과, 제 1 신호선(S1)(j)과, 워드선(WL)(i), 및 제 2 신호선(S2)(i)에 접속되어 있다.
여기서, 소스-비트선(SL-BL)(j)은 메모리셀(1100)(i,j)과 메모리셀(1100)(i,j-1)에 의해 공통으로 사용되고, 소스-비트선(SL-BL)(j+1)은 메모리셀(1100)(i,j+1)과 메모리셀(1100)(i,j)에 의해 공통으로 사용된다. 즉, 소스-비트선(SL-BL)은 동일한 행에서 서로 인접하는 메모리셀(1100)들 중 하나의 소스선과 다른 것의 비트선으로서 기능한다. 이러한 기능들은 반드시 각각 소스-비트선(SL-BL)에서 결정되지는 않고 기능들이 스위칭될 수 있다는 것에 주목하기 바란다. 덧붙여, 메모리셀 어레이의 단부들에 제공되어 있는 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(n+1)은 각각 메모리셀(1100)(i,1)과 메모리셀(1100)(i,n)에만 접속되어 있다.
소스-비트선(SL-BL)들은 제 1 구동회로(1111)에 접속되어 있다. 제 1 신호선(S1)들은 제 2 구동회로(1112)에 접속되어 있다. 제 2 신호선(S2)들은 제 3 구동회로(1113)에 접속되어 있다. 워드선(WL)들은 제 4 구동회로(1114)에 접속되어 있다. 여기서 제 1 구동회로(1111), 제 2 구동회로(1112), 제 3 구동회로(1113), 및 제 4 구동회로(1114)는 개별적으로 제공되지만 개시되는 본 발명은 이것으로 제한되지 않는다는 점에 주의하기 바란다. 대안으로, 어떠한 하나 또는 몇 개의 기능들을 갖는 구동회로가 사용될 수 있다.
다음에, 기록 동작 및 판독 동작이 설명될 것이다. 도 3은 기록 동작 및 판독 동작의 타이밍 도면의 하나의 예이다. 실시예 2의 반도체 장치에서는 기록 동작 및 판독 동작이 메모리셀 어레이의 모든 행에서 수행될 수 있다는 것에 주목하기 바란다. 따라서, 실시예 2의 반도체 장치는 데이터를 원활하게 기록 및 판독할 수 있다.
2개의 행 및 4개의 열로 배열된 메모리셀들을 포함하는 메모리셀 어레이를 포함하는 반도체 장치의 동작이 여기서 편의로 설명되어 있지만, 개시되는 발명은 이 구성으로 제한되지 않는다는 점에 주의하기 바란다.
제 1 행의 메모리셀(1100)(1,1), 메모리셀(1100)(1,2), 메모리셀(1100)(1,3) 및 메모리셀(1100)(1,4)에서 데이터를 기록 및 판독을 하는 경우가 설명될 것이다. 메모리셀(1,1)에 기록된 데이터는 "1"이고, 메모리셀(1,2)에 기록된 데이터는 "0"이고, 메모리셀(1,3)에 기록된 데이터는 "1"이고, 메모리셀(1,4)에 기록된 데이터는 "0"인 경우가 이하에 설명될 것임을 주목하기 바란다.
우선, 기록 동작이 설명될 것이다. 전위(VH)가 제 1 행의 제 2 신호선(S2)(1)에 공급되어서 제 1 행의 제 2 트랜지스터들이 온으로 된다. 또한, 전위 0V가 제 2 행의 제 2 신호선(S2)(2)에 공급되어서 제 2 행의 제 2 트랜지스터들이 오프로 된다.
또한, 제 1 열의 제 1 신호선(S1)(1)에 전위 V2가 공급되고, 제 2 열의 제 1 신호선(S1)(2)에 전위 0V가 공급되고, 제 3 열의 제 1 신호선(S1)(3)에 전위 V2가 공급되고, 제 4 열의 제 1 신호선(S1)(1)에 전위 0V가 공급된다.
그 결과, 메모리셀(1,1)의 플로팅 게이트부(FG)에 전위 V2가 공급되고, 메모리셀(1,2)의 플로팅 게이트부(FG)에 전위 0V가 공급되고, 메모리셀(1,3)의 플로팅 게이트부(FG)에 전위 V2가 공급되고, 메모리셀(1,4)의 플로팅 게이트부(FG)에 전위 0V가 공급된다. 여기서, 전위 V2는 제 1 트랜지스터들의 임계 전압보다 크다. 다음에 제 1 행의 제 2 신호선(S2)(1)의 전위는 0V가 되도록 하여 제 1 행의 메모리셀들의 제 2 트랜지스터들이 오프로 된다. 따라서, 기록이 완료된다.
워드선(WL)(1) 및(WL)(2)은 기록 동작 중에 0V의 전위에 있다는 것에 주목하기 바란다. 또한, 기록이 완료될 때, 제 1 행의 제 2 신호선(S2)(1)의 전위는 제 1 행의 제 1 신호선(S1)(1)의 전위가 변하기 전에 전위 0V가 되도록 한다. 데이터의 기록 후에, 메모리셀의 임계 전압은 데이터가 "0"일 때 Vw0이고, 데이터가 "1"일 때 Vw1이며, 이 경우 메모리소자에서 워드선(WL)에 접속되는 단자는 제어 게이트 전극이고, 제 1 트랜지스터의 소스 전극이 소스 전극이고, 제 1 트랜지스터의 드레인 전극이 드레인 전극이라고 가정한다. 여기서, 메모리셀의 임계 전압은 제 1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항을 변화시키는 워드선(WL)에 접속되는 단자의 전압을 의미한다. 여기서 Vw0 > 0 > Vw1을 만족한다는 점에 주의하기 바란다.
다음에, 판독 동작이 설명될 것이다. 제 1 행의 메모리셀들에서, 메모리셀(1,2) 및 메모리셀(1,3)의 데이터를 판독한 다음에 메모리셀(1,1) 및 메모리셀(1,4)의 데이터를 판독한다.
도 4에 도시된 판독 회로가 소스-비트선(SL-BL)(2) 및 소스-비트선(SL-BL)(4) 각각에 전기적으로 접속되어 있는 것에 주목하기 바란다. 도 4의 판독 회로에서, 판독 가능신호(RE 신호)에 의해 제어되는 스위치를 통하여 소스-비트선(SL-BL)은 클록 인버터(clocked inverter)와, 전위 V1이 공급되는 배선에 다이오드 접속되어 있는 트랜지스터에 접속되어 있다.
먼저, 메모리셀(1,2) 및 메모리셀(1,3)의 판독 동작이 설명된다.
제 1 행의 워드선(WL)(1)과 제 2 행의 워드선(WL)(2)에는 각각 전위 0V와 전위 VL이 공급된다. 전위 VL은 임계 전압 Vw1보다 작다. 워드선(WL)(1)이 제 1 행에서 전위 0V일 때, 데이터 "0"이 저장되어 있는 메모리셀의 제 1 트랜지스터는 오프이고, 데이터 "1"이 저장되어 있는 메모리셀의 제 1 트랜지스터는 온이다. 워드선(WL)(2)이 제 2 행에서 전위 VL일 때, 데이터 "0"이나 "1"이 저장되어 있는 메모리셀들의 제 1 트랜지스터들은 오프이다.
그 결과, 메모리셀(1,1)의 제 1 트랜지스터가 온이기 때문에 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항이 작고, 메모리셀(1,2)의 제 1 트랜지스터는 오프이기 때문에 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항이 크고, 메모리셀(1,3)의 제 1 트랜지스터가 온이기 때문에 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항이 작고, 메모리셀(1,4)의 제 1 트랜지스터는 오프이기 때문에 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항이 크다.
다음에, 메모리셀(1,2)과 메모리셀(1,3)에서 데이터를 판독하기 위해, 소스-비트선(SL-BL)(1)에 전위 V3가 공급되고, 소스-비트선(SL-BL)(3)에 전위 0V가 공급되고, 소스-비트선(SL-BL)(5)에 전위 V3가 공급된다. 덧붙여, 판독 가능 신호(RE 신호)가 어서트(assert)된다(활성상태).
여기서, 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항이 높기 때문에, 소스-비트선(SL-BL)(2)이 고전위로 보유되고, 메모리셀(1,2) 내에 저장된 데이터 "0"을 판독한다. 또한, 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항이 낮기 때문에, 소스-비트선(SL-BL)(4)에 저전위가 공급되고, 메모리셀(1,3) 내에 저장된 데이터 "1"을 판독한다.
그러나, 소스-비트선(SL-BL)(2)에 접속되는 판독 회로의 출력은 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항 뿐만 아니라 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항에 의존한다. 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항이 높으면, 소스-비트선(SL-BL)(1)의 전위가 판독 회로에 주는 영향이 작기 때문에 소스-비트선(SL-BL)(1)의 전위에 관계없이 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항 차이를 판독할 수 있다. 그러나, 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2)의 저항이 작으면, 소스-비트선(SL-BL)(1)의 전위가 판독 회로에 영향을 준다. 덧붙여, 유사한 방법으로 소스-비트선(SL-BL)(4)에 접속되는 판독 회로의 출력은 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항 뿐만 아니라 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항에 의존한다.
예를 들어, 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항이 작은 경우에 소스-비트선(SL-BL)(1)에 대략 전위 0V 이하의 작은 전위가 공급될 때, 소스-비트선(SL-BL)(2)의 전위는 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항에 관계없이 작다. 따라서, 메모리셀(1,2)이 데이터 "0"을 저장하더라도 소스-비트선(SL-BL)(2)에 접속되는 판독 회로는 데이터를 데이터 "1"로서 판독하는 경향이 강하다.
더구나, 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항이 작은 경우, 소스-비트선(SL-BL)(5)에 대략 전위 V1이상인 높은 전위가 공급될 때, 소스-비트선(SL-BL)(4)의 전위는 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항에 관계없이 높다. 따라서, 메모리셀(1,3)이 데이터 "1"을 저장하더라도 소스-비트선(SL-BL)(4)에 접속되는 판독 회로는 데이터를 데이터 "0"으로서 판독하는 경향이 강하다.
다시 말하면, 소스-비트선(SL-BL)(1) 및 소스-비트선(SL-BL)(5)의 전위들이 높을수록, 데이터 "0"이 판독되기가 더욱 쉽다. 소스-비트선(SL-BL)(1) 및 소스-비트선(SL-BL)(5)의 전위들이 낮을수록, 데이터 "1"이 판독되기가 더욱 쉽다. 따라서, 소스-비트선(SL-BL)(1) 및 소스-비트선(SL-BL)(5)에 공급된 전위 V3가 전위 0V와 전위 V1 사이의 적절한 전위일 때, 판독 회로의 출력은 판독 회로가 소스-비트선(SL-BL)(1) 및 소스-비트선(SL-BL)(5)에 접속되지 않은 경우와 동일하게 될 수 있고, 따라서, 메모리셀(1,2)과 메모리셀(1,3) 사이의 저항 차이가 정확하게 판독될 수 있다. 특히, 전위 V3는 전위 0V와 전위 V1 사이에 있는 것이 바람직하고, 예를 들어, 전위 V1의 대략 절반일 수 있다.
이러한 단계들을 통해, 메모리셀(1,2) 내에 저장된 데이터는 소스-비트선(SL-BL)(2)에 접속되는 판독 회로에 의해 판독될 수 있다. 유사하게, 메모리셀(1,3) 내에 저장된 데이터는 소스-비트선(SL-BL)(4)에 접속되는 판독 회로에 의해 판독될 수 있다.
도 4의 회로가 판독 회로로서 사용되는 경우의 출력 전위가 설명된다. 실시예 2에서, 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항이 낮고 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항이 높기 때문에, 전위 V3가 전위 V1의 절반일 때, 전위 V1의 절반보다 높은 전위가 클록형 인버터로 입력되어서 출력 D(1)이 Low로 된다. 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항이 낮고 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항이 높기 때문에, 전위 V3가 전위 V1의 절반일 때, 낮은 전위가 클록형 인버터로 입력되어서 출력 D(2)가 High로 된다.
판독 동작 중에, 전위 0V와 전위 VL이 각각 제 2 신호선(S2)(1)과 제 2 신호선(S2)(2)에 공급되며, 따라서, 모든 제 2 트랜지스터들이 오프로 된다는 점에 주의하기 바란다. 제 1 행의 플로팅 게이트부(FG)의 전위는 0V 또는 V2이므로, 제 2 신호선(S2)(1)의 전위는 0V로 되고, 따라서, 제 1 행의 제 2 트랜지스터들 모두가 오프로 될 수 있다. 다른 한편으로는, 제 2 행에서 플로팅 게이트부(FG)의 전위는 전위 VL이 워드선(WL)(2)으로 공급되면 데이터 판독 직후의 전위보다 낮다. 따라서, 제 2 트랜지스터가 온으로 되는 것을 방지하기 위해, 제 2 신호선(S2)(2)의 전위는 워드선(WL)(2)의 전위와 유사하게 낮은 전위(전위 VL)로 된다. 따라서, 제 2 트랜지스터들 모두가 오프로 될 수 있다.
다음에 메모리셀(1,1)과 메모리셀(1,4)의 판독 동작이 설명된다.
메모리셀(1,2)과 메모리셀(1,3)의 판독 동작에서와 같이, 제 1 행의 워드선(WL)(1)과 제 2 행의 워드선(WL)(2)에는 각각 전위 0V와 전위 VL이 공급된다. 전위 VL은 임계 전압 Vw1보다 작다. 워드선(WL)(1)이 전위 OV에 있을 때, 제 1 행에서는, 데이터 "0"이 저장되는 메모리셀의 제 1 트랜지스터가 오프이고, 데이터 "1"이 저장되는 메모리셀의 제 1 트랜지스터는 온이다. 워드선(WL)(2)이 전위 VL에 있을 때, 제 2 행에서는, 데이터 "0" 또는 데이터 "1"이이 저장되는 메모리셀의 제 1 트랜지스터들은 오프이다.
그 결과, 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항은 메모리셀(1,1)의 제 1 트랜지스터가 온이기 때문에 낮고, 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항은 메모리셀(1,2)의 제 1 트랜지스터가 오프이기 때문에 높고, 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항은 메모리셀(1,3)의 제 1 트랜지스터가 온이기 때문에 낮고, 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항은 메모리셀(1,4)의 제 1 트랜지스터가 오프이기 때문에 높다.
다음에 메모리셀(1,1)과 메모리셀(1,4)의 데이터를 판독하기 위해, 소스-비트선(SL-BL)(1)에 전위 0V가 공급되고, 소스-비트선(SL-BL)(3)에 전위 V3가 공급되고, 소스-비트선(SL-BL)(5)에 전위 0V가 공급된다. 덧붙여, 판독 가능 신호(RE 신호)가 어서트된다(활성상태).
메모리셀(1,2)과 메모리셀(1,3)의 판독 동작에서와 같이, 소스-비트선(SL-BL)(2)에 접속되는 판독 회로의 출력은 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항 뿐만 아니라 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항에도 의존한다. 덧붙여, 유사하게, 소스-비트선(SL-BL)(4)에 접속되는 판독 회로의 출력은 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항 뿐만 아니라 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항에도 의존한다.
따라서, 메모리셀(1,2)과 메모리셀(1,3)의 판독 동작에서와 같이, 소스-비트선(SL-BL)(3)의 전위가 높을수록, 데이터 "0"을 판독하게 될 경향이 더 강하게 된다. 소스-비트선(SL-BL)(3)의 전위가 낮을수록, 데이터 "1"을 판독하게 될 경향이 더 강하게 된다. 따라서, 소스-비트선(SL-BL)(3)을 위해 공급된 전위 V3가 전위 0V와 전위 V1 사이의 적절한 전위일 때, 판독 회로의 출력은 판독 회로가 소스-비트선(SL-BL)(3)에 접속되지 않을 때와 동일하게 될 수 있고, 따라서, 메모리셀(1,1)과 메모리셀(1,4) 사이의 저항의 차이가 정확하게 판독될 수 있다. 특히, 전위 V3는 전위 0V와 전위 V1 사이에 있는 것이 바람직하고, 예를 들어, 대략 전위 V1의 절반이 될 수 있다.
이러한 단계들을 통해, 메모리셀(1,1) 내에 저장된 데이터는 소스-비트선(SL-BL)(2)에 접속되는 판독 회로에 의해 판독될 수 있다. 유사하게, 메모리셀(1,4) 내에 저장된 데이터는 소스-비트선(SL-BL)(4)에 접속되는 판독 회로에 의해 판독될 수 있다.
도 4의 회로가 판독 회로로서 사용되는 경우의 출력 전위가 설명된다. 전위 V3는 예를 들어, 전위 V1의 대략 절반이 될 수 있다. 실시예 2에서, 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(2) 사이의 저항이 낮고 소스-비트선(SL-BL)(2)과 소스-비트선(SL-BL)(3) 사이의 저항이 높기 때문에, 전위 V3가 전위 V1의 절반일 때, 낮은 전위가 클록형 인버터로 입력되어서 출력 D(1)이 High로 된다. 소스-비트선(SL-BL)(3)과 소스-비트선(SL-BL)(4) 사이의 저항이 낮고 소스-비트선(SL-BL)(4)과 소스-비트선(SL-BL)(5) 사이의 저항이 높기 때문에, 전위 V3가 전위 V1의 절반일 때, 전위 V1의 절반보다 높은 전위가 클록형 인버터로 입력되어서 출력 D(2)가 High로 된다.
동작 전위들은 다음과 같이 될 수 있으며, 예로서 V1 = 2V, V2 = 1.5V, V3 = 1V, VH = 2V, VL = -2V 를 만족한다.
그러한 구성을 갖는 반도체 장치에서, 하나의 소스-비트선(SL-BL)은 소스선(SL) 및 비트선(BL)으로서 기능할 수 있고, 메모리셀의 배선들의 수가 감소될 수 있다. 따라서, 메모리셀이 차지하는 면적은 감소될 수 있고, 반도체 장치의 단위면적당 저장용량이 증가될 수 있다.
오프-상태 전류가 극도로 낮은 산화물 반도체 장치는 도 2의 반도체 장치로서 사용되므로, 저장된 데이터는 매우 장기간 보유될 수 있다. 다시 말하면, 리프레시 동작이 불필요하거나 또는 리프레시 동작의 주기가 극도로 작아질 수 있기 때문에 전력 소비가 적절하게 감소될 수 있다. 더구나 저장된 데이터는 전력이 공급되지 않을 지라도 장기간 저장될 수 있다.
또한, 도 2의 반도체 장치에서, 높은 전압이 데이터를 기록하는데 필요하지 않고 소자의 열화가 문제되지 않는다. 따라서, 도 2의 반도체 장치는 종래 불휘발성 메모리의 문제인 기록 동작의 횟수 제한을 하지 않으며, 신뢰성이 현저히 개선된다. 더구나, 데이터는 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 기록되기 때문에, 고속 동작이 용이하게 실현될 수 있다. 덧붙여 데이터를 제거하기 위한 동작이 필요하지 않다.
또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 고속으로 충분히 동작할 수 있기 때문에, 반도체 장치의 동작(예로서, 데이터 판독 동작)은 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 조합함으로써 충분하게 높아질 수 있다. 더구나, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속으로 양호하게 동작하는데 필요한 회로들(예로서, 논리회로 및 구동회로)을 실현할 수 있다.
이러한 방법으로, 신규한 특징을 갖는 반도체 장치는 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 모두 포함함으로써 실현될 수 있다.
이 실시예에서 설명된 구성, 방법 등은 다른 실시예에서 설명된 구성들, 방법들 등의 어떤 것과도 적절하게 조합될 수 있다.
[실시예 3]
실시예 3에서, 실시예 1에서 설명된 반도체 장치가 매트릭스로 배열되어 있는 반도체 장치의 다른 실례가 설명된다. 이하에서, 상기 실시예들의 부분들과 다른 부분들이 설명되고 상기 실시예들과 유사한 부분의 상세한 설명은 생략된다.
도 5는 m × n 비트들의 저장용량을 갖는 반도체 장치의 회로도의 한 실례를 도시한다. 실시예 3에서, 실시예 2와 달리, 제 2 신호선(S2)이 열 방향으로 연장되도록 제공되고 제 1 신호선(S1)이 행 방향으로 연장되도록 제공되어 있는 실례가 설명된다.
본 발명의 한 실시예의 반도체 장치는 m 개의 워드선(WL)들, m 개의 제 1 신호선(S1)들, (n+1) 개의 소스-비트선(SL-BL)들, n 개의 제 2 신호선(S2)들, 복수의 메모리셀(1200)이 m(행)(수직방향) × n (열)(수평방향)(m 및 n은 자연수)의 매트릭스로 배열되어 있는 메모리셀 어레이, 및 제 1 구동회로(1211)와 제 2 구동회로(1212)와 제 3 구동회로(1213) 및 제 4 구동회로(1214)와 같은 주변회로들을 포함한다. 여기서, 상기 실시예에 설명된 구성(예로서, 도 1a의 구성)이 메모리셀(1200)에 적용된다. 실시예 3에서는 실시예 2와 달리, 소스-비트선(SL-BL)들 및 제 2 신호선(S2)들은 열 방향으로 연장되도록 제공되며, 워드선(WL)들 및 제 1 신호선(S1)들은 행 방향으로 연장되도록 제공된다는 것에 주의하기 바란다.
메모리셀(1200)들 각각은 제 1 트랜지스터, 제 2 트랜지스터 및 캐패시터를 포함한다. 제 1 트랜지스터의 게이트 전극, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나, 그리고 캐패시터의 전극들 중 하나는 서로 접속되어 있다. 소스-비트선(SL-BL)과 제 1 트랜지스터의 소스 전극은 서로 접속되어 있다. 제 1 트랜지스터의 드레인 전극과 상기 소스-비트선(SL-BL)에 인접한 소스-비트선(SL-BL)은 서로 접속되어 있다. 제 1 신호선(S1)과 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 다른 하나는 서로 접속되어 있다. 제 2 신호선(S2)과 제 2 트랜지스터의 게이트 전극은 서로 접속되어 있다. 워드선(WL)과 캐패시터의 전극들 중 다른 하나는 서로 접속되어 있다.
즉, 메모리셀(1200)들은 서로 인접하고 있는 소스-비트선(SL-BL)들 사이에서 병렬로 접속되어 있다. 예를 들어, i행 및 j열의 메모리셀(1200)(i,j)(i는 1보다 크고 m보다 작은 정수이고, j는 1보다 크고 n 보다 작은 정수이다)은 소스-비트선(SL-BL)(j), 소스-비트선(SL-BL)(j+1), 제 2 신호선(S2)(j), 워드선(WL)(i) 및 제 1 신호선(S1)(i)에 접속되어 있다.
여기서, 소스-비트선(SL-BL)(j)은 메모리셀(1100)(i,j)과 메모리셀(1200)(i,j-1)에 의해 공동으로 사용되고, 소스-비트선(SL-BL)(j+1)은 메모리셀(1200)(i,j+1)과 메모리셀(1200)(i,j)에 의해 공동으로 사용된다. 즉, 소스-비트선(SL-BL)은 동일한 행에서 서로 인접해 있는 메모리셀(1200)들 중 하나의 소스선과 다른 것의 비트선으로서 기능한다. 이러한 기능들은 반드시 소스-비트선(SL-BL) 각각에서 결정되지는 않고 기능들이 스위칭될 수 있음에 주목하기 바란다. 덧붙여, 메모리셀 어레이의 단부들에 제공되어 있는 소스-비트선(SL-BL)(1)과 소스-비트선(SL-BL)(n+1)은 메모리셀(1200)(i,1)과 메모리셀(1200)(i,n)에만 접속되어 있다.
소스-비트선(SL-BL)들은 제 1 구동회로(1211)에 접속되어 있다. 제 1 신호선(S1)들은 제 2 구동회로(1212)에 접속되어 있다. 제 2 신호선(S2)들은 제 3 구동회로(1213)에 접속되어 있다. 워드선(WL)들은 제 4 구동회로(1214)에 접속되어 있다. 여기서 제 1 구동회로(1211)와 제 2 구동회로(1212)와 제 3 구동회로(1213) 및 제 4 구동회로(1214)는 별개로 제공되어 있지만 개시되는 발명은 이것을 제한하지 않는다는 점에 주의하기 바란다. 어떤 하나의 기능 또는 복수의 기능들을 갖는 구동회로(1211)가 대안으로 사용될 수 있다.
실시예 3에서 반도체 장치의 기록 동작 및 판독 동작은 실시예 2의 반도체 장치의 기록 동작 및 판독 동작과 유사하므로 실시예 2의 설명을 참조하기 바란다.
실시예 3의 반도체 장치에서 제 2 신호선(S2)들이 열 방향으로 제공되어 있기 때문에, 기록 동작은 메모리셀 어레이의 모든 행에서 수행된다는 점에 주의하기 바란다. 기록 동작에서, 전위는 제 1 신호선(S1) 및 워드선(WL)에 공급되어서 메모리셀의 제 2 트랜지스터의 게이트 전극과 소스 전극 사이의 전압과 메모리셀의 제 2 트랜지스터의 게이트 전극과 드레인 전극 사이의 전압은 대략 동일하며, 따라서, 데이터는 데이터 기록이 수행되는 열의 메모리셀에서 선택적으로 기록될 수 있다. 따라서, 실시예 3의 반도체 장치에서는 1비트 단위로 데이터가 기록될 수 있다.
그러한 구성을 갖는 반도체 장치에서, 하나의 소스-비트선(SL-BL)은 소스선(SL)과 비트선(BL)으로서 기능할 수 있어서 메모리셀의 기록 횟수가 감소될 수 있다. 따라서, 메모리셀이 차지하는 면적이 감소될 수 있고, 반도체 장치의 단위면적당 저장용량이 증가될 수 있다.
실시예 2에서와 같이, 오프-상태 전류가 극도로 낮은 산화물 반도체 장치가 도 5의 반도체 장치로서 사용되므로 저장된 데이터가 매우 장기간 보유될 수 있다. 즉, 리프레시 동작이 불필요하거나 또는 리프레시 동작의 주기가 극도로 작아질 수 있기 때문에 전력 소비가 적절하게 감소될 수 있다. 더구나 저장된 데이터는 전력이 공급되지 않을지라도 장기간 저장될 수 있다.
또한, 실시예 2에서와 같이, 도 2의 반도체 장치에서는, 높은 전압이 데이터를 기록하는데 필요하지 않고, 소자의 열화가 문제로 되지 않는다. 따라서, 도 2의 반도체 장치는 종래 불휘발성 메모리의 문제인 기록 동작의 횟수 제한을 하지 않으며, 신뢰성이 현저히 개선될 수 있다. 더구나, 데이터는 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 기록되기 때문에, 고속 동작이 용이하게 실현될 수 있다. 덧붙여 데이터를 제거하기 위한 동작이 필요하지 않다.
또한, 산화물 반도체 이외의 재료를 포함하는 트랜지스터가 고속으로 충분히 동작할 수 있기 때문에, 반도체 장치의 동작(예로서, 데이터 판독 동작)은 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 조합함으로써 충분하게 높아질 수 있다. 더구나, 산화물 반도체 이외의 재료를 포함하는 트랜지스터는 고속으로 양호하게 동작하는데 필요한 회로들(예로서, 논리회로 및 구동회로)을 실현할 수 있다.
이러한 방법으로, 신규한 특징을 갖는 반도체 장치는 산화물 반도체 이외의 재료를 포함하는 트랜지스터와 산화물 반도체를 포함하는 트랜지스터를 모두 포함함으로써 실현될 수 있다.
이 실시예에서 설명된 구성, 방법 등은 다른 실시예에서 설명된 구성들, 방법들 등의 어떤 것과도 적절하게 조합될 수 있다.
[실시예 4]
이 실시예에서, 개시되는 발명의 일 실시예의 반도체 장치의 구성 및 제조방법은 도 6a, 도 6b, 도 7a 내지 도 7h, 및 도 8a 내지 도 8e를 참고하여 설명된다.
<반도체 장치의 단면 구조 및 평면 구조>
도 6a 및 도 6b는 반도체 장치의 구성의 일 실례를 도시한다. 도 6a는 반도체 장치의 단면을 도시하고, 도 6b는 반도체 장치의 평면도를 도시한다. 여기서, 도 6a는 도 6b의 선 A1-A2와 선 B1-B2를 취한 단면에 해당한다. 도 6a 및 도 6b에 도시된 반도체 장치는 하부에서 산화물 반도체 이외의 재료를 사용하는 트랜지스터(160)를 포함하고, 상부에서 산화물 반도체를 사용하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 반도체 재료를 사용하여 형성된 트랜지스터는 고속으로 용이하게 동작한다. 다른 한편으로는, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 장기간 전하를 보유할 수 있다.
주의할 것은, 여기서는 모든 트랜지스터들이 n-채널 트랜지스터이지만 p-채널 트랜지스터를 사용할 수 있다는 것은 말할 필요도 없다. 덧붙여, 개시되는 발명의 기술적 성질은 트랜지스터(162)에서 데이터가 저장될 수 있도록 산화물 반도체를 사용하는 것이므로, 반도체 장치의 특정 구성을 여기서 설명된 구성으로 제한할 필요가 없다.
도 6a 및 도 6b 각각의 트랜지스터(160)는 반도체 재료(예로서, 실리콘)를 포함하는 기판(100)에서 채널 형성 영역(116); 불순물 영역(114)들 및 고농도 영역(120)들을 포함하고, 불순물 영역(114)들 및 고농도 영역(120)들의 조합은 단순하게 불순물 영역들로 언급될 수 있고, 이 불순물 영역들 사이에 채널 형성 영역(116)이 제공되고; 채널 형성 영역(116) 위에 게이트 절연층(108); 게이트 절연층(108) 위에 게이트 전극(110); 불순물 영역에 전기적으로 접속되는 소스 또는 드레인 전극(130a); 및 제 2 불순물 영역(114)에 전기적으로 접속되는 소스 또는 드레인 전극(130b)을 포함한다.
측벽 절연층(118)들은 게이터 전극(110)의 측면들에 제공된다. 더구나, 기판(100)의 표면에 대해 수직방향으로 보았을 때, 고농도 불순물 영역(120)들은 측벽 절연층(118)들과 중첩되지 않는 기판(100)의 영역에 형성되고, 금속 화합물 영역(124)들은 고농도 불순물 영역(120)들과 접촉상태로 제공된다. 또한, 소자분리 절연층(106)은 트랜지스터(160)을 포위하도록 기판(100) 위에 제공된다. 층간 절연층(126) 및 층간 절연층(128)은 트랜지스터(160)를 덮도록 제공된다. 소스 또는 드레인 전극(130a)과 소스 또는 드레인 전극(130b)은 층간 절연층(126, 128)들에 형성된 개구들을 통해 금속 화합물 영역(124)들에 전기적으로 접속되어 있다. 즉, 소스 또는 드레인 전극(130a)과 소스 또는 드레인 전극(130b)은 금속 화합물 영역(124)들을 통해 고농도 불순물 영역(120)들 및 불순물 영역(114)들에 전기적으로 접속되어 있다. 또한, 전극(130c)은 층간 절연층(126, 128)들에 형성된 개구를 통해 게이트 전극(110)에 전기적으로 접속되어 있다. 측벽 절연층(118)들은 트랜지스터(160)의 집적화를 위해 어떤 경우에는 형성되지 않는다는 점에 주의하기 바란다.
도 6a 및 도 6b 각각의 트랜지스터(162)는 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b), 상기 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 전기적으로 접속되는 산화물 반도체층(144), 상기 소스 또는 드레인 전극(142a)과 소스 또는 드레인 전극(142b)과 산화물 반도체층(144)을 덮는 게이트 절연층(146), 및 산화물 반도체층(144)과 중복되도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 산화물 반도체층(144)은 수소와 같은 불순물을 충분히 제거하거나 충분한 산소량을 공급하여 고순도로 형성되어 있는 산화물 반도체층이 양호하다. 특히, 산화물 반도체층(144)의 수소 농도는 5 ×1019 atoms/cm3 이하, 양호하게는 5 ×1018 atoms/cm3 이하, 보다 양호하게는 5 ×1017 atoms/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 이차이온질량분석(SIMS)에 의해 측정된다는 점에 주목하기 바란다. 내부에 수소 농도를 충분히 감소시켜 고순도화되고 산소 결핍으로 인하여 에너지 갭의 결함 준위가 충분한 산소량의 공급에 의해 감소되어 있는 산화물 반도체층(144)에서, 캐리어 농도는 1 ×1012 /cm3 미만, 양호하게는 1 ×1011 /cm3 미만, 보다 양호하게는 1.45 ×1010 /cm3 미만이다. 예로서, 실온에서 트랜지스터(162)의 오프-상태 전류(여기서, 단위채널 폭(1㎛)마다)는 100 zA/㎛(1 zA(젭토-암페어)는 1 ×1021 A) 이하, 양호하게는 10 zA/㎛ 이하이다. 충분히 우수한 오프-상태 전류 특성을 갖는 트랜지스터(162)는 i-형(진성화) 또는 실질적으로 i-형 산화물 반도체가 되도록 제조되는 그러한 산화물 반도체를 사용하여 구해질 수 있다.
산화물 반도체층(144)은 도 6a의 트랜지스터(162)에서 섬(island) 형상을 갖도록 패턴화되지 않기 때문에, 산화물 반도체층(144)은 패턴화를 위한 에칭에 의하여 오염되는 일이 방지된다는 점에 주목하기 바란다.
캐패시터(164)는 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146) 및 전극(148b)을 포함한다. 즉, 소스 또는 드레인 전극(142)은 캐패시터(164)의 하나의 전극으로 기능하고, 전극(148b)은 캐패시터(164)의 다른 전극으로 기능한다.
도 6a에 도시된 캐패시터(164)에서, 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성은 산화물 반도체층(144)과 게이트 절연층(146)을 적층함으로써 적절하게 확보될 수 있다.
트랜지스터(162) 및 캐패시터(164)에서, 소스 또는 드레인 전극(142a)과 소스 또는 드레인 전극(142b)의 에지부들은 테이퍼지는 것이 양호하다는 점에 주의하기 바란다. 여기서, 테이퍼 각은 예로서 30°내지 60°이다. "테이퍼 각"은 단면(기판 표면에 수직인 면)에 대해 수직 방향으로 관찰할 때 테이퍼진 형상을 갖는 층(예로서, 소스 또는 드레인 전극(142a))의 측면과 바닥면에 의해 형성된 경사각을 의미한다는 점에 주목하기 바란다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 에지부들이 테이퍼질 때, 산화물 반도체층(144)의 커버리지가 향상될 수 있고 단절(disconnection)이 방지될 수 있다.
또한, 층간 절연층(150)은 트랜지스터(162) 및 캐패시터(164) 위에 제공되고, 층간 절연층(152)은 상기 층간 절연층(150) 위에 제공된다.
<반도체 장치 제조방법>
다음에, 반도체 장치의 제조방법의 실례가 이하에 설명된다. 먼저, 하부의 트랜지스터(160)의 제조방법이 도 7a 내지 도 7h를 참고하여 이하에 설명되고, 다음에 상부의 트랜지스터(162)의 제조방법이 도 8a 내지 도 8e를 참고하여 설명된다.
<하부의 트랜지스터 제조방법>
먼저, 반도체 재료를 포함하는 기판(100)이 준비된다(도 7a 참조). 반도체 재료를 포함하는 기판(100)으로서, 실리콘, 탄화실리콘 등을 포함하는 단결정 반도체 기판 또는 다결정 반도체 기판; 실리콘 게르마늄 등을 포함하는 화합물 반도체 기판; SOI 기판 등이 사용될 수 있다. 여기서, 반도체 재료를 포함하는 기판(100)으로서 단결정 실리콘 기판을 사용하는 하나의 실례가 설명된다. 일반적으로, 용어 "SOI 기판"은 실리콘층이 절연면 위에 제공되어 있는 기판을 의미한다는 점에 주목하기 바란다. 본 명세서에서, 용어 "SOI 기판"은 또한 그 범주 내에서 실리콘 이외의 재료를 사용하여 형성된 반도체층이 절연면 위에 제공되어 있는 기판을 포함한다. 즉, "SOI 기판"에 포함된 반도체층은 실리콘층으로 제한하지 않는다. 더구나, SOI 기판은 유리 기판과 같은 절연기판 위에 절연층이 개재되어 반도체층이 제공되어 있는 구조를 갖는 기판이 될 수 있다.
특히, 예로서 실리콘을 포함하는 단결정 반도체 기판은 반도체 재료를 포함하는 기판(100)으로서 사용되므로 실시예 2 또는 3의 반도체 장치가 고속으로 데이터를 판독할 수 있다.
소자분리 절연층을 형성하기 위한 마스크로서 사용되는 보호층(102)은 기판(100) 위에 형성된다(도 7a 참조). 보호층(102)으로서, 예로서 산화실리콘, 질화실리콘, 산질화 실리콘, 산화 질화 실리콘 등을 사용하여 형성된 절연층이 사용될 수 있다. 이 단계 전 또는 후에, n형 도전성을 부여하는 불순물 소자 또는 p-형 도전성을 부여하는 불순물 소자가 트랜지스터의 임계 전압을 제어하기 위해 기판(100)에 첨가될 수 있다. 반도체가 실리콘을 사용하여 형성될 때, 인, 비소 등은 n-형 도전성을 부여하는 불순물로서 사용될 수 있다. p-형 도전성을 부여하는 불순물로서 붕소, 알루미늄, 갈륨 등이 사용될 수 있다.
다음에, 보호층(102)으로 덮이지 않은 영역(예로서, 노출 영역)의 기판(100)의 부분은 보호층(102)을 마스크로 사용하여 에칭함으로써 제거된다. 따라서, 다른 반도체 영역으로부터 분리되어 있는 반도체 영역(104)이 형성된다(도 7b 참조). 에칭으로서 건식 에칭이 사용되는 것이 바람직하지만, 습식 에칭도 수행될 수 있다. 에칭가스 및 에칭제는 에칭될 층의 재료에 따라 적절하게 선택될 수 있다.
다음에, 절연층은 반도체 영역(104)을 덮기 위해 형성되고, 반도체 영역(104)과 중복되는 영역의 절연층이 선택적으로 제거되어서 소자분리 절연층(106)이 형성된다(도 7b 참조). 절연층은 산화실리콘, 질화실리콘, 산질화실리콘 등을 사용하여 형성된다. 절연층을 제거하는 방법으로서, CMP와 같이 연마처리 및 에칭처리 중 어느 것을 사용할 수 있다. 보호층(102)은 반도체 영역(104)의 형성 후 또는 소자분리 절연층(106)의 형성 후에 제거된다는 것을 주의하기 바란다.
다음에, 절연층은 반도체 영역(104) 위에 형성되고, 도전재료를 포함하는 층이 상기 절연층 위에 형성된다.
절연층은 나중에 게이트 절연층이 되고, CVD 법, 스퍼터링법 등에 의해 얻어지는, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈륨, 산화이트륨, 하프늄 실리케이트(HfSixOy, (x>0, y>0)), 질소가 첨가되는 하프늄 실리케이트(HfSixOyNz, (x>0, y>0, z>0)), 질소가 첨가되는 하프늄 알루미네이트(HfAlxOyNz, (x>0, y>0, z>0)) 등을 포함하는 필름을 사용하여 단층 구조 또는 적층(layered) 구조를 갖는 것이 바람직하다. 대안으로서, 절연층은 고밀도 플라즈마 처리 또는 열산화 처리에 의하여 반도체 영역(104)의 표면을 산화 또는 질화하는 방법으로 형성될 수 있다. 고밀도 플라즈마 처리는 예로서, He, Ar, Kr, 또는 Xe,와 같은 희가스, 산소, 산화질소, 암모니아, 질소 또는 수소의 혼합된 가스를 사용하여 수행될 수 있다. 절연층의 두께는 예로서 1 nm 내지 100 nm, 양호하게는 10 nm 내지 50 nm가 될 수 있다.
도전재료를 포함하는 층은 알루미늄, 구리, 티타늄, 탄탈륨 또는 텅스텐과 같은 금속 재료를 사용하여 형성될 수 있다. 도전재료를 포함하는 층은 다결정 실리콘과 같은 반도체 재료를 사용하여 형성될 수 있다. 도전재료를 포함하는 층을 형성하기 위한 방법에는 특별히 제한하지 않으며, 증착법, CVD법, 스퍼터링, 스핀코팅법과 같은 각종 성막 방법이 사용될 수 있다. 이 실시예는 도전재료를 포함하는 층이 금속재료를 사용하여 형성되는 경우의 실례를 설명하고 있음을 주목하기 바란다.
그 후, 절연층 및 도전재료를 포함하는 층이 선택적으로 에칭되어서 게이트 절연층(108) 및 게이트 전극(110)이 형성된다(도 7c 참조).
다음에, 게이트 전극(110)을 덮는 절연층(112)이 형성된다(도 7c 참조). 이때, 반도체 영역(104)에 인(P), 비소(As) 등을 첨가하여 얕은 접합 깊이를 갖는 불순물 영역(114)들이 형성된다(도 7c 참조). 여기서 인 또는 비소는 n-채널 트랜지스터를 형성하기 위해 첨가되고; 붕소(B) 또는 알루미늄(Al)과 같은 불순물 원소는 p-채널 트랜지스터를 형성하는 경우에 첨가될 수 있다는 점에 주의하기 바란다. 불순물 영역(114)들을 형성한 상태에서, 채널 형성 영역(116)은 반도체 영역(104)에서 게이트 절연층(108) 아래에 형성된다(도 7c 참조). 여기서, 첨가된 불순물의 농도는 적절하게 설정될 수 있고; 반도체 소자가 고도로 미세화될 때 그 농도가 증가되는 것이 바람직하다. 절연층(112)의 형성 후 불순물 영역(114)들을 형성하는 단계가 여기서 이용되고, 대안으로서 불순물 영역(114)들을 형성한 후 절연층(112)이 형성될 수 있다.
다음에, 측벽 절연층(118)들이 형성된다(도 7d 참조). 절연층은 절연층(112)을 덮도록 형성되고 다음에 이방성 고에칭으로 처리되고, 따라서, 측벽 절연층(118)이 자기정렬법으로 형성될 수 있다. 이때, 게이트 전극(110)의 상면과 불순물 영역(114)들의 상면들이 노출되도록 절연층(112)을 부분 에칭하는 것이 바람직하다. 측벽 절연층(118)들은 고집적화 등이 실현되도록 일부 경우에 제공되지 않는다는 점에 주의하기 바란다.
그래서, 절연층은 게이트 전극(110), 불순물 영역(114)들, 측벽 절연층(118)들 등을 덮기 위해 형성된다. 다음에, 인(P), 비소(As) 등은 불순물 영역(114)들에 접촉하는 영역들에 첨가되어서 고농도 불순물 영역(120)들이 형성된다(도 7e 참조). 그 후, 절연층이 제거되고, 금속층(122)이 게이트 전극(110), 측벽 절연층(118)들, 고농도 불순물 영역(120)들 등을 덮기 위해 형성된다(도 7e 참조). 진공 증착법, 스퍼터링, 스핀코팅법과 같은 각종 성막법이 금속층(122)을 형성하기 위해 사용될 수 있다. 금속층(122)은 저저항 금속 화합물이 되는 반도체 영역(104) 내에 포함된 반도체 재료와 반응하는 금속 재료를 사용하여 형성되는 것이 바람직하다. 그러한 금속 재료의 예는 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금이다.
다음에, 금속층(122)이 반도체 재료와 반응하도록 열처리가 실시된다. 따라서, 고농도 불순물 영역(120)들과 접촉하는 금속 화합물 영역(124)들이 형성된다(도 7f 참조). 게이트 전극(110)이 다결정 실리콘 등을 이용하여 형성될 때, 금속층(122)과 접촉하는 게이트 전극(110)의 부분에 금속 화합물 영역도 형성된다는 점에 주의하기 바란다.
열처리로서, 예를 들어, 플래시 램프로 조사(irradiation)하는 열처리를 이용할 수 있다. 말할 것도 없이 다른 열처리법도 사용될 수 있지만, 금속 화합물의 형성시에 화학반응의 제어성을 개선하기 위해 극도의 짧은 시간동안 열처리가 달성될 수 있는 방법을 사용하는 것이 바람직하다. 금속 화합물 영역들은 금속재료와 반도체 재료와의 반응에 의하여 형성되어 충분히 높은 도전성을 갖는다는 점에 주목하기 바란다. 금속 화합물 영역들의 형성은 전기저항을 충분히 감소시키고 소자 특성들을 향상시킬 수 있다. 금속층(122)은 금속 화합물 영역(124)들이 형성된 후에 제거되는 점에 주의하기 바란다.
다음에, 층간 절연층(126) 및 층간 절연층(128)은 상기 단계들에서 형성된 구성요소들을 덮기 위해 형성된다(도 7g 참조). 층간 절연층(126, 128)들은 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 또는 산화탄탈륨과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 더구나, 층간 절연층(126, 128)들은 폴리이미드 또는 아크릴수지와 같은 유기 절연재료를 사용하여 형성될 수 있다. 층간 절연층(126) 및 층간 절연층(128)의 적층구조가 여기서 이용되고 있지만, 개시되는 발명의 하나의 실시예는 이것으로 제한하지 않는 점에 주목하기 바란다. 단층구조 또는 2개 이상의 층을 포함하는 적층구조도 사용될 수 있다. 층간 절연층(126)의 형성 후에, 층간 절연층(128)의 표면은 CMP, 에칭 등에 의하여 평탄화되는 것이 바람직하다.
그 다음에, 금속 화합물 영역(124)들에 도달하는 개구들이 층간 절연층들에 형성되고, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 개구들 내에 형성된다(도 7h 참조). 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 예를 들어, PVD법, CVD법 등에 의하여 개구들을 포함하는 영역에 도전층을 형성하고 이어서 도전층의 일부를 에칭, CMP 등으로 제거하는 방법으로 형성될 수 있다.
특히, 예를 들어, 얇은 티타늄막이 PVD법에 의해 개구들을 포함하는 영역에 형성되고, 얇은 질화티타늄막이 CVD법에 의해 형성되고, 다음에 텅스텐막이 개구들에 매립되도록 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은 하부 전극(여기서는 금속 화합물 영역(124)) 등과의 접촉 저항을 감소시키기 위해 티타늄막이 형성되어 있는 표면에 형성된 산화막(예로서, 자연 산화막)을 감소시키는 기능을 한다. 티타늄막의 형성 후에 형성된 질화티타늄막은 도전 재료의 확산을 방지하는 배리어 기능을 갖는다. 구리막은 티타늄, 질화티타늄 등의 배리어막의 형성 후 도금방법에 의해 형성될 수 있다.
소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 도전층의 일부를 제거함으로써 형성되는 경우, 표면들을 평탄하게 하는 단계를 실시하는 것이 바람직하다는 점에 주의하기 바란다. 예를 들어, 얇은 티타늄막과 얇은 질화티타늄막이 개구들을 포함하는 영역에 형성되고 이어서 텅스텐막이 개구들 내에 매립되도록 형성될 때, 그 후의 CMP에 의해 과다한 텅스텐막, 과다한 티타늄막, 과다한 질화티타늄막 등이 제거되고 표면의 평탄성이 향상될 수 있다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 포함하는 표면은 전극, 배선, 절연층, 반도체 등을 차후의 단계들에서 양호하게 형성할 수 있도록 하는 방법으로 평탄화된다.
금속 화합물 영역(124)들과 접촉하는 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)만이 여기에 도시되어 있지만 게이트 전극(110)과 접촉하는 전극 등도 이 단계에서 형성될 수 있다는 점에 주목하기 바란다. 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)을 위해 사용되는 재료에는 특별히 제한하지 않고 각종 도전 재료들이 사용될 수 있다. 예를 들어, 몰리브덴, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐과 같은 도전 재료가 사용될 수 있다. 이후 실시되는 열처리에 비추어, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 열처리를 견디기에 충분히 높은 열저항을 갖는 재료를 사용하여 형성되는 것이 바람직하다.
상기 단계들을 통해, 반도체 재료를 포함하는 기판(100)을 사용하여 트랜지스터(160)가 형성된다(도 7h 참조). 산화물 반도체 이외의 재료를 포함하는 트랜지스터(160)는 고속으로 동작할 수 있다.
전극, 배선, 절연층 등은 상기 단계들 후에 추가로 형성될 수 있다는 것에 주의하기 바란다. 배선이 층간 절연층 및 도전층의 적층구조를 포함하는 다중층 구조를 가질 때, 고집적화된 반도체 장치를 제공할 수 있다.
<상부의 트랜지스터의 제조방법>
다음에, 층간 절연층(128) 위에 트랜지스터(162)를 제조하기 위한 단계들은 도 8a 내지 도 8e를 참고하여 설명된다. 도 8a 내지 도 8e에서는 트랜지스터(162), 층간 절연층(128) 위의 각종 전극들 등의 제조공정을 도시하며, 트랜지스터(162) 아래의 트랜지스터(160) 등은 생략되는 점에 주의하기 바란다.
먼저, 도전층은 층간 절연층(128) 위에 형성되고 선택적으로 에칭되어서 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다(도 8a 참조).
도전층은 스퍼터링과 같은 PVD법, 또는 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 도전층을 위한 재료로서, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐으로부터 선택된 원소; 구성요소로서 이러한 원소들 중 어느 것을 포함하는 합금 등이 사용될 수 있다. 더구나, 망간, 마그네슘, 지르코늄, 및 베릴륨으로부터 선택된 재료들을 하나 이상 사용할 수 있다. 대안으로, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 원소들 하나 이상과 조합된 알루미늄도 사용할 수 있다.
도전층은 단층구조 또는 2개 이상의 층을 포함하는 적층구조를 가질 수 있다. 예를 들어, 도전층은 티타늄막 또는 질화티타늄막의 단층구조, 실리콘을 포함하는 알루미늄막의 단층구조, 티타늄막이 알루미늄막 위에 적층되는 2층구조, 티타늄막이 질화티타늄막 위에 적층되는 2층구조, 또는 티타늄막, 알루미늄막 및 티타늄막이 순서대로 적층되는 3층구조를 가질 수 있다. 도전층이 티타늄막 또는 질화티타늄막의 단층구조를 갖는 경우에, 도전층은 테이퍼진 형상들을 갖는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 내로 용이하게 가공되는 이점이 있다는 것에 주목하기 바란다.
대안으로서, 도전층은 도전 금속 산화물을 사용하여 형성될 수 있다. 도전 금속 산화물로서, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2)(이는 일부 경우에 ITO로 약해서 쓰임), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 실리콘 또는 산화실리콘이 포함되어 있는 금속 산화물 재료들 중 어느 것이 사용될 수 있다.
도전층은 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 에지부들이 테이퍼지도록 에칭되는 것이 바람직하다. 여기서, 테이퍼 각은 예로서 30°내지 60°가 바람직하다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 에지부들이 테이퍼지도록 에칭될 때, 이후 형성될 게이트 절연층(146)의 커버리지가 향상되고 단절이 방지될 수 있다.
트랜지스터의 채널 길이(L)는 소스 또는 드레인 전극(142a)의 하부 에지부와 소스 또는 드레인 전극(142b)의 하부 에지부 사이의 거리에 의해 결정된다. 트랜지스터의 채널 길이(L)가 25 nm 이하인 경우, 마스크를 형성하기 위한 광 조사는 파장이 수 나노미터 내지 수십 나노미터로 짧은 초자외선(extreme ultraviolet ray)으로 수행되는 것이 바람직하는 것에 주의하기 바란다. 초자외선에 의한 광 조사의 해상도는 높고 초점 깊이가 크다. 이 때문에, 이후 형성될 트랜지스터의 채널 길이(L)는 10 nm 내지 1000 nm(1 ㎛)의 범위에 있을 수 있고, 회로가 고속으로 동작할 수 있다. 더구나, 미세화는 반도체 장치의 전력 소비를 감소시킬 수 있다.
베이스로서 작용하는 절연층은 층간 절연층(128) 위에 형성될 수 있다는 것에 주목하기 바란다. 절연층은 PVD법, CVD법 등에 의해 형성될 수 있다.
또한, 절연층은 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 형성될 수 있다. 절연층을 제공함으로써, 이후 형성될 게이트 전극과 소스 또는 드레인 전극(142a) 사이 및 게이트 전극과 소스 또는 드레인 전극(142b) 사이에 형성되는 기생용량이 저감될 수 있다.
다음에, 산화물 반도체층(144)은 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 형성된다(도 8b 참조).
산화물 반도체층(144)은 다음의 산화물 반도체들 중 어느 것을 이용하여 형성될 수 있다: In-Sn-Ga-Zn-O계 산화물 반도체와 같은 4원계(four-component) 금속 산화물; In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체 또는 Sn-Al-Zn-O계 산화물 반도체와 같은 3원계(three-component) 금속 산화물; In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체 또는 In-Mg-O계 산화물 반도체와 같은 2원계(two-component) 금속 산화물; 또는 In-O계 산화물 반도체, Sn-O계 산화물 반도체 또는 Zn-O계 산화물 반도체와 같은 단원계(one-component) 금속 산화물.
특히, In-Ga-Zn-O계 산화물 반도체 재료는 전계가 없어서 오프-상태 전류가 충분히 감소될 수 있을 때 충분히 높은 저항을 갖는다. 또한, 높은 전계-효과 이동도에 의하여 In-Ga-Zn-O계 산화물 반도체 재료는 반도체 장치에 사용되는 반도체 재료를 위해 적합하다.
In-Ga-Zn-O계 산화물 반도체 재료의 대표적인 예로서, InGaO3(ZnO)m(m > 0 및 m은 자연수가 아니다)로 표현되는 재료가 주어지고, ICP-MS 또는 RBS에 의한 분석을 사용하여 m이 자연수가 아니라는 것을 확인할 수 있다. Ga 대신에 M을 사용하여, InMO3(ZnO)m(m > 0 및 m은 자연수가 아니다)로 표현되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등으로부터 선택된 하나 이상의 금속 원소들을 지칭한다. 예를 들어, M은 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등이 될 수 있다. 상술한 조성들(compositions)은 산화물 반도체 재료가 가질 수 있는 결정 구조로부터 유래되며 하나의 예에 불과함을 주목하기 바란다.
스퍼터링에 의하여 산화물 반도체층(144)을 형성하기 위한 타겟으로서, In:Ga:Zn = 1:x:y (x는 0이상 그리고 y는 0.5 내지 5)의 조성비를 갖는 타겟이 사용되는 것이 바람직하다. 예를 들어, In2O3:Ga2O3:ZnO = 1:1:2 [몰비] (x =1, y =1) 등의 조성비를 갖는 타겟이 사용될 수 있다. 대안으로서, In2O3:Ga2O3:ZnO = 1:1:1 [몰비] (x =1, y =0.5)의 조성비를 갖는 타겟, In2O3:Ga2O3:ZnO = 1:1:4 [몰비] (x =1, y =2)의 조성비를 갖는 타겟, 또는 In2O3:Ga2O3:ZnO = 1:0:2 [몰비] (x =0, y =1)의 조성비를 갖는 타겟이 사용될 수 있다.
이 실시예에서, 비정질구조를 갖는 산화물 반도체층(144)은 In-Ga-Zn-O계 산화물 반도체막을 형성하기 위한 타겟을 사용하여 스퍼터링에 의하여 형성된다.
산화물 반도체막을 형성하기 위한 타겟에 포함된 금속 산화물은 상대 밀도가 80% 이상, 양호하게는 95% 이상, 더 양호하게는 99.9% 이상을 갖는것이 양호하다. 산화물 반도체막을 형성하기 위해 높은 상대 밀도를 갖는 타겟을 사용하여, 치밀한 구조를 갖는 산화물 반도체층(144)이 형성될 수 있다.
산화물 반도체층(144)이 형성되는 분위기는 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤)와 산소의 혼합 분위기가 양호하다. 특히, 예를 들어, 수소, 물, 히드록실 그룹 또는 히드라이드와 같은 불순물이 제거되어 농도가 1 ppm 이하(양호하게는 10 ppb이하)가 되는 고순도 가스 분위기를 사용하는 것이 양호하다.
산화물 반도체층(144)을 형성할 때, 가공될 재료는 감압에서 보유되는 처리실 내에 보유되고, 가공될 재료의 온도가 100 ℃이상 550 ℃미만, 양호하게는 200 ℃ 내지 400 ℃ 가 되도록 가열된다. 대안으로서, 산화물 반도체층(144)을 형성할 때 가공될 재료의 온도는 실온이 될 수 있다. 그 다음에, 수소, 물 등이 제거되어 있는 스퍼터링 가스는 처리실 내의 습기가 제거되는 동안 도입되고, 따라서, 산화물 반도체층(144)이 상술한 타겟을 사용하여 형성된다. 가공될 재료가 가열되는 동안 산화물 반도체층(144)이 형성되므로, 산화물 반도체층(144) 내에 포함된 불순물이 감소될 수 있다. 더구나, 스퍼터링으로 인한 손상이 경감될 수 있다. 처리실 내의 수분을 제거하기 위해 인트랩먼트(entrapment) 진공펌프가 사용되는 것이 양호하다. 예를 들어, 저온펌프(cryopump), 이온펌프, 또는 티타늄 승화펌프가 사용될 수 있다. 콜드 트랩(cold trap)을 구비한 터보 펌프가 사용될 수도 있다. 저온 펌프 등으로 배기함으로써, 수소, 물 등이 처리실에서 제거될 수 있으므로, 산화물 반도체층(144)의 불순물 농도가 저감될 수 있다.
산화물 반도체층(144)은 예를 들어, 다음 조건들 하에서 형성될 수 있다: 가공될 재료와 타겟 사이의 거리는 170 mm; 압력은 0.4 Pa; 직류(DC) 전력은 0.5 kW; 및 분위기는 산소(산소의 유량 비율이 100%) 분위기, 아르곤(아르곤 유량 비율이 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기. 막 증착에서 발생한 분말 물질들(또한 입자 또는 먼지라고도 함)이 감소될 수 있고 두께 분포가 균일하게 될 수 있기 때문에 펄스 직류(DC) 전원을 사용하는 것이 양호하다는 것에 주의하기 바란다. 산화물 반도체층(144)의 두께는 1 nm 내지 50 nm, 양호하게는 1 nm 내지 30 nm, 더 양호하게는 1 nm 내지 10 nm 이다. 그러한 두께를 갖는 산화물 반도체층(144)을 사용하여 미세화로 인한 단-채널(short-channel) 효과를 억제할 수 있다. 적절한 두께는 사용되는 산화물 반도체 재료, 반도체 장치의 용도 등에 따라 다르며, 따라서, 사용될 재료, 용도 등에 의존하여 적절하게 두께를 설정할 수 있다는 것에 주목하기 바란다.
산화물 반도체층(144)이 스퍼터링에 의하여 형성되기 전에, 산화물 반도체층(144)이 그 위에 형성되는 표면(예로서, 층간 절연층(128)의 표면)에 부착된 물질은 아르곤 가스를 주입하여 플라즈마를 발생시키는 역전 스퍼터링에 의하여 제거되는 것이 양호하다는 것에 주목하기 바란다. 여기서, 역전 스퍼터링은 이온들이 스퍼터링 타겟과 충돌되는 보통의 스퍼터링과는 대조적으로, 표면이 개질되도록 이온들이 피처리 표면과 충돌하는 방법이다. 피처리 표면과 이온 충돌을 만드는 방법의 실례는 피처리 물질 부근에서 플라즈마가 발생하도록 아르곤 분위기에서 고주파 전압이 표면에 인가되는 방법이다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기, 산소 분위기 등이 사용될 수 있다는 점에 주의하기 바란다.
그 후, 열처리(제 1 열처리)가 산화물 반도체층(144)에 실시되는 것이 바람직하다. 산화물 반도체층(144) 내에 포함된 과다한 수소(물 및 히드록실 그룹을 포함함)는 제 1 열처리에 의하여 제거될 수 있고, 따라서, 산화물 반도체층의 구조가 향상될 수 있고 에너지 갭의 결함 준위가 감소될 수 있다. 제 1 열처리의 온도는 예로서 300 ℃이상 550 ℃ 미만, 또는 400 ℃ 내지 500 ℃이다.
열처리는 저항 발열체 등을 사용하며 질소 분위기에서 1시간 동안 450 ℃에서 가열되는 전기로 내로 물체를 도입하는 방법으로 실시될 수 있다. 산화물 반도체층(144)은 열처리 중에 공기에 노출되지 않으므로 물 및 수소의 유입이 방지될 수 있다.
열처리장치는 전기로로 제한하지 않고, 가열된 가스와 같은 매체로부터 열 복사 또는 열 전도에 의해 물체를 가열하는 장치가 될 수 있다. 예를 들어, LRTA(lamp rapid thermal annealing) 장치 또는 GRTA(gas rapid thermal annealing) 장치와 같은 RTA(rapid thermal annelaing) 장치가 사용될 수 있다. LRTA 장치는 할로겐 램프, 금속 할로겐화물 램프, 제논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프와 같은 램프로부터 방출된 빛(전자파)의 복사에 의해 물체를 가열하는 장치이다. GRTA 장치는 고온 가스를 이용하여 열처리를 실행하는 장치이다. 가스로서는, 열처리에 의해 물체와 반응하지 않는 불활성 가스, 예로서 질소 또는 아르곤과 같은 희가스가 사용된다.
예를 들어, 제 1 열처리로서, GRTA 프로세스가 다음과 같이 실시될 수 있다. 물체가 가열되어 있는 불활성 가스 분위기로 도입되고, 몇 분 동안 가열되고, 불활성 가스 분위기에서 취출된다. GRTA 프로세스는 고온 열처리를 위한 시간을 짧게 할 수 있다. 더구나, GRTA 프로세스는 온도가 물체의 상부 온도 한계를 초과할지라도 사용될 수 있다. 불활성 가스는 프로세스 중에 산소를 포함하는 가스로 변화될 수 있다는 점에 주의하기 바란다. 이것은 산소 결핍에 의해 초래된 에너지 갭에서의 결함 준위가 산소를 포함하는 분위기에서 제 1 열처리를 실시함으로써 저감될 수 있기 때문이다.
불활성 가스 분위기로서는, 주성분으로서 질소 또는 희가스(예를 들면, 헬륨, 네온 또는 아르곤)를 포함하며 물, 수소 등을 포함하지 않는 분위기가 사용되는 것이 양호하다는 점에 주의하기 바란다. 예를 들어, 열처리장치로 도입되는 질소 또는, 헬륨, 네온 또는 아르곤과 같은 희가스의 순도는 6N(99.9999%) 이상, 양호하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 양호하게는 0.1 ppm 이하)이다.
어떤 경우에도, 제 1 열처리에 의해 불순물이 감소되는 i-형(진성) 또는 실질적으로 i-형 산화물 반도체층(144)이 형성되고, 이는 극도로 우수한 특성을 갖는 트랜지스터를 실현할 수 있게 한다.
상기 열처리(제 1 열처리)는 수소, 물 등을 제거하는 효과 때문에 탈수화 처리, 탈수소화 처리 등으로 언급될 수 있다. 탈수화 처리 또는 탈수소화 처리는 예를 들어, 산화물 반도체층이 형성된 후, 게이트 절연층이 형성된 후, 또는 게이트 전극이 형성된 후 실시될 수 있다. 그러한 탈수화 처리 또는 탈수소화 처리는 한 번 또는 여러 번 실시될 수 있다.
다음에, 산화물 반도체층(144)과 접촉하는 게이트 절연층(146)이 형성된다(도 8c 참조). 게이트 절연층(146)은 CVD 법, 스퍼터링 등에 의하여 형성될 수 있다. 게이트 절연층(146)은 산화실리콘, 질화실리콘, 산질화실리콘, 산화알루미늄, 산화탄탈륨, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy, (x>0, y>0)), 질소가 첨가되는 하프늄 실리케이트(HfSixOy, (x>0, y>0)), 질소가 첨가되는 하프늄 알루미네이트(HfAlxOy, (x>0, y>0)) 등을 포함하도록 형성되는 것이 바람직하다. 게이트 절연층(146)은 단층 구조 또는 적층구조를 가질 수 있다. 두께를 특별히 제한하지 않지만, 반도체 장치를 미세화하는 경우, 두께는 트랜지스터의 동작을 보장하기 위해 작은 것이 바람직하다. 예를 들어, 산화실리콘이 사용되는 경우, 두께는 1 nm 내지 100 nm, 양호하게는 10 nm 내지 50 nm로 설정될 수 있다.
상술한 바와 같이, 게이트 절연층(146)이 얇을 때, 터널링 효과 등으로 인하여 게이트 누설의 문제가 있다. 게이트 누설의 문제를 해결하기 위해, 산화하프늄, 산화탄탈륨, 산화이트륨, 하프늄 실리케이트(HfSixOy, (x>0, y>0)), 질소가 첨가되는 하프늄 실리케이트(HfSixOy, (x>0, y>0)), 질소가 첨가되는 하프늄 알루미네이트(HfAlxOy, (x>0, y>0))와 같은 고유전률(high-k) 재료가 게이트 절연층(146)을 위해 사용되는 것이 양호하다. 게이트 절연층(146)을 위해 high-k 재료를 사용함으로써, 전기적 특성들이 확보되고 게이트 누설을 방지하기 위해서 두께가 커질 수 있다. high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산질화실리콘, 산화질화 실리콘, 산화알루미늄 등 중 어느 하나를 포함하는 막과의 적층구조가 사용될 수 있음을 주목하기 바란다.
게이트 절연층(146)이 형성된 후, 불활성 가스 분위기 또는 산소 분위기에서 제 2 열처리가 실시되는 것이 양호하다. 이 열처리의 온도는 200℃ 내지 450℃, 양호하게는 250℃ 내지 350℃로 설정된다. 예를 들어, 열처리는 질소분위기에서 1시간 동안 250℃에서 실시될 수 있다. 제 2 열처리는 트랜지스터의 전기적 특성의 변화를 감소시킬 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산소가 산화물 반도체층(144)에 공급되어 산화물 반도체층(144)의 산소 결핍을 커버하여서, i-형(진성 반도체) 또는 실질적으로 i-형 산화물 반도체층이 형성될 수 있다.
제 2 열처리는 이 실시예에서는 게이트 절연층(146)이 형성된 후에 실시되며, 제 2 열처리의 타이밍은 이것으로 제한하지 않는다는 점에 주목하기 바란다. 예를 들어, 제 2 열처리는 게이트 전극이 형성된 후 실시될 수 있다. 대안으로서, 제 2 열처리는 제 1 열처리에 이어서 실시될 수 있고, 제 1 열처리는 제 2 열처리로 쓰일 수 있고, 또는 제 2 열처리가 제 1 열처리로 쓰일 수도 있다.
다음에, 게이트 전극(148a)은 산화물 반도체층(144)과 중복하는 영역에서 게이트 절연층(146) 위에 형성되고, 전극(148b)은 소스 또는 드레인 전극(142a) 위에 형성된다(도 8d 참조). 게이트 전극(148a) 및 전극(148b)은 도전층이 게이트 절연층(146) 위에 형성된 다음에 선택적으로 에칭되는 방법으로 형성될 수 있다. 게이트 전극(148a) 및 전극(148b)이 될 도전층은 스퍼터링에 의해 대표되는 PVD법 또는, 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 세부사항들은 소스 또는 드레인 전극(142a) 등의 것과 유사하므로 그 설명을 참조할 수 있다.
다음에, 층간 절연층(150) 및 층간 절연층(152)은 게이트 절연층(146), 게이트 전극(148a) 및 전극(148b) 위에 형성된다(도 8e 참조). 층간 절연층들(150, 152)은 PVD법, CVD법 등에 의해 형성될 수 있다. 층간 절연층들(150, 152)은 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 또는 산화탄탈륨과 같은 무기 절연 재료를 포함하는 재료를 사용하여 형성될 수 있다. 층간 절연층들(150, 152)의 적층구조는 실시예 4에서 사용되지만, 개시되는 발명의 하나의 실시예는 이 실례로 제한하지 않는다는 것을 주목하기 바란다. 단층구조 또는 2층 이상을 포함하는 적층구조가 사용될 수도 있다. 대안으로 층간 절연층이 필수적으로 제공되지 않아도 된다.
층간 절연층(152)은 평탄면을 갖기 위해 형성될 필요가 있다는 점에 주목하기 바란다. 이것은 예를 들어, 반도체 장치가 미세화되는 경우에도 전극, 배선 등이 층간 절연층(152) 위에 양호하게 형성될 수 있기 때문이다. 층간 절연층(152)은 CMP(화학기계적 폴리싱)와 같은 방법을 사용하여 평탄화 될 수 있다.
상기 단계들을 통해, 고순도화된 산화물 반도체층(144)을 사용하는 트랜지스터(162)가 완성된다(도 8e 참조). 덧붙여, 캐패시터(164)가 완성된다.
도 8e에 도시된 트랜지스터(162)는 산화물 반도체층(144), 상기 산화물 반도체층(144)에 전기적으로 접속되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b), 산화물 반도체층(144)과 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 캐패시터(164)는 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 소스 또는 드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
산화물 반도체층(144)이 이 실시예에 예시된 트랜지스터(162)에서 고순도화되어 있기 때문에, 수소 농도는 5 × 1019 atom/cm3 이하, 양호하게는, 5 × 1018 atom/cm3 이하, 더 양호하게는 5 × 1017 atom/cm3 이하이다. 덧붙여, 산화물 반도체층(144)의 캐리어 농도의 값은 일반적인 실리콘 웨이퍼(인 또는 붕소와 같은 불순물 원소가 소량 첨가되는 실리콘 웨이퍼)(대략 1 × 1014 /cm3 )의 것과 비교하여 충분히 작다(예로서, 1 × 1012 /cm3 미만, 양호하게는 1.45 × 1010 /cm3 미만). 따라서, 오프-상태 전류가 충분히 작다. 예를 들어, 실온에서 트랜지스터(162)의 오프-상태 전류(채널 폭 단위(1㎛)당 값)는 100 zA/㎛(1 zA(젭토-암페어)는 1 × 10-21 A)이하, 양호하게는 10 zA/㎛ 이하이다.
고순도이며 진성이 되는 산화물 반도체층(144)을 사용하면, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 그래서 그러한 트랜지스터를 사용함으로써 저장된 데이터가 극도로 장시간 저장될 수 있는 반도체 장치를 얻을 수 있다.
이 실시예에서 설명된 구성, 방법 등은 다른 실시예들에서 설명된 구성, 방법 등의 어느 것과 적절하게 조합될 수 있다.
[실시예 5]
이 실시예에서, 실시예 4와 달리 개시되는 발명의 한 실시예에 관한 반도체 장치의 구성 및 제조방법은 도 9a, 도 9b, 도 10 a 내지 도 10d를 참고하여 설명된다.
<반도체 장치의 단면 구조 및 평면 구조>
도 9a 및 도 9b는 반도체 장치의 구조의 한 예를 도시한다. 도 9a는 반도체 장치의 단면을 도시하고, 도 9b는 반도체 장치의 평면을 도시한다. 여기서 도 9a는 도 9b의 선 A1-A2 및 B1-B2를 취한 단면에 대응한다. 도 9a 및 도 9b에 도시된 반도체 장치는 하부 위치에서, 산화물 반도체 이외의 반도체 재료를 사용하는 트랜지스터(160)와, 상부 위치에서 산화물 반도체를 사용하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 반도체 재료를 사용하여 형성된 트랜지스터는 고속에서 용이하게 동작한다. 다른 한편으로는, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 장기간 전하를 보유할 수 있다.
여기서는 모든 트랜지스터들이 n-채널 트랜지스터이지만, p-채널 트랜지스터들도 사용될 수 있다는 점에 주의하기 바란다. 덧붙여, 개시되는 발명의 기술적 성질은 데이터가 저장될 수 있도록 트랜지스터(162)에서 산화물 반도체를 사용하는 것이기 때문에, 반도체 장치의 특정 구조를 여기서 설명된 구조로 제한할 필요는 없다.
도 9a 및 도 9b 각각에서 트랜지스터(160)는 반도체 재료(예로서, 실리콘)를 포함하는 기판(100)에서 채널 형성 영역(116); 불순물 영역(114)들 및 고농도 영역(120)들을 포함하고, 불순물 영역(114)들 및 고농도 영역(120)들의 조합은 단순하게 불순물 영역들로 언급될 수 있고, 이 불순물 영역들 사이에 채널 형성 영역(116)이 제공되고; 채널 형성 영역(116) 위에 게이트 절연층(108); 게이트 절연층(108) 위에 게이트 전극(110); 불순물 영역에 전기적으로 접속되는 소스 또는 드레인 전극(130a); 및 불순물 영역에 전기적으로 접속되는 소스 또는 드레인 전극(130b)을 포함한다. 또한, 배선(142c) 및 배선(142d)이 각각 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b) 위에 형성된다.
측벽 절연층(118)들은 게이트 전극(110)의 측면들에 제공된다. 더구나, 단면도로 도시된 바와 같이, 고농도 불순물 영역(120)들은 측벽 절연층(118)들과 중첩되지 않는 기판(100)의 영역에 형성되고, 금속 화합물 영역(124)들은 고농도 불순물 영역(120)들과 접촉상태로 제공된다. 또한, 소자분리 절연층(106)은 트랜지스터(160)를 포위하도록 기판(100) 위에 제공된다. 층간 절연층(126) 및 층간 절연층(128)은 트랜지스터(160)를 덮는 게이트 전극(110)의 상면을 노출시키도록 제공된다. 소스 또는 드레인 전극(130a)과 소스 또는 드레인 전극(130b)은 층간 절연층(126, 128)들에 형성된 개구들을 통해 금속 화합물 영역(124)들에 전기적으로 접속되어 있다. 즉, 소스 또는 드레인 전극(130a)과 소스 또는 드레인 전극(130b)은 금속 화합물 영역(124)들을 통해 고농도 불순물 영역(120)들 및 불순물 영역(114)들에 전기적으로 접속되어 있다. 측벽 절연층(118)들은 트랜지스터(160)의 집적화를 위해 어떤 경우에는 형성되지 않는다는 점에 주의하기 바란다.
도 9a 및 도 9b 각각의 트랜지스터(162)는 층간 절연층(128) 위에 제공된 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b), 상기 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)에 전기적으로 접속되는 섬형(island-shaped) 산화물 반도체층(144), 상기 소스 또는 드레인 전극(142a)과 소스 또는 드레인 전극(142b)과 섬형 산화물 반도체층(144)을 덮는 게이트 절연층(146), 및 상기 섬형 산화물 반도체층(144)과 중첩되도록 게이트 절연층(146) 위에 제공된 게이트 전극(148a)을 포함한다.
여기서, 소스 또는 드레인 전극(142a)은 게이트 전극(110) 위에 직접 형성되므로, 하부에서의 트랜지스터(160)와 상부에서의 트랜지스터(162)가 서로 전기적으로 접속된다. 즉, 이 실시예에서 설명되는 반도체 장치는 상부의 트랜지스터(162)가 하부의 트랜지스터(160) 위에 형성되는 구조를 가지며, 실시예 4에 설명된 반도체 장치에서는 하부의 트랜지스터(160)로부터 게이트 전극(110a)의 상면 위의 일부가 제거되어 있다.
산화물 반도체층(144)은 수소와 같은 불순물을 충분히 제거하거나 또는 충분한 산소량을 공급함으로써 고순도화되는 산화물 반도체층이 양호하다는 점에 주의하기 바란다. 특히, 산화물 반도체층(144)의 수소 농도는 5 × 1019 atom/cm3 이하, 양호하게는, 5 × 1018 atom/cm3 이하, 더 양호하게는 5 × 1017 atom/cm3 이하이다. 산화물 반도체층(144)의 수소 농도는 이차 이온질량 분석법(SIMS)에 의해 측정된다는 점에 주의하기 바란다. 수소 농도를 충분히 감소시킴으로써 고순도화되는 산화물 반도체층(144)에서, 산소 결핍으로 인한 에너지갭에서의 결함준위는 충분한 산소량을 공급함으로써 감소되고, 캐리어 농도는 1 × 1012 /cm3 미만, 양호하게는 1 × 1011 /cm3 미만, 더욱 양호하게는 1.45 × 1010 /cm3 미만이다. 예를 들어, 실온에서 트랜지스터(162)의 오프-상태 전류(여기서 단위채널 폭(1㎛)당)는 100 zA/㎛(1 zA(젭토-암페어)는 1 × 10-21 A)이하, 양호하게는 10 zA/㎛ 이하이다. 상당히 우수한 오프-상태 전류 특성들을 갖는 트랜지스터(162)는 i-형(진성) 산화물 반도체 또는 실질적으로 i-형 산화물 반도체인 것으로 만들어지는 그러한 산화물 반도체를 사용하여 얻어질 수 있다.
캐패시터(164)는 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146) 및 전극(148b)을 포함한다. 즉, 소스 또는 드레인 전극(142a)은 캐패시터(164)의 한 전극으로 기능하고, 전극(148b)은 캐패시터(164)의 다른 전극으로 기능한다.
도 9a에 도시된 캐패시터(164)에서 소스 또는 드레인 전극(142a)과 전극(148b) 사이의 절연성은 산화물 반도체층(144)과 게이트 절연층(146)을 적층함으로써 적절하게 확보될 수 있다는 점에 주의하기 바란다.
트랜지스터(162) 및 캐패시터(164)에서, 소스 또는 드레인 전극(142a)과 소스 또는 드레인 전극(142b)의 에지부들은 테이퍼지는 것이 양호하다는 점에 주의하기 바란다. 여기서, 테이퍼 각은 예로서 30°내지 60°이다. "테이퍼 각"은 단면(기판 표면에 수직인 면)에 대해 수직 방향으로 관찰할 때 테이퍼진 형상을 갖는 층(예로서, 소스 또는 드레인 전극(142a))의 측면과 바닥면에 의해 형성된 경사각을 의미한다는 점에 주목하기 바란다. 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)의 에지부들이 테이퍼질 때, 산화물 반도체층(144)의 커버리지가 향상될 수 있고 단절이 방지될 수 있다.
또한, 층간 절연층(150)은 트랜지스터(162) 및 캐패시터(164) 위에 제공되고, 층간 절연층(152)은 상기 층간 절연층(150) 위에 제공된다.
<반도체 장치 제조방법>
다음에, 반도체 장치의 제조방법의 실례가 이하에 설명된다. 이하에서, 하부의 트랜지스터(160)의 형성 후 실시되는 단계들과 상부의 트랜지스터(162)의 제조방법이 도 10a 내지 도 10d를 참고하여 설명된다. 하부의 트랜지스터(160)를 형성하는 방법은 실시예 4의 것과 유사하므로 실시예 4의 설명을 참고할 수 있다.
하부의 트랜지스터(160)는 실시예 4에 설명된 방법에 의해 형성되며, 그래서 게이트 전극(110)의 상면 위에 있는 트랜지스터(160)의 일부가 제거된다(도 10a 참조). 트랜지스터(160)의 그 부분은 게이트 전극(110)의 상면이 노출될 때까지 하부의 트랜지스터(160) 위에 실시되는 연마처리(CMP)에 의해 제거된다. 따라서, 게이트 전극(110) 위에 있는, 층간 절연층(126), 층간 절연층(128), 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b)의 부분들이 제거된다. 이때, 층간 절연층(126), 층간 절연층(128), 소스 또는 드레인 전극(130a), 소스 또는 드레인 전극(130b)을 포함하는 표면은 평탄화되며, 따라서, 전극, 배선, 절연층, 반도체층 등이 다음 단계들에서 양호하게 형성될 수 있다. 실시예 4에서 예시된 전극(130c)은 CMP에 의해 완전히 제거되기 때문에 반드시 형성되지는 않는다.
게이트 전극(110)의 상면은 상술한 바와 같이 CMP에 의해 노출되므로, 게이트 전극(110)은 소스 또는 드레인 전극(142a)에 직접 접속될 수 있다. 따라서, 트랜지스터(160) 및 트랜지스터(162)는 용이하게 서로 전기적으로 접속될 수 있다.
다음에, 도전층은 층간 절연층(126) 및 층간 절연층(126) 위에 형성되고, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 형성하도록 선택적으로 에칭된다(도 10b 참조). 여기서, 소스 또는 드레인 전극(142a), 배선(142c), 및 배선(142d)은 게이트 전극(110), 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)에 각각 직접 접속되도록 형성된다.
여기서, 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 형성하는 도전층은 실시예 4의 재료와 유사한 재료를 사용하여 형성될 수 있으므로, 실시예 4의 설명을 참고할 수 있다. 또한, 도전층의 에칭은 실시예 4에서 실시된 에칭 방법과 유사한 방법으로 실시될 수 있으므로 실시예 4의 설명을 참고할 수 있다.
덧붙여, 실시예 4에서 도시한 바와 같이, 절연층은 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 형성될 수 있다. 절연층을 제공하여 이후의 단계에서 형성될 게이트 전극과 소스 및 드레인 전극들(142a, 142b) 사이에 형성된 기생 용량을 저감할 수 있다.
그 다음에, 산화물 반도체층은 소스 또는 드레인 전극(142a), 소스 또는 드레인 전극(142b), 배선(142c), 및 배선(142d)을 덮도록 형성되고, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)과 접촉하기 위해 산화물 반도체층(144)을 형성하도록 선택적으로 에칭된다(도 10c 참조).
산화물 반도체층은 실시예 4의 재료 및 방법과 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 실시예 4의 설명을 참고할 수 있다.
그러한 방법으로 형성된 산화물 반도체층은 마스크 등을 사용하여 에칭함으로써 섬 형상을 갖도록 처리되며, 따라서, 섬형 산화물 반도체층(144)이 형성된다.
산화물 반도체층을 에칭하는 방법으로서, 건식 에칭 또는 습식 에칭이 사용될 수 있다. 말할 필요도 없이, 건식 에칭 및 습식 에칭을 조합하여 사용할 수 있다. 에칭 조건들(예로서, 에칭 가스, 에칭제, 에칭 시간, 및 온도)은 산화물 반도체층이 필요한 형상으로 에칭될 수 있도록 재료에 의존하여 적절하게 설정된다.
덧붙여, 산화물 반도체층(144)은 실시예 4에서 설명한 바와 같이 열처리(제 1 열처리)를 받는 것이 양호하다. 제 1 열처리는 실시예 4에서 설명된 방법에 의해 실시될 수 있으므로 그 설명을 참고할 수 있다. i-형(진성) 또는 실질적으로 i-형 산화물 반도체층(144)은 제 1 열처리에 의해 불순물들이 감소되어 형성되므로 극도로 우수한 특성들을 갖는 트랜지스터를 실현할 수 있게 한다. 제 1 열처리는 산화물 반도체가 에칭되기 전 또는 산화물 반도체층이 에칭에 의해 섬형상을 갖도록 처리된 후에 실시될 수 있다.
다음에, 게이트 절연층(146)은 산화물 반도체층(144)과 접촉상태로 형성된다(도 10c 참조).
게이트 절연층(146)은 실시예 4의 재료 및 방법과 유사한 재료 및 방법을 사용하여 형성될 수 있으므로 실시예 4의 설명을 참고할 수 있다.
또한, 게이트 절연층(146)이 형성된 후, 제 2 열처리가 실시예 4에서 설명한 대로 불활성 가스 분위기 또는 산소 분위기에서 양호하게 실시된다. 제 2 열처리는 실시예 4에서 설명된 방법에 의하여 실시될 수 있으므로 그 설명을 참고할 수 있다. 제 2 열처리는 트랜지스터의 전기적 특성의 변화를 저감할 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산소는 산화물 반도체층(144)에서의 산소 결핍을 커버하도록 산화물 반도체층(144)에 공급되어 i-형(진성 반도체) 또는 실질적으로 i-형 산화물 반도체층이 형성될 수 있다.
제 2 열처리는 이 실시예에서 게이트 절연층(146)이 형성된 후 실시되며, 제 2 열처리의 타이밍은 이것으로 제한하지 않는다는 점에 주목하기 바란다. 예를 들어, 제 2 열처리는 게이트 전극이 형성된 후 실시될 수 있다. 대안으로, 제 2 열처리는 제 1 열처리에 이어서 실시될 수 있고, 제 1 열처리는 제 2 열처리로 쓰일 수 있고, 또는 제 2 열처리는 제 1 열처리로 쓰일 수 있다.
다음에, 게이트 전극(148a)은 산화물 반도체층(144)과 중첩하는 영역에서 게이트 절연층(146) 위에 형성되고, 전극(148b)은 소스 또는 드레인 전극(142a) 위에 형성된다(도 10d 참조). 게이트 전극(148a) 및 전극(148b)은 도전층이 게이트 절연층(146) 위에 형성된 다음에 선택적으로 에칭되는 그러한 방법으로 형성될 수 있다. 게이트 전극(148a) 및 전극(148b)이 될 도전층은 스퍼터링에 의해 대표되는 PVD법 또는, 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 상세한 사항은 소스 또는 드레인 전극(142a) 등의 것과 유사하며; 따라서, 그 설명을 참조할 수 있다.
다음에, 실시예 4에서 설명한 바와 같이, 층간 절연층(150) 및 층간 절연층(152)은 게이트 절연층(146), 게이트 전극(148a) 및 전극(148b) 위에 형성된다. 층간 절연층들(150, 152)은 실시예 4의 재료 및 방법과 유사한 재료 및 방법을 사용하여 형성될 수 있으며; 따라서, 실시예 4의 설명을 참고할 수 있다.
층간 절연층(152)은 평탄면을 갖기 위해 형성될 필요가 있다는 점에 주목하기 바란다. 이것은 예를 들어, 반도체 장치가 미세화되는 경우에도 전극, 배선 등이 층간 절연층(152) 위에 양호하게 형성될 수 있기 때문이다. 층간 절연층(152)은 CMP(화학기계적 폴리싱)와 같은 방법을 사용하여 평탄화 될 수 있다.
상기 단계들을 통해, 고순도로 된 산화물 반도체층(144)을 사용하는 트랜지스터(162)가 완성된다(도 10d 참조). 덧붙여, 캐패시터(164)가 완성된다.
도 10d에 예시된 트랜지스터(162)는 산화물 반도체층(144), 상기 산화물 반도체층(144)에 전기적으로 접속되는 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b), 산화물 반도체층(144)과 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 게이트 전극(148a)을 포함한다. 또한, 캐패시터(164)는 소스 또는 드레인 전극(142a), 산화물 반도체층(144), 소스 또는 드레인 전극(142a)을 덮는 게이트 절연층(146), 및 게이트 절연층(146) 위의 전극(148b)을 포함한다.
산화물 반도체층(144)이 이 실시예에 예시된 트랜지스터(162)에서 고순도화되어 있기 때문에, 수소 농도는 5 × 1019 atom/cm3 이하, 양호하게는, 5 × 1018 atom/cm3 이하, 더 양호하게는 5 × 1017 atom/cm3 이하이다. 덧붙여, 산화물 반도체층(144)의 캐리어 농도의 값은 일반적인 실리콘 웨이퍼(인 또는 붕소와 같은 불순물 원소가 소량 첨가되는 실리콘 웨이퍼)(대략 1 × 1014 /cm3 )의 것과 비교하여 충분히 작다(예로서, 1 × 1012 /cm3 미만, 양호하게는 1.45 × 1010 /cm3 미만). 따라서, 오프-상태 전류가 충분히 작다. 예를 들어, 실온에서 트랜지스터(162)의 오프-상태 전류(채널 폭 단위(1㎛)당 값)는 100 zA/㎛(1 zA(젭토-암페어)는 1 × 10-21 A)이하, 양호하게는 10 zA/㎛ 이하이다.
고순도이며 진성이 되는 산화물 반도체층(144)을 사용하면, 트랜지스터의 오프 전류가 충분히 저감될 수 있다. 그래서 그러한 트랜지스터를 사용함으로써 저장된 데이터가 극도로 장시간 저장될 수 있는 반도체 장치를 얻을 수 있다.
이 실시예에서 설명된 구성, 방법 등은 다른 실시예들에서 설명된 구성, 방법 등의 어느 것과 적절하게 조합될 수 있다.
[실시예 6]
이 실시예 6에서, 실시예 4 및 5와 달리 개시되는 발명의 한 실시예에 관한 반도체 장치의 구성 및 제조방법은 도 11a, 도 11b, 도 12 a 내지 도 12d, 및 도 13a 내지 도 13c를 참고하여 설명된다.
<반도체 장치의 단면 구조 및 평면 구조>
도 11a 및 도 11b는 반도체 장치의 구조의 한 예를 도시한다. 도 11a는 반도체 장치의 단면을 도시하고, 도 11b는 반도체 장치의 평면을 도시한다. 여기서 도 11a는 도 11b의 선 C1-C2 및 D1-D2를 취한 단면에 대응한다. 도 11a 및 도 11b에 도시된 반도체 장치는 하부 위치에서, 산화물 반도체 이외의 재료를 사용하는 트랜지스터(160)와, 상부 위치에서 산화물 반도체를 사용하는 트랜지스터(162)를 포함한다. 산화물 반도체 이외의 재료를 사용하여 형성된 트랜지스터는 고속에서 용이하게 동작한다. 다른 한편으로는, 산화물 반도체를 포함하는 트랜지스터는 그 특성 때문에 장기간 전하를 보유할 수 있다.
여기서는 모든 트랜지스터들이 n-채널 트랜지스터이지만, p-채널 트랜지스터들도 사용될 수 있다는 점에 주의하기 바란다. 덧붙여, 개시되는 발명의 기술적 성질은 데이터가 저장될 수 있도록 트랜지스터(162)에서 산화물 반도체를 사용하는 것이기 때문에, 반도체 장치의 특정 구조를 여기서 설명된 구조로 제한할 필요는 없다.
도 11a 및 도 11b의 반도체 장치는 반도체 장치의 평면 레이아웃에서 상술한 실시예들에서 설명된 반도체 장치들과는 다르다. 실시예 6에서, 트랜지스터(162) 및 캐패시터(164)는 트랜지스터(160)와 중첩되도록 제공된다. 그러한 평면 레이아웃을 사용함으로써 고집적화가 가능하다. 예를 들어, 최소 가공치수가 F로 주어지면, 메모리셀이 차지한 면적은 15F2 내지 25F2이 될 수 있다.
도 11a 및 도 11b의 반도체 장치는 측벽 절연층(118)이 트랜지스터(160)에 제공되어 있지 않다는 점에서 상술한 실시예들에서 설명된 반도체 장치들과는 다르다. 즉, 도 11a 및 도 11b의 반도체 장치는 측벽 절연층을 포함하지 않는다. 측벽 절연층이 형성되지 않기 때문에, 불순물 영역(114)이 형성되지 않는다. 따라서, 측벽 절연층이 제공되지 않는 경우에, 측벽 절연층(118)이 제공되는 경우에 비하여 고집적화가 용이하다. 덧붙여, 제조공정이 측벽 절연층(118)이 제공되는 경우에 비하여 단순화될 수 있다.
도 11a 및 도 11b의 반도체 장치는 층간 절연층(125)이 트랜지스터(160)에 제공되어 있다는 점에서 상술한 실시예들에서 설명된 반도체 장치들과는 다르다. 즉, 도 11a 및 도 11b의 반도체 장치는 층간 절연층(125)을 포함한다. 층간 절연층(125)으로서 수소를 포함하는 절연층을 사용함으로써, 수소가 트랜지스터(160)에 공급될 수 있고 트랜지스터(160)의 특성이 향상될 수 있다. 층간 절연층(125)으로서, 예를 들어, 수소를 포함하는 질화실리콘층이 플라즈마 CVD법에 의해 형성되어 주어진다. 또한, 층간 절연층(126)으로서 수소를 충분히 감소시킨 절연층을 사용함으로써, 트랜지스터(162)의 특성들에 악영향을 줄 수도 있는 수소가 트랜지스터(162)에 포함되는 것이 방지될 수 있다. 층간 절연층(126)으로서, 예를 들어, 스퍼터링에 의해 형성된 질화실리콘층이 주어진다. 그러한 구조를 이용할 때, 트랜지스터(160) 및 트랜지스터(162)의 특성들이 충분히 향상될 수 있다.
도 11a 및 도 11b의 반도체 장치는 절연층(143a) 및 절연층(143b)이 트랜지스터(162)에 제공되어 있다는 점에서 상술한 실시예들에서 설명된 반도체 장치들과는 다르다. 즉, 도 11a 및 도 11b의 반도체 장치는 절연층(143a) 및 절연층(143b)을 포함한다. 따라서, 절연층(143a) 및 절연층(143b)을 제공함으로써, 게이트 전극(148a)과 소스 또는 드레인 전극(142a)(또는 게이트 전극(148a)과 소스 또는 드레인 전극(142b))에 의해 형성된 소위 게이트 용량이 감소될 수 있고 트랜지스터(162)의 동작 속도가 증가될 수 있다.
실시예 5에서와 같이, 소스 또는 드레인 전극(142a)은 게이트 전극(110) 위에 직접 형성되므로, 하부의 트랜지스터(160)와 상부의 트랜지스터(162)가 서로 전기적으로 접속된다. 그러한 구조에 의해, 집적도가 전극 및 배선이 추가로 제공되는 경우에 비하여 증가된다. 덧붙여, 제조공정이 단순화된다.
모든 차이를 포함하는 구조가 이 실시예에 설명되어 있지만 어느 하나의 차이를 포함하는 구조가 이용될 수도 있다.
<반도체 장치 제조방법>
다음에, 반도체 장치의 제조방법의 실례가 설명된다. 이하에서, 하부의 트랜지스터(160)의 형성 후에 실시되는 단계들과 상부의 트랜지스터(162)를 제조하는 방법은 도 12a 내지 도 12d 및 도 13a 내지 도 13c를 참고하여 설명된다. 하부의 트랜지스터(160)는 실시예 4에 설명된 방법과 유사한 방법에 의해 제조될 수 있다. 세부사항에 대해서는 실시예 4를 참고할 수 있다. 3개의 층간 절연층(125, 126, 128)은 이 실시예에서는 트랜지스터(160)를 덮기 위해 형성된다는 점에 주의하기 바란다(도 7g 참조). 덧붙여, 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)은 실시예 6에서 트랜지스터(160)의 제조공정에서 형성되지 않지만(도 7h 참조), 소스 또는 드레인 전극(130a) 및 소스 또는 드레인 전극(130b)이 형성되지 않는 구조에서도 편리를 위해 트랜지스터(160)라고 부른다.
하부의 트랜지스터(160)는 먼저 실시예 4에서 설명된 방법에 의해 형성되고, 다음에 게이트 전극(110)의 상면 위의 트랜지스터(160)의 부분이 제거된다. 제거 단계를 위해 화학기계적 폴리싱(CMP)과 같은 연마처리가 사용될 수 있다. 따라서, 게이트 전극(110)의 상면 위의, 층간 절연층(125), 층간 절연층(126) 및 층간 절연층(128)의 부분이 제거된다. 연마처리를 실시한 표면이 충분히 평탄화 됨으로써 전극, 배선, 절연층, 반도체층 등이 이후의 단계에서 양호하게 형성될 수 있음을 주목하기 바란다.
다음에, 도전층은 게이트 전극(110), 층간 절연층(125), 층간 절연층(126) 및 층간 절연층(128) 위에 형성되고, 도전층이 선택적으로 에칭되어, 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)이 형성된다(도 12a 참고). 여기서, 소스 또는 드레인 전극(142a)은 게이트 전극(110)에 직접 접속되도록 형성된다.
소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 형성하기 위해 사용된 도전층은 실시예 4에서 설명된 재료와 유사한 재료를 사용하여 형성될 수 있다. 또한, 도전층은 실시예 4에서 설명된 방법과 유사한 방법에 의해 에칭될 수 있다. 세부사항에 대해서는 실시예 4를 참고할 수 있다.
다음에, 절연층은 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮기 위해 형성되고, 절연층(143a) 및 절연층(143b)이 각각 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b) 위에 형성되도록 선택적으로 에칭된다(도 12b 참고).
절연층(143a) 및 절연층(143b)을 제공함으로써, 이후 형성된 게이트 전극과 소스 및 드레인 전극들(142a, 142b) 사이에 형성되는 기생용량이 저감될 수 있다.
그 후, 산화물 반도체층(144)이 소스 또는 드레인 전극(142a) 및 소스 또는 드레인 전극(142b)을 덮도록 형성되고, 게이트 절연층(146)이 산화물 반도체층(144) 위에 형성된다(도 12c 참고).
산화물 반도체층(144)은 실시예 4에서 설명된 재료 및 방법을 사용하여 형성될 수 있다. 또한, 산화물 반도체층(144)은 열처리(제 1 열처리)를 받는 것이 양호하다. 세부사항에 대해서는 실시예 4를 참고할 수 있다.
게이트 절연층(146)은 실시예 4에서 설명된 재료 및 방법을 사용하여 형성될 수 있다. 게이트 절연층(146)이 형성된 후, 열처리(제 2 열처리)는 불활성 가스 분위기 또는 산소 분위기에서 실시되는 것이 양호하다. 세부사항에 대해서는 실시예 4를 참고할 수 있다.
이어서, 게이트 절연층(146) 위에, 게이트 전극(148a)이 채널 형성 영역으로서 작용하는, 트랜지스터(162)의 영역과 중첩하는 영역에 형성되고, 전극(148b)이 소스 또는 드레인 전극(142a)과 중첩하는 영역에서 형성된다(도 12d 참고).
게이트 전극(148a) 및 전극(148b)은 도전층이 게이트 절연층(146) 위에 형성된 다음에 선택적으로 에칭되는 이러한 방법으로 형성될 수 있다. 게이트 전극(148a) 및 전극(148b)이 될 도전층은 스퍼터링에 의해 대표되는 PVD법 또는, 플라즈마 CVD법과 같은 CVD법에 의해 형성될 수 있다. 세부사항들은 소스 또는 드레인 전극(142a) 등의 것과 유사하므로 그 설명을 참조할 수 있다.
다음에, 층간 절연층(150) 및 층간 절연층(152)은 게이트 절연층(146), 게이트 전극(148a) 및 전극(148b) 위에 형성된다(도 13a 참고). 층간 절연층들(150, 152)은 실시예 4에서 설명한 재료 및 방법을 사용하여 형성될 수 있다. 세부사항에 대해서는 실시예 4의 설명을 참고할 수 있다.
층간 절연층(152)은 평탄면을 갖기 위해 바람직하게 형성될 필요가 있다는 점에 주목하기 바란다. 평탄면을 갖도록 층간 절연층(152)을 형성함으로써, 반도체 장치가 예를 들어, 치수가 감소되는 경우에서도 전극, 배선 등이 층간 절연층(152) 위에 양호하게 형성될 수 있다. 층간 절연층(152)은 화학기계적 폴리싱(CMP)과 같은 방법을 사용하여 평탄화 될 수 있다.
그 후, 층간 절연층(125), 층간 절연층(126), 층간 절연층(128), 산화물 반도체층(144), 게이트 절연층(146), 층간 절연층(150), 및 층간 절연층(152)이 선택적으로 에칭되므로, 트랜지스터(160)의 금속 화합물 영역(124)에 도달하는 개구가 형성된다(도 13b 참고). 에칭으로서, 건식 에칭 또는 습식 에칭이 사용될 수 있으며, 미세화의 관점에서 건식 에칭을 이용하는 것이 바람직하다.
소스 또는 드레인 전극(154)은 개구 내에 매립되도록 형성되고, 배선(156)은 전극(154)과 접촉하도록 층간 절연층(152) 위에 형성된다(도 13c 참고). 소스 또는 드레인 전극(154)은 예를 들어, 도전층이 PVD법, CVD법 등에 의해 개구를 포함하는 영역에 형성된 다음에 도전층의 일부가 에칭, CMP 등에 의해 제거되는 방법으로 형성될 수 있다.
특히, 예를 들어, 얇은 티타늄막이 PVD법에 의해 개구를 포함하는 영역에 형성되고, 얇은 질화티타늄막이 CVD법에 의해 형성되고, 다음에 텅스텐막이 개구에 매립되도록 형성되는 방법을 이용할 수 있다. 여기서, PVD법에 의해 형성된 티타늄막은 티타늄막이 그위에 형성되는 표면 위에 형성된 산화막(자연산화막과 같은)을 감소시켜서 하부전극등(여기서는 금속 화합물 영역(124))과의 접촉저항을 낮추는 기능을 갖는다. 티타늄막의 형성 후에 형성된 질화티타늄막은 도전성 재료의 확산을 방지하는 배리어 기능을 갖는다. 구리막은 티타늄, 질화티타늄 등의 배리어막의 형성 후에 도금법에 의해 형성될 수 있다.
배선(156)은 스퍼터링법과 같은 PVD법, 또는 플라즈마 CVD법과 같은 CVD법에 의해 도전층을 형성하고 그리고 도전층을 패턴화함으로써 형성될 수 있다. 도전층을 위한 재료로서, 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 및 텅스텐으로부터 선택된 원소; 구성요소로서 이러한 원소들 중 어느 하나를 포함하는 합금 등이 사용될 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐으로부터 선택된 하나 이상의 재료들이 사용될 수 있다. 세부사항은 소스 또는 드레인 전극(142a)과 동일하다.
상기 단계들을 통해, 트랜지스터(160), 트랜지스터(162) 및 캐패시터(164)를 포함하는 반도체 장치가 완성된다.
실시예 6에서 설명된 반도체 장치에서, 예를 들어, 트랜지스터(162) 및 캐패시터(164)는 트랜지스터(160)와 중첩되고, 트랜지스터(160)는 측벽 절연층을 포함하지 않고, 소스 또는 드레인 전극(142a)은 게이트 전극(110) 위에 직접 형성되며; 따라서, 고집적화가 가능하다. 또한 제조공정이 단순화된다.
또한, 실시예 6에 설명된 반도체 장치에서, 수소를 포함하는 절연층과 수소 농도를 감소시킨 절연층이 층간 절연층(125) 및 층간 절연층(126)으로 각각 사용되며; 따라서, 트랜지스터들(160, 162)의 특성들이 향상된다. 절연층들(143a, 143b) 때문에, 소위 게이트 용량이 감소되므로 트랜지스터(162)의 동작 속도가 증가된다.
이 실시예에서 설명된 상기 특징들은 매우 우수한 특성들을 갖는 반도체 장치를 제조할 수 있게 한다.
실시예 6에서 설명된 구성, 방법 등은 다른 실시예들에서 설명된 구성, 방법 등의 어느 것과 적절하게 조합될 수 있다.
[실시예 7]
실시예 7에서, 상술한 어떤 실시예들에서 설명된 반도체 장치가 전자기기에 적용되는 경우가 도 14a 내지 도 14f를 참고하여 설명된다. 실시예 7에서, 상술한 반도체 장치가 컴퓨터, 휴대폰(이하 휴대 전화기 또는 이동전화기라고도 함), 휴대정보단말(휴대용 게임기, 음향재생장치 등을 포함), 디지털 카메라, 디지털 비디오 카메라, 전자 페이터, 또는 텔레비젼장치(또한 텔레비젼 또는 텔레비젼 수신기 라고도 함)와 같은 전자기기에 적용되는 경우가 설명된다.
도 14a는 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등을 포함하는 랩탑 컴퓨터이다. 상술한 어떤 실시예들에서 설명된 반도체 장치들은 하우징(701) 및 하우징(702) 내에 제공된다. 따라서, 랩탑 컴퓨터는 고속에서의 데이터 기록 및 판독, 장기간의 데이터 저장, 및 충분히 낮은 전력 소비로 동작할 수 있다.
도 14b는 휴대정보단말(PDA)이다. 본체(711)는 표시부(713), 외부 인터페이스(715), 조작 버튼(714) 등을 구비한다. 또한, 휴대정보단말 등을 조작하기 위한 스타일러스(stylus)(712)가 제공되어 있다. 상술한 어떤 실시예들에서 설명된 반도체 장치는 본체(711) 내에 제공된다. 따라서, 휴대정보단말은 고속에서의 데이터 기록 및 판독, 장기간의 데이터 저장, 및 충분히 낮은 전력 소비로 동작할 수 있다.
도 14c는 전자 페이퍼를 장착한 전자서적 단말기(e-book reader)(720)이다. 전자서적 단말기(720)는 하우징(721) 및 하우징(723)으로 된 2개의 하우징을 갖는다. 하우징(721) 및 하우징(723)은 각각 표시부(725) 및 표시부(727)를 구비한다. 하우징(721) 및 하우징(723)은 힌지(737)에 의해 연결되어 있고, 축으로서 힌지(737)에 의해 개폐될 수 있다. 또한, 하우징(721)은 전력스위치(731), 조작 키(733)들, 스피커(735) 등을 구비한다. 하우징(721) 및 하우징(723) 중 적어도 하나는 상술한 어떤 실시예들에서 설명된 반도체 장치를 구비한다. 따라서, 전자서적 단말기는 고속에서의 데이터 기록 및 판독, 장기간의 데이터 저장, 및 충분히 낮은 전력 소비로 동작할 수 있다.
도 14d는 하우징(740) 및 하우징(741)으로 된 2개의 하우징을 포함하는 핸드폰이다. 또한, 하우징(740) 및 하우징(741)은 그들이 도 14d에 도시된 바와 같이 개발된 상태에서 하나의 하우징이 다른 하우징 위에 겹쳐지도록 슬라이딩됨으로써 시프트될 수 있고, 따라서, 휴대폰의 사이즈가 감소될 수 있어서 휴대하기에 적합한 휴대폰을 만들게 한다. 하우징(741)은 표시 패널(742), 스피커(743), 마이크(744), 포인팅(pointing) 디바이스(746), 카메라 렌즈(747), 외부 접속 단자(748) 등을 구비한다. 표시 패널(742)은 터치 패널(touch panel) 기능을 갖는다. 영상으로서 표시되는 복수의 조작키(745)는 도 14d에서 쇄선(dashed line)으로 도시되어 있다. 하우징(740)은 휴대폰을 충전하는 태양전지(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한 안테나가 하우징(741)에 내장되어 있다. 하우징(740) 및 하우징(741) 중 적어도 하나는 상술한 어떤 실시예들에서 설명된 반도체 장치를 구비한다. 따라서, 휴대폰은 고속에서의 데이터 기록 및 판독, 장기간의 데이터 저장, 및 충분히 낮은 전력 소비로 동작할 수 있다.
도 14e는 본체(761), 표시부(767), 아이피스(eyepiece)(763), 조작 스위치(764), 표시부(765), 배터리(766) 등을 포함하는 디지털 카메라이다. 상술한 어떤 실시예들에서 설명된 반도체 장치가 본체(761)에 제공되어 있다. 따라서, 디지털 카메라는 고속에서의 데이터 기록 및 판독, 장기간의 데이터 저장, 및 충분히 낮은 전력 소비로 동작할 수 있다.
도 14f는 하우징(771), 표시부(773), 스탠드(775) 등을 포함하는 텔레비젼장치(770)이다. 텔레비젼장치(770)는 하우징(771)의 조작 스위치 또는 별개의 리모콘(780)에 의해 동작될 수 있다. 상술한 어떤 실시예들에서 설명된 반도체 장치가 하우징(771) 및 리모콘(780)에 제공되어 있다. 따라서, 텔레비젼장치는 고속에서의 데이터 기록 및 판독, 장기간의 데이터 저장, 및 충분히 낮은 전력 소비로 동작할 수 있다.
따라서, 상술한 어떤 실시예들에서 설명된 반도체 장치가 실시예 7에 설명된 전자기기들에 제공되어 있다. 따라서, 전력 소비가 저감된 전자기기들이 실현될 수 있다.
[실례 1]
개시되는 발명의 하나의 실시예의 반도체 장치에서 데이터의 재기록 횟수를 시험하였다. 실례 1에서, 시험 결과들이 도 15를 참고하여 설명된다.
시험에 사용된 반도체 장치는 도 1a의 회로구조를 갖는 반도체 장치이다. 여기서, 산화물 반도체가 트랜지스터(162)에 대응하는 트랜지스터로 사용되고, 0.33 pF의 용량값을 갖는 캐패시터가 캐패시터(164)에 대응하는 캐패시터로서 사용되었다.
시험은 초기 메모리 윈도우 폭과, 데이터의 저장 및 기록이 예정된 횟수로 반복된 후에 메모리 윈도우 폭을 비교하여 실시되었다. 데이터는 도 1a의 제 3 배선에 해당하는 배선에 0V 내지 5V를 인가하고 도 1a의 제 4 배선에 대응하는 배선에 0V 내지 5V를 인가함으로써 저장되고 기록되었다. 제 4 배선에 대응하는 배선의 전위가 0V일 때, 트랜지스터(162)에 대응하는 트랜지스터(기록 트랜지스터)가 오프되고; 따라서, 플로팅 게이트부(FG)에 공급된 전위가 보유된다. 제 4 배선에 대응하는 배선의 전위가 5V일 때, 트랜지스터(162)에 대응하는 트랜지스터가 온되고; 따라서, 제 3 배선에 대응하는 배선의 전위가 플로팅 게이트부(FG)에 공급된다.
메모리 윈도우 폭은 메모리 디바이스의 특성들의 하나의 지시기이다. 여기서, 메모리 윈도우 폭은 다른 메모리 상태들 사이의 곡선들(Vcg-Id 곡선들)의 시프트량(△Vcg)을 나타내며, 상기 곡선들은 제 5 배선에 대응하는 배선의 전위(Vcg)와 트랜지스터(160)에 대응하는 트랜지스터(판독 트랜지스터)의 드레인 전류(Id) 사이의 관계를 보여준다. 다른 메모리 상태들은 플로팅 게이트부(FG)에 0V가 인가되는 상태(이하 Low 상태로 언급됨)와, 플로팅 게이트부(FG)에 5V가 인가되는 상태(이하 High 상태로 언급됨)를 의미한다. 즉, 메모리 윈도우 폭은 Low 상태와 High 상태에서 전위(Vcg)를 스위핑(sweep)함으로써 체크될 수 있다. 양쪽 경우에, 기준 전위로서의 소스 전위에 대하여 드레인 전위와 소스 전위 사이의 전위차인 전압 (Vds)은 1V이다.
도 19는 초기 메모리 윈도우 폭과, 기록이 1×109 횟수로 실시된 후에 메모리 윈도우 폭의 시험 결과들을 도시한다. 실선들은 제 1 배선의 특성 곡선들을 나타내고, 쇄선들은 기록이 1×109 횟수로 실시된 후의 특성 곡선들을 나타낸다. 실선과 쇄선 모두에서, 좌측 곡선들은 High 상태에서의 특성 곡선들이고, 우측 곡선들은 Low 상태에서의 특성 곡선들이다. 또한, 수평축은 Vcg(V)를 도시하고 수직축은 Id(A)를 도시한다. 도 15에 따라서, 전위(Vcg)를 스위핑시킨 메모리 윈도우 폭은 데이터가 1×109 횟수로 기록된 전과 후에도 High 상태와 Low 상태를 비교하여 변하지 않았고, 이는 적어도 그 기간동안 반도체 장치의 특성들이 변하지 않는다는 것을 의미한다.
상술한 바와 같이, 개시되는 발명의 하나의 실시예의 반도체 장치에서, 데이터가 1×109 횟수로 저장되고 기록된 후에도 특성들이 변하지 않고 재기록에 대한 저항이 극히 높다. 즉, 개시되는 발명의 하나의 실시예에 따라 충분히 신뢰성 있는 반도체 장치가 실현될 수 있다고 말할 수 있다.
[실례 2]
실례 2에서, 순도화된 산화물 반도체를 포함하는 트랜지스터의 오프-상태 전류를 측정하여 얻어진 결과들이 설명된다.
실례 2에서, 고순도화된 산화물 반도체를 포함하는 트랜지스터는 실시예 4에 따라 형성되었다. 먼저, 충분히 넓은 1m의 채널 폭(W)을 갖는 트랜지스터가 고순도화된 산화물 반도체를 포함하는 트랜지스터의 극히 낮은 오프-상태 전류를 고려하여 준비되었고, 오프-상태 전류가 측정되었다. 도 16은 1m의 채널 폭(W)을 갖는 트랜지스터의 오프-상태 전류의 측정에 의해 얻어진 결과들을 도시한다. 도 16에서, 수평축은 게이트 전압(VG)을 도시하고 수직축은 드레인 전류(Id)를 도시한다. 드레인 전압(VD)이 +1V 또는 +10V이고 게이트 전압(VG)이 -5V 내지 -20V의 범위에 있는 경우에, 박막 트랜지스터의 오프-상태 전류는 검출 한계인 1×10-13 A이하인 것을 알았다. 또한, 트랜지스터의 오프 전류 밀도는 1 aA/㎛(1×10-18 A/㎛) 이하인 것을 알았다.
다음에, 순도화된 산화물 반도체를 포함하는 박막 트랜지스터의 오프-상태 전류를 더욱 정확하게 측정함으로써 얻어지는 결과들을 설명한다. 상술한 바와 같이, 순도화된 산화물 반도체를 포함하는 트랜지스터의 오프-상태 전류는 측정장비의 측정 한계인 1×10-13 A이하인 것을 알았다. 여기서, 특성 평가용 소자를 사용하여 더 정확한 오프-상태 전류(상기 측정에서 측정장비의 검출 한계이하인 값)를 측정하여 얻어진 결과들이 설명된다.
먼저, 전류 측정 방법에 사용된 특성 평가용 소자는 도 17을 참고하여 설명된다.
도 17의 특성 평가용 소자에서, 3개의 측정 시스템(800)이 병렬로 접속되어 있다. 측정 시스템(800)은 캐패시터(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 및 트랜지스터(808)를 포함한다. 실시예 4에 따라 제작된 트랜지스터가 각각의 트랜지스터(804, 808)로서 사용되었다.
측정 시스템(800)에서, 트랜지스터(804)의 소스단자 및 드레인 단자 중 하나, 캐패시터(802)의 단자들 중 하나, 트랜지스터(805)의 소스 단자 및 드레인 단자 중 하나가 전원(V2 공급용)에 접속되어 있다. 트랜지스터(804)의 소스단자 및 드레인 단자 중 다른 하나, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나, 캐패시터(802)의 단자들 중 다른 하나, 및 트랜지스터(805)의 게이트 단자가 서로 접속되어 있다. 트랜지스터(808)의 소스단자 및 드레인 단자 중 다른 하나, 트랜지스터(806)의 소스 단자 및 드레인 단자 중 하나, 및 트랜지스터(806)의 게이트 단자가 전원(V1 공급용)에 접속되어 있다. 트랜지스터(805)의 소스단자 및 드레인 단자 중 다른 하나, 및 트랜지스터(806)의 소스 단자 및 드레인 단자 중 다른 하나가 전위(Vout)를 출력하기 위해 서로 접속되어 있다.
트랜지스터(804)의 온 상태 및 오프 상태를 제어하기 위한 전위(Vext_b2)는 트랜지스터(804)의 게이트 단자에 공급된다. 트랜지스터(808)의 온 상태 및 오프 상태를 제어하기 위한 전위(Vext_b1)는 트랜지스터(808)의 게이트 단자에 공급된다. 전위(Vout)는 출력 단자로부터 출력된다.
다음에, 측정 시스템을 사용하여 전류를 측정하기 위한 방법이 설명된다.
먼저, 전위차가 오프-상태 전류를 측정하기 위해 인가되는 초기화 기간을 간략하게 설명한다. 초기화 기간에서, 트랜지스터(808)를 온으로 하기 위한 전위 (Vext_b1)가 트랜지스터(808)의 게이트 단자로 입력되고, 전위(V1)는 트랜지스터(804)의 소스 단자 및 드레인 단자의 다른 하나에 접속되는 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자 중 하나와, 캐패시터(802)의 단자들 중 다른 하나 및 트랜지스터(805)의 게이트 단자에 접속되는 노드)인 노드(A)에 공급된다. 여기서 전위(V1)는 예로서 고전위이다. 트랜지스터(804)는 오프이다.
그 후, 트랜지스터(808)를 온으로 하기 위한 전위(Vext_b1)가 트랜지스터(808)의 게이트 단자로 입력되어서 트랜지스터(808)가 오프로 된다. 트랜지스터(808)가 오프로 된 후 전위(V1)가 낮게 설정된다. 트랜지스터(804)는 여전히 오프이다. 전위 V2는 전위 V1과 동일하다. 따라서, 초기화 기간이 완료된다. 초기화 기간이 완료된 상태에서, 노드(A)와 트랜지스터(804)의 소스 단자 및 드레인 단자 중 하나 사이에 전위차가 발생하고, 또한 노드(A)와 트랜지스터(808)의 소스 단자 및 드레인 단자 중 다른 하나 사이에 전위차가 발생한다. 따라서, 전하가 트랜지스터(804) 및 트랜지스터(808)를 통해 조금 흐른다. 즉, 오프-상태 전류가 발생한다.
다음에, 오프-상태 전류의 측정 기간을 간략하게 설명한다. 측정 기간에서, 트랜지스터(804)의 소스 단자와 드레인 단자 중 하나의 전위(즉, 전위 V2)와 트랜지스터(808)의 소스 단자와 드레인 단자 중 다른 하나의 전위(즉, 전위 V1)가 낮게 설정되고 고정된다. 다른 한편으로는, 측정 기간에 노드(A)의 전위는 고정되지 않는다(노드(A)는 플로팅 상태에 있다). 따라서, 전하가 트랜지스터(804)를 통해 흐르고, 노드(A)에서 보유된 전하량이 시간이 지남에 따라 변한다. 또한, 노드(A)에서 보유된 전하량이 변함에 따라, 노드(A)의 전위가 변한다. 즉, 출력 단자의 출력 전위(Vout)도 역시 변한다.
도 18은 전위차가 발생하는 초기화 기간의 전위와 다음 측정 기간의 전위 사이의 관계의 세부(타이밍 도면)를 도시한다.
초기화 기간에서, 먼저 전위(Vext_b2)는 트랜지스터(804)가 온으로 되는 전위(고전위)로 설정된다. 따라서, 노드(A)의 전위는 V2, 즉 저전위(VSS)로 된다. 그 후, 전위(Vext_b2)는 트랜지스터(804)가 오프로 되는 전위(저전위)로 설정되고, 따라서, 트랜지스터(804)가 오프로 된다. 다음에, 전위(Vext_b1)는 트랜지스터(808)가 온으로 되는 전위(고전위)로 설정된다. 따라서 노드(A)의 전위는 V1, 즉 고전위(VDD)로 된다. 그 후, 전위(Vext_b1)는 트랜지스터(808)가 오프로 되는 전위로 설정된다. 따라서, 노드(A)는 플로팅 상태로 되고 초기화 기간이 완료된다.
다음 측정 기간에서, 전위(V1) 및 전위(V2)는 전하가 노드(A)로 또는 노드(A)로부터 흐르는 전위로 개별적으로 설정된다. 여기서, 전위(V1) 및 전위(V2)는 저전위(VSS)들이다. 출력 전위(Vout)를 측정하는 타이밍에서는 출력 회로를 동작시킬 필요가 있고; 따라서, 전위(V1)는 일부의 경우 임시로 고전위(VDD)로 설정된다는 점에 주의하기 바란다. 전위(V1)가 고전위(VDD)인 기간은 측정에 영향을 주지 않도록 짧게 설정된다.
상술한 바와 같이 전위차가 발생하여 측정 기간을 개시할 때, 노드(A)에서 보유된 전하량은 시간이 지남에 따라 변하고 따라서, 노드(A)의 전위가 변한다. 이것은 트랜지스터(805)의 게이트 단자의 전위가 변하고 따라서, 출력 단자의 출력 전위(Vout)가 시간 경과에 따라 변한다는 것을 의미한다.
얻어진 출력 전위(Vout)에 기초하여 오프-상태 전류를 계산하는 방법이 이하에 설명된다.
노드(A)의 전위(VA))와 출력 전위(Vout)사이의 관계는 오프-상태 전류가 계산되기 전에 미리 얻어진다. 따라서, 노드(A)의 전위(VA)는 출력 전위(Vout)에 기초하여 구해질 수 있다. 상술한 관계로부터, 노드(A)의 전위(VA)는 출력 전위(Vout)의 함수로서 아래 수학식 1로 표현될 수 있다.
[수학식 1]
노드(A)의 전하량(QA)은 노드(A)의 전위(VA), 노드(A)에 접속되는 캐패시터의 용량(CA), 및 상수(const)를 사용하여 아래 수학식 2로 표현된다. 여기서, 노드(A)에 접속되는 캐패시터의 용량(CA)은 캐패시터(802)의 용량과 다른 용량의 합이다.
[수학식 2]
노드(A)의 전류(IA)는 노드(A)로 흐르는 전하(또는 노드(A)로부터 흐르는 전하)의 시간 미분이므로, 노드(A)의 전류(IA)는 아래 수학식 3으로 표현된다.
[수학식 3]
따라서, 노드(A)의 전류(IA)는 노드(A)에 접속되는 캐패시터의 용량(CA)과 출력 단자의 출력 전위(Vout)에 기초하여 얻어질 수 있다.
상술한 방법에 의하여, 오프인 트랜지스터의 소스와 드레인 사이로 흐르는 누설 전류(오프-상태 전류)가 계산될 수 있다.
실례 2에서, 트랜지스터(804) 및 트랜지스터(808)는 순도화된 산화물 반도체를 사용하여 제조되었다. 트랜지스터들의 채널 길이(L) 대 채널 폭(W)의 비 L/W = 1/5이다. 병렬로 배열된 측정 시스템(800)들에서, 캐패시터(802)들의 용량치들은 각각 100fF, 1pF, 3pF이었다.
실례 2에 따른 측정에서 VDD는 5V, VSS는 0V이었다는 점에 주의하기 바란다. 측정 기간에서, 전위(V1)는 기본적으로 VSS로 설정되었고, 10 내지 300초 마다 100msec의 기간에만 VDD로 설정되었고, 전위(Vout)가 측정되었다. 또한, 소자를 통해 흐르는 전류(IA)의 계산에 사용된 △t는 대략 30,000초이었다.
도 19는 전류 측정에서 출력 전위(Vout)와 경과시간(Time) 사이의 관계를 도시한다. 도 19에 따라서, 전위는 시간이 지남에 따라 변한다.
도 20은 상기 전류 측정에 기초하여 계산된 오프-상태 전류를 도시한다. 도 20은 소스-드레인 전압(V)과 오프-상태 전류(I) 사이의 관계를 도시한다. 도 20에 따라 소스-드레인 전압이 4V일 때, 오프-상태 전류는 대략 40 zA/㎛이었다. 소스-드레인 전압이 3.1V일 때, 오프-상태 전류는 10 zA/㎛ 이하이었다. 1zA는 10-21 A와 동등하다는 점에 주의하기 바란다.
실례 2에 따라, 오프-상태 전류는 순도화된 산화물 반도체를 포함하는 트랜지스터에서 충분히 작아질 수 있다는 것을 확인하였다.
본원은 일본특허청에 2010년 1월 15일자 출원된 일본특허출원 2010-007517호에 기초하고, 그 전체 내용은 본원에 참고로 한다.
100: 기판; 102: 보호층; 104: 반도체 영역; 106: 소자 분리 절연층;
108: 게이트 절연층; 110: 게이트 전극; 112: 절연층; 114: 불순물 영역;
116: 채널 형성 영역; 118: 측벽 절연층; 120: 고농도 불순물 영역;
122: 금속층; 124: 금속 화합물 영역; 125: 층간 절연층; 126: 층간 절연층
128: 층간 절연층; 130a: 소스 전극 또는 드레인 전극;
130b: 소스 전극 또는 드레인 전극; 130c: 전극;
142a: 소스 전극 또는 드레인 전극; 142b: 소스 전극 또는 드레인 전극;
142c: 배선; 142d: 배선; 143a: 절연층; 143b: 절연층;
144: 산화물 반도체층; 146: 게이트 절연층; 148a: 게이트 전극;
148b: 전극; 150: 층간 절연층; 152: 층간 절연층;
154: 소스 전극 또는 드레인 전극; 160: 트랜지스터;
162: 트랜지스터; 164: 캐패시터; 701: 하우징; 702: 하우징;
703: 표시부; 704: 키보드; 711: 본체; 712: 스타일러스;
713: 표시부; 714: 조작 버튼; 715: 외부 인터페이스;
720: 전자서적 단말기; 721: 하우징; 723: 하우징; 725: 표시부;
727: 표시부; 731: 전원 스위치; 733: 조작 키; 735: 스피커;
737: 힌지; 740: 하우징; 741: 하우징; 742: 표시패널;
743: 스피커; 744: 마이크; 745: 조작 키; 746: 포인팅 디바이스;
747: 카메라 렌즈; 748: 외부 접속 단자: 749: 태양전지:
750: 외부 메모리 슬롯; 761: 본체; 763: 아이피스; 764: 조작 스위치;
765: 표시부; 766: 배터리; 767: 표시부; 770: 텔레비젼장치;
771: 하우징; 773: 표시부; 775: 스탠드; 780: 리모콘;
800: 측정 시스템; 802: 캐패시터; 804: 트랜지스터; 805: 트랜지스터;
806: 트랜지스터; 808: 트랜지스터; 1100: 메모리셀;
1111: 제 1 구동회로; 1112: 제 2 구동회로; 1113: 제 3 구동회로;
1114: 제 4 구동회로; 1200: 메모리셀; 1211: 제 1 구동회로;
1212: 제 2 구동회로; 1213: 제 3 구동회로; 1214: 제 4 구동회로.
108: 게이트 절연층; 110: 게이트 전극; 112: 절연층; 114: 불순물 영역;
116: 채널 형성 영역; 118: 측벽 절연층; 120: 고농도 불순물 영역;
122: 금속층; 124: 금속 화합물 영역; 125: 층간 절연층; 126: 층간 절연층
128: 층간 절연층; 130a: 소스 전극 또는 드레인 전극;
130b: 소스 전극 또는 드레인 전극; 130c: 전극;
142a: 소스 전극 또는 드레인 전극; 142b: 소스 전극 또는 드레인 전극;
142c: 배선; 142d: 배선; 143a: 절연층; 143b: 절연층;
144: 산화물 반도체층; 146: 게이트 절연층; 148a: 게이트 전극;
148b: 전극; 150: 층간 절연층; 152: 층간 절연층;
154: 소스 전극 또는 드레인 전극; 160: 트랜지스터;
162: 트랜지스터; 164: 캐패시터; 701: 하우징; 702: 하우징;
703: 표시부; 704: 키보드; 711: 본체; 712: 스타일러스;
713: 표시부; 714: 조작 버튼; 715: 외부 인터페이스;
720: 전자서적 단말기; 721: 하우징; 723: 하우징; 725: 표시부;
727: 표시부; 731: 전원 스위치; 733: 조작 키; 735: 스피커;
737: 힌지; 740: 하우징; 741: 하우징; 742: 표시패널;
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747: 카메라 렌즈; 748: 외부 접속 단자: 749: 태양전지:
750: 외부 메모리 슬롯; 761: 본체; 763: 아이피스; 764: 조작 스위치;
765: 표시부; 766: 배터리; 767: 표시부; 770: 텔레비젼장치;
771: 하우징; 773: 표시부; 775: 스탠드; 780: 리모콘;
800: 측정 시스템; 802: 캐패시터; 804: 트랜지스터; 805: 트랜지스터;
806: 트랜지스터; 808: 트랜지스터; 1100: 메모리셀;
1111: 제 1 구동회로; 1112: 제 2 구동회로; 1113: 제 3 구동회로;
1114: 제 4 구동회로; 1200: 메모리셀; 1211: 제 1 구동회로;
1212: 제 2 구동회로; 1213: 제 3 구동회로; 1214: 제 4 구동회로.
Claims (24)
- 반도체 장치에 있어서,
제 1 방향으로 연장되는 복수의 소스-비트선들과;
상기 제 1 방향으로 연장되는 복수의 제 1 신호선들과;
제 2 방향으로 연장되는 복수의 제 2 신호선들과;
상기 제 2 방향으로 연장되는 복수의 워드선들과;
상기 복수의 소스-비트선들 사이에 병렬로 접속되는 복수의 메모리셀들과;
상기 복수의 소스-비트선들에 전기적으로 접속되는 제 1 구동회로와;
상기 복수의 제 1 신호선들에 전기적으로 접속되는 제 2 구동회로와;
상기 복수의 제 2 신호선들에 전기적으로 접속되는 제 3 구동회로와;
상기 복수의 워드선들에 전기적으로 접속되는 제 4 구동회로를 포함하고,
상기 복수의 메모리셀들 중 하나는:
제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와;
캐패시터를 포함하고,
상기 제 2 트랜지스터는 산화물 반도체 재료를 포함하고,
상기 제 1 게이트 전극, 상기 제 2 소스 및 드레인 전극들 중 하나, 및 상기 캐패시터의 전극들 중 하나는 서로 전기적으로 접속되고,
상기 복수의 소스-비트선들 중 하나와 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
상기 복수의 소스-비트선들 중 하나에 인접한 상기 복수의 소스-비트선들 중 다른 하나와 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
상기 복수의 제 1 신호선들 중 하나와 상기 제 2 소스 및 드레인 전극들 중 다른 하나는 서로 전기적으로 접속되고,
상기 복수의 제 2 신호선들 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
상기 복수의 워드선들 중 하나와 상기 캐패시터의 전극들 중 다른 하나는 서로 전기적으로 접속되는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터는 단결정 실리콘을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 1 트랜지스터는:
산화물 반도체 이외의 반도체 재료를 포함하는 제 1 채널 형성 영역과;
상기 제 1 채널 형성 영역에 인접한 불순물 영역들과;
상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과;
상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극과;
상기 불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 제 2 트랜지스터는:
상기 제 1 트랜지스터 위의 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극에 전기적으로 접속되는 제 2 채널 형성 영역과;
상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 상기 제 2 게이트 전극을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 캐패시터는:
상기 제 2 소스 전극 또는 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하는 산화물 반도체층과;
제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 캐패시터 전극을 포함하는, 반도체 장치. - 제 1 항에 있어서,
상기 반도체 장치는 랩탑 컴퓨터, 휴대정보단말, 전자서적 단말기, 휴대폰, 디지털 카메라 및 텔레비젼장치로 이루어지는 그룹에서 선택된 하나에 포함되는, 반도체 장치. - 반도체 장치에 있어서,
제 1 방향으로 연장되는 (n+1)(n은 자연수) 개의 소스-비트선들과;
상기 제 1 방향으로 연장되는 n개의 제 1 신호선들과;
제 2 방향으로 연장되는 m(m은 자연수)개의 제 2 신호선들과;
상기 제 2 방향으로 연장되는 m개의 워드선들과;
상기 소스-비트선들 사이에 병렬로 접속되는 (m × n)개의 메모리셀들과;
상기 소스-비트선들에 전기적으로 접속되는 제 1 구동회로와;
상기 제 1 신호선들에 전기적으로 접속되는 제 2 구동회로와;
상기 제 2 신호선들에 전기적으로 접속되는 제 3 구동회로와;
상기 워드선들에 전기적으로 접속되는 제 4 구동회로를 포함하고,
상기 메모리셀들 중 하나는:
제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와;
캐패시터를 포함하고,
상기 제 2 트랜지스터는 산화물 반도체 재료를 포함하고,
상기 제 1 게이트 전극, 상기 제 2 소스 및 드레인 전극들 중 하나, 및 상기 캐패시터의 전극들 중 하나는 서로 전기적으로 접속되고,
상기 소스-비트선들 중 하나와 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
상기 소스-비트선들 중 하나에 인접한 상기 소스-비트선들 중 다른 하나와 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
상기 제 1 신호선들 중 하나와 상기 제 2 소스 및 드레인 전극들 중 다른 하나는 서로 전기적으로 접속되고,
상기 제 2 신호선들 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
상기 워드선들 중 하나와 상기 캐패시터의 전극들 중 다른 하나는 서로 전기적으로 접속되고,
상기 소스-비트선들 중 하나는 상기 메모리셀들 중 하나에 인접한 메모리셀의 제 1 소스 전극에 전기적으로 접속되는, 반도체 장치. - 제 7 항에 있어서,
상기 제 1 트랜지스터는 단결정 실리콘을 포함하는, 반도체 장치. - 제 7 항에 있어서,
상기 제 1 트랜지스터는:
산화물 반도체 이외의 반도체 재료를 포함하는 제 1 채널 형성 영역과;
상기 제 1 채널 형성 영역에 인접한 불순물 영역들과;
상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과;
상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극과;
불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극을 포함하는, 반도체 장치. - 제 7 항에 있어서,
상기 제 2 트랜지스터는:
상기 제 1 트랜지스터 위의 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극에 전기적으로 접속되는 제 2 채널 형성 영역과;
상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 상기 제 2 게이트 전극을 포함하는, 반도체 장치. - 제 7 항에 있어서,
상기 캐패시터는:
상기 제 2 소스 전극 또는 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하는 산화물 반도체층과;
제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 캐패시터 전극을 포함하는, 반도체 장치. - 제 7 항에 있어서,
상기 반도체 장치는 랩탑 컴퓨터, 휴대정보단말, 전자서적 단말기, 휴대폰, 디지털 카메라 및 텔레비젼장치로 이루어지는 그룹에서 선택된 하나에 포함되는, 반도체 장치. - 반도체 장치에 있어서,
제 1 방향으로 연장되는 복수의 소스-비트선들과;
제 2 방향으로 연장되는 복수의 제 1 신호선들과;
상기 제 1 방향으로 연장되는 복수의 제 2 신호선들과;
상기 제 2 방향으로 연장되는 복수의 워드선들과;
상기 복수의 소스-비트선들 사이에 병렬로 접속되는 복수의 메모리셀들과;
상기 복수의 소스-비트선들에 전기적으로 접속되는 제 1 구동회로와;
상기 복수의 제 1 신호선들에 전기적으로 접속되는 제 2 구동회로와;
상기 복수의 제 2 신호선들에 전기적으로 접속되는 제 3 구동회로와;
상기 복수의 워드선들에 전기적으로 접속되는 제 4 구동회로를 포함하고,
상기 메모리셀들 중 하나는:
제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와;
캐패시터를 포함하고,
상기 제 2 트랜지스터는 산화물 반도체 재료를 포함하고,
상기 제 1 게이트 전극, 상기 제 2 소스 및 드레인 전극들 중 하나, 및 상기 캐패시터의 전극들 중 하나는 서로 전기적으로 접속되고,
상기 복수의 소스-비트선들 중 하나와 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
상기 복수의 소스-비트선들 중 하나에 인접한 상기 복수의 소스-비트선들 중 다른 하나와 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
상기 복수의 제 1 신호선들 중 하나와 상기 제 2 소스 및 드레인 전극들 중 다른 하나는 서로 전기적으로 접속되고,
상기 복수의 제 2 신호선들 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
상기 복수의 워드선들 중 하나와 상기 캐패시터의 전극들 중 다른 하나는 서로 전기적으로 접속되는, 반도체 장치. - 제 13 항에 있어서,
상기 제 1 트랜지스터는 단결정 실리콘을 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 제 1 트랜지스터는:
산화물 반도체 이외의 반도체 재료를 포함하는 제 1 채널 형성 영역과;
상기 제 1 채널 형성 영역에 인접한 불순물 영역들과;
상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과;
상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극과;
불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극을 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 제 2 트랜지스터는:
상기 제 1 트랜지스터 위의 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극에 전기적으로 접속되는 제 2 채널 형성 영역과;
상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 상기 제 2 게이트 전극을 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 캐패시터는:
상기 제 2 소스 전극 또는 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하는 산화물 반도체층과;
상기 제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 캐패시터 전극을 포함하는, 반도체 장치. - 제 13 항에 있어서,
상기 반도체 장치는 랩탑 컴퓨터, 휴대정보단말, 전자서적 단말기, 휴대폰, 디지털 카메라 및 텔레비젼장치로 이루어지는 그룹에서 선택된 하나에 포함되는, 반도체 장치. - 반도체 장치에 있어서,
제 1 방향으로 연장되는 (n+1)(n은 자연수) 개의 소스-비트선들과;
제 2 방향으로 연장되는 m(m은 자연수) 개의 제 1 신호선들과;
상기 제 1 방향으로 연장되는 n 개의 제 2 신호선들과;
상기 제 2 방향으로 연장되는 m 개의 워드선들과;
상기 소스-비트선들 사이에 병렬로 접속되는 (m × n) 개의 메모리셀들과;
상기 소스-비트선들 중 하나에 전기적으로 접속되는 제 1 구동회로와;
상기 제 1 신호선들 중 하나에 전기적으로 접속되는 제 2 구동회로와;
상기 제 2 신호선들 중 하나에 전기적으로 접속되는 제 3 구동회로와;
상기 워드선들 중 하나에 전기적으로 접속되는 제 4 구동회로를 포함하고,
상기 메모리셀들 중 하나는:
제 1 게이트 전극, 제 1 소스 전극, 및 제 1 드레인 전극을 포함하는 제 1 트랜지스터와;
제 2 게이트 전극, 제 2 소스 전극, 및 제 2 드레인 전극을 포함하는 제 2 트랜지스터와;
캐패시터를 포함하고,
상기 제 2 트랜지스터는 산화물 반도체 재료를 포함하고,
상기 제 1 게이트 전극, 상기 제 2 소스 및 드레인 전극들 중 하나, 및 상기 캐패시터의 전극들 중 하나는 서로 전기적으로 접속되고,
상기 소스-비트선들 중 하나와 상기 제 1 소스 전극은 서로 전기적으로 접속되고,
상기 소스-비트선들 중 하나에 인접한 상기 소스-비트선들 중 다른 하나와 상기 제 1 드레인 전극은 서로 전기적으로 접속되고,
상기 제 1 신호선들 중 하나와 상기 제 2 소스 및 드레인 전극들 중 다른 하나는 서로 전기적으로 접속되고,
상기 제 2 신호선들 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
상기 워드선들 중 하나와 상기 캐패시터의 전극들 중 다른 하나는 서로 전기적으로 접속되고,
상기 소스-비트선들 중 하나는 상기 메모리셀들 중 하나에 인접한 메모리셀의 제 1 소스 전극에 전기적으로 접속되는, 반도체 장치. - 제 19 항에 있어서,
상기 제 1 트랜지스터는 단결정 실리콘을 포함하는, 반도체 장치. - 제 19 항에 있어서,
상기 제 1 트랜지스터는:
산화물 반도체 이외의 반도체 재료를 포함하는 제 1 채널 형성 영역과;
상기 제 1 채널 형성 영역에 인접한 불순물 영역들과;
상기 제 1 채널 형성 영역 위의 제 1 게이트 절연층과;
상기 제 1 게이트 절연층 위의 상기 제 1 게이트 전극과;
불순물 영역들에 전기적으로 접속되는 상기 제 1 소스 전극 및 상기 제 1 드레인 전극을 포함하는, 반도체 장치. - 제 19 항에 있어서,
상기 제 2 트랜지스터는:
상기 제 1 트랜지스터 위의 상기 제 2 소스 전극 및 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하고, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극에 전기적으로 접속되는 제 2 채널 형성 영역과;
상기 제 2 채널 형성 영역 위의 제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 상기 제 2 게이트 전극을 포함하는, 반도체 장치. - 제 19 항에 있어서,
상기 캐패시터는:
상기 제 2 소스 전극 또는 상기 제 2 드레인 전극과;
상기 산화물 반도체 재료를 포함하는 산화물 반도체층과;
상기 제 2 게이트 절연층과;
상기 제 2 게이트 절연층 위의 캐패시터 전극을 포함하는, 반도체 장치. - 제 19 항에 있어서,
상기 반도체 장치는 랩탑 컴퓨터, 휴대정보단말, 전자서적 단말기, 휴대폰, 디지털 카메라 및 텔레비젼장치로 이루어지는 그룹에서 선택된 하나에 포함되는, 반도체 장치.
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