KR100945874B1 - 이이피롬 셀 구조 및 그 제조방법 - Google Patents

이이피롬 셀 구조 및 그 제조방법 Download PDF

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Abstract

본 발명의 이이피롬 셀 구조는 적층된 메탈 캐패시터로 구성되어 쓰기(write) 시 사용되는 C2 캐패시터(200)와, 지우기(erase) 시 사용되는 C3 캐패시터(210)와, 트랩(trap)된 전자에 의해 임계전압이 변하는 읽기(read) MN1 트랜지스터(220)와, 쓰기 시 고전압(high voltage)이 인가되는 CG 단자(230)와, 지우기 시 고전압이 인가되는 TG 단자(240)로 이루어지되, 상기 C2 캐패시터(200)가 상기 읽기 MN1 트랜지스터(220)위에 위치된다. 쓰기 시, 상기 CG 단자(230)에 고전압이 상기 TG 단자(240)에 0V가 인가되고, 상기 C2 캐패시터(200)의 캐패시터값이 C3 캐패시터(210)의 것보다 상당히 클 때, 노드 ND20은 고전압이 걸리게 되고, F-N 터넬링 현상에 의해 상기 C3 캐패시터(210)의 N형 우물로부터 폴리로 전자가 트랩되어 상기 읽기 MN1 트랜지스터(220)의 임계전압이 상승하는 반면, 지우기 시에는 이와 반대로 작용한다.
본 발명에 의하면, 큰 면적을 차지하는 C0 캐패시터를 폴리 캐패시터가 아닌 메탈과 메탈로 구성된 캐패시터로 구성하여 읽기 트랜지스터 위에 위치시킴으로써 셀의 크기을 감소시키게 된다.
이이피롬, 폴리 캐패시터, 메탈 캐패시터, 읽기 트랜지스터, F-N 터넬링현상

Description

이이피롬 셀 구조 및 그 제조방법{EEPROM SHELL STRUCTURE AND MEHOD FOR MANUFACTURING THE SAME}
본 발명은 이이피롬 셀의 구조 및 그 제조방법에 관한 것으로, 특히 큰 면적을 차지하는 C0 캐패시터를 폴리 캐패시터가 아닌 메탈과 메탈로 구성된 캐패시터로 구성하여 읽기 트랜지스터 위에 위치시켜서 셀의 크기을 감소시키는 이이피롬 셀 구조 및 그 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(Read Only Memory : ROM)과 램(Random Acess Memory : RAM)으로 구분된다.
롬(ROM)은 제조공정 중에서 확산층과 이온 주입 및 콘택홀용 마스크에 미리 프로그램 데이터를 입력하여 프로그램하는 마스크(Mask) 롬과, 칩(chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 롬(Programmable ROM)이 있다.
이중 피롬(PROM)은 다시 OTPROM(One Time Programmable ROM)과 자외선을 이용하여 입력 데이터를 소거할 수 있는 이피롬(Erasable PROM)으로 구분되며, 이피롬은 그 내부에 기록되어 있는 내용을 어떻게 지우는지에 따라서 UVEPROM(Ultra Violate Erasble PROM)과 EEPROM(Electrically Erasble PROM)으로 구분되며, EEPROM은 UVEPROM에 비래 헐씬 편리한 점이 많지만, 가격이 월등히 비싸며, 쓰기/지우기 속도가 느리다.
도 1에는 종래의 이이피롬 셀 구조를 나타내고 있다. 도시된 바와 같이 종래의 이이피롬 셀은 쓰기(write) 시 사용되는 C0 캐패시터(100)와, 지우기(erase) 시 사용되는 C1 캐패시터(110)와, 트랩(trap)된 전자에 의해 임계전압이 변하는 읽기(read) MNO 트랜지스터(120)와, 쓰기 시 고전압(high voltage)이 인가되는 CG 단자(130)와, 지우기 시 고전압이 인가되는 TG 단자(140)로 구성되어 있다.
이와 같이 구성된 종래의 이이피롬 셀은 쓰기 시, CG 단자(130)에 고전압이 인가되는 반면, TG 단자(140)에는 0 V가 인가된다. 이때, C0 캐패시터(100)와 C1 캐패시터(110)의 캐패시터값에 의해 노드(Node) ND10의 전압값이 결정되며, C0 캐패시터(100)의 캐패시터값이 C1 캐패시터(110)의 캐패시터값보다 상당히 크면, 노드 ND10은 고전압이 걸리게 된다. 또한, C1 캐패시터(110)의 N형 우물로부터 폴리로 전자가 F-N 터넬링(Fowler-Nordheim Tunneling) 현상에 의해 트랩되며 이로 인하여 읽기 MN0 트랜지스터(120)의 임계전압은 상승하게 된다.
이와 달리, 지우기 시, TG 단자(140)에 고전압이 인가되는 반면, CG 단자(130)에는 0 V가 인가된다. 이때, C0 캐패시터(100)와 C1 캐패시터(110)의 캐패시터값에 의해 노드(Node) ND10의 전압값이 결정되며, C0 캐패시터(100)의 캐패시터값이 C1 캐패시터(110)의 캐패시터값보다 상당히 크면, 노드 ND10은 그라운드(Ground)에 가까운 전압이 걸리게 된다. 또한, 폴리에 트랩된 전자는 C1 캐패시터(110)의 N형 우물로부터 고전압이 인가됨에 따라 폴리에서 DNWELL로 전자가 F-N 터넬링((Fowler-Nordheim Tunneling) 현상에 의해 빠지게 되며, 이로 인하여 읽기 MN0 트랜지스터(120)의 임계전압은 하락하게 된다.
하지만, 이와 같은 종래의 이이피롬 셀 구조는 싱글 또는 하나의 폴리 캐패시터를 사용함으로써 공정의 단순화는 이룰 수 있지만, 셀의 크기가 커지게 됨으로써 칩의 소형화가 곤란한 문제가 있었다.
본 발명의 목적은 큰 면적을 차지하는 C0 캐패시터를 폴리 캐패시터가 아닌 메탈과 메탈로 구성된 캐패시터로 구성하여 읽기 트랜지스터 위에 위치시켜서 셀의 크기을 감소시키는 이피롬 셀 구조 및 그 제조방법을 제공하는 것이다.
이상의 목적을 구현하기 위한 본 발명의 일 측면에 따른 이이피롬 셀 구조는 쓰기(write) 시 사용되는 C2 캐패시터와, 지우기(erase)시 사용되는 C3 캐패시터와, 트랩(trap)된 전자에 의해 임계전압이 변하는 읽기(read) MN1 트랜지스터와, 쓰기 시 고전압(high voltage)이 인가되는 CG 단자와, 지우기 시 고전압이 인가되는 TG 단자로 이루어지되, 상기 C2 캐패시터가 상기 읽기 MN1 트랜지스터위에 위치된다.
본 발명에 있어서, C2 캐패시터(200)는 적층된 메탈 캐패시터로 구성되는 것이 바람직하며, 쓰기 시, CG 단자에 고전압이 인가되는 반면, TG 단자에는 0 V가 인가되고, 상기 C2 캐패시터의 캐패시터값이 C3 캐패시터의 것보다 상당히 클 때, 노드 ND20은 고전압이 걸리게 되고, F-N 터넬링(Tunneling) 현상에 의해 상기 C3 캐패시터의 N형 우물로부터 폴리로 전자가 트랩됨에 따라 상기 읽기 MN1 트랜지스터의 임계전압이 상승하고, 지우기 시, 이와 반대로 작동한다.
본 발명의 다른 측면에 따른 이이피롬 제조방법은 P형 기판에 N형 우물과 N형 활성영역을 형성하고, 상기 P형 기판에 산화막을 형성하고, 상기 N형 활성영역 과 상기 N형 우물의 일부의 상부에 폴리실리콘층을 도포하고, 상기 폴리실리콘층의 단부에 콘택홀을 형성하고, 상기 콘택홀의 상부에 제 1 금속층을 형성하고, 상기 제 1 금속층의 양단부에 비아를 형성하고, 상기 비아의 상부에 제 2 금속층을 형성하는 공정을 포함한다.
본 발명에 의하면, C0 캐패시터를 폴리 캐패시터가 아닌 메탈과 메탈로 구성된 캐패시터로 구성하여 읽기 트랜지스터 위에 위치시켜서 셀의 크기을 감소시키는 효과를 가진다.
이하 도면을 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 이이피롬 셀 구조를 상세히 설명한다.
도 2에는 본 발명의 바람직한 실시예에 의한 이이피롬 셀의 구조를 나타내고있다.
도 2에 도시된 바와 같이, 본 발명의 이이피롬 셀의 구조는 쓰기(write) 시 사용되는 C2 캐패시터(200)와, 지우기(erase) 시 사용되는 C3 캐패시터(210)와, 트랩(trap)된 전자에 의해 임계전압이 변하는 읽기(read) MN1 트랜지스터(220)와, 쓰기 시 고전압(high voltage)이 인가되는 CG 단자(230)와, 지우기 시 고전압이 인가되는 TG 단자(240)로 이루어지되, 상기 C2 캐패시터(200)가 상기 읽기 MN1 트랜지스터(220)위에 위치되며, 상기 C2 캐패시터(200)는 적층된 메탈 캐패시터로 구성되고, 상기 C2 캐패시터(200)는 적층된 메탈 캐패시터로 구성된다.
이와 같이 구성된 본 발명의 이이피롬은 쓰기 시, 상기 CG 단자(230)에 고전압이 인가되는 반면, 상기 TG 단자(240)에는 0 V가 인가된다. 이때, 상기 C2 캐패시터(120)와 C3 캐패시터(210)의 캐패시터값에 의해 노드(Node) ND20의 전압값이 결정되며, 상기 C2 캐패시터(200)의 캐패시터값이 C3 캐패시터(210)의 캐패시터값보다 상당히 크면, 상기 노드 ND20은 고전압이 걸리게 되고, 상기 C3 캐패시터(210)의 N형 우물로부터 폴리로 전자가 F-N 터넬링(Tunneling) 현상에 의해 트랩됨에 따라 상기 읽기 MN1 트랜지스터(220)의 임계전압은 상승하게 된다.
이와 반대로, 지우기 시, 상기 TG 단자(240)에 고전압이 인가되는 반면, 상기 CG 단자(230)에는 0 V가 인가된다. 이때, 상기 C2 캐패시터(200)와 C3 캐패시터(210)의 캐패시터값에 의해 노드(Node) ND20의 전압값이 결정되며, 상기 C2 캐패시터(200)의 캐패시터값이 C3 캐패시터(210)의 캐패시터값보다 상당히 크면, 상기 노드 ND20은 그라운드(Ground)에 가까운 전압이 걸리게 되고, 폴리에 트랩된 전자는 상기 C3 캐패시터(210)의 N형 우물로부터 고전압이 인가됨에 따라 폴리에서 DNWELL로 전자가 F-N 터넬링(Tunneling) 현상에 의해 빠지게 됨에 따라 상기 읽기 MN1 트랜지스터(220)의 임계전압은 하락하게 된다.
도 3에는 이상과 같은 구조의 이이피롬 셀의 평면을 나타내고 있고, 도 4에는 도 3 구조의 이이피롬 셀의 제조공정을 도 3의 X축을 기준으로 설명하면 다음과 같다.
먼저, 도 4a에 도시된 바와 같이, N형 활성영역(302)과 N형 우물(304)이 형성된 P형 기판(300)에 산화막(310)을 고온에서 형성한다.
이어서, 도 4b에 도시된 바와 같이, P형 기판(300)에 형성된 N형 활성영역(302)과 N형 우물(304)의 일부를 덮도록 산화막(310)의 상부에 폴리실리콘층(320)을 도포한다.
그 다음으로, 도 4c에 도시된 바와 같이, N형 우물(304)의 일부를 덮는 폴리실리콘층(320)의 단부의 타단에 콘택홀(330)을 형성한다.
이 후, 도 4d에 도시된 바와 같이, 콘택홀(330)로부터 외팔보의 형태로 제 1금속층(340)을 형성한다.
그리고, 도 4e에 도시된 바와 같이, 제 1 금속층(340)의 양단부에 비아(350)를 형성한 다음, 비아(350)에 걸치도록 비아(350)의 상부에 제 2 금속층(360)을 형성하여 도 3과 같은 평면 구조를 가지는 이이피롬 셀을 제조한다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술하게 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 이이피롬(EEPROM) 셀 구조를 나타내는 개략도이고,
도 2는 본 발명의 바람직한 실시예에 의한 이이피롬 셀 구조를 나타내는 개략도이고,
도 3은 본 발명에 따른 이이피롬 셀 구조의 평면도이고,
도 4는 본 발명의 이이피롬 셀의 제조공정도이다.
<도면의 주요부에 대한 부호의 설명>
200 : C2 캐패시터 210 : C3 캐패시터
220 : 읽기 MN1 트랜지스터 230 : CG 단자
240 : TG 단자 300 : P형 기판
310 : 산화막 320 : 폴리실리콘층
330 : 콘택홀 340 : 제 1 금속층
350 : 비아 360 : 제 2 금속층

Claims (5)

  1. 이이피롬 셀 구조에 있어서,
    쓰기(write) 시 사용되는 C2 캐패시터(200)와,
    지우기(erase) 시 사용되는 C3 캐패시터(210)와,
    트랩(trap)된 전자에 의해 임계전압이 변하는 읽기(read) MN1 트랜지스터(220)와,
    쓰기 시 고전압(high voltage)이 인가되는 CG 단자(230)와,
    지우기 시 고전압이 인가되는 TG 단자(240)로 이루어지되,
    상기 C2 캐패시터(200)가 상기 읽기 MN1 트랜지스터(220)위에 위치되는
    이이피롬 셀 구조.
  2. 제 1 항에 있어서,
    상기 C2 캐패시터(200)는 적층된 메탈 캐패시터로 구성되는 것을 특징으로하는 이이피롬 셀 구조.
  3. 제 1 항에 있어서,
    쓰기 시, 상기 CG 단자(230)에 고전압이 인가되는 반면, 상기 TG 단자(240)에는 0 V가 인가되고, 이때, 상기 C2 캐패시터(200)와 C3 캐패시터(210)의 캐패시터값에 의해 노드(Node) ND20의 전압값이 결정되며, 상기 C2 캐패시터(200)의 캐패시터값이 C3 캐패시터(210)의 캐패시터값보다 상당히 크면, 상기 노드 ND20은 고전압이 걸리게 되고,
    상기 C3 캐패시터(210)의 N형 우물로부터 폴리로 전자가 F-N 터넬링(Tunneling) 현상에 의해 트랩됨에 따라 상기 읽기 MN1 트랜지스터(220)의 임계전압이 상승하는 것을 특징으로 하는 이이피롬 셀 구조.
  4. 제 1 항에 있어서,
    지우기 시, 상기 TG 단자(240)에 고전압이 인가되는 반면, 상기 CG 단자(230)에는 0 V가 인가되고, 이때, 상기 C2 캐패시터(200)와 C3 캐패시터(210)의 캐패시터값에 의해 노드(Node) ND20의 전압값이 결정되며, 상기 C2 캐패시터(200)의 캐패시터값이 C3 캐패시터(210)의 캐패시터값보다 상당히 크면, 상기 노드 ND20은 그라운드(Ground)에 가까운 전압이 걸리게 되고,
    폴리에 트랩된 전자는 상기 C3 캐패시터(210)의 N형 우물로부터 고전압이 인가됨에 따라 폴리에서 DNWELL로 전자가 F-N 터넬링(Tunneling) 현상에 의해 빠지게 됨에 따라 상기 읽기 MN1 트랜지스터(220)의 임계전압이 하락하게 되는 것을 특징으로 하는 이이피롬 셀 구조.
  5. 이이피롬 셀 구조의 제조방법에 있어서,
    P형 기판에 N형 우물과 N형 활성영역을 형성하고,
    상기 P형 기판에 산화막을 형성하고,
    상기 N형 활성영역과 상기 N형 우물의 일부의 상부에 폴리실리콘층을 도포하고,
    상기 폴리실리콘층의 단부에 콘택홀을 형성하고,
    상기 콘택홀의 상부에 제 1 금속층을 형성하고,
    상기 제 1 금속층의 양단부에 비아를 형성하고,
    상기 비아의 상부에 제 2 금속층을 형성하는
    이이피롬 셀의 제조방법.
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