JP2011508362A - 不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法 - Google Patents

不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法 Download PDF

Info

Publication number
JP2011508362A
JP2011508362A JP2010540792A JP2010540792A JP2011508362A JP 2011508362 A JP2011508362 A JP 2011508362A JP 2010540792 A JP2010540792 A JP 2010540792A JP 2010540792 A JP2010540792 A JP 2010540792A JP 2011508362 A JP2011508362 A JP 2011508362A
Authority
JP
Japan
Prior art keywords
circuit
node
voltage
memory
detection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010540792A
Other languages
English (en)
Other versions
JP5260679B2 (ja
Inventor
タイ グエン，ハオ
ラング ムイ，マン
リー，ソンピル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SanDisk Corp
Original Assignee
SanDisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SanDisk Corp filed Critical SanDisk Corp
Publication of JP2011508362A publication Critical patent/JP2011508362A/ja
Application granted granted Critical
Publication of JP5260679B2 publication Critical patent/JP5260679B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

対応する検知モジュールのグループを備える不揮発性メモリセルのページを並列に検知している際、各高電流セルが特定されると、ページ内の他のセルが引き続き検知を受ける間、そのセルは後の検知からロックアウトされる。すると、ロックアウトされたセルに関与する検知モジュールはロックアウトモードに入り、非アクティブになる。検知モジュールがロックアウトモードになっているときは、その検知モジュールからのノイズ源の影響が大きくなる。ノイズは、そのビット線を通じて近隣のビット線に結合することによって、近隣のセルの検知に干渉しやすい。ノイズは、ページの共通ソース線を通じて結合して、ページ内で継続しているセルの検知の精度に影響を及ぼす可能性もある。改良形検知モジュールおよび方法は、ロックアウト検知モジュールからのノイズを分離し、ページ内のメモリセルの検知中に依然としてアクティブである他の検知モジュールに影響を及ぼさないようにする。

Description

本発明は、一般的に、電気的に消去可能でプログラム可能なリードオンリーメモリ（ＥＥＰＲＯＭ）およびフラッシュＥＥＰＲＯＭに関し、特に、高導電メモリセルが特定されてロックアウトされた後に並列に動作するグループ内の検知回路からのノイズが抑制される検知回路およびメモリ動作に関する。
電荷の不揮発性蓄積が可能な固体メモリ、特に小形形状のファクタカードとしてパッケージ化されたＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの形態のものが、種々のモバイル機器およびハンドヘルド機器、とりわけ情報家電および消費家電製品における最適な記憶装置となっている。固体メモリでもあるＲＡＭ（ランダムアクセスメモリ）と異なり、フラッシュメモリは不揮発性であり、電源が切られた後でもその格納データを保持する。高コストにもかかわらず、フラッシュメモリは大容量記憶用途においてますます利用されるようになっている。ハードドライブやフロッピーディスク等の回転磁気媒体をベースとする従来の大容量記憶装置はモバイルおよびハンドヘルド環境には適していない。これは、ディスクドライブが、大きなものになりがちであること、機械的な故障が発生しやすいこと、高いレイテンシを有していること、および大電力を必要とするためである。これらの望ましくない特性のために、ほとんどのモバイルアプリケーションおよびポータブルアプリケーションにおいて、ディスクベースの記憶装置は実用的でない。一方、フラッシュメモリは、その小さなサイズ、少ない電力消費、高速および高信頼性という特長のために、組み込み形のものでも取り外し可能なカードの形態のものでも、モバイルおよびハンドヘルド環境において理想的に適している。
ＥＥＰＲＯＭおよび電気的にプログラム可能なリードオンリーメモリ（ＥＰＲＯＭ）は、消去およびそのメモリセル内への新しいデータの書き込みまたは「プログラム」が可能な不揮発性メモリである。両者とも、ソース領域とドレイン領域との間の、半導体基板内のチャネル領域上に配置される、電界効果トランジスタ構造のフローティング（非接続）導電ゲートを利用する。フローティングゲートの上にはさらにコントロールゲートが設けられる。トランジスタのしきい値電圧特性は、フローティングゲート上に保持される電荷量によって制御される。すなわち、フローティングゲート上の任意のレベルの電荷について、それに対応する電圧（しきい値）が存在し、トランジスタのソース領域とドレイン領域との間の導通を許すためにトランジスタが「オン」にされるには、その電圧が先にコントロールゲートに印加されなければならない。
フローティングゲートが保持できる電荷には幅があるので、フローティングゲートをしきい値電圧窓（「導通窓」とも呼ばれる）内の任意のしきい値電圧レベルにプログラムすることが可能である。しきい値電圧窓の大きさは素子の最小しきい値レベルおよび最大しきい値レベルによって境界が定められ、ひいてはフローティングゲート上にプログラム可能な電荷の幅に対応する。一般的に、しきい値窓は、メモリ素子の特性、動作条件および履歴に依存する。原理上、窓内の個別の分解可能なしきい値電圧レベル幅は、それぞれ、セルの或る決まったメモリ状態の指定に用いられてよい。しきい値電圧が２つの個別領域に区分される場合は、各メモリセルは１ビットのデータを格納できることになる。同様に、しきい値電圧窓が２つを超える個別領域に区分される場合は、各メモリセルは１ビットを超えるデータを格納できることになる。
２状態ＥＥＰＲＯＭでは、導通窓を２つの領域に区分するために、電流ブレークポイントレベルが少なくとも１つ定められる。セルが所定の固定電圧の印加によって読み出されるときに、セルのソース／ドレイン電流は、ブレークポイントレベル（または参照電流ＩＲＥＦ）と比較することによってメモリ状態に分けられる。読み出された電流がブレークポイントレベルの電流よりも高ければ、セルは１つの論理状態（例えば、「０」状態）にあると判定される。一方、電流がブレークポイントレベルの電流よりも小さければ、セルはもう１つの論理状態（例えば、「１」状態）にあると判定される。従って、このような２状態セルは１ビットのデジタル情報を格納する。ブレークポイントレベル電流を生成するために、外部プログラム可能でもよい参照電流源がメモリシステムの一部としてしばしば設けられる。
半導体技術の進歩に従い、メモリ容量を増加させるためにますます高密度のフラッシュＥＥＰＲＯＭ素子が製作されるようになっている。記憶容量を増加させるもう１つの方法は、各メモリセルに２つを超える状態を格納させることである。
多状態またはマルチレベルＥＥＰＲＯＭメモリセルでは、各セルが１ビットを超えるデータを格納できるように、導通窓は１つを超えるブレークポイントによって２つを超える領域に区分される。従って、任意のＥＥＰＲＯＭアレイが格納できる情報は、各セルが格納できる状態の数とともに増加する。米国特許第５，１７２，３３８号（特許文献１）には、多状態またはマルチレベルメモリセルを備えるＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭが記載されている。
メモリセルの役割を果たすトランジスタは、通常、２つの機構のうちのいずれかによって「プログラム」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高電圧が電子を基板のチャネル領域にわたって加速する。同時に、コントロールゲートに印加される高電圧がホットエレクトロンを薄いゲート誘電体を通じてフローティングゲート上に引き寄せる。『トンネル注入』では、基板に対して高圧の電圧がコントロールゲートに印加される。このようにして、電子が基板から介在フローティングゲートへ引き寄せられる。
メモリ素子は多くの機構によって消去が可能である。ＥＰＲＯＭについては、紫外線放射によってフローティングゲートから電荷を除去することにより、メモリセルのバルク消去ができる。ＥＥＰＲＯＭについては、コントロールゲートに対して高圧の電圧を基板に印加し、フローティングゲート内の電子を、薄い酸化物をトンネリングして基板のチャネル領域へ至るように誘導することによって（すなわち、ファウラー−ノルトハイムトンネル効果）、メモリセルの電気的消去ができる。通常、ＥＥＰＲＯＭはバイト単位で消去が可能である。フラッシュＥＥＰＲＯＭについて、メモリは、全ブロックを一斉に電気的に消去可能であるか、一度に１つまたはそれを超えるブロックずつ電気的に消去可能であるかのいずれかである。ここで、１つのブロックは５１２バイト以上のメモリで構成されてもよい。
通常、メモリ素子は、カードに搭載されてもよい１つまたはそれを超えるメモリチップを備える。各メモリチップは、デコーダや消去、書き込みおよび読み出し回路等の周辺回路によって支援されるメモリセルのアレイを備える。より高機能のメモリ素子の場合には、インテリジェントでかつより高レベルのメモリ操作およびインターフェイスを実行する外部メモリコントローラを用いて動作する。
現在、多くの固体メモリ素子が商業的に成功して利用されている。これらのメモリ素子は、フラッシュＥＥＰＲＯＭである場合もあるし、その他の種類の不揮発性メモリセルを用いる場合もある。フラッシュメモリとそれらを製造するシステムおよび方法の例が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）に示されている。特に、ＮＡＮＤストリング構造を備えるフラッシュメモリ素子が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、第６，０４６，９３５号（特許文献１１）に記載されている。
不揮発性メモリ素子は、電荷を蓄積するための誘電体層を備えるメモリセルからも製造される。前述した導電フローティングゲート要素の代わりに誘電体層が用いられる。誘電体の蓄積要素を利用するこのようなメモリ素子が、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）によって説明されている。ソース拡散とドレイン拡散との間のチャネルにはＯＮＯ誘電体層が延在する。一方のデータビットの電荷はドレインに隣接する誘電体層内に局在化され、もう一方のデータビットの電荷はソースに隣接する誘電体層内に局在化される。例えば、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）が、２つの二酸化シリコン層間に挟み込まれた捕獲誘電体を有する不揮発性メモリセルを開示している。多状態データ記憶は、誘電体内の空間的に隔てられた電荷蓄積領域の２値状態を別々に読み出すことによって実行される。
通常、メモリセルのページのプログラムには一連の交互のプログラム／ベリファイサイクルが関与する。各プログラムサイクルによって、メモリセルのページは１つまたはそれを超えるプログラム電圧パルスを受ける。プログラムサイクルの後に、各セルがリードバックされてそれが正しくプログラムされたかどうかを判定するベリファイサイクルが続く。ベリファイが済んだセルは後のプログラムパルスによるプログラムが禁止されることになる。プログラム／ベリファイサイクルは、プログラム電圧レベルを増しながら、ページ内の全てのセルのプログラム−ベリファイが済むまで続く。
読み出し動作およびベリファイ動作はどちらも、ページの各メモリセルの導通電流またはしきい値電圧が境界値に対して判定される検知サイクルを１回またはそれを超える回数実行することによって行われる。一般的に、メモリがｎ個の状態に区分される場合、あり得る全てのメモリ状態を解明するのに少なくともｎ−１回の検出サイクルが実行されることになる。多くの実施例では、各検知サイクルは２つ以上のパスを必要とする場合もある。例えば、メモリセルが密接して詰め込まれると近隣の電荷蓄積要素間の相互作用が著しくなるので、検知技法によっては、このような相互作用によって引き起こされるエラーを相殺するために近隣のワード線上のメモリセルの検知が必要となる。
読み出しおよびプログラムの性能を高めるために、アレイ内の複数の電荷蓄積要素またはメモリトランジスタが並列に読み出されたりプログラムされたりする。従って、メモリ要素の「ページ」が一緒に読み出されたりプログラムされたりする。既存のメモリアーキテクチャでは、行は通常、交互配置されたページをいくつか包含する。または、連続したメモリセルの１ページを構成する場合もある。ページの全てのメモリ要素は一緒に読み出されたりプログラムされたりする。現在生産されている半導体集積回路メモリチップには、１つのメモリページに、並列に読み出されるかまたは検知を受けるメモリセルまたはメモリ要素が６４，０００個もある場合がある。
このような大規模並列メモリページは、密接して詰められるメモリセルおよび構造の間にノイズおよび干渉が生じる結果、検知精度が制限され、結局は性能および記憶容量が制限されるという深刻な問題を呈する。
従って、高容量でかつ高性能の不揮発性メモリが広く必要とされている。特に、前述した不利な点を最小限に抑えるためには、検知回路自体の間のノイズおよび干渉を最小にして動作する検知回路が必要である。
米国特許第５，１７２，３３８号 米国特許第５，０７０，０３２号 米国特許第５，０９５，３４４号 米国特許第５，３１５，５４１号 米国特許第５，３４３，０６３号 米国特許第５，６６１，０５３号 米国特許第５，３１３，４２１号 米国特許第６，２２２，７６２号 米国特許第５，５７０，３１５号 米国特許第５，９０３，４９５号 米国特許第６，０４６，９３５号 米国特許第５，７６８，１９２号 米国特許第６，０１１，７２５号 米国特許第５，５９５，９２４号 米国特許第６，６５７，８９１号 米国公開特許出願第２００６−０１４０００７号 米国特許第７，０４６，５６８号 米国特許第７，１７３，８５４号 米国特許出願第１１／７７１，９８２号
Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545
本発明の一態様によれば、メモリセルのページが、検知モジュールの対応するアレイによって並列に検知を受け、任意のメモリセルのための検知モジュール内で生成されたノイズがアレイ内の他の検知モジュールに干渉することが防止される。特に、既存の検知モジュールでは、検知モジュールがページの高導電メモリセルを特定してロックアウトした後は、その検知モジュールがアレイ内の他の検知モジュールに対する深刻なノイズ源になる。本発明は、ロックアウトされたメモリセルに関連付けられる検知モジュールが、アレイ内でまだ検知を行っている他の検知モジュールにノイズを伝播することを防止する。このようにして、検知精度が高められ、性能の向上がもたらされるとともに各メモリセル内により多くのデータビットを記憶させることが可能になる。
低い供給電圧で動作可能な検知モジュールの好ましい実施例では、電圧昇圧回路を用いて、検知を受ける放電電圧のダイナミックレンジを増大させる。検知モジュールが、参照電流よりも高い導通電流を有するセルを特定したら、そのセルはその後の検知からロックアウトされ、ロックアウトセルをオフにするために関連ビット線はページのソース線に短絡される。このロックアウトモードでは、電圧昇圧回路によって生成されるステップアップ電圧がノイズ源となり、セルのビット線に伝播しやすく、ページのソース線にも伝播しやすい。その結果、動作中の他の検知モジュールに干渉してしまう。このノイズ源は、検知モジュールがロックアウトモードに入ったらすぐに、ビット線およびソース線に達しないように分離される。ノイズ源と、ビット線およびソース線を電圧昇圧回路に結合する中間回路との間に分離回路が配置される。
一般的な実施形態では、転送ゲートが分離回路として用いられる。転送ゲートは、メモリセルが参照電流よりも高い導通電流を有すると特定されたことにより生じるロックアウトモードを示すラッチ信号によってオフにされ、さらに、その後のページの検知動作からロックアウトされる。転送ゲートをオフにすることにより、メモリセルのビット線およびページのソース線へのノイズ経路は断たれる。
好ましい実施形態では、転送ゲートは、中間回路と、放電電圧が検知を受け昇圧電圧が印加されるノードとの間に配置される。
別の好ましい実施形態では、転送ゲートは、電圧昇圧回路と、放電電圧が検知を受けるノードとの間に配置される。
好ましい実施例では、転送ゲートは、並列接続され相補対の制御信号によってゲート制御される対になったｐ形トランジスタおよびｎ形トランジスタを備える。特に、転送ゲートが、中間回路と、放電電圧が検知されるノードとの間に配置される場合は、プリチャージ動作中、転送ゲートのｐ形トランジスタはプルアップ回路の役割を果たす。
添付の図面と併せて理解されるべきである、以下の本発明の好ましい実施形態の説明より、本発明のさらなる特徴および利点が理解される。
本発明が実施されてもよい不揮発性メモリチップの機能ブロックを概略的に示す図である。 不揮発性メモリセルを概略的に示す図である。 フローティングゲートが任意の時点において選択的に蓄積している可能性のある４つの異なる電荷Ｑ1 〜Ｑ4 の各場合のソース−ドレイン電流ＩDとコントロールゲート電圧ＶCGとの間の関係を示す図である。 メモリセルのＮＯＲアレイの例を示す図である。 ＮＡＮＤストリングに編成されたメモリセルのストリングを概略的に示す図である。 図５Ａに示されるストリングのようなＮＡＮＤストリングで構成される、メモリセルのＮＡＮＤアレイの例を示す図である。 一連の交互のプログラム／ベリファイサイクルによってメモリセルのページを目標メモリ状態にプログラムする典型的な技法を示す図である。 図７（１）は、接地状態「Ｇｒ」としての消去状態と漸次プログラムが進んだプログラムメモリ状態「Ａ」、「Ｂ」および「Ｃ」とを備える４状態メモリアレイの例のしきい値電圧分布を示す図であり、図７（２）は、図７（１）に示される４つのあり得るメモリ状態を表す好ましい２ビットＬＭ符号化を示す図である。 図８（１）は、８状態メモリアレイの例のしきい値電圧分布を示す図であり、図８（２）は、図８（１）に示される８つのあり得るメモリ状態を表す好ましい３ビットＬＭ符号化を示す図である。 メモリセルのアレイにわたり検知モジュールのバンクを包含する、図１に示される読み出し／書き込み回路を示す図である。 図９に示される検知モジュールの好ましい編成を概略的に示す図である。 図１０に示される読み出し／書き込みスタックをより詳細に示す図である。 図９および図１１に示される検知モジュールの既存の実施例を概略的に示す図である。 ロックアウトモードに入っている図１２Ａに示される検知モジュールのノイズ経路を示す図である。 ロックアウトモードに入っている図１２Ｂに示される既存の検知モジュールのための制御信号のタイミングを示す図である。 有限接地抵抗を有するソース線内の電流フローのために生じるソース電圧エラーの問題を示す図である。 ソース線電圧降下によって引き起こされるメモリセルのしきい値電圧レベルのエラーを示す図である。 好ましい実施形態による、ロックアウト検知モジュールからのノイズ分離の改良形を備える検知モジュールスタックを示す図である。 ロックアウトモードに入っている図１６に示される改良形検知モジュールのための制御信号のタイミングを示す図である。 別の好ましい実施形態による、ロックアウト検知モジュールからのノイズ分離の改良形を備える検知モジュールスタックを示す図である。 ロックアウト検知モジュールからのノイズを分離して、ページの検知において依然としてアクティブである他の検知モジュールにノイズが干渉しないようにする方法を示すフロー図である。
メモリシステム
図１〜図１１は、本発明の種々の態様が実施されてもよいメモリシステムの例を示している。
図１２〜図１３は、本発明によって対処されるノイズの問題がある既存の検知回路を示している。
図１６〜図１９は、本発明の種々の態様および実施形態を示している。
図１は、本発明が実施されてもよい不揮発性メモリチップの機能ブロックを概略的に示している。メモリチップ１００は、メモリセルの２次元アレイ２００、制御回路網２１０、ならびにデコーダ、読み出し／書き込み回路およびマルチプレクサ等の周辺回路を含む。
メモリアレイ２００は、行デコーダ２３０（２３０Ａ、２３０Ｂに分割される）を経由してワード線によってアドレス可能であるとともに、列デコーダ２６０（２６０Ａ、２６０Ｂに分割される）を経由してビット線によってアドレス可能である（図４、５も参照）。読み出し／書き込み回路２７０（２７０Ａ、２７０Ｂに分割される）は、メモリセルのページを並列に読み出したりプログラムしたりすることができる。読み出し／書き込み回路２７０にはデータＩ／Ｏバス２３１が結合される。
好ましい実施形態では、同じワード線を共有するメモリセルの連続した行でページが構成される。メモリセルの行が複数のページに区分される別の実施形態では、読み出し／書き込み回路２７０を個々のページに多重送信するために、ブロックマルチプレクサ２５０（２５０Ａおよび２５０Ｂに分割される）が設けられる。例えば、それぞれ奇数および偶数列のメモリセルによって形成される２つのページが読み出し／書き込み回路に多重送信される。
図１は、種々の周辺回路によるメモリアレイ２００へのアクセスがアレイの両側で対称的に実行されるおかげで、それぞれの側のアクセス線および回路網の密度が半分に削減される、好ましい配置を示している。従って、行デコーダは行デコーダ２３０Ａおよび２３０Ｂに分割され、列デコーダは列デコーダ２６０Ａおよび２６０Ｂに分割される。メモリセルの行が複数のページに区分される実施形態では、ページマルチプレクサ２５０はページマルチプレクサ２５０Ａおよび２５０Ｂに分割される。同様に、読み出し／書き込み回路２７０は、アレイ２００の下からビット線に接続する読み出し／書き込み回路２７０Ａおよびアレイ２００の上からビット線に接続する読み出し／書き込み回路２７０Ｂに分割される。このようにして、読み出し／書き込みモジュールの密度、およびその結果、検知モジュール３８０の密度が実質的に半減される。
制御回路網１１０は、メモリアレイ２００上で読み出し／書き込み回路２７０と協働してメモリ動作を実行するオンチップコントローラである。通常、制御回路網１１０は、状態マシン１１２、ならびにオンチップアドレスデコーダおよび電力制御モジュール（図示せず）等の他の回路を含む。状態マシン１１２はメモリ動作のチップレベルの制御を提供する。制御回路網は外部メモリコントローラを経由してホストと通じる。
通常、メモリアレイ２００は、行および列の形で配列されたメモリセルの２次元アレイとして編成され、ワード線およびビット線によってアドレス可能である。アレイはＮＯＲ形またはＮＡＮＤ形アーキテクチャによって形成可能である。
図２は、不揮発性メモリセルを概略的に示している。メモリセル１０は、フローティングゲートまたは誘電体層等のような、電荷蓄積ユニット２０を有する電界効果トランジスタによって実現され得る。メモリセル１０は、ソース１４、ドレイン１６、およびコントロールゲート３０も含む。
現在、多数の不揮発性固体メモリ素子が商業的に成功して利用されている。これらのメモリ素子は、それぞれ１つまたはそれを超える電荷蓄積要素を有する異なる種類のメモリセルを用いる場合がある。
典型的な不揮発性メモリセルとして、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭが挙げられる。ＥＥＰＲＯＭセルの例およびそれらの製造方法が、米国特許第５，５９５，９２４号（特許文献１４）に示されている。フラッシュＥＥＰＲＯＭの例、メモリシステムにおけるそれらの利用およびそれらの製造方法が、米国特許第５，０７０，０３２号（特許文献２）、第５，０９５，３４４号（特許文献３６）、第５，３１５，５４１号（特許文献４）、第５，３４３，０６３号（特許文献５）、第５，６６１，０５３号（特許文献６）、第５，３１３，４２１号（特許文献７）、および第６，２２２，７６２号（特許文献８）に示されている。特に、ＮＡＮＤセル構造を有するメモリ素子の例が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、および第６，０４６，９３５号（特許文献１１）に記載されている。さらに、誘電体蓄積要素を利用したメモリ素子の例も、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp. 543-545（非特許文献１）によって説明され、さらに、米国特許第５，７６８，１９２号（特許文献１２）および第６，０１１，７２５号（特許文献１３）にも記載されている。
実際の動作では、セルのメモリ状態は、普通、コントロールゲートに参照電圧が印加されたときのセルのソースおよびドレイン電極間の導通電流を検知することによって読み出される。従って、セルのフローティングゲート上の所与の各電荷について、それに対応する、固定参照コントロールゲート電圧に対する導通電流が検出されればよい。同様に、フローティングゲート上にプログラム可能な電荷の幅は、対応するしきい値電圧窓または対応する導通電流窓を定義する。
あるいは、区分された電流窓内の導通電流を検出する代わりに、コントロールゲートにおける、任意の被試験メモリ状態のためのしきい値電圧を設定して、導通電流がしきい値電流よりも低いか高いかを検出することが可能である。１つの実施例では、しきい値電流に対する導通電流を検出することは、ビット線のキャパシタンスを通じて導通電流が放電している速度を調べることによって達成される。
図３は、フローティングゲートが任意の時点において選択的に蓄積している可能性のある４つの異なる電荷Ｑ1 〜Ｑ4 についてのソース−ドレイン電流ＩD とコントロールゲート電圧ＶCGとの間の関係を示している。４つの実線のＩD 対ＶCG曲線は、それぞれ４つのあり得るメモリ状態に対応する、メモリセルのフローティングゲート上にプログラム可能な４つのあり得る電荷レベルを表している。一例として、セル群のしきい値電圧窓は０．５Ｖ〜３．５Ｖまでの幅があってもよい。それぞれ約０．４Ｖの間隔でしきい値窓を８つの領域に区分することによって、１つの消去状態および７つのプログラム状態をそれぞれ表す８つのあり得るメモリ状態「０」、「１」、「２」、「３」、「４」、「５」、「６」および「７」の境界が定められるようにしてもよい。例えば、図に示すように、０．０５μＡの参照電流ＩＲＥＦが用いられる場合には、Ｑ１でプログラムされたセルは、その曲線が、ＶＣＧ＝０．４３Ｖおよび０．８８Ｖによって境界が定められるしきい値窓の領域内でＩREF と交差するので、メモリ状態「１」にあると見なされればよい。同様に、Ｑ４はメモリ状態「５」にある。
前述した説明から分かるように、メモリセルがより多くの状態を格納するようになるほど、そのしきい値窓はより細かく分けられる。例えば、メモリ素子は、−１．５Ｖ〜５Ｖまでの幅があるしきい値窓を有するメモリセルを有してもよい。これは６．５Ｖの最大幅を与える。メモリセルが１６個の状態を格納する場合には、各状態はしきい値窓内の３５０ｍＶ〜４５０ｍＶを占有すればよい。このため、必要な分解能を達成できるようにするには、プログラムおよび読み出し動作においてより高い精度が求められることになる。
図４は、メモリセルのＮＯＲアレイの例を示している。メモリアレイ２００では、メモリセルの各行はそれらのソース１４およびドレイン１６によってデイジーチェーン接続される。この設計は仮想接地設計と呼ばれることがある。行内のセル１０は、そのコントロールゲート３０がワード線４２等のワード線に接続される。列内のセルは、そのソースおよびドレインがそれぞれビット線３４および３６等の選択されたビット線に接続される。
図５Ａは、ＮＡＮＤストリングに編成されたメモリセルのストリングを概略的に示している。ＮＡＮＤストリング５０は、それぞれのソースおよびドレインによってデイジーチェーン接続される一連のメモリトランジスタＭ１、Ｍ２・・・Ｍｎ（例えば、ｎ＝４、８、１６またはそれより高い数）を備える。一対の選択トランジスタＳ１、Ｓ２が、それぞれ、ＮＡＮＤストリングのソース端子５４およびドレイン端子５６を経由した、メモリトランジスタチェーンの外部への接続を制御する。メモリアレイにおいて、ソース選択トランジスタＳ１がオンにされると、ソース端子はソース線に結合される（図５Ｂを参照）。同様に、ドレイン選択トランジスタＳ２がオンにされると、ＮＡＮＤストリングのドレイン端子はメモリアレイのビット線に結合される。チェーン内の各メモリトランジスタ１０はメモリセルとして機能する。各メモリトランジスタ１０は、所望のメモリ状態を表すために既定量の電荷を蓄積する電荷蓄積要素２０を有する。各メモリトランジスタのコントロールゲート３０により読み出しおよび書き込み動作の制御ができる。図５Ｂで分かるように、ＮＡＮＤストリングの行の対応するメモリトランジスタのコントロールゲート３０は全て同じワード線に接続される。同様に、選択トランジスタＳ１、Ｓ２各々のコントロールゲート３２が、それぞれ、ＮＡＮＤストリングのソース端子５４およびドレイン端子５６を経由した、ＮＡＮＤストリングへの制御アクセスを提供する。同じく、ＮＡＮＤストリングの行の対応する選択トランジスタのコントロールゲート３２は全て同じ選択線に接続される。
ＮＡＮＤストリング内のアドレス指定されたメモリトランジスタ１０が読み出されるか、またはプログラムの間にベリファイされるとき、そのコントロールゲート３０は適当な電圧を供給される。同時に、ＮＡＮＤストリング５０内のアドレス指定されない残りのメモリトランジスタは、それらのコントロールゲートに十分な電圧を印加することによって全面的にオンにされる。このようにして、個々のメモリトランジスタのソースからＮＡＮＤストリングのソース端子５４への導電経路が作り出されて有効となり、同様に個々のメモリトランジスタのドレインについてはセルのドレイン端子５６への導電経路が作り出されて有効となる。このようなＮＡＮＤストリング構造を有するメモリ素子が、米国特許第５，５７０，３１５号（特許文献９）、第５，９０３，４９５号（特許文献１０）、および第６，０４６，９３５号（特許文献１１）に記載されている。
図５Ｂは、図５Ａに示されるようなＮＡＮＤストリング５０で構成される、メモリセルのＮＡＮＤアレイ２００の例を示している。ＮＡＮＤストリングの各列に沿って、ビット線３６等のビット線が各ＮＡＮＤストリングのドレイン端子５６に結合される。ＮＡＮＤストリングの各バンクに沿って、ソース線３４等のソース線が各ＮＡＮＤストリングのソース端子５４に結合される。さらに、ＮＡＮＤストリングのバンク内のメモリセルの行に沿ったコントロールゲートはワード線４２等のワード線に接続される。ＮＡＮＤストリングのバンク内の選択トランジスタの行に沿ったコントロールゲートは選択線４４等の選択線に接続される。ＮＡＮＤストリングのバンクのワード線および選択線上の適当な電圧によって、ＮＡＮＤストリングのバンク内のメモリセルの行全体がアドレス指定可能である。ＮＡＮＤストリング内のメモリトランジスタが読み出されるとき、ストリングを流れる電流が、読み出されるセル内に蓄積されている電荷のレベルに実質的に依存するようにするために、ストリング内の残りのメモリトランジスタはそれらの関連ワード線を経由してしっかりオンにされる。
プログラムおよびベリファイ
図６は、一連の交互のプログラム／ベリファイサイクルによってメモリセルのページを目標メモリ状態にプログラムする典型的な技法を示している。結合されたワード線を経由してメモリセルのコントロールゲートにプログラム電圧ＶPGM が印加される。ＶPGM は、初期電圧レベルＶPGM0から始まる階段波形状の一連のプログラム電圧パルスである。プログラム中のセルはこの一連のプログラム電圧パルスを受け、その度にフローティングゲートに増分電荷を追加することが試みられる。プログラムパルスの間に、セルはリードバックまたはベリファイを受け、セルのブレークポイントレベルに対するソース−ドレイン電流が判定される。リードバックプロセスには１つまたはそれを超える検知動作が関与する場合がある。セルが目標状態に達したとベリファイされたならば、そのセルに対するプログラムは停止する。メモリセルの電荷蓄積ユニット内にプログラムされて累積する電子の作用を打ち消すために、用いられるプログラムパルス列は漸増する周期または振幅を有するものとすればよい。一般的には、プログラム回路が一連のプログラムパルスを、選択されたワード線に印加する。このようにして、ワード線にコントロールゲートが結合されるメモリセルのページが一斉にプログラムを受けることができる。そのページのメモリセルがその目標状態にプログラムされるとすぐに、そのセルは、そのページの全てのセルのプログラム−ベリファイが完了するまで、他のセルがプログラムされ続けている間、プログラムが禁止される。
メモリ状態区分の例
図７（１）は、接地状態「Ｇｒ」としての消去状態と漸次プログラムが進んだプログラムメモリ状態「Ａ」、「Ｂ」および「Ｃ」とを備える４状態メモリアレイの例のしきい値電圧分布を示している。読み出しの間、４つの状態は３つの境界ブレークポイント、ＤA 〜ＤC によって境界が定められる。
図７（２）は、図７（１）に示される４つのあり得るメモリ状態を表す好ましい２ビットＬＭ符号化を示している。メモリ状態（つまり、「Ｇｒ」、「Ａ」、「Ｂ」および「Ｃ」）の各々は、一対の「上位、下位」符号ビット、すなわち「１１」、「０１」、「００」および「１０」でそれぞれ表される。「ＬＭ」符号は、米国特許第６，６５７，８９１号（特許文献１５）に開示され、電荷の大幅な変更を必要とするプログラム動作を回避することによって、隣接フローティングゲート間の電界効果結合を低減する利点がある。符号化は、２つの符号ビット、「下位」および「上位」ビットが別々にプログラムされ読み出されてもよいように設計される。下位ビットをプログラムするとき、セルのしきい値レベルは「消去」領域にとどまるかまたはしきい値窓の「下側中央」領域へ移動される。上位ビットをプログラムするときに、これらの２つの領域のうちのいずれかにあるセルのしきい値レベルは、しきい値窓の「下側中間」領域内の少し高いレベルへさらに進められる。
図８（１）は、８状態メモリアレイの例のしきい値電圧分布を示している。各メモリセルのあり得るしきい値電圧は、８つのあり得るメモリ状態、「Ｇｒ」、「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」、「Ｅ」、「Ｆ」および「Ｇ」の境界を定める８つの領域に区分されるしきい値窓にわたり広がる。「Ｇｒ」は厳しく制限された分布内の消去状態である接地状態であり、「Ａ」〜「Ｇ」は７つの漸次プログラムが進んだプログラム状態である。読み出しの間、８つの状態は７つの境界ブレークポイント、ＤA 〜ＤG によって境界が定められる。
図８（２）は、図８（１）に示される８つのあり得るメモリ状態を表す好ましい３ビットＬＭ符号化を示している。８つのメモリ状態の各々は、「上位、中位、下位」ビットのトリプレット、すなわち「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」および「１１０」によってそれぞれ表される。符号化は、３つの符号ビット、「下位」、「中位」および「上位」ビットが別々にプログラムされたり読み出されたりしてもよいように設計される。従って、１回目の下位ページプログラムは、下位ビットが「１」ならばセルが「消去」すなわち「Ｇｒ」状態にとどまるようにし、または下位ビットが「０」ならばセルが「下側中間」状態にプログラムされるようにする。基本的に、「Ｇｒ」すなわち「接地」状態は、完全に消去された状態が狭いしきい値の幅内にプログラムされることによって、厳しく制限された分布を有する「消去」状態である。「下側中間」状態は、メモリ状態「Ｂ」と「Ｄ」との間に跨る、しきい値電圧の広い分布を有するものであればよい。プログラムの間、「下側中間」状態は、ＤB等の粗いブレークポイントしきい値レベルに対してベリファイを受けることができる。中位ビットをプログラムするときに、セルのしきい値レベルは、下位ページのプログラムの結果できる２つの領域のうちの一方から開始して、４つのあり得る領域のうちの１つに移動することになる。上位ビットをプログラムするときに、セルのしきい値レベルは、中位ページのプログラムの結果できる４つのあり得る領域のうちの１つから開始して、８つのあり得るメモリ状態のうちの１つに移動することになる。
検知回路および技法
図９は、メモリセルのアレイにわたってｐ個の検知モジュールのバンクを包含する、図１に示される読み出し／書き込み回路２７０Ａおよび２７０Ｂを示している。ｐ個の検知モジュール４８０のバンク全体が並列に動作することにより、行に沿ったｐ個のセル１０のブロック（またはページ）が並列に読み出しまたはプログラムを受けることができる。基本として、検知モジュール１がセル１内の電流Ｉ1 を検知する、検知モジュール２がセル２内の電流Ｉ2 を検知する・・・検知モジュールｐがセルｐ内の電流Ｉp を検知する等ということになる。ソース線３４から流出して集約ノードＣＬＳＲＣへ流入しさらにそこから接地へ流れる、ページの総セル電流ｉTOT は、ｐ個のセル内の全電流の合計になる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行が２つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムを受ける。２つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、もう一方のページは奇数ビット線によってアクセスされる。任意の時点において、検出回路のページが偶数ビット線または奇数ビット線のいずれかに結合されている。そのような場合には、ページマルチプレクサ２５０Ａおよび２５０Ｂが設けられて、読み出し／書き込み回路２７０Ａおよび２７０Ｂをそれぞれ個々のページに多重送信する。
現在、５６ｎｍ技術に基づいて生産されているチップではｐ＞６４，０００であり、４３ｎｍ３２Ｇｂｉｔ×４チップではｐ＞１５０，０００である。好ましい実施形態では、ブロックは一続きになったセルの行全体である。これは、連続したビット線にそれぞれ結合される連続したメモリセルの行でページが構成される、いわゆる「全ビット線」アーキテクチャである。別の実施形態では、ブロックは行内のセルのサブセットである。例えば、セルのサブセットは行全体の半分または行全体の４分の１とすることができる。セルのサブセットは一続きになった連続セルまたは１つおきのセル、あるいは所定の数おきのセルとすることができる。各検知モジュールは、ビット線を経由してメモリセルに結合され、メモリセルの導通電流検知用のセンス増幅器を含む。一般的に、読み出し／書き込み回路がメモリアレイの両側に配される場合、ｐ個の検知モジュールのバンクは２組の読み出し／書き込み回路２７０Ａと２７０Ｂとの間に配されることになる。
図１０は、図９に示される検知モジュールの好ましい編成を概略的に示している。ｐ個の検知モジュールを包含する読み出し／書き込み回路２７０Ａおよび２７０Ｂは読み出し／書き込みスタック４００のバンクにグループ化される。
図１１は、図１０で示される読み出し／書き込みスタックをより詳細に示している。各読み出し／書き込みスタック４００はｋ本のビット線のグループ上で並列に動作する。ページがｐ＝ｒ×ｋ本のビット線を有する場合、ｒ個の読み出し／書き込みスタック、４００−１・・・４００−ｒが存在することになる。スペースを節約するために、基本的に、アーキテクチャは、ｋ個の検知モジュールの各スタックが共通プロセッサ５００によって処理されるようになっている。共通プロセッサ５００は、検知モジュール４８０にあるラッチ内およびデータラッチ４３０にあるラッチ内に格納される更新データを、それらのラッチ内の現在値および状態マシン１１２からの制御に基づいて計算する。共通プロセッサの詳細な説明が、２００６年６月２９日に出願された米国公開特許出願第２００６−０１４０００７号（特許文献１６）に開示され、その全体が本願明細書において参照により援用されている。
区分された読み出し／書き込みスタック４００のバンク全体が並列に動作することにより、行に沿ったｐ個のセルのブロック（またはページ）が並列に読み出しまたはプログラムを受けることができる。従って、セルの行全体にはｐ個の読み出し／書き込みモジュールが存在することになる。各スタックはｋ個のメモリセルを提供しているので、バンク内の読み出し／書き込みスタックの総数はｒ＝ｐ／ｋで与えられる。例えば、ｒがバンク内のスタックの数ならば、ｐ＝ｒ×ｋである。メモリアレイの一例では、ｐ＝１５０，０００、ｋ＝８、従ってｒ＝１８，７５０であってもよい。
基本的に、４００−１等の各読み出し／書き込みスタックは、ｋ個のメモリセルのセグメントを並列に処理する検知モジュール４８０−１〜４８０−ｋのスタックを包含する。ページコントローラ４１０は線４１１を経由して読み出し／書き込み回路３７０に制御およびタイミング信号を提供する。ページコントローラ自体は線３１１を経由してメモリコントローラ３１０に依存する。各読み出し／書き込みスタック４００間の通信は相互接続スタックバス４３１によって達成されて、ページコントローラ４１０によって制御される。制御線４１１はページコントローラ４１０からの制御およびクロック信号を読み出し／書き込みスタック４００−１のコンポーネントに提供する。
好ましい配列では、スタックバスは、共通プロセッサ５００と検知モジュール４８０のスタックとの間の通信用のＳＡバス４２２と、プロセッサとデータラッチ４３０のスタックとの間の通信用のＤバス４２３とに区分される。
データラッチ４３０のスタックは、スタックに関連付けられる各メモリセルにそれぞれ１つデータラッチ４３０−１〜４３０−ｋを備える。Ｉ／Ｏモジュール４４０により、データラッチはＩ／Ｏバス２３１を経由して外部とデータを交換できる。
共通プロセッサは、エラー状況等のメモリ動作のステータスを示すステータス信号の出力用の出力５０７も含む。ステータス信号は、ワイヤードＯＲ構成におけるフラグバス５０９と結ばれるｎ形トランジスタ５５０のゲートの駆動に用いられる。フラグバスは、好ましくは、コントローラ３１０によってプリチャージされ、ステータス信号が任意の読み出し／書き込みスタックによってアサートされたときにプルダウンされることになる。
低ノイズ検知モジュールアレイ
その全体が本願明細書において参照により援用されている米国特許第７，０４６，５６８号（特許文献１７）には、低い供給電圧で動作可能な低ノイズ検知回路を備える不揮発性メモリ素子が開示されている。
以前の検知回路と異なり、米国特許第７，０４６，５６８号（特許文献１７）の低ノイズ検知回路は、コンデンサの役割を果たすビット線ではなく専用コンデンサをセルが放電させる速度によってセル電流を計測する。このようにすれば、検知中のビット線電圧を一定に保つことができるので、ビット線上の時間変動する電圧が原因でノイズがビット線間で結合してしまうことを防止できる。セル電流の判定に用いられる電圧放電のダイナミックレンジを効果的に拡大する電圧昇圧回路を組み込むことによって、検知回路は低い供給電圧で動作することもできる。
本発明の一態様によれば、メモリセルのページが、検知モジュールの対応するアレイによって並列に検知され、任意のメモリセル用の検知モジュール内で生じたノイズがアレイ内の他の検知モジュールに干渉することを防止する。特に、既存の検知モジュールがページの高導電メモリセルを特定してロックアウトした後は、検知モジュールがアレイ内の他の検知モジュールに対する深刻なノイズ源になる。本発明は、ロックアウトされたメモリセルに関連付けられる検知モジュールが、アレイ内でまだ検知を行っている他の検知モジュールにノイズを伝播することを防止する。このようにして、検知精度が高められ、その結果、性能が向上するとともに、より多くのデータビットを各メモリセル内に格納可能となる。
図１２Ａは、図９〜図１１に示される検知モジュールの既存の実施例を概略的に示している。既存の検知モジュール４８０’は、米国特許第７，０４６，５６８号（特許文献１７）に開示されている検知モジュールと同様である。図１０に示される各読み出し／書き込みスタック４００は、ｋ本のビット線を経由し対応するｋ個のメモリセルを処理するｋ個の検知モジュールの組を包含することが理解されはずである。１つの共通プロセッサ５００によって処理されるｋ個の検知モジュール４８０−１〜４８０−ｋおよびｋ個のデータラッチ４３０−１〜４３０−ｋが存在することになる。単純化のために、図１２Ａは、共通プロセッサ５００とともに動作しているｋ個の検知モジュール４８０−１〜４８０−ｋの組のいずれかを表す検知モジュール４８０’の１つおよびｋ個のデータラッチ４３０−１〜４３０−ｋの組のいずれかを表すデータラッチ４３０を明示している。図１０および図１１に関連して説明したように、合計ｒ個の読み出し／書き込みスタックを並列に動作させることによってｐ個のメモリセルのページが提供される。
既存の検知モジュール４８０’は、信号ＢＬＳによって制御される結合トランジスタ４８２を経由し、ビット線３６を経由してメモリセルに結合される。メモリセルの一例がＮＡＮＤチェーン５０の中にあるメモリトランジスタである。検知モジュール４８０’は、センス増幅器６００’、ビット線電圧クランプ６１０およびプルダウン回路５５０を含む。検知モジュール４８０’は、信号ＮＣ０によって制御される転送ゲート４８８を経由し、ＳＡバス４２２等のバスを利用して他の周辺回路と通信する。
前述したように、検知モジュールのスタックは、ＳＡバス４２２を経由して共通プロセッサ５００およびデータラッチ４３０の組と通信する。共通プロセッサ５００は、検知モジュール４８０’のラッチ内およびラッチ４３０内に格納されたデータにアクセスする。共通プロセッサ５００は、その現在値および状態マシン１１２からの制御に基づいて更新値を計算する。更新値は検知モジュール４８０’および／またはデータラッチ４３０内のラッチに戻されて格納される。共通プロセッサ５００はＤバス４２３を経由してｋ個のデータラッチに結合される。データラッチ４３０の組はＩ／Ｏバス２３１を経由して外部に接続される。検知モジュール４８０’、共通プロセッサ５００、およびデータラッチ４３０の組の動作は、状態マシン１１２（図１１を参照）によって、制御線４１１を通じて制御およびタイミング信号を出すページコントローラ４１０を経由して制御される。
検知モジュール４８０’は、信号ＣＯＭ１を伝達するノード４８１を有する。ノード４８１により、センス増幅器６００’はビット線３６および／またはＳＡバス４２２に選択的に結合されることができる。
検知は、ビット線３６を用いて、ビット線電圧クランプ６１０によってクランプされる固定電圧において行われる。ビット線電圧クランプは、ソースおよびドレインがビット線とＣＯＭ１ノード４８１との間に直列に配されるｎ形トランジスタ６１２によって実現される。ｎ形トランジスタ６１２のゲート上のアナログ電圧がビット線上のクランプ電圧を決定する。検知動作の間、ビット線電圧が一定であるおかげで、ビット線上の変動電圧のために生じ得るビット線間の結合が解消される。
ページのメモリセルが参照電流よりも高い導通電流を有すると判定されると、そのセルに対する検知は終了され、ページの残りは引き続き検知を受けてもよいが、その間、そのセルは後の検知動作からロックアウトされる。これは、ビット線３６を接地にプルダウンしてそのセルの電流をオフにすることによって達成される。ビット線３６を選択的に接地にプルするために、プルダウン回路５５０が設けられる。プルダウン回路５５０は、２つのｎ形トランジスタ５５２および４８６を基本的にビット線および接地間に直列に含む。２つのｎ形トランジスタはそれぞれ信号ＧＲＳおよびＩＮＶによって制御される。信号ＧＲＳおよびＩＮＶがどちらも高（ＨＩＧＨ）である場合、プルダウン回路５５０はアクティベートされてノード４８１（ＣＯＭ１）を接地にプルする。信号ＢＬＳも高の場合は、ビット線３６も接地にプルされる。このようにして、セルのソースおよびドレインが短絡されるためにセル電流はオフにされる。
信号ＧＲＳはプログラム中に用いられ、状態マシン１１２（図１１を参照）から制御され、ページコントローラ４１１からの制御およびタイミング信号の一部として供給される。検知中、ＧＲＳは常に高であり、センス増幅器６００’が、セル電流が参照電流よりも高いと検知すると、信号ＩＮＶもセンス増幅器６００’によって高にセットされる。
センス増幅器６００’は、電圧クランプ６２０、プリチャージ回路６４０’、セル電流弁別器６５０およびセンス増幅器ラッチ６６０を含む。検知は、セル電流弁別器６５０によってノード６３１における信号ＳＥＮを検出することによって行われる。ＳＥＮノード６３１は、プリチャージ回路６４０’によって、信号ＨＬＬによって制御される分離トランジスタ６４２を経由してプリチャージされることができる。次に、ＳＥＮノード６３１は、信号ＸＸＬによって制御される分離トランジスタ６３０を経由してＣＯＭ１ノード４８１に結合されると、メモリセルにも結合されることができる。
電圧クランプ６２０はプリチャージ回路とＣＯＭ１ノード４８１との間のトランジスタ６２２によって実現される。トランジスタ６２２は、ビット線電圧クランプ６１０が適切に機能するようにノード４８１における信号ＣＯＭ１を所定のレベルより高く保つための信号ＢＬＸによって駆動される。
プリチャージ回路６４０’により、検知モジュールの種々の動作の間、ＣＯＭ１ノード４８１およびＳＥＮノード６３１を経由するビット線をＶｄｄへプルアップすることができる。プリチャージ回路６４０’は、信号ＩＮＶによって有効にされるｐ形トランジスタ６４４によって実現される。
ＳＥＮノード６３１とＣＯＭ１ノード４８１との間に分離トランジスタ６３０があるため、その２つのノード上には異なる電圧が存在できる。ビット線３６が既定電圧までプリチャージされる必要があるときに、ビット線３６を、信号ＢＬＳ、ＢＬＣ、ＸＸＬ、ＨＬＬおよびＩＮＶによってそれぞれ制御されるトランジスタ４８２、６１２、６３０、６４２および６４４によって有効にされる経路を経由してプルアップすることができる。同様に、ノード４８１におけるＣＯＭ１信号およびノード６３１におけるＳＥＮ信号を、信号ＸＸＬ、ＨＬＬおよびＩＮＶによってそれぞれ制御して、実質的にＶｄｄまでプルアップすることができる。
実施例によっては、Ｖｄｄは、低い値へ変換される前に外部電圧源Ｖｅｘｔから直接供給される。これはプルアップされた電圧に１００ｍＶ余分のマージンを与えることができ、特に、負のＶT の領域にあるメモリセルを検知する場合に有用である。
セル電流弁別器６５０は、基本的には、メモリセルの導通電流を参照電流と比較する。セル電流が参照電流よりも高ければ、センス増幅器は高状態の信号ＩＮＶを出力し、逆も同様である。信号ＩＮＶは、セットされると、センス増幅器ラッチ６６０によってラッチされる。
検知の前に、選択されたメモリセルの電極への電圧は、１回またはそれを超えるプリチャージ動作の間に、適当なワード線およびビット線を経由してセットされなければならない。
例えば、図１２Ａに示されるように、ＮＡＮＤチェーン５０と交差するワード線ＷＬ１に沿ったメモリセルのページが検知対象に選択されてもよい。プリチャージ動作は、非選択のワード線ＷＬ０、ＷＬ２〜ＷＬ３１が電圧Ｖｒｅａｄまで充電され、選択ワード線ＷＬ１が、対象の任意のメモリ状態に対する所定のしきい値電圧ＶT（ｉ）まで充電されることから開始する。
ビット線３６およびＣＯＭ１ノード４８１、ＳＥＮノード６３１は、プリチャージ回路６４０’によって、それぞれ検知を行うのに適当な所定の電圧までプリチャージされる。ＮＡＮＤチェーン５０にワード線電圧およびビット線電圧が印加されると、選択ワード線がオンにされることになる。すると、メモリセル内にソース−ドレイン導通電流が流れることになる。メモリセルのソースおよびドレイン間の公称電圧差が存在する場合、導通電流は、選択メモリセル内にプログラムされている電荷および選択ワード線に印加されるＶT （ｉ）の関数である。
ワード線およびビット線上の電圧が安定すれば、選択メモリセルの導通電流またはプログラムされたしきい値電圧はセンス増幅器６００’によってＳＥＮノードにおいて検知を受けることができる。
セル電流弁別器６５０は、基本的には、セル電流がノード６３１においてコンデンサ６５２上の信号ＳＥＮを放電させている速度を検出することによってセル電流を計測する。従って、ＳＥＮが放電である速度が測定されると、導通電流の指標が得られることになる。放電の前に、ＳＥＮはプリチャージ回路６４０’によってＶｄｄまでプリチャージされる。検知は、セル電流がコンデンサを放電させることをできるようになった時間（ＨＬＬ低（ＬＯＷ）およびＸＸＬ高）から、セル電流が遮断される時間（ＸＸＬ低）までによって与えられる所定の期間にわたり行われる。
検知の間、ビット線内のメモリ記憶ユニットの導通電流はコンデンサ６５２を放電させることになる。セルの導電性が高いほど放電は速い。その結果、ＳＥＮノード６３１内の電圧はＶｄｄから導通電流に依存する速度で減少することになる。所定の放電期間の最後で、分離トランジスタ６３０は、ＸＸＬが低になることによってオフにされる（期間は参照電流に対応する）。これがセル電流のＳＥＮノード６３１への接続を断ち、それ以上の放電を停止させることになる。信号ＳＥＮはある値まで降下することになるが、この値は計測用ｐ形トランジスタ６５６をオフにするかもしれないし、しないかもしれない。
検知期間の後、信号ＳＥＮ内の電圧はｐ形トランジスタのしきい値（Ｖｄｄ−｜ＶT ｜）と比較される（ＶTPはｐ形トランジスタのしきい値電圧である）。ＳＥＮはｐ形トランジスタ６５６のゲートに印加される。ｐ形トランジスタがオンにされれば、ＳＥＮはＶｄｄ−｜ＶT ｜未満まで放電された、すなわち導通電流は参照電流よりも大きいということである。ｐ形トランジスタがオンにされなければ、導通電流は参照電流よりも小さいため、ＳＥＮをＶｄｄ−｜ＶT ｜未満まで放電させることができないということである。
接続用トランジスタ６５４がゲート信号ＳＴＢによってオンにされると、ｐ形トランジスタ６５６のソース側はＶｄｄに接続される。ＳＥＮがｐ形トランジスタ６５６をオンにするのに十分降下していなければ、トランジスタ６５６のドレイン側における信号ＩＮＶを出力するノード６５７は低のままにとどまることになる。一方、ＳＥＮがＶｄｄ−｜ＶTP｜未満まで降下していれば、ｐ形トランジスタ６５６はオンにされることになり、ＩＮＶノード６５７はＶｄｄまでプルアップされてラッチされることになる。
セル電流弁別器６５０は、セルの導通電流が既定境界電流値よりも高いか低いかを効果的に判定する。既定境界電流値は所定放電時間に対応する。検知された電流が境界電流値よりも高ければ、当該メモリセルはコントロールゲートにおける印加電圧ＶT （ｉ）よりも小さいしきい値を有している。従って、セル電流が参照境界レベルよりも低い場合は、ＩＮＶの形の検知結果は低のままにとどまる。逆に、セル電流が参照レベルよりも高い場合は、ＩＮＶは高になる。ＩＮＶ信号は、センス増幅器ラッチ６６０によってラッチされると、ＣＭＯＳ論理レベルに変換される。
電圧昇圧回路
図１２Ａおよび前述した説明により、ビット線電圧がビット線クランプ６１０によって所定のＶBLにクランプされる場合、クランプが機能するためには、クランプ用ｎ形トランジスタ６１２のドレイン側はソース側よりも少し（例えば、約０．２Ｖ）電圧が高くなければならないことがわかる。従って、ＣＯＭ１はＶBLよりも約０．２Ｖ高くなければならず、これは電圧クランプ６２２によって保証される。これは、ＳＥＮの電圧レベルは最大でもＣＯＭ１よりも高いＶT 以内までしか降下し得ないことをも意味する。従って、ノード６３１におけるＳＥＮ信号の放電は、上限がＶｄｄで与えられ、下限が、ＣＯＭ１よりも少し（例えば、約ＶT ）高いＶLIMIT で与えられる制限されたダイナミックレンジでのみ動作できる。しかし、Ｖｄｄの電圧源である供給電圧がもっと低い場合、ＶLIMIT の存在を既定とし、（Ｖｄｄ−｜ＶTP｜）＜ＶLIMIT であるならば、ｐ形トランジスタはオンにならない。
比較回路６５０’は、キャパシタ６５２の一方のプレートに線７０３を経由して昇圧電圧ＶB を供給する電圧シフタ７００の形で電圧昇圧回路を設けることによって、低電圧動作に適合されている。電圧シフタのタイミングはページコントローラ４９８によって線７０２を経由して制御される。
動作時、プリチャージ回路６４０’は検知ノードＳＥＮ６３１をＶｄｄまでプルする。電圧シフタは、ノードＳＥＮが分離トランジスタ６３６によってＶｄｄから切り離された後にアクティベートされる。基本的に、電圧シフタはＶB 信号レベルをΔＶ増加させるので、ノードＳＥＮ６３１におけるコンデンサのもう一方のプレート上の電圧は同じ量昇圧されることになる。これは、適度な導通電流に対応する最終電圧がＶｄｄ−ＶLIMIT よりも高くなっても構わないように、ダイナミックレンジの上限をΔＶ効果的に増加させる。放電期間の最後に、検知ノードＳＥＮ６３１は分離トランジスタ６３４を通じてノードＳＥＮ２から切り離され、これによりＶLIMIT の制限を取り除く。すると、ＳＥＮ６３１上の電圧は同じΔＶ低下して、参照電圧（Ｖｄｄ−｜ＶTP｜）と比較される前の初期昇圧を相殺する。これにより、ＶLIMIT より低いレベルでも電圧比較を行うことができる。
ロックアウト検知モジュールから他の検知モジュールへのノイズ
電圧昇圧回路７００は検知期間の間、ＶB を漸増させるが、そのために検知モジュール４８０’内のノイズ源になってしまう可能性がある。ノイズはコンデンサ６５２を経由してＳＥＮノード６３１およびさらにその先へ伝播することができる。検知動作中に検知モジュールがアクティブになっているときはノイズの影響は大きくない。なぜならば、セルは電流シンクの役割を果たし、センス増幅器内のビット線電圧クランプ６１０および電圧クランプ６２０はどちらもノイズを軽減する動作をしているからである。
前述したように、検知モジュールは、高電流のセルを検出して信号ＩＮＶを高にラッチした後、ロックアウトモードに入る。これにより、セル電流は、セルのビット線がプルダウン回路５５０によって接地にプルダウンされた後、シャットダウンされる。そのロックアウト検知モジュールはもはや検知に加わらず非アクティブになる。一方、他の検知モジュールはアクティブのままページ内の未ロックアウトのメモリセルの検知を続ける。しかし、ロックアウト検知モジュールは、非アクティブモードであっても、依然としてアクティブである他の検知モジュールに対する大きなノイズ源となる。
図１２Ｂは、ロックアウトモードに入っている図１２Ａに示される検知モジュールのノイズ経路を示している。ロックアウトモードは、センス増幅器６００’が参照電流よりも高いセル電流を検出して信号ＩＮＶを高にセットするときである。ＩＮＶが高になるのに応じて、検知モジュール４８０’はビット線を接地にプルダウンし、同時にプリチャージ回路６４０’を経由したＶｄｄへのアクセスは遮断される。これは、電圧クランプ６２０がもはや機能を果たすことができないこと、従ってビット線電圧クランプ６１０ももはや機能を果たすことができないことを意味する。メモリセルのページが並列に検知されているときに、ＸＸＬならびにＢＬＳおよびＶB 等の制御信号は、ロックアウトモードに入っている検知モジュールを含む、全ての検知モジュールに一様に印加される。従って、ＩＮＶが高になっている検知モジュール４８０’において、電圧昇圧回路７００によって生じるノイズは経路７１１に沿ってビット線３６に伝播することができる。ページ内の各メモリセルのソースが、信号ＣＬＳＲＣを有するページソース線に結合され、さらにページソース線が接地に結合される場合、ノイズは接地ループを経由して伝播しＣＬＳＲＣに影響を及ぼすこともできる。
図１３は、ロックアウトモードに入っている図１２Ｂに示される既存の検知モジュールのための制御信号のタイミングを示している。ロックアウトモードにおいて、検知モジュール４８０’は、電圧昇圧回路７００からのノイズがページソース線にもビット線にも達するのを許してしまう。図１３および図１２Ｂの両方を参照すると、全検知モジュールの検知期間は、ＨＬＬ（図１３（ａ））がプリチャージ回路６４０’をＳＥＮノード６３１から遮断することから開始し、ＸＸＬ（図１３（ｂ））がセル電流を遮断してＳＥＮノードをそれ以上放電させないようにすることで終了する。検知期間の間、検知ノードは電圧昇圧回路から供給されるＶB によって昇圧される。ロックアウトモードになっている検知モジュールにおいて、ＳＥＮノード６３１は、プルダウン回路５５０を経由してＣＬＳＲＣページソース線３４にも結合されているビット線３６に結合される。セル電流がオフにされると、検知期間開始時におけるＶB の電圧レベルの急激なシフト（図１３（ｃ））のために、ＳＥＮノードでリップルが生じる（図１３（ｄ））。このリップルがノイズとしてノイズ経路７１１に沿って伝播し、結合されたビット線（図１３（ｅ））およびＣＬＳＲＣページソース線（図１３（ｆ））に達する。
ビット線に対するノイズの影響
検知モジュール４８０’は、時間変動電流が１つのビット線から別のビット線へ結合するのを回避するために、一定のビット線電圧で検知するように設計されたものである。セル電流とは無関係の電流はいずれもただのノイズとなり、セル電流の検知におけるエラーの一因となる。前述したように、ロックアウト検知モジュールは、時間変動電流であるノイズをロックアウトビット線内へ放出することができる。たとえロックアウトメモリセルがもはや検知されていなくても、ロックアウトビット線内の変動電流は、セルが依然として検知を受けているかもしれない近隣のビット線に結合され得る。この種の結合ノイズは、ロックアウトセルの近くの検知されているセルに大きな影響を与え、検知におけるエラーの原因となる。
ページソース線に対するノイズの影響
もう一つの問題は、メモリセルのソース側電圧における不確実性によってもたらされるエラーと関係する。例えば、ソース側エラーの１つの症状は、ソース線とチップの接地パッドとの間の有限抵抗が原因である。メモリセルの検知の１つの潜在的問題は、有限抵抗間のソース負荷によって生じるソース線バイアスである。多数のメモリセルが並列に検知されると、それらの合成電流は、有限抵抗を有する接地ループ内に大きな電圧降下を生じさせ得る。これが、しきい値電圧検知を用いた読み出し動作におけるエラーの原因となるソース線バイアスを生じさせる。
図１４は、有限接地抵抗を有するソース線内の電流フローのために生じるソース電圧エラーの問題を示している。読み出し／書き込み回路２７０Ａおよび２７０Ｂはメモリセルのページ上で同時に動作する。読み出し／書き込み回路内の各検知モジュール４８０は、ビット線３６を経由して、対応するセルに結合される。例えば、検知モジュール４８０はメモリセル１０の導通電流ｉ1 （ソース−ドレイン電流）を検知する。導通電流は検知モジュールからビット線３６を通じてメモリセル１０のドレインに流入し、ソース１４から流出した末、ソース線３４を通じて接地へ流れる。集積回路チップでは、メモリアレイ内のセルのソースは全て、メモリチップのいくつかの外部接地パッド（例えば、Ｖｓｓパッド）に接続されるソース線３４の多重ブランチとして互いに結ばれている。ソース線の抵抗を低減するために金属ストラップが用いられる場合でも、メモリセルのソース電極と接地パッドとの間の有限抵抗、Ｒが残る。通常、接地ループ抵抗Ｒは５０オーム前後である。
並列に検知されているメモリのページ全体において、ソース線３４を流れる総電流は全導通電流の合計、すなわちｉTOT ＝ｉ1 ＋ｉ2 ＋・・・＋ｉp である。一般的に、各メモリセルは、その電荷蓄積要素内にプログラムされた電荷の量に依存する導通電流を有する。メモリセルの既定のコントロールゲート電圧において、小さい電荷が比較的高めの導通電流を生むことになる（図３を参照）。メモリセルのソース電極と接地パッドとの間に有限抵抗が存在する場合、抵抗における電圧降下はＶdrop＝ｉTOT Ｒで与えられる。
例えば、２４，０００本のビット線がそれぞれ０．２５μＡの電流をもって同時に放電すれば、ソース線電圧降下は２４，０００線×０．２５μＡ／線×５０オーム、約０．３Ｖに等しくなる。その主たる影響が、ソース電圧における０．３Ｖの上昇がしきい値電圧における０．４５Ｖの上昇を生じさせるというものだとすれば、このソース線バイアスは、メモリセルのしきい値電圧が検知される際、０．４５ボルトの検知エラーに寄与することになる。
図１５は、ソース線電圧降下によって引き起こされるメモリセルのしきい値電圧レベルのエラーを示している。メモリセル１０のコントロールゲート３０に供給されるしきい値電圧ＶT はＧＮＤに対するものである。しかし、メモリセルにより見られる実効的なＶT はそのコントロールゲート３０とソース１４との間の電圧差である。供給されるＶT と実効的なＶT との間には約１．５×Ｖdropの差がある（ソース１４からソース線への電圧降下の小さな寄与は無視している）。このＶdropすなわちソース線バイアスが、メモリセルのしきい値電圧が検知される際、例えば０．４５ボルトの検知エラーに寄与することになる。このバイアスはデータに依存する、すなわち、ページのメモリセルのメモリ状態に依存するので、容易に除去することはできない。
米国特許第７，１７３，８５４号（特許文献１８）には、接地ループのために生じるソースバイアスエラーの問題を緩和するために、ページ内の各メモリセルのソースの近くのワード線電圧を参照する方法が開示されている。
その全体が本願明細書において参照により援用されている、２００７年６月２９日に出願されたNguyenらによる「METHOD FOR SENSING NEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGE USING CURRENT SENSING」という米国特許出願第１１／７７１，９８２号（特許文献１９）には、ページに沿った各メモリセルのソースを所定のページソース電圧に調節するメモリ素子および方法が開示されている。
図１５は、ロックアウト検知モジュールのために生じるノイズが、検知を受けている個々の検知モジュールのページソース線およびビット線の両方にもたらされることも概略的に示している。ノイズには通常、ページソース線に調節器を備えても、調節器が追随できないほど急速な変動がある。前述した開示より、ページソース線３４における信号ＣＬＳＲＣにノイズがもたらされると、そのページソース線に結合されたどのメモリセルの検知中にもエラーを生じさせることになることが明らかになっている。
改良形検知モジュールアレイ
低い供給電圧で動作可能な検知モジュールの好ましい実施例では、電圧昇圧回路を用いて、検知される放電電圧のダイナミックレンジを増大させる。検知モジュールが参照電流よりも高い導通電流を有するセルを特定したならば、そのセルはその後の検知からロックアウトされ、ロックアウトセルをオフにするために関連ビット線はページのソース線に短絡される。このロックアウトモードでは、電圧昇圧回路によって生成されるステップアップ電圧がノイズ源となり、セルのビット線に伝播しやすく、ページのソース線にも伝播しやすい。その結果、動作中の他の検知モジュールに干渉してしまう。このノイズ源は、検知モジュールがロックアウトモードに入ったらすぐに、ビット線およびソース線に達しないように分離される。ノイズ源と、ビット線およびソース線を電圧昇圧回路に結合する中間回路との間に分離回路が配置される。
一般的な実施形態では、分離回路として転送ゲートが用いられる。転送ゲートは、参照電流よりも高い導通電流を有すると特定されたメモリセルから生じる、ロックアウトモードを示すラッチ信号によってオフにされ、ページのその後の検知動作からロックアウトされている。転送ゲートをオフにすることにより、メモリセルのビット線およびページのソース線へのノイズ経路が断たれる。
好ましい実施形態では、転送ゲートは、中間回路と、放電電圧が検知され昇圧電圧が印加されるノードとの間に配置される。
図１６は、好ましい実施形態による、ロックアウト検知モジュールからのノイズ分離の改良形を備える検知モジュールスタックを示している。検知モジュールスタックは、共通ＳＡバス４２２を共有する検知モジュール４８０−１〜４８０−ｋから成る。動作時、メモリセルのページは並列に検知される。図１１に示されるように、ｐ本のビット線を経由してｐ個のメモリセルのページに接続するｐ個の検知モジュールがある。従って、図１６に示される検知モジュールスタックは、ページの検知モジュールのセット全体を形成するｐ／ｋ個のスタックの１つを表すものである。メモリセルのページは、各メモリセルのソースを、電圧ＣＬＳＲＣを有するページソース線３４（図１４および図１５を参照）に結合されている。
各検知モジュール４８０は、図１２Ａおよび図１２Ｂに示される既存の検知モジュール４８０’と同様である。１つの相違点は、メモリセルの検知結果によってセットされる信号ＩＮＶによって制御される転送ゲート７５０を組み込んでいることである。好ましい実施例では、転送ゲート７５０はｐ形トランジスタ７５２およびｎ形トランジスタ７５４を備える。転送ゲートの第１のノードがｐ形トランジスタ７５２のソースをｎ形トランジスタ７５４のドレインに結合させる。転送ゲートの第２のノードがｐ形トランジスタのドレインをｎ形トランジスタ７５４のソースに結合させる。２つのノードはＣＯＭ１ノード４８１およびノード４８２に接続されている。ノード４８２は信号ＣＯＭ２を伝達し、転送ゲート７５０とビット線電圧クランプ６１０との間に位置する。ｐ形トランジスタ７５２は信号ＩＮＶによってゲート制御され、ｎ形トランジスタ７５４は、ＩＮＶの反転であるＩＮＶ＊によってゲート制御される。
センス増幅器６００によってセル電流が参照電流よりも高いと判定されると、ＩＮＶは高にセットされてラッチされる。ビット線はページソース線３４におけるＣＬＳＲＣにプルされる（図１４および図１５を参照）。ソースおよびドレインが実質的に同電位になることで、セル電流はオフにされ、検知モジュールはロックアウトモードに入って、他の検知モジュールがそれぞれのメモリセルの検知を引き続き行う間、非アクティブになる。ロックアウトモードでは、ＩＮＶが高になると転送ゲート７５０をオフにすることになる。従って、ＶB における電圧のシフトのために生じるノイズはＳＥＮノード６３１およびＣＯＭ１ノード４８１までは伝播できるものの、検知モジュールがロックアウトモードになっているときは必ず、結局は転送ゲートによって遮断されることになる。このようにして、いずれのロックアウト検知モジュールからのノイズも、依然として検知を行っている検知モジュールに干渉することができなくなる。
図１６に示される転送ゲートに関する好ましい実施形態のもう一つの特徴は、ビット線と最終的にはＶｄｄとの間の経路内の転送ゲート７５０内にｐ形トランジスタ７５２を備える構成とすることによって、ｐ形トランジスタは、図１２Ａに示される前述したプリチャージ回路６４０’内の前述したｐ形トランジスタ６４４のプルアップ機能を果たすことである。従って、図１６において、改良形検知モジュール４８０内のプリチャージ回路６４０はもはやプルアップ用のｐ形トランジスタを必要としない。プリチャージ回路６４０は単なるＶｄｄへの接続部である。Ｖｄｄまでプルアップを行うプリチャージ動作の間、転送ゲートはオンにされる。
図１７は、ロックアウトモードに入っている図１６に示される改良形検知モジュールのための制御信号のタイミングを示している。ロックアウトモードにおいて、検知モジュール４８０の転送ゲート７５０は、電圧昇圧回路からのノイズがページソース線にもビット線にも達するのを阻止する。図１７および図１６の両方を参照すると、全検知モジュールの検知期間は、ＨＬＬ（図１７（ａ））がプリチャージ回路６４０’をＳＥＮノード６３１から遮断することから開始し、ＸＸＬ（図１７（ｂ））がセル電流を遮断してＳＥＮノードをそれ以上放電させないようにすることで終了する。検知期間の間、検知ノードは電圧昇圧回路から供給されるＶB によって昇圧される。ロックアウトモードになっている検知モジュールにおいて、ＳＥＮノード６３１は、介在する転送ゲート７５０を除いて、プルダウン回路５５０を経由してＣＬＳＲＣページソース線３４にも結合されるビット線３６に結合される。セル電流がオフにされると、検知期間開始時におけるＶB の電圧レベルの急激なシフト（図１７（ｃ））のために、ＳＥＮノードでリップルが生じる（図１７（ｄ））。このリップルがノイズとして伝播するが、オフにされている転送ゲート７５０によって、結合されたビット線（図１７（ｅ））およびＣＬＳＲＣページソース線（図１７（ｆ））に達することを阻まれる。図１３（ｅ）および図１３（ｆ）に示される対応するものと比較すると、ロックアウト改良形検知モジュールのビット線内にもページ全体のページソース線内にもノイズはない。
別の好ましい実施形態では、転送ゲートは、電圧昇圧回路と、放電電圧が検知されているノードとの間に配置される。
図１８は、別の好ましい実施形態による、ロックアウト検知モジュールからのノイズ分離の改良形を備える検知モジュールスタックを示している。別の実施形態における検知モジュール４８０”は、転送ゲート７５０が類似の転送ゲート７６０に置き換えられて電圧昇圧回路７００とＳＥＮノード６３１との間に移されている点を除いて、図１６に示される好ましい実施形態の検知モジュール４８０と同様である。転送ゲート７６０は、ＶB が経路７０３を経由してコンデンサ６５２に達する前にＶB をゲート制御する位置にある。
図１９は、ロックアウト検知モジュールからのノイズを分離して、ページの検知中で依然としてアクティブである他の検知モジュールにノイズが干渉しないようにする方法を示すフロー図である。
ステップ８１０：不揮発性メモリセルの導通電流をそのグループを並列に検知する間に検知するために、メモリセルが中間回路を経由してアクセス可能なノードを設ける。
ステップ８２０：ノードを初期電圧までプリチャージする。
ステップ８３０：ノードに結合される電圧昇圧回路を設ける。
ステップ８３２：ノード上の初期電圧を所定量昇圧する。
ステップ８４０：ノードにおける電圧放電の速度によって導通電流を計測する。
ステップ８５０：導通電流が所定値よりも高いと判定されるとすぐに、少なくともメモリセルのグループに対する検知が完了するまで電圧昇圧回路をメモリセルの中間回路から分離する。
本願明細書において参照されている特許、特許出願、記事、書籍、仕様書、その他の出版物、文書および事物は全て、その全体があらゆる目的のために本願明細書において参照により援用されている。援用されている出版物、文書または事物と本願明細書の本文との間に用語の定義または用法における矛盾または不一致がある場合は、本願明細書の用語の定義または用法を優先させるものとする。
本発明の種々の態様は特定の実施形態に関連して説明されているが、本発明は添付の特許請求の範囲の全ての範囲内で保護を受ける権利があることが理解される。

Claims (24)

  1. 不揮発性メモリの導通電流をそのグループを並列に検知する間に検知する方法であって、
    前記メモリセルによって中間回路を経由してアクセス可能なノードを設けるステップと、
    前記ノードを初期電圧までプリチャージするステップと、
    前記ノードに結合される電圧昇圧回路を設けるステップと、
    前記ノード上の前記初期電圧を所定量昇圧するステップと、
    前記導通電流を前記ノードにおける電圧放電の速度によって計測するステップと、
    前記導通電流が所定値よりも高いと判定されるとすぐに、少なくともメモリセルの前記グループに対する検知が完了するまで前記電圧昇圧回路を前記メモリセルの前記中間回路から分離するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    前記グループの各メモリセルが関連ビット線によってアクセス可能であり、前記中間回路が前記関連ビット線に結合される方法。
  3. 請求項１記載の方法において、
    前記グループの各メモリセルが、前記グループ用の共通ソース線に結合されるソースを含み、
    前記中間回路が、前記共通ソース線に結合される方法。
  4. 請求項１記載の方法において、
    前記電圧昇圧回路を分離するステップが、前記ノードと前記中間回路との間に配置される転送ゲート回路を無効にするステップを含む方法。
  5. 請求項２記載の方法において、
    前記電圧昇圧回路を分離するステップが、前記ノードと前記中間回路との間に配置される転送ゲート回路を無効にするステップを含む方法。
  6. 請求項３記載の方法において、
    前記電圧昇圧回路を分離するステップが、前記ノードと前記中間回路との間に配置される転送ゲート回路を無効にするステップを含む方法。
  7. 請求項１記載の方法において、
    前記電圧昇圧回路を分離するステップが、前記電圧昇圧回路と前記ノードとの間に配置される転送ゲート回路を無効にするステップを含む方法。
  8. 請求項２記載の方法において、
    前記電圧昇圧回路を分離するステップが、前記電圧昇圧回路と前記ノードとの間に配置される転送ゲート回路を無効にするステップを含む方法。
  9. 請求項３記載の方法において、
    前記電圧昇圧回路を分離するステップが、前記電圧昇圧回路と前記ノードとの間に配置される転送ゲート回路を無効にするステップを含む方法。
  10. 請求項４記載の方法において、
    前記転送ゲート回路を無効にするステップが、前記転送ゲート回路内のｎ形トランジスタおよびｐ形トランジスタの並列対を無効にするステップを含む方法。
  11. 請求項１記載の方法において、
    前記検知するステップが、前記メモリセルのいずれかが目標状態にプログラムされているかどうかをベリファイするプログラム動作の一部である方法。
  12. 並列に検知された不揮発性メモリセルのグループ内のメモリセルの導通電流を検知するための検知回路であって、
    ノードと、
    前記メモリセルと前記ノードとの間に結合される中間回路と、
    前記ノードを初期電圧まで充電するべく前記ノードに結合されるプリチャージ回路と、
    前記ノード上の前記初期電圧を所定量昇圧するために前記ノードに結合される電圧昇圧回路と、
    前記電圧昇圧回路と前記中間回路との間に配置される転送ゲートと、
    前記ノードにおける電圧放電の速度によって前記導通電流を判定するためのコンパレータと、を備え、
    前記転送ゲートは前記導通電流が所定値よりも高いと判定されることに応答してオフになり、それにより前記電圧昇圧回路を前記メモリセルの前記中間回路から分離し、前記転送ゲートは少なくともメモリセルの前記グループに対する検知が完了するまでオフのままにとどまる検知回路。
  13. 請求項１２記載の検知回路において、
    前記グループの各メモリセルが関連ビット線によってアクセス可能であり、前記中間回路が前記関連ビット線に結合される検知回路。
  14. 請求項１２記載の検知回路において、
    前記グループの各メモリセルが、前記グループ用の共通ソース線に結合されるソースを含み、
    前記中間回路が、前記共通ソース線に結合される検知回路。
  15. 請求項１２記載の検知回路において、
    前記転送ゲート回路が、前記電圧昇圧回路と前記ノードとの間に配置される検知回路。
  16. 請求項１２記載の検知回路において、
    前記転送ゲートが、
    ソース、ドレインおよびゲートをそれぞれ有する対になったｐ形トランジスタおよびｎ形トランジスタと、
    前記ｐ形トランジスタの前記ソースを前記ｎ形トランジスタの前記ドレインに結合することによって形成される第１のノードと、
    前記ｐ形トランジスタの前記ドレインを前記ｎ形トランジスタの前記ソースに結合することによって形成される第２のノードと、をさらに備え、
    これによって、前記対になったｐ形トランジスタおよびｎ形トランジスタの前記ゲート上の対になった相補信号が前記第１のノードと前記第２のノードとの間の流路を制御する検知回路。
  17. 請求項１６記載の検知回路において、
    プリチャージ動作用の供給電圧源をさらに備え、
    前記転送ゲートが前記供給電圧源にも結合されると、前記ｐ形トランジスタは、前記対になった相補信号によって有効にされると、前記プリチャージ動作の間に前記第１および第２のノードを前記供給電圧源までプルアップする役割を果たす検知回路。
  18. 請求項１２記載の検知回路において、
    前記転送ゲート回路が、前記ノードと前記中間回路との間に配置される検知回路。
  19. 請求項１２記載の検知回路において、
    不揮発性メモリセルの前記グループが、フラッシュＥＥＰＲＯＭの一部である検知回路。
  20. 請求項１９記載の検知回路において、
    前記フラッシュＥＥＰＲＯＭが、ＮＡＮＤ形である検知回路。
  21. 請求項１２記載の検知回路において、
    個々の不揮発性メモリセルが、それぞれ電荷蓄積要素を包含する検知回路。
  22. 請求項２１記載の検知回路において、
    前記電荷蓄積要素が、フローティングゲートである検知回路。
  23. 請求項２１記載の検知回路において、
    前記電荷蓄積要素が、誘電体層である検知回路。
  24. 請求項１２記載の検知回路において、
    前記不揮発性メモリセルが、メモリカードに具体化される検知回路。
JP2010540792A 2007-12-28 2008-12-17 不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法 Expired - Fee Related JP5260679B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/966,325 US7593265B2 (en) 2007-12-28 2007-12-28 Low noise sense amplifier array and method for nonvolatile memory
US11/966,325 2007-12-28
PCT/US2008/087262 WO2009085865A1 (en) 2007-12-28 2008-12-17 Low noise sense amplifier array and method for nonvolatile memory

Publications (2)

Publication Number Publication Date
JP2011508362A true JP2011508362A (ja) 2011-03-10
JP5260679B2 JP5260679B2 (ja) 2013-08-14

Family

ID=40433512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010540792A Expired - Fee Related JP5260679B2 (ja) 2007-12-28 2008-12-17 不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法

Country Status (7)

Country Link
US (3) US7593265B2 (ja)
EP (1) EP2225760A1 (ja)
JP (1) JP5260679B2 (ja)
KR (1) KR101565775B1 (ja)
CN (1) CN101946287B (ja)
TW (1) TWI505286B (ja)
WO (1) WO2009085865A1 (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
US7593265B2 (en) * 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory
US7957197B2 (en) * 2008-05-28 2011-06-07 Sandisk Corporation Nonvolatile memory with a current sense amplifier having a precharge circuit and a transfer gate coupled to a sense node
FR2953641B1 (fr) 2009-12-08 2012-02-10 S O I Tec Silicon On Insulator Tech Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2957193B1 (fr) 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
US8508289B2 (en) 2009-12-08 2013-08-13 Soitec Data-path cell on an SeOI substrate with a back control gate beneath the insulating layer
FR2953643B1 (fr) 2009-12-08 2012-07-27 Soitec Silicon On Insulator Cellule memoire flash sur seoi disposant d'une seconde grille de controle enterree sous la couche isolante
FR2955203B1 (fr) 2010-01-14 2012-03-23 Soitec Silicon On Insulator Cellule memoire dont le canal traverse une couche dielectrique enterree
FR2955204B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Cellule memoire dram disposant d'un injecteur bipolaire vertical
FR2955200B1 (fr) 2010-01-14 2012-07-20 Soitec Silicon On Insulator Dispositif, et son procede de fabrication, disposant d'un contact entre regions semi-conductrices a travers une couche isolante enterree
FR2955195B1 (fr) 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2957186B1 (fr) 2010-03-08 2012-09-28 Soitec Silicon On Insulator Cellule memoire de type sram
FR2957449B1 (fr) 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
EP2375442A1 (en) 2010-04-06 2011-10-12 S.O.I.Tec Silicon on Insulator Technologies Method for manufacturing a semiconductor substrate
EP2381470B1 (en) 2010-04-22 2012-08-22 Soitec Semiconductor device comprising a field-effect transistor in a silicon-on-insulator structure
US8705293B2 (en) 2011-10-20 2014-04-22 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory suitable for quick pass write
US8630120B2 (en) 2011-10-20 2014-01-14 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
WO2013058960A2 (en) 2011-10-20 2013-04-25 Sandisk Technologies Inc. Compact sense amplifier for non-volatile memory
US8811091B2 (en) * 2011-12-16 2014-08-19 SanDisk Technologies, Inc. Non-volatile memory and method with improved first pass programming
KR20130120858A (ko) * 2012-04-26 2013-11-05 한국전자통신연구원 전달게이트가 삽입된 이이피롬 셀
US8971141B2 (en) 2012-06-28 2015-03-03 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory and hybrid lockout
US9293195B2 (en) 2012-06-28 2016-03-22 Sandisk Technologies Inc. Compact high speed sense amplifier for non-volatile memory
US20140003176A1 (en) 2012-06-28 2014-01-02 Man Lung Mui Compact High Speed Sense Amplifier for Non-Volatile Memory with Reduced layout Area and Power Consumption
US8953386B2 (en) 2012-10-25 2015-02-10 Sandisk Technologies Inc. Dynamic bit line bias for programming non-volatile memory
US8902677B2 (en) * 2012-12-10 2014-12-02 Freescale Semiconductor, Inc. Reducing the power consumption of memory devices
JP2014182845A (ja) * 2013-03-18 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置及びその書き込み方法
US9123430B2 (en) * 2013-06-14 2015-09-01 Sandisk 3D Llc Differential current sense amplifier and method for non-volatile memory
US9087579B1 (en) 2014-01-06 2015-07-21 Qualcomm Incorporated Sense amplifiers employing control circuitry for decoupling resistive memory sense inputs during state sensing to prevent current back injection, and related methods and systems
JP5946483B2 (ja) * 2014-02-12 2016-07-06 ウィンボンド エレクトロニクス コーポレーション カレントセンシング
US9208895B1 (en) 2014-08-14 2015-12-08 Sandisk Technologies Inc. Cell current control through power supply
US9349468B2 (en) 2014-08-25 2016-05-24 SanDisk Technologies, Inc. Operational amplifier methods for charging of sense amplifier internal nodes
TWI552155B (zh) * 2014-09-23 2016-10-01 旺宏電子股份有限公司 用於快閃記憶體的感測方法及其記憶體元件
US9595338B2 (en) * 2014-09-24 2017-03-14 Sandisk Technologies Llc Utilizing NAND strings in dummy blocks for faster bit line precharge
KR102248835B1 (ko) 2014-09-29 2021-05-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US10601217B2 (en) * 2017-04-27 2020-03-24 Qualcomm Incorporated Methods for detecting an imminent power failure in time to protect local design state
US10037810B1 (en) 2017-06-27 2018-07-31 Sandisk Technologies Llc Method and apparatus for coupling up a voltage-setting transistor for a control line in a programming operation
US10510383B2 (en) * 2017-10-03 2019-12-17 Sandisk Technologies Llc State dependent sense circuits and pre-charge operations for storage devices
US10460814B2 (en) * 2017-12-12 2019-10-29 Western Digital Technologies, Inc. Non-volatile memory and method for power efficient read or verify using lockout control
US10636494B2 (en) * 2018-02-28 2020-04-28 Sandisk Technologies Llc Apparatus and method for reducing noise generated from locked out sense circuits in a non-volatile memory system
US10643677B2 (en) 2018-06-26 2020-05-05 Sandisk Technologies Llc Negative kick on bit line control transistors for faster bit line settling during sensing
JP2020009514A (ja) * 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス
US10643713B1 (en) 2019-02-08 2020-05-05 Sandisk Technologies Llc Toggling power supply for faster bit line settling during sensing
KR102267043B1 (ko) 2020-09-22 2021-06-18 (주)시그넷이브이 복수의 충전 모듈들을 이용한 전기 자동차 충전 방법 및 이를 위한 장치
CN113555042B (zh) * 2021-08-03 2023-12-19 北京紫光青藤微系统有限公司 灵敏放大器电路、存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001325796A (ja) * 2000-03-08 2001-11-22 Toshiba Corp 不揮発性半導体記憶装置
WO2006065501A1 (en) * 2004-12-16 2006-06-22 Sandisk Corporation Memory sensing circuit and method for low voltage operation

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4785427A (en) * 1987-01-28 1988-11-15 Cypress Semiconductor Corporation Differential bit line clamp
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5343063A (en) * 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5661053A (en) * 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
US5721702A (en) 1995-08-01 1998-02-24 Micron Quantum Devices, Inc. Reference voltage generator using flash memory cells
US5903495A (en) * 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
DE69820246D1 (de) 1998-07-20 2004-01-15 St Microelectronics Srl Schaltung und Verfahren zum Lesen eines nichtflüchtigen Speichers
ITRM20010001A1 (it) 2001-01-03 2002-07-03 Micron Technology Inc Circuiteria di rilevazione per memorie flash a bassa tensione.
KR100381956B1 (ko) * 2001-02-02 2003-04-26 삼성전자주식회사 플래시 메모리 장치의 감지 증폭 회로
US6657891B1 (en) * 2002-11-29 2003-12-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
JP3920768B2 (ja) * 2002-12-26 2007-05-30 株式会社東芝 不揮発性半導体メモリ
US6963506B1 (en) * 2003-10-03 2005-11-08 Advanced Micro Devices, Inc. Circuit and technique for accurately sensing low voltage flash memory devices
JP2005293659A (ja) 2004-03-31 2005-10-20 Nec Electronics Corp メモリ装置とリファレンス電流設定方法
US6967871B1 (en) * 2004-05-19 2005-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Reference sensing circuit
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US20060140007A1 (en) 2004-12-29 2006-06-29 Raul-Adrian Cernea Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US7173854B2 (en) * 2005-04-01 2007-02-06 Sandisk Corporation Non-volatile memory and method with compensation for source line bias errors
US7447094B2 (en) * 2005-12-29 2008-11-04 Sandisk Corporation Method for power-saving multi-pass sensing in non-volatile memory
US7539060B2 (en) * 2007-04-05 2009-05-26 Sandisk Corporation Non-volatile storage using current sensing with biasing of source and P-Well
US7593265B2 (en) 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001325796A (ja) * 2000-03-08 2001-11-22 Toshiba Corp 不揮発性半導体記憶装置
WO2006065501A1 (en) * 2004-12-16 2006-06-22 Sandisk Corporation Memory sensing circuit and method for low voltage operation

Also Published As

Publication number Publication date
TWI505286B (zh) 2015-10-21
US7978526B2 (en) 2011-07-12
US7593265B2 (en) 2009-09-22
KR101565775B1 (ko) 2015-11-06
TW200935442A (en) 2009-08-16
US8300472B2 (en) 2012-10-30
WO2009085865A1 (en) 2009-07-09
CN101946287A (zh) 2011-01-12
KR20100125229A (ko) 2010-11-30
CN101946287B (zh) 2014-07-16
JP5260679B2 (ja) 2013-08-14
US20100008148A1 (en) 2010-01-14
US20090168540A1 (en) 2009-07-02
US20110261625A1 (en) 2011-10-27
EP2225760A1 (en) 2010-09-08

Similar Documents

Publication Publication Date Title
JP5260679B2 (ja) 不揮発性メモリ用の低ノイズセンス増幅器アレイおよび方法
EP2289070B1 (en) High speed sense amplifier array and method for nonvolatile memory
US7046568B2 (en) Memory sensing circuit and method for low voltage operation
US8705293B2 (en) Compact sense amplifier for non-volatile memory suitable for quick pass write
US7023736B2 (en) Non-volatile memory and method with improved sensing
US7212445B2 (en) Non-volatile memory and method with improved sensing
US9558836B2 (en) Compact high speed sense amplifier for non-volatile memory with reduced layout area and power consumption
US20140003157A1 (en) Compact High Speed Sense Amplifier for Non-Volatile Memory and Hybrid Lockout
US8630120B2 (en) Compact sense amplifier for non-volatile memory
US9293195B2 (en) Compact high speed sense amplifier for non-volatile memory
US9208895B1 (en) Cell current control through power supply

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111206

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20120615

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130402

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130425

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160502

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5260679

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees