JPH0660692A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0660692A JPH0660692A JP4207676A JP20767692A JPH0660692A JP H0660692 A JPH0660692 A JP H0660692A JP 4207676 A JP4207676 A JP 4207676A JP 20767692 A JP20767692 A JP 20767692A JP H0660692 A JPH0660692 A JP H0660692A
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- memory cell
- semiconductor
- data register
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】半導体記憶装置の制御信号の配線が一部分に片
寄ることを防ぎ、半導体チップの面積を小さくする。 【構成】読み込み制御回路５と書き込み制御回路７のそ
れぞれに専用の冗長メモリセル制御回路４，４ａを独立
に接続して半導体チップ１の両側部に配置することによ
り、信号線の集中する中央部を冗長メモリセル制御信号
が走らなくなるので信号線の密集度が減少し半導体チッ
プを小さくできる。
寄ることを防ぎ、半導体チップの面積を小さくする。 【構成】読み込み制御回路５と書き込み制御回路７のそ
れぞれに専用の冗長メモリセル制御回路４，４ａを独立
に接続して半導体チップ１の両側部に配置することによ
り、信号線の集中する中央部を冗長メモリセル制御信号
が走らなくなるので信号線の密集度が減少し半導体チッ
プを小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にその回路のレイアウトに関する。
特にその回路のレイアウトに関する。
【０００２】
【従来の技術】従来の半導体記憶装置、特にＦＩＦＯ
（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）と呼ばれる
記憶装置では、パッケージの片側に書き込み信号用端子
及び書き込み制御用信号端子が、もう一方に読み込み信
号用端子及び読み込み制御用信号端子が配置されている
ことが多く、半導体チップの回路素子の配置もチップの
片側に書き込み用回路素子、もう一方に読み込み用回路
素子を配置していることが多い。
（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）と呼ばれる
記憶装置では、パッケージの片側に書き込み信号用端子
及び書き込み制御用信号端子が、もう一方に読み込み信
号用端子及び読み込み制御用信号端子が配置されている
ことが多く、半導体チップの回路素子の配置もチップの
片側に書き込み用回路素子、もう一方に読み込み用回路
素子を配置していることが多い。
【０００３】図２は従来の半導体記憶装置の一例を示す
レイアウト図である。
レイアウト図である。
【０００４】図２に示すように、半導体チップ１の中央
部に配置されたデータレジスタ部３を挟んで両側にメモ
リセル部２，２ａが配置され、データレジスタ部３に配
線８を介して接続されたメモリセル部及びデータレジス
タ部制御回路６，読み込み制御回路５，書き込み制御回
路７が配置され、書き込み制御回路７の近傍に配置され
た冗長メモリ制御回路４が読み込み制御回路５と書き込
み制御回路７とに共通に接続されている。
部に配置されたデータレジスタ部３を挟んで両側にメモ
リセル部２，２ａが配置され、データレジスタ部３に配
線８を介して接続されたメモリセル部及びデータレジス
タ部制御回路６，読み込み制御回路５，書き込み制御回
路７が配置され、書き込み制御回路７の近傍に配置され
た冗長メモリ制御回路４が読み込み制御回路５と書き込
み制御回路７とに共通に接続されている。
【０００５】
【発明が解決しようとする課題】この従来の半導体記憶
装置では、記憶容量を大きくした際に生産性を上げるた
めにメモリセルに冗長メモリセルを設置しており、その
制御回路をチップ上に配置するが、この回路は書き込み
及び読み出しの双方を制御する必要があるため、メモリ
セルとの入出力信号がその中間寄りに集中しており、信
号線の多い中央部分を冗長メモリセル制御信号が通過す
る必要が生じ、結果として、信号線領域を大きくとる必
要があるので半導体ペレットが大きくなってしまうとい
う欠点があった。
装置では、記憶容量を大きくした際に生産性を上げるた
めにメモリセルに冗長メモリセルを設置しており、その
制御回路をチップ上に配置するが、この回路は書き込み
及び読み出しの双方を制御する必要があるため、メモリ
セルとの入出力信号がその中間寄りに集中しており、信
号線の多い中央部分を冗長メモリセル制御信号が通過す
る必要が生じ、結果として、信号線領域を大きくとる必
要があるので半導体ペレットが大きくなってしまうとい
う欠点があった。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、書き込み制御回路と読み込み制御回路のそれぞれに
接続する冗長メモリセル制御回路を書き込み制御回路と
読み込み制御回路の近くに各々独立して配置することに
より、信号線の集中を防ぎ半導体ペレットを小さくでき
ることを特徴とする。
は、書き込み制御回路と読み込み制御回路のそれぞれに
接続する冗長メモリセル制御回路を書き込み制御回路と
読み込み制御回路の近くに各々独立して配置することに
より、信号線の集中を防ぎ半導体ペレットを小さくでき
ることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を用いて説明す
る。
る。
【０００８】図１は本発明の一実施例を示すレイアウト
図である。
図である。
【０００９】図１に示すように、半導体チップ１の中央
部に配置されたデータレジスタ部３を挟んで両側にメモ
リセル部２，２ａが配置され、データレジスタ部３の近
傍に配置されたメモリセル部及びデータレジスタ部制御
回路６とその両側に配置された読み込み制御回路５及び
書き込み制御回路７がそれぞれ配線８によりデータレジ
スタ部３に接続され、且つ、読み込み制御回路５と書き
込み制御回路７のそれぞれに冗長メモリセル制御回路
４，４ａが配線８を介して接続されている。
部に配置されたデータレジスタ部３を挟んで両側にメモ
リセル部２，２ａが配置され、データレジスタ部３の近
傍に配置されたメモリセル部及びデータレジスタ部制御
回路６とその両側に配置された読み込み制御回路５及び
書き込み制御回路７がそれぞれ配線８によりデータレジ
スタ部３に接続され、且つ、読み込み制御回路５と書き
込み制御回路７のそれぞれに冗長メモリセル制御回路
４，４ａが配線８を介して接続されている。
【００１０】ここで、メモリセル部２，２ａにデータを
読み書きする際に一時的にデータを蓄えるデータレジス
タ部３が読み込み制御回路５，書き込み制御回路７，メ
モリセル部及びデータレジスタ部の制御回路６からの信
号をすべてデータレジスタ部３に入力することになり中
央部の配線本数が周囲に比べて増加するが、冗長メモリ
セル制御回路４，４ａを半導体チップ１の両側部に配線
することにより中央部を走る信号線の数を減らすことが
でき、結果的には半導体チップ１が小さくなる。
読み書きする際に一時的にデータを蓄えるデータレジス
タ部３が読み込み制御回路５，書き込み制御回路７，メ
モリセル部及びデータレジスタ部の制御回路６からの信
号をすべてデータレジスタ部３に入力することになり中
央部の配線本数が周囲に比べて増加するが、冗長メモリ
セル制御回路４，４ａを半導体チップ１の両側部に配線
することにより中央部を走る信号線の数を減らすことが
でき、結果的には半導体チップ１が小さくなる。
【００１１】
【発明の効果】以上説明したように本発明では、半導体
チップの配線の密集度を小さくできるので、１枚のウェ
ハーからとれる半導体チップの数を増やくとこができ、
１個当りの単価を下げることができるという効果が得ら
れる。
チップの配線の密集度を小さくできるので、１枚のウェ
ハーからとれる半導体チップの数を増やくとこができ、
１個当りの単価を下げることができるという効果が得ら
れる。
【図１】本発明の一実施例を示すレイアウト図。
【図２】従来の半導体記憶装置の一例を示すレイアウト
図。
図。
１ 半導体チップ ２，２ａ メモリセル部 ３ データレジスタ部 ４，４ａ 冗長メモリセル制御回路 ５ 読み込み制御回路 ６ メモリセル部及びデータレジスタ部制御回路 ７ 書き込み制御回路 ８ 配線
Claims (1)
- 【請求項１】 半導体チップ上に配置された書き込み制
御回路及び読み出し制御回路と、前記２回路を制御する
冗長メモリセル制御回路を有する半導体記憶装置におい
て、前記書き込み制御回路及び前記読み出し制御回路の
各々に独立した複数個の冗長メモリセル制御回路を接続
して配置した事を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207676A JPH0660692A (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207676A JPH0660692A (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660692A true JPH0660692A (ja) | 1994-03-04 |
Family
ID=16543727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207676A Pending JPH0660692A (ja) | 1992-08-04 | 1992-08-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660692A (ja) |
-
1992
- 1992-08-04 JP JP4207676A patent/JPH0660692A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |