KR20010106622A - 쓰기 마스킹 기능을 갖는 반도체 메모리 장치 - Google Patents

Abstract

여기에 개시되는 반도체 메모리 장치는 멀티 입출력 구조를 가지며, 정보를 저장하기 위한 메모리 셀 어레이가 상기 반도체 메모리 장치에 제공된다. 상기 메모리 셀 어레이에 각 바이트를 할당할 때, 서로 다른 바이트에 대응하는 어레이 영역을 동일한 행 선택 라인 상에 배치하고, 그렇게 배치된 어레이 영역의 동일한 블록 내에서 서로 다른 바이트의 데이터가 출력된다. 그리고, 상기 각 셀 어레이 영역의 동일한 블록 내에서 출력되는 서로 다른 바이트의 데이터는 서로 다른 입출력 라인을 통해 전달된다.

Description

쓰기 마스킹 기능을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH WRITE MASKING FUNCTION}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 멀티 입출력 구조 (×32, ×64, ×128, …, 등)를 갖는 반도체 메모리 장치에 관한 것이다.

쓰기 동작에서 수행되는 마스킹 (masking) 동작은 바이트 단위로 수행된다. 먼저, 동기형 다이나믹 랜덤 액세스 메모리 (Synchronous Dynamic Random Access Memory, SDRAM) 장치의 DQM 마스킹 동작을 살펴보면 다음과 같다. 메모리 셀들을 바이트 단위로 구성하고, 각 바이트는 DQM 핀에 의해 내부 회로를 걸쳐 메모리 셀들에 데이터가 쓰여지지 않도록 차단된다.

예를 들면, ×32 의 입출력 구조를 갖는 SDRAM 장치에 있어서, 4개의 DQM 핀들이 제공된다. 4개의 DQM 핀들 (DQM0-DQM3)은 0번째 바이트 (DQ0-DQ7), 1번째 바이트 (DQ8-DQ15), 2번째 바이트 (DQ16-DQ23), 그리고 3번째 바이트 (DQ24-DQ31)를 각각 제어하며, 각 바이트의 DQi는 동일한 블록에 할당된다. 즉, 도 1에 도시된 바와 같이, 각 바이트의 DQi를 같은 블록 내에 할당하여 주어 DQM 제어를 쉽게 구성하여 줄 수 있다.

마스킹하는 방법에는 여러 가지가 있을 수 있지만, 현재까지 알려진 방법으로는 데이터를 입출력 라인에 실어주는 역할을 하는 입출력 드라이버를 제어하는 방법과, 마스킹 정보를 열 선택 라인 (column selection line, CSL)을 제어하는 열 디코더와 혼합하여 제어하는 방법이 있다. 이에 대한 개략적인 설명은 다음과 같다.

먼저, 입출력 드라이버를 오프시키는 방법에 있어서, 단지 하나의 열 선택 라인을 선택하는 정상적인 쓰기 동작에서 마스킹을 수행하게 되면, 입출력 드라이버는 오프 상태로 유지되기 때문에 입출력 라인은 읽기 동작을 위해서 사용된다. 반면에, 다수의 열 선택 라인들을 선택하는 블록 쓰기 동작에서 마스킹을 수행하는 경우에 있어서, 마스킹을 위해 입출력 드라이버를 오프시키게 되면, 다수의 열 선택 라인들이 선택되기 때문에, 열 선택 라인이 선택되어 있는, 셀 데이터가 서로 상반될 때 데이터가 반대로 되는 경우가 발생하게 되어 페일이 될 수 있다.

그 다음에, 열 선택 라인을 제어하는 방법에 있어서, 도 1에 도시된 바와 같이, 각 바이트 단위로 메모리를 할당하여 각 바이트 단위로 열 선택 라인을 별도로제어해야 한다. 즉, 마스킹 정보가 들어오면 열 선택 라인을 디세이블시킴으로써 새로운 데이터가 메모리 셀에 쓰여지는 것을 방지할 수 있다. 이때, 열 선택 라인을 다르게 제어하기 위해서는 별도의 열 디코더가 구비되어야 한다. 그러므로, ×32의 입출력 구조에서는 후자의 방법이 가능하지만, 그 이상의 입출력 구조 (예를 들면, ×64, ×128, …, 등)로 비트 수가 증가하게 되면, 열 디코더에 의한 점유 면적 역시 2배, 3배, …, 등으로 증가되기 때문에 후자의 방법 역시 현실적으로 불가능하다.

따라서 본 발명의 목적은 멀티 입출력 구조에서 쓰기 마스킹을 수행하기에 용이한 어레이 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 어레이 구조를 보여주는 도면;

도 2는 본 발명의 바람직한 제 1 실시예에 따른 어레이 구조를 보여주는 도면; 그리고

도 3은 본 발명의 바람직한 제 2 실시예에 따른 어레이 구조를 보여주는 도면이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 정보를 저장하기 위한 메모리 셀 어레이를 구비한 멀티 입출력 구조의 반도체 메모리 장치에 있어서: 상기 메모리 셀 어레이에 각 바이트를 할당할 때, 서로 다른 바이트에 대응하는 어레이 영역을 동일한 행 선택 라인 상에 배치하고, 그렇게 배치된 어레이 영역의 동일한 블록 내에서 서로 다른 바이트의 데이터가 출력된다.

이 실시예에 있어서, 상기 각 셀 어레이 영역의 동일한 블록 내에서 출력되는 서로 다른 바이트의 데이터는 서로 다른 입출력 라인을 통해 전달된다.

이 실시예에 있어서, 데이터 마스킹 동작을 수행할 때, 2개 또는 그 보다 많은 바이트를 단위로 하여 동일한 마스킹 정보로서 동시에 마스킹한다.

(작용)

이와 같은 장치에 의해서, 멀티 입출력 구조에서 쓰기 마스킹을 수행하기에 용이한 어레이 구조를 구현함으로써 입출력 구조의 확장에 따른 칩 사이즈의 증가를 억제할 수 있다.

(실시예)

이하, 본 발명에 따른 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

도 2를 참조하면, 본 발명의 바람직한 제 1 실시예에 따른 어레이 구조를 보여주는 도면이 도시되어 있다.

종래 기술의 어레이 구조 즉, 열 디코더를 기준으로 양측에 한 바이트 단위의 셀 어레이들이 각각 배치되는 구조에서 마스킹 동작을 수행할 때 생기는 불리한 점들을 개선하기 위해서, 4 바이트 즉 DQ가 32개인 경우에 있어서, 본 발명에 따른 어레이 구조는 열 디코더를 기준으로 양측에 2-바이트 단위의 셀 어레이들이 각각 배치되어 있다. 좌측에 배열된 어레이 구조를 살펴보면, 셀 어레이 중 위쪽에 배열된 부분을 통해 배치되는 열 선택 라인들은 0번째 바이트의 제어를 받는 열 디코더가 존재하며, 그것의 아래쪽에 배열된 부분을 통해 배치된 열 선택 라인들은 1번째 바이트의 제어를 받는 열 디코더가 존재한다. 마찬가지로, 비록 도면에 도시되지 않았지만, 우측에 배열된 어레이 구조 역시 좌측에 배열된 어레이 구조와 동일하게 구성될 것이다. 즉, 셀 어레이 중 위쪽에 배열된 부분을 통해 배치되는 열 선택 라인들은 2번째 바이트의 제어를 받는 열 디코더가 존재하며, 그것의 아래쪽에 배열된 부분을 통해 배치된 열 선택 라인들은 3번째 바이트의 제어를 받는 열 디코더가 존재한다. 이때, 0번째 바이트의 제어를 받는 열 디코더와 2번째 바이트의 제어를 받는 열 디코더는 서로 공유되도록 하나로 구성될 것이다.

여기서, 입출력 구조의 비트 수가 ×64, ×128, …, 등으로 증가되는 경우, 세로 방향으로 메모리 어레이를 적정한 크기로 할당하여 0, 1, 2, 3, …, N-바이트를 같은 메모리 블록에 배치하여 구성할 수 있다. 도 2에 도시된 바와 같이, 0번째 바이트와 1번째 바이트에 각각 대응하는 셀 어레이에 저장된 데이터는 서로 다른 입출력 라인을 통해 전달된다. 즉 서로 다른 바이트의 입출력 라인이 별도로 구비되어야 한다.

앞서 설명된 바와 같은 어레이 구조하에서, 노멀 동작에서는 각 바이트 단위로 열 선택 라인이 별도로 인에이블된다. 쓰기 마스킹 동작은 노멀 쓰기 동작에서 입출력 드라이버를 제어하는 스킴과 열 선택 라인을 오프시키는 스킴에서 아무런 문제없이 수행될 수 있다. 블록 쓰기 동작의 경우에 있어서, 열 선택 라인을 오프시키는 방법을 사용할 수 있어서 확실한 마스킹이 가능하다. 각 바이트 단위로 별도로 열 선택 라인을 제어하여 마스킹을 할 수 있다.

도 3을 참조하면, 본 발명의 바람직한 제 2 실시예에 따른 어레이 구조를 보여주는 도면이 도시되어 있다.

본 발명의 제 2 실시예에 따른 어레이 구조는 2 바이트 (즉, 16-비트) 씩을 동일한 마스킹 정보로 마스킹하게 할 수 있다. ×32의 경우에는 4 바이트이지만×64는 8 바이트, 그리고 ×128은 16 바이트 등이 되면 제 1 실시예에서 기술한 것처럼 블록 쓰기 픽셀 마스킹을 구현하기 위하여 열 디코더가 ×32 대비 4 배 정도가 필요하므로 전체적인 구성과 칩 사이즈에 지대한 영향을 줄 수 있다. 현재는 각 바이트 단위로 마스킹이 이루어지지만, 멀티 입출력 구조 (×64, ×128, …, 등)에 있어서, 2 바이트 또는 4 바이트를 동일한 마스킹 정보로 마스킹하는 스킴을 구현함으로써 칩 사이즈의 어려움을 해소하여 줄 수 있다.

도 3에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 구조는 0번째 바이트/1번째 바이트의 메모리의 한 블록 내에 배치하여 주어 하나의 열 선택 라인으로 2 바이트를 동시에 제어할 수 있는 구조이다. 마찬가지로, 2번째 바이트/3번째 바이트의 메모리를 한 블록 내에 배치하여 하나의 열 선택 라인으로 2 바이트를 동시에 제어할 수 있다.

상기한 바와 같이, 멀티 입출력 구조에서 쓰기 마스킹을 수행하기에 용이한 어레이 구조를 구현함으로써 입출력 구조의 확장에 따른 칩 사이즈의 증가를 억제할 수 있다.

Claims (3)

1. 정보를 저장하기 위한 메모리 셀 어레이를 구비한 멀티 입출력 구조의 반도체 메모리 장치에 있어서:

   상기 메모리 셀 어레이에 각 바이트를 할당할 때, 서로 다른 바이트에 대응하는 어레이 영역을 동일한 행 선택 라인 상에 배치하고, 그렇게 배치된 어레이 영역의 동일한 블록 내에서 서로 다른 바이트의 데이터가 출력되는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 각 셀 어레이 영역의 동일한 블록 내에서 출력되는 서로 다른 바이트의 데이터는 서로 다른 입출력 라인을 통해 전달되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   데이터 마스킹 동작을 수행할 때, 2개 또는 그 보다 많은 바이트를 단위로 하여 동일한 마스킹 정보로서 동시에 마스킹하는 것을 특징으로 하는 반도체 메모리 장치.