JPS62169471A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関するものであり、特
に、記憶機能を有する半導体集積回路装置に適用して有
効な技術に関するものである。

〔従来の技術〕

ダイナミック型ランダムアクセスメモリを備えた半導体
集積回路装置（以下、ＤＲＡＭという）は。

情報の書込み及び読出し動作時間の高速化、高雑音指数
（高Ｓ／Ｎ比）及び高集積化を図る必要性が高まってい
る。

そこで１本願出願人が先に出願した特開昭５７−１９８
５９２号公報に、前記要求に答えることができる技術が
提案されている。この技術は、メモリセルに接続される
データ線（入出力線）を、独立に記憶情報を処理できる
複数のデータ線に分割し、このデータ線に共通のＹデコ
ーダで、データ線の入出力情報を制御している。すなわ
ち、メモリセルアレイ内でデータ線を細分化したことに
より、その容量を小さくすることができるので、書込み
及び読出し動作の高速化を図ることができる。

また、記憶情報に対する雑音の発生する確率が小さくな
るので、高Ｓ／Ｎ化を図ることができる。

さらに、Ｙデコーダを分割されたデータ線に共通に設け
たことにより、Ｙデコーダ数を低減し、高集積化を図る
ことができる。

データ線の入出力情報は、ＹセＩノクト線（制御信号線
）で制御されるＭ　ＯＳ　Ｆ　ＥＴからなるＹスイッチ
を通して、入出力線（Ｉ　１０線）で出力されるように
構成されている。

〔発明が解決しようとする問題点〕

かかる技術において、本発明者は、書込み及び読出し速
度の高速化を図るため、データ線、Ｙセレクト線及びＩ
１０線をいずれもアルミニウム等の低抵抗配線で構成す
ることについて検討した７具体的には、データ線及びＹ
セレクト線を第１層目のアルミニウム配線で構成し、そ
れらと交差するＩ１０線を第２層目のアルミニウム配線
で構成した。Ｙセレクト線は、複数本（例えば、４本）
のデータ線毎に一本の割合でデータ線間に延在するよう
に構成されている。

しかしながら１本発明者は、データ線とＩ１０線との接
続部であるＹスイッチ部分において、集積度が著しく低
下するという問題点を見出した。

データ線、Ｉ１０線及びＹセレクト線を延在させ、Ｙス
イッチを配置し、しかも、Ｙスイッチはデータ線、Ｉ１
０線及びＹセレクト線と接続されるので５この部分のレ
イアウト効率が悪いからである。

本発明の目的は、記憶機能を有する半導体集積回路装置
において、動作時間の高速化、高Ｓ／Ｎ化及び高集積化
を図ることが可能な技術を提供することにある。

本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、データ線とＩ１０線との接続部分でのレ
イアウト効率を向上することが可能な技術を提供するこ
とにある。

本発明の前記ならびにその他の目的と新規な特徴は、水
門、ｖａｔｓの記述及び添付図面によって明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである２、 すなわち、複数しこ分割して設けられたデータ線と５１
該データ腺の入出力記憶情報を制御するように設けＪっ
ｉｙ　７ｅ：　Ｙセ１ｏ・・クト線とを同一の導電層で
構成し、データ線又はＹセレクト線の一部を異なる層の
導電層で構成する。

〔作用〕

Ｊ二記した手段によれば、前記データ線を細分化したの
で、動作時間の高速化、高Ｓ／Ｎ化及び高集積化を図る
ことができるとともに、データ線と１１０線との接続部
分のレイアウト効率を向上することができるので、より
高集積化を図ることができる。

以下、本発明の構成について、フォールデｙ　ｈビット
ライン方式を採用するｌ）　ＲＡ　Ｍに適用した一実施
例とともに説明する。

［実施例コ 本発明の一実施例のＤ　ＲＡＭを第１図（等価回路図）
で示す。

なお、実施例の全回において、同一の機能を有するもの
は同一の符号を付け、その＜ｌｊ返しの説明は省酩する
。

ＤＲＡＭは、第１図で示すように、入出力線（データ線
）Ｄｌ、とワード線Ｗ丁−との所定交差部にメモリセル
［ｖｉが設けられ“こいる７メモリセルＭば、符号を付
けていないが、スイッチ用Ｍ　１．　Ｓ　ＦＥＴと情報
捨積用容量素子、！・の直列回路で構成されている。メ
ー！：１１せルＭは、データ線ＤＬの延在する列方向及
びワード線ＷＬの延在する行方向に複数配置され、メモ
リセルアレイを構成している。

データ線ＤＬは、メモリセルアレイを延在するデータ線
を複数に分割して構成し、夫々独立に記憶情報を処理で
きるように構成されている。このデータ線ＤＬは、一対
でセンスアンプＳＡに接続されている。

メモリセルＭに書込まれた情報は、データ線ＤＬ、を介
して、センスアンプＳＡで０″又は＃　Ｉ　Ｉｆ情報に
判定される。この判定された情報は、データ線ＤＬ、Ｙ
スイッチ用ＭＴＳＦＥＴＱｙ、入出力線（Ｉ　１０線）
Ｉ／○を介してメインアンプＭＡに伝達され、外部機器
に出力される。

前記ＭＩＳＦＥＴＱｙは、制御信号線（Ｙセレクト線）
ＹＳを介して共通のＹデコーダ回路（デコーダ回路とド
ライバ回路を有する）Ｙ　Ｄ　Ｅ　Ｃで制御される。Ｙ
セレクト腺ＹＳは、データ線ＤＬと同一列方向に延在し
て設けられている。本実施例の１本のＹセレクト線ＹＳ
は、ワード線ＷＬの延在する方向に隣接する２組の一対
のデータ線ＤＬ（Ｄ　Ｌ　＋　、Ｄ　Ｌ２　、Ｄ　Ｌ、
３．ＤＬ４）に対して設けられている。この・１本のデ
ータ線り乙は、ＭＩＳＦＥ　Ｔ　Ｑ　ｙ　＋　、　Ｑ　
ｙ２　、　Ｑ　’ｔ　３　、　Ｑ　’／　４を介して１
図示の夫々異なる共通のｌ１０３．ｌ１０２．　Ｉ　／
　Ｏ３，ｌ１０２に接続されている。

前記ワードａＷＬは、Ｘデコーダ回路（Ｘデコーダ回路
とワードドライバ回路とを有している）ＸＤＥＣに接続
されている。Ｘテコ−１回路ＸＤＥＣは、所定のワード
ａＷＬを選択し、該ワード線ＷＬに接続されたメモリセ
ルＭのスイッチ用ＭＩＳＦＥＴを動作させるように構成
されている。

次に、本実施例の具体的な構成について、第２図（要部
平面図）及び第２図の１−１線（メモリセルアレイ領域
）、ｎ−ｎ線及び■−■線（Ｙスイッチ用ＭＩＳＦＥＴ
領域）で夫々切った断面を第３図で示す。なお、第２図
は、本実施例の構成をわかり易くするために、各導ｆｌ
！層間に設けられるフィールドＭ縁膜以外の絶縁膜は図
示しない。

第２図及び第３図において、１は単結晶シリコンからな
るＰ−型の半導体領域（又はウェル領域）である。２は
分離用絶縁膜、３はフィールド絶縁膜。

４はｐ型のチャネルストッパ領域である０分離用絶縁膜
２は１例えば、熱酸化技術で形成した酸化シリコン膜と
その上に堆積された窒化シリコン膜で構成されている。

フィールド絶縁膜３は、半導体基板１の主面を選択的に
酸化した酸化シリコン膜で構成されている。

メモリセルＭは、第２図及び第３図の夫々左側に示すよ
うに１分離用絶縁膜２及びフィールド絶縁膜３で囲まれ
た領域の半導体基板１の主面に構成されている。すなわ
ち、メモリセルＭの情報蓄積用容量素子Ｃは、ｎ型の半
導体領域７、誘電体）漠８及びプレート電極９で構成さ
れるＭＩＳ型容量と、半導体領域７とＰ゛型の半導体領
域６で構成される接合型容量とで構成されている。プレ
ート電極９は、＠造工程における第１層目の導電層形成
工程（ゲート電極材料、例えば、多結晶シリコン膜）で
構成される。

メモリセルＭのスイッチ用Ｍ　Ｔ　５ＦＥＴＱは、半導
体基板１、ゲート絶＆１１１！１１、ゲート電極１２、
一対のｎ型の半導体領域１３及び一対のｎ゛型の半導体
領域１５で構成されている。

前記情報蓄積層容量素子Ｃの下部の半導体基板１には、
α線で生じる少数キャリアの侵入を防止するｐ°型の半
導体領域（バリア領域）５が設けられている。また、工
０はプレートな極９を覆う絶縁膜、１４は不純物導入用
マスクである。

前記グー１−ｆｉ！極１２は、多結晶シリコン膜の上部
に高融点金属シリサイド（ＭｏＳｉｚ　、ＴｉＳｉ２゜
Ｔ　ａ　Ｓ　ｉ　２　、　Ｗ　Ｓ　ｉ　２　）膜が設け
られた複合膜で構成されている。ゲート１１！極１２の
比抵抗値を低減し。

情報の書込み及び読出し動作の高速化を図るためである
。また、ゲートな極１２は、単層の高融点金属シリサイ
ド膜又は高融点金属（Ｍ　Ｏ、Ｔ　ｉ　、　Ｔ　ａ　。

’Ｗ）ＩＢｆ！、戒は多結晶シリコン膜の上部に高融点
金属膜が設けられた複合膜で構成してもよい。ゲート電
極１２は、製造工程における第２層目の導電層形成工程
（ゲート電極材料）で構成される。

ゲートｔｔｉｔ＠１２は、メモリセルアレイ内で行方向
に配置された他のメモリセルＭのＭＩＳＦＥＴＱのゲー
トｆｆ１ｔｉ１２と一体に構成されており、ワード、１
（ＷＬ）１２Ａを構成するようになっている。

前記高濃度の１１型の半導体領域１５は、ソース領域又
はドレイン領域として使用される。低濃度のｎ型の半導
体領域１３は、半導体領域１５とチャネル形成領域との
間に設けられており、所謂。

Ｌ　Ｄ　Ｄ　（Ｌ　ｉｇｈｅｌｙ旦ｏｐｅｄ旦ｒａｉｎ
）構造のＭＩＳＦＥ　Ｔ　Ｑを構成するようになってい
る。

このように構成されるメモリセルＭは、それを覆う絶９
１１！２１６に設けられた接続孔１７を通して。

半導体領域１５でデータ線（ＤＬ）１８と電気的に接続
されている。データ線１８は、製造工程における第３層
目の導電層形成工程（配線材料、例えば、アルミニウム
膜、Ｓｉ、Ｃｕ等が添加されたアルミニウム膜等）で構
成される。

このデータ線１８と同一導電層で、しかも所定数毎のデ
ータｉｔａ間には、データ線１Ｂと同一方向に延在する
Ｙセレクト線（ＹＳ）１８Ａが設けられている。

メモリセルアレイ内では、さらに、データｌｌ１Ａ１８
及びＹセレク１−線１８Ａの上部に絶Ｒ膜１９を介して
、ワード線１２Ａと同一列方向に延在するワード線（Ｗ
Ｌ）２０が設けられている。ワード線２０は、図示して
いないが、所定数毎のメモリセル間において、絶縁膜１
９に設けられた接続孔を通して下層のワード線１２Ａと
電気的に接続されている。このワード線２０は、所３ｉ
？、シャントとして使用され、ワード線１２Ａよりも比
抵抗値の小さな導電層で構成される。すなわち、ワード
線２０は、製造工程における第４層目の導電層形成工程
（配線材料、例えば、アルミニウム膜、Ｓｌ。

Ｃｕ等が添加されたアルミニウム膜等）で構成される。

Ｙスイッチ用ＭＩＳＦＥＴＱＹは、第２図及び第３図の
夫々の右側に示すように、フィールド絶縁膜３で囲まれ
た領域の半導体基板１の主面に設けられている。ＭＩＳ
ＦＥＴＱｙは、ＭＩＳＦＥＴＱと同様に、半導体基板ｌ
、ゲート絶縁膜１１、ゲート電極１２．一対のｎ型の半
導体領域１３及び一対のｎ１型の半導体領域１５で構成
される。ＭＩＳＦＥＴＱｙは、接続孔１７を通して、一
方の半導体領域１５で所定のデータ線１８と電気的に接
続されている。ＭＩＳＦＥＴＱＹの他方の半導体領域１
５は、接続孔２１を通して、所定の■／○線２ＯＡと電
気的に接続されている。Ｉ１０線２ＯＡは、ワード線２
０と同一導電層でしかもそれと同一列方向に延在して設
けられている。ｌＺＯ線２ＯＡの延在する方向に隣接す
るＭ、ｌ５ＦＥ−”Ｉ’、Ｑｙは、データ線１８の延在
する方向に半ピッチ分ずれて配置している。これは、Ｉ
１０線２゜Ａ及びデータ線１８とＭＩＳＦ、ＥＴＱｙと
のピッチ分せが容易に行えかつ特にＩ１０線２ＯＡの延
在する方向の寸法を縮小することができる。

前記メモリセルアレイ内を延在するＹセレクト線１８Ａ
は、メモリセルアレイ間すなわちＭＩＳＦＥＴＱｙ形成
領域において、異なる層の導電層１２Ｂを介して電気的
に接続されている。本実施例では、導′社層１２Ｂは、
データ線ＤＬＬとＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｙ　１との
接続部を迂回し、しかも、データｗｃＤＬ２の延在する
領域の下部に達するように迂回して設けられている。Ｙ
セレクトｆｉ１８Ａと導電層１２Ｂとの接続は、接続孔
１７を通して行われる。導電層１２Ｂは、ＭＩ　Ｓ　Ｆ
ＥＴＱｙのゲート電極１２と一体に構成されており、Ｙ
セレクト線１８Ａの制御信号をゲートな極１２に伝達す
るように構成されている。

このように、■スイッチ用ＭＴＳＦＥＴＱ！／形成領域
において、Ｙセレン１〜線１８Ａの一部を黄なる層の導
電層１２Ｂで構成することにより、同一４電層のデータ
線１８の配ｌｉ！（特にピッチ）に或はデータ線１８又
はＩ１０線２ＯＡとＭＩＳＦＥＴ、Ｑｙとの接続部分の
配置に影響されずにＹセレクト線１８Ａを延在させるこ
とができる。したがって、Ｍ　Ｉ　ＳＦＦ、ＴＱｙ形成
領域すなわちデータ線１８とｒ／○Ａ＄２０Ａとの接続
領域のレイアウト効率を高めることができるので、集積
度を向上することができる。

また、導電層１２Ｂは、比抵抗値の小さな導電性材料で
構成しているので、Ｙセレク）−線１８Ａを伝達する制
御信号の遅延は問題にならないほど小さい。

なお、本実施例は、Ｙセレクト線１８Ａの一部を導電層
１２Ｂで構成したが１本発明は、データ線１８の一部を
導電Ｗ１１２Ｂで構成することもできる。

以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

複数に分割して設けられたデータ線と、該データ線の入
出力記憶情報を制御するように設けられたＹセレク１〜
線とを同層の導電層で構成し、データ線又はＹセレクト
線の一部を異なる層の導電層で構成することにより、前
記データ線を細分化したので、動作時間の高速化、高Ｓ
／Ｎ化及び高集結化を図ることができるとともに、デー
タ線とＩｌｏ線との接続部分のレイアラ１−効率を向上
することができるので、より高集積化を図ることができ
る。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば、本発明は、■セレクト線を有するスタティック
型ランダムアクセスメモリを備えた半導体集積回路装置
に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

データ線、Ｉｌｏ線、Ｙセレクト線等をアルミニウム層
で形成でき、低抵抗化できると共にレイアラ１〜を効率
よく行うことができ高集積化することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＤＲＡＭの等価回路
図。 第２図は１本発明の一実施例であるＤＲＡＭの要部断面
図、 第３図は、第２図の１−１線、　ｌｌ−Ｔｌ線及びＩＩ
Ｉ■線で夫々切った断面図である。 図中、ＷＬ、１２Ａ、２０・・・ワード線、ＤＬ、１Ｂ
・・・データ線（入出力線）、ＹＳ、１８Ａ・・・Ｙセ
レクト線（制御信号線）、Ｉｌｏ、２０Ａ・・・Ｉｌｏ
線。 Ｑ　＋　Ｑ　ｙ・・・ＭＩＳＦＥＴ、１２・・・ゲート
電極、１２Ｂ・・・導電層である。

Claims (1)

1. 【特許請求の範囲】 １、記憶情報の入出力線を複数に分割して独立に記憶情
   報を処理できるように設けられた入出力線と、該複数に
   分割された入出力線に共通なデコーダで、該入出力線の
   入出力記憶情報を制御するように設けられた制御信号線
   とを備えた記憶機能を有する半導体集積回路装置であっ
   て、前記制御信号線又は入出力線の一部を、異なる層の
   導電層で構成したことを特徴とする半導体集積回路装置
   。 ２、前記入出力線及び制御信号線は、アルミニウム膜又
   は所定の不純物が添加されたアルミニウム膜で構成され
   、その一部は、ＭＩＳＦＥＴのゲート電極と同一導電層
   で構成されたことを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置。 ３、前記制御信号線の一部は、該制御信号線と前記入出
   力線との接続部分が異なる層の導電層で構成されている
   ことを特徴とする特許請求の範囲第１項に記載の半導体
   集積回路装置。 ４、前記制御信号線と入出力線は、同一導電層で構成さ
   れたことを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ５、前記入出力線はデータ線であり、前記制御信号線は
   Ｙセレクト線であることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。