JPS62165359A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62165359A JPS62165359A JP61006404A JP640486A JPS62165359A JP S62165359 A JPS62165359 A JP S62165359A JP 61006404 A JP61006404 A JP 61006404A JP 640486 A JP640486 A JP 640486A JP S62165359 A JPS62165359 A JP S62165359A
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- memory cell
- semiconductor region
- band
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、ダイナミック型
ランダムアクセスメモリを備えた半導体集積回路装Ｗ（
以下、Ｄ Ｒ，Ａ Ｍという）に適用して有効な技術に
関するものである。
ランダムアクセスメモリを備えた半導体集積回路装Ｗ（
以下、Ｄ Ｒ，Ａ Ｍという）に適用して有効な技術に
関するものである。
ＤＲＡＭのメモリセルは、スイッチ川Ｍ ） Ｓ ＦＥ
Ｔと情報蓄積用容量素子との直列回路で構成されている
。情報蓄積用容量素子は、一般的に、一方の電極として
使用される半導体基板、誘電体膜及び他方の電極として
使用されるプレート電極からなるＭＩＳ型容量素子で構
成されている。このプレート電極は、隣接する他のメモ
リセルのプレート電極と一体に構成されており、メモリ
セルアレイを覆うように構成されている。
Ｔと情報蓄積用容量素子との直列回路で構成されている
。情報蓄積用容量素子は、一般的に、一方の電極として
使用される半導体基板、誘電体膜及び他方の電極として
使用されるプレート電極からなるＭＩＳ型容量素子で構
成されている。このプレート電極は、隣接する他のメモ
リセルのプレート電極と一体に構成されており、メモリ
セルアレイを覆うように構成されている。
この種のＤ Ｒ，Ａ Ｍは、メモリセルアレイ内に基板
バイアス発生回路で発生する少数キャリアの侵入を防止
するために、メモリセルアレイの周辺部に沿ってガート
バンドが設けられている。少数キャリアは、情報蓄積用
容量素子に蓄積された情報となる電荷量を変動させ、情
報を反転させてしまう。ガートバンドは、半導体基板と
反対導電型のＤ型の半導体領域で構成されている。この
ガートバンドは、半導体基板とのｐｎ接合部から半導体
基板側に形成される空乏領域の伸びを深くし、少数キャ
リアを半導体基板の深さ方向に導くようになっている。
バイアス発生回路で発生する少数キャリアの侵入を防止
するために、メモリセルアレイの周辺部に沿ってガート
バンドが設けられている。少数キャリアは、情報蓄積用
容量素子に蓄積された情報となる電荷量を変動させ、情
報を反転させてしまう。ガートバンドは、半導体基板と
反対導電型のＤ型の半導体領域で構成されている。この
ガートバンドは、半導体基板とのｐｎ接合部から半導体
基板側に形成される空乏領域の伸びを深くし、少数キャ
リアを半導体基板の深さ方向に導くようになっている。
このように構成さＪｚる前記プレート電極とガートバン
ドには、同電位（例えば電源電圧５［Ｖ］）が印加され
ている。電位の供給は、プレート電極及びガートバンド
の電位を安定に保持するために、それらと別の比抵抗値
が極めて小さなアルミニウム配線で行われている。
ドには、同電位（例えば電源電圧５［Ｖ］）が印加され
ている。電位の供給は、プレート電極及びガートバンド
の電位を安定に保持するために、それらと別の比抵抗値
が極めて小さなアルミニウム配線で行われている。
なお、ＤＲＡＭのガードパントについては、例えば、特
開昭５９−１９３０４５号に記載されている。
開昭５９−１９３０４５号に記載されている。
本発明者は、かかる技術における検討の結果、次のよう
な問題点が生じることを見出した。
な問題点が生じることを見出した。
前記プレート電極の端部とガートバンドとは重り合わな
いレイアウトで構成さ汎ており、前記アルミニウム配線
は、プレート電極の端部及びガートバンドと電気的に接
続するとともに、それらの延在方向に沿って延在して設
けられている。アルミニウム配線は、延在方向と交差す
る方向でプレート電極の端部及びガートバンドと接続し
ている。
いレイアウトで構成さ汎ており、前記アルミニウム配線
は、プレート電極の端部及びガートバンドと電気的に接
続するとともに、それらの延在方向に沿って延在して設
けられている。アルミニウム配線は、延在方向と交差す
る方向でプレート電極の端部及びガートバンドと接続し
ている。
このため、アルミニウム配線の延在する方向と交差する
方向において、複数の接続部を設ける必要があるので、
接続面積が増大しｒ）ＲＡＭの集積度が低下する。
方向において、複数の接続部を設ける必要があるので、
接続面積が増大しｒ）ＲＡＭの集積度が低下する。
３一
本発明の目的は、Ｄ Ｒ，Ａ Ｍの集積度を向上するこ
とが可能な技術を提供することにある。
とが可能な技術を提供することにある。
本発明の他の目的は、Ｄ ＲＡ、 Ｍにおいて、プレー
ト電極及びガートバンドとそれらに接続する配線との接
続面積を縮小することが可能な技術を提供することにあ
る。
ト電極及びガートバンドとそれらに接続する配線との接
続面積を縮小することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡明に説明すれば、下記のとおりである。
要を簡明に説明すれば、下記のとおりである。
ＤＲＡＭのプレー１〜電極の端部を、ガートバンドと重
り合う部分と重り合わない部分とを有する形状で設け、
前記重り合う部分」二及び重り合わない部分上を延在し
、かつプレート電極とガートバンドとの夫々と電気的に
接続する配線を設ける。
り合う部分と重り合わない部分とを有する形状で設け、
前記重り合う部分」二及び重り合わない部分上を延在し
、かつプレート電極とガートバンドとの夫々と電気的に
接続する配線を設ける。
上記した手段によれば、配線の延在方向でプレ一ト電極
とガートバンドの夫々と電気的に接続し、配線の延在方
向と交差する方向の接続面積を縮小することができるの
で、ＤＲＡＭの集積度を向上することができる。
とガートバンドの夫々と電気的に接続し、配線の延在方
向と交差する方向の接続面積を縮小することができるの
で、ＤＲＡＭの集積度を向上することができる。
以下、本発明の構成について、フォールプツトビットラ
イン方式な採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。
イン方式な採用するＤＲＡＭに本発明を適用した一実施
例とともに説明する。
本発明の一実施例であるＤＲＡＭのメモリセルアレイを
第１図（要部平面図）で示し、第１図のＩｆ−■線で切
った断面を第２図で示す。なお、実施例の全回において
、同一機能を有するものは同一符号を付け、そのくり返
しの説明は省略する。また、第１図は、本実施例の構成
をわかり易くするために、各導電層間に設けられるフィ
ールド絶縁膜以外の絶縁膜は図示しない。
第１図（要部平面図）で示し、第１図のＩｆ−■線で切
った断面を第２図で示す。なお、実施例の全回において
、同一機能を有するものは同一符号を付け、そのくり返
しの説明は省略する。また、第１図は、本実施例の構成
をわかり易くするために、各導電層間に設けられるフィ
ールド絶縁膜以外の絶縁膜は図示しない。
第１図及び第２図において、ｌは単結晶シリコンからな
るＰ−型の半導体基板（又はウェル領域）、２はフィー
ルド絶縁膜、２ＡはＰ型のチャネルストッパ領域である
。フィールド絶縁膜２及びチャネルストッパ領域２Ａは
、半導体素子形成領域間の半導体基板ｌの主面に設けら
れており、半導体素子間を電気的に分離するように構成
されている。
るＰ−型の半導体基板（又はウェル領域）、２はフィー
ルド絶縁膜、２ＡはＰ型のチャネルストッパ領域である
。フィールド絶縁膜２及びチャネルストッパ領域２Ａは
、半導体素子形成領域間の半導体基板ｌの主面に設けら
れており、半導体素子間を電気的に分離するように構成
されている。
Ｄ Ｒ，Ａ ＭのメモリセルＭは、フィールド絶縁膜２
で囲まれた領域の半導体基板ｌの主面に、スイッチ用Ｍ
ＩＳＦＥＴＱと情報蓄積用容量素子Ｃとの直列回路で構
成されている。
で囲まれた領域の半導体基板ｌの主面に、スイッチ用Ｍ
ＩＳＦＥＴＱと情報蓄積用容量素子Ｃとの直列回路で構
成されている。
情報蓄積用容量素子Ｃは、一方の電極として使用される
ｎ型の半導体領域３Ａ、誘電体膜（例えば、酸化シリコ
ン膜）４及び他方の電極として使用されるプレート電極
５で構成されている。ｎ型の半導体領域３Ａは、例えば
リン又はヒ素をイオン打込み技術で導入して形成する。
ｎ型の半導体領域３Ａ、誘電体膜（例えば、酸化シリコ
ン膜）４及び他方の電極として使用されるプレート電極
５で構成されている。ｎ型の半導体領域３Ａは、例えば
リン又はヒ素をイオン打込み技術で導入して形成する。
プレート電極５は、隣接する他のメモリセルＭのプレー
ト電極５と一体に構成されており、メモリセルＭが行列
状にｈ装置されるメモリセルアレイを覆うように構成さ
れている。プレート電極５は、例えば、抵抗値を低減す
る不純物（例えば、Ｐ、Ａｓ）が導入された多結晶シリ
コン膜で構成する。６はプレート電極５を覆う絶縁膜で
ある。
ト電極５と一体に構成されており、メモリセルＭが行列
状にｈ装置されるメモリセルアレイを覆うように構成さ
れている。プレート電極５は、例えば、抵抗値を低減す
る不純物（例えば、Ｐ、Ａｓ）が導入された多結晶シリ
コン膜で構成する。６はプレート電極５を覆う絶縁膜で
ある。
スイッチ用ＭＩＳＦＥＴＱは、半導体基板１、ゲート絶
縁膜７、グー１−電極８、ｎ４型のソース領域及びドレ
イン領域９Ａで構成されている。ゲート電極８は、行方
向に配置された他のメモリセルＭのグーｌ−電極８と一
体に構成されており、ワード線（ＷＬ）８Ａを構成する
ようになっている。グー１〜電極８及びワード線８Ａは
、例えば、抵抗値を低減する不純物（例えば、Ｐ、Ａｓ
）が導入された多結晶シリコン膜で構成する。また、ゲ
ーＩ−電極８及びワード線８Ａは、高融点金属（Ｍｏ、
Ｔ’ａ。
縁膜７、グー１−電極８、ｎ４型のソース領域及びドレ
イン領域９Ａで構成されている。ゲート電極８は、行方
向に配置された他のメモリセルＭのグーｌ−電極８と一
体に構成されており、ワード線（ＷＬ）８Ａを構成する
ようになっている。グー１〜電極８及びワード線８Ａは
、例えば、抵抗値を低減する不純物（例えば、Ｐ、Ａｓ
）が導入された多結晶シリコン膜で構成する。また、ゲ
ーＩ−電極８及びワード線８Ａは、高融点金属（Ｍｏ、
Ｔ’ａ。
Ｔ ｊ 、 Ｗ ）膜、高融点金属シリサイド（ＭｏＳ
ｉ２．ＴａＳｉ２．ＴｉＳｉ２．ＷＳｉ２）膜等で構成
してもよい。
ｉ２．ＴａＳｉ２．ＴｉＳｉ２．ＷＳｉ２）膜等で構成
してもよい。
ソース領域及びドレイン領域９Ａは、例えばリン又はヒ
素をイオン打込み技術で導入して形成する。
素をイオン打込み技術で導入して形成する。
ｌＯは層間絶縁膜、１１は接続孔、１２Ａはデータ線Ｄ
Ｌである。データ線１．２Ａは、接続孔１１を通して
所定のソース領域又はドレイン領域９Ａと電気的に接続
され、メモリセルアレイ内の層間絶縁膜１０の上部を列
方向に延在して設けられている。データ線１２Ａは、比
抵抗値が極めて小−７＝ さいアルミニウム膜又は所定の添加物（Ｓｉ、Ｃｕ等）
を含有するアルミニウム膜で構成する。
Ｌである。データ線１．２Ａは、接続孔１１を通して
所定のソース領域又はドレイン領域９Ａと電気的に接続
され、メモリセルアレイ内の層間絶縁膜１０の上部を列
方向に延在して設けられている。データ線１２Ａは、比
抵抗値が極めて小−７＝ さいアルミニウム膜又は所定の添加物（Ｓｉ、Ｃｕ等）
を含有するアルミニウム膜で構成する。
メモリセルアレイの周辺部には、第１図及び第２図の右
側に示すように、ガートバンドＧが設けられている。ガ
ートバンドＧは、フィールド絶縁膜２で囲まれた領域の
半導体基板１の主面に設けられたｎ型の半導体領域３Ｂ
とｎ＋型の半導体領域９Ｂとが交互に電気的に接続して
構成されている。
側に示すように、ガートバンドＧが設けられている。ガ
ートバンドＧは、フィールド絶縁膜２で囲まれた領域の
半導体基板１の主面に設けられたｎ型の半導体領域３Ｂ
とｎ＋型の半導体領域９Ｂとが交互に電気的に接続して
構成されている。
半導体領域３Ｂは、情報蓄積用容量素子Ｃの半導体領域
３Ａと同一製造工程で形成されるようになっている。半
導体領域９Ｂは、ＭＴＳＦＥＴＱのソース領域及びドレ
イン領域９Ａと同一製造工程で形成されるようになって
いる。このガートバンドＧは、基板バイアス発生回路（
図示していない）からの少数キャリアがメモリセルアレ
イ内に侵入しないように、メモリセルアレイの周辺部に
沿って延在して設けられている。
３Ａと同一製造工程で形成されるようになっている。半
導体領域９Ｂは、ＭＴＳＦＥＴＱのソース領域及びドレ
イン領域９Ａと同一製造工程で形成されるようになって
いる。このガートバンドＧは、基板バイアス発生回路（
図示していない）からの少数キャリアがメモリセルアレ
イ内に侵入しないように、メモリセルアレイの周辺部に
沿って延在して設けられている。
メモリセルアレイの周辺部に延在する前記プレート電極
５の端部は、ガートバンドＧと重り合う部分５Ａと重り
合わない部分５Ｂとを有する形状で構成されている。こ
の重り合う部分５Ａと重り合わない部分５Ｂは、ガート
バンドＧの延在方向に交互に設けられており、クシ型形
状を構成している。重り合う部分５Ａの下部には半導体
領域３Ｂが設けられており、重り合わない部分５Ｂの下
部には半導体領域９Ｂが設けられている。
５の端部は、ガートバンドＧと重り合う部分５Ａと重り
合わない部分５Ｂとを有する形状で構成されている。こ
の重り合う部分５Ａと重り合わない部分５Ｂは、ガート
バンドＧの延在方向に交互に設けられており、クシ型形
状を構成している。重り合う部分５Ａの下部には半導体
領域３Ｂが設けられており、重り合わない部分５Ｂの下
部には半導体領域９Ｂが設けられている。
そして、重り合う部分５ＡのＬ部及び重り合わない部分
５Ｂの」こ部には配線１２Ｂが延在し、この配線１２Ｉ
３は、プレート電極５とガートバンドＧとの夫々と電気
的に接続されている。配線１２Ｂとの接続は、接続孔１
１を通して行われる。配線１２Ｂは、電源電圧（例えば
、回路の動作電圧５ ［Ｖ］ ）Ｖ ｃ ｃが印加され
ており、プレート電極５及びガートバンドＧにその電位
を供給するように構成されている。この配線１２ Ｂは
、データ線１２Ａと同一製造工程で形成されるようにな
っている。
５Ｂの」こ部には配線１２Ｂが延在し、この配線１２Ｉ
３は、プレート電極５とガートバンドＧとの夫々と電気
的に接続されている。配線１２Ｂとの接続は、接続孔１
１を通して行われる。配線１２Ｂは、電源電圧（例えば
、回路の動作電圧５ ［Ｖ］ ）Ｖ ｃ ｃが印加され
ており、プレート電極５及びガートバンドＧにその電位
を供給するように構成されている。この配線１２ Ｂは
、データ線１２Ａと同一製造工程で形成されるようにな
っている。
このように、プレート電極５の端部を、ガードパントＧ
と重り合う部分５Ａと重り合わない部分５Ａとを有する
形状で構成し１重り合う部分５Ａと重り合わない部分５
Ｂの上部を延在し、かつプレート電極５とガートバンド
Ｇとの夫々と電気的に接続する配線１２Ｂを構成するこ
とにより、ガートバンドＧ−Ｌにプレート電極５の端部
と配線１２Ｂとを配置し、配線１２Ｂの延在方向でプレ
ート電極５とガートバンドＧの夫々と配線１２Ｂとを電
気的に接続することができるので、配線１２Ｂの延在す
る方向と交差する方向でのプレート電極５の端部とガー
トバンドＧとの接続面積を縮小することができる。した
がって、ｒ）ＲＡＭの集積度を向上することができる。
と重り合う部分５Ａと重り合わない部分５Ａとを有する
形状で構成し１重り合う部分５Ａと重り合わない部分５
Ｂの上部を延在し、かつプレート電極５とガートバンド
Ｇとの夫々と電気的に接続する配線１２Ｂを構成するこ
とにより、ガートバンドＧ−Ｌにプレート電極５の端部
と配線１２Ｂとを配置し、配線１２Ｂの延在方向でプレ
ート電極５とガートバンドＧの夫々と配線１２Ｂとを電
気的に接続することができるので、配線１２Ｂの延在す
る方向と交差する方向でのプレート電極５の端部とガー
トバンドＧとの接続面積を縮小することができる。した
がって、ｒ）ＲＡＭの集積度を向上することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。
例えば、本発明は、プレート電極５の端部とガートバン
ドＧとの接続部において、それらの介在部の誘電体膜４
を除去し、それらを直接々続させてもよい。この場合に
は、半導体領域３Ｂに代えて、プレート電極５から不純
物を半導体基板ｌの主面に拡散して形成したｎ型の半導
体領域でガートバンドＧを構成してもよい。また、この
場合には、プレート電極５の端部とガートバンドＧとを
全べて重り合う部分５Ａで構成することができ、配線１
２ ＢとガートバンドＧとの直接々続をなくすことがで
きる。
ドＧとの接続部において、それらの介在部の誘電体膜４
を除去し、それらを直接々続させてもよい。この場合に
は、半導体領域３Ｂに代えて、プレート電極５から不純
物を半導体基板ｌの主面に拡散して形成したｎ型の半導
体領域でガートバンドＧを構成してもよい。また、この
場合には、プレート電極５の端部とガートバンドＧとを
全べて重り合う部分５Ａで構成することができ、配線１
２ ＢとガートバンドＧとの直接々続をなくすことがで
きる。
また、本発明は、オープンビットライン方式を採用する
Ｄ Ｒ，Ａ Ｍ等、プレート電極を有するＤＲＡＭに広
く適用することができる。
Ｄ Ｒ，Ａ Ｍ等、プレート電極を有するＤＲＡＭに広
く適用することができる。
本願において開示された発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
ＤＲＡＭのプレー１〜電極の端部を、ガートバンドと重
り合う部分と重り合オ）ない部分とを有する形状で設け
、前記重り合う部分上及び重り合わない部分」二を延在
し、かつプレート電極とガートバンドとの夫々と電気的
に接続する配線を設けたことにより、配線の延在方向で
プレート電極とガー−１１＝ ドバンドの夫々と電気的に接続し、配線の延在方向と交
差する方向の接続面積を縮小することができるので、Ｄ
ＲＡＭの集積度を向」ニすることができる。
り合う部分と重り合オ）ない部分とを有する形状で設け
、前記重り合う部分上及び重り合わない部分」二を延在
し、かつプレート電極とガートバンドとの夫々と電気的
に接続する配線を設けたことにより、配線の延在方向で
プレート電極とガー−１１＝ ドバンドの夫々と電気的に接続し、配線の延在方向と交
差する方向の接続面積を縮小することができるので、Ｄ
ＲＡＭの集積度を向」ニすることができる。
第１図は、本発明の一実施例であるＤＲＡＭのメモリセ
ルアレイを示す要部平面図、 第２図は、第１図のｎ−配線で切った断面図である。 図中、１・・・半導体基板、３Ａ、３Ｂ、９Ｂ・・・半
導体領域、４・・・誘電体膜、５・・・プレート電極、
９Ａ・・・ソース領域及びドレイン領域、８Ａ、ＷＩ、
・・・ワード線、１２Ａ、ＤＬ・・・データ線、１２Ｂ
・・・配線、Ｍ・・・メモリセル、Ｑ・・ＭＩＳＦＥＴ
、Ｃ・・・情報蓄積用容量素子、Ｇ・・・ガートバンド
である。
ルアレイを示す要部平面図、 第２図は、第１図のｎ−配線で切った断面図である。 図中、１・・・半導体基板、３Ａ、３Ｂ、９Ｂ・・・半
導体領域、４・・・誘電体膜、５・・・プレート電極、
９Ａ・・・ソース領域及びドレイン領域、８Ａ、ＷＩ、
・・・ワード線、１２Ａ、ＤＬ・・・データ線、１２Ｂ
・・・配線、Ｍ・・・メモリセル、Ｑ・・ＭＩＳＦＥＴ
、Ｃ・・・情報蓄積用容量素子、Ｇ・・・ガートバンド
である。
Claims (1)
- 【特許請求の範囲】 １、メモリセルアレイを覆うプレート電極の端部が、メ
モリセルアレイの周辺部に沿って延在する半導体領域と
電気的に接続されている記憶機能を有する半導体集積回
路装置であって、前記プレート電極の端部を、前記半導
体領域と重り合う部分と重り合わない部分とを有する形
状で設け、該プレート電極の端部の重り合う部分上及び
重り合わない部分上を延在し、かつプレート電極及び半
導体領域の夫々と電気的に接続する配線を設けたことを
特徴とする半導体集積回路装置。 ２、前記プレート電極の端部は、前記半導体領域と重り
合う部分と重り合わない部分とを有するクシ型形状で構
成されていることを特徴とする特許請求の範囲第１項に
記載の半導体集積回路装置。 ３、前記プレート電極は、スイッチ素子と情報蓄積用容
量素子との直列回路で構成されたメモリセルの情報蓄積
用容量素子の一方の電極を構成することを特徴とする特
許請求の範囲第１項に記載の半導体集積回路装置。 ４、前記半導体領域は、メモリセルアレイ内に少数キャ
リアが侵入することを防止するガードパッドを構成して
いることを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006404A JPS62165359A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006404A JPS62165359A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165359A true JPS62165359A (ja) | 1987-07-21 |
Family
ID=11637430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006404A Pending JPS62165359A (ja) | 1986-01-17 | 1986-01-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165359A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258376A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体装置 |
-
1986
- 1986-01-17 JP JP61006404A patent/JPS62165359A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258376A (ja) * | 1988-08-24 | 1990-02-27 | Hitachi Ltd | 半導体装置 |
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