JPS60224333A - パラレル・シリアル変換回路 - Google Patents
パラレル・シリアル変換回路Info
- Publication number
- JPS60224333A JPS60224333A JP8139784A JP8139784A JPS60224333A JP S60224333 A JPS60224333 A JP S60224333A JP 8139784 A JP8139784 A JP 8139784A JP 8139784 A JP8139784 A JP 8139784A JP S60224333 A JPS60224333 A JP S60224333A
- Authority
- JP
- Japan
- Prior art keywords
- output
- serial
- block
- parallel
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は多数のパラレル信号を７リアル信号に変換して
送り出すパラレル・シリアル変換回路に関する。
送り出すパラレル・シリアル変換回路に関する。
第１図はファクシミリなどに用いらｎている密着イメー
ジ・セ／すの従来例の一つを示したものである。フォト
ダイオード１、Ｎチャネルトランジスタ、２、クロック
ドインバータ３、シフトレジスタ４を１つの単位として
、同じものを複数個アレー状に配列し念ものである。た
とえばＡ４サイズの原稿を読み取る装置では、１６ドツ
ト／■の分解能の場合５２００’〜３５００個がアレー
状に並べられている。ＶＤＤ 、 Ｖｓｓｄ電源ライン
である。
ジ・セ／すの従来例の一つを示したものである。フォト
ダイオード１、Ｎチャネルトランジスタ、２、クロック
ドインバータ３、シフトレジスタ４を１つの単位として
、同じものを複数個アレー状に配列し念ものである。た
とえばＡ４サイズの原稿を読み取る装置では、１６ドツ
ト／■の分解能の場合５２００’〜３５００個がアレー
状に並べられている。ＶＤＤ 、 Ｖｓｓｄ電源ライン
である。
この回路の動作を次に述べる。まずパルス状のクリア信
号ＣによりＮチャネルトランジスタ２を瞬間的にオンさ
せ、Ｐ点の蓄積電荷を除去する。
号ＣによりＮチャネルトランジスタ２を瞬間的にオンさ
せ、Ｐ点の蓄積電荷を除去する。
次いでフォトダイオード１の光起電流によりＰ点の寄生
容量に電荷が蓄積し始める。−足時間経過後クロックド
インバータ３ｔｌ−第３図に示すようなタイミングで順
次オンさせ、Ｐ点の情報を共通出力ラインＯｕｔに送り
出す。全ビットの情報を送り出し終ったし、以上の動作
をまた量初から繰う返す。すなわち約５５００個のパラ
レルな情報を、−足順序に従かったシリアル信号に変換
するという動作を繰り返している。
容量に電荷が蓄積し始める。−足時間経過後クロックド
インバータ３ｔｌ−第３図に示すようなタイミングで順
次オンさせ、Ｐ点の情報を共通出力ラインＯｕｔに送り
出す。全ビットの情報を送り出し終ったし、以上の動作
をまた量初から繰う返す。すなわち約５５００個のパラ
レルな情報を、−足順序に従かったシリアル信号に変換
するという動作を繰り返している。
こうした従来方式には次に述べるような欠点がある。す
なわち、全ビットのクロックドインバータのドレインが
、シリアル送信を送り出す共通出カラインＯｕｔに接続
されているため、Ｏｕｔに寄生する容量が大きくなり、
この回路の応答速度を著しく低下させてしまっていると
いう点である。
なわち、全ビットのクロックドインバータのドレインが
、シリアル送信を送り出す共通出カラインＯｕｔに接続
されているため、Ｏｕｔに寄生する容量が大きくなり、
この回路の応答速度を著しく低下させてしまっていると
いう点である。
たとえば、クロックドゲートく一夕１ヶのドレイン側寄
生容量ｉ０．２ＰＦとすると、Ｏｕｔにはその３５００
倍の７０σＰＦが寄生することになる。
生容量ｉ０．２ＰＦとすると、Ｏｕｔにはその３５００
倍の７０σＰＦが寄生することになる。
クロックドインバータのオン抵抗を１にΩとすると、１
ビット分データを転送するのにＱ Ｒ＝ ７００ＰＦ・
１にｎ＝７００ｎＥｌの時間を要する。
ビット分データを転送するのにＱ Ｒ＝ ７００ＰＦ・
１にｎ＝７００ｎＥｌの時間を要する。
３５００ビツト＝１水平ラインの転送には７００ｎｓｅ
ｃＸ３５００＝２．４５ｍｓ’ｉ要する。Ａ４版サイズ
は、縦方向が約３００四でちるから１６１ｉｎθ／晴の
分解能でＡ４サイズの原稿を読み取る場合は全体で２．
４５ｍ５Ｘ１６Ｘ３０ｎ ＝ １１．７６８の時間を要
することになる。高速ファクシミリにおいては、この時
間を５秒以下にする必要がある。
ｃＸ３５００＝２．４５ｍｓ’ｉ要する。Ａ４版サイズ
は、縦方向が約３００四でちるから１６１ｉｎθ／晴の
分解能でＡ４サイズの原稿を読み取る場合は全体で２．
４５ｍ５Ｘ１６Ｘ３０ｎ ＝ １１．７６８の時間を要
することになる。高速ファクシミリにおいては、この時
間を５秒以下にする必要がある。
クロックドインバータのオン抵抗を下げることによって
１１．７６秒という時間ヲ更に短かぐすることはある程
度可能であるが、オン抵抗を下げるすなわちチャネル幅
を大きくすることは、ＩＣ化した場合、チップサイズを
増大させ、歩留低下やコストアップをもたらし、また実
装上にも制約を与えることになってしまう。チャネル幅
金大きくすることは、それにほぼ比例してドレイン容量
が増えてしまうため、期待するほど応答速度は改善され
ないという点から賜良い方法とは言えない。
１１．７６秒という時間ヲ更に短かぐすることはある程
度可能であるが、オン抵抗を下げるすなわちチャネル幅
を大きくすることは、ＩＣ化した場合、チップサイズを
増大させ、歩留低下やコストアップをもたらし、また実
装上にも制約を与えることになってしまう。チャネル幅
金大きくすることは、それにほぼ比例してドレイン容量
が増えてしまうため、期待するほど応答速度は改善され
ないという点から賜良い方法とは言えない。
本発明は密着イメージ・センサに用いちれているような
パラレル・シリアル変換器の応答を改善することを主目
的とし、そうしたパラレル・シリアル変換器を実装しや
すい小さな形状でかつ安価に提供することを目的として
いる。
パラレル・シリアル変換器の応答を改善することを主目
的とし、そうしたパラレル・シリアル変換器を実装しや
すい小さな形状でかつ安価に提供することを目的として
いる。
本発明のパラレル・シリアル変換回路は、多数のパラレ
ル信号を７リアル信号に変換して送り出す／リアル信号
比カラインを、複数個に分割して処理することを特徴と
する。
ル信号を７リアル信号に変換して送り出す／リアル信号
比カラインを、複数個に分割して処理することを特徴と
する。
第２図は本発明の回路のブロック図を示したものである
。ここに５は複数個に分割された個々のブロックを示し
、第４図はブロック５の詳細ノ回路図例を示した４ので
ある。たとえばＡ４版を１６ドツト／ｆｉの分解能で読
み取る場合、ブロック５が６４ビツト（すなわち第４図
においてｎ＝６４）構成とすると、回路ブロック５を５
４個はど並べることになる。回路ブロック５の出力ｏｒ
Ｉ′ｉ自分のブロックがデータ転送を受け持つ期間だけ
データを出力し、他の期間はハイインピーダンスになる
よう設計されている。これは第４図に示したように、シ
フトレジスタの１ビツト目の出力Ｑ１とｎビット目の出
力Ｑｎ を用い、ＮＯＲゲート６゜７によるＲＳフリッ
プフロップと、ＯＲゲート８とクロックドゲート９によ
り可能である。第４図の回路のタイムチャートラ第３図
に示す。第４図のＯＲゲート８の出力Ａは、第３図に示
したようにＱｌの立上りでハイとなり、Ｑｎが立下った
後、ロウにもどる。Ａがハイの期間のみ、このブロック
の出力は有効で、Ａがロウの時はクロックドインバータ
９の出力はハイインビーダンストナル。
。ここに５は複数個に分割された個々のブロックを示し
、第４図はブロック５の詳細ノ回路図例を示した４ので
ある。たとえばＡ４版を１６ドツト／ｆｉの分解能で読
み取る場合、ブロック５が６４ビツト（すなわち第４図
においてｎ＝６４）構成とすると、回路ブロック５を５
４個はど並べることになる。回路ブロック５の出力ｏｒ
Ｉ′ｉ自分のブロックがデータ転送を受け持つ期間だけ
データを出力し、他の期間はハイインピーダンスになる
よう設計されている。これは第４図に示したように、シ
フトレジスタの１ビツト目の出力Ｑ１とｎビット目の出
力Ｑｎ を用い、ＮＯＲゲート６゜７によるＲＳフリッ
プフロップと、ＯＲゲート８とクロックドゲート９によ
り可能である。第４図の回路のタイムチャートラ第３図
に示す。第４図のＯＲゲート８の出力Ａは、第３図に示
したようにＱｌの立上りでハイとなり、Ｑｎが立下った
後、ロウにもどる。Ａがハイの期間のみ、このブロック
の出力は有効で、Ａがロウの時はクロックドインバータ
９の出力はハイインビーダンストナル。
Ｘ番目のブロックのＱｎ出力は、Ｘ千１番目のブロック
の１ビツト目のデータ入力となる。各ブロックの出力は
第２図のように１つにまとめられているが、異なるブロ
ックの出力有効期間がオーバーラツプすることはない。
の１ビツト目のデータ入力となる。各ブロックの出力は
第２図のように１つにまとめられているが、異なるブロ
ックの出力有効期間がオーバーラツプすることはない。
以下に本発明を用いた時のデータ転送所要時間について
述べる。第４図においてクロックドインバータのドレイ
ン側容ｔｖ従来例と同様に０．２ＰＦ’とし、クロック
ドインバータ３のオン抵抗ｉ１［Ω。
述べる。第４図においてクロックドインバータのドレイ
ン側容ｔｖ従来例と同様に０．２ＰＦ’とし、クロック
ドインバータ３のオン抵抗ｉ１［Ω。
ｎ＝６４とするとクロックドインバータ５による遅延時
間はほぼＯＲ＝α２ＰＦＸ６４ＸＩＫΩ＝１２．８ｎθ
である。また、クロックドインバータ９のドレイン側容
量とオン−抵抗も、０．２ＰＦ、ＩＫΩとすると、この
ブロックを５４個接続した場合、クロックドインバータ
９による遅延時間はほぼＣ！Ｒ＝０．２ＰＦＸ５４ＸＩ
ＫΩ＝１ ［Ｌ８ｎｓである。よって、第４図Ｐ点の情
報が共通出力ラインＯｕｔに送り出される際の遅ｎ時間
は１ビット当りほぼ１２．８−４−１αＢ＝２１６ｎｅ
となる。１水平ラインでは２＆６ｎｓＸ６４Ｘ５．４＞
８１．５６μ８．Ａ４版全体でに８１．５６μｅＸ１６
Ｘ３００二α５９１５．となり、従来例で間Ｉ−トラン
ジスタ能力・寄生容量の場合の１１．７６ ｓに比較し
て約１７３０の所要時間で済み、高速ファクシミリで要
求されている５秒以下という時間に対して、充分に時間
的余裕のあるデータ転送が可能となる。
間はほぼＯＲ＝α２ＰＦＸ６４ＸＩＫΩ＝１２．８ｎθ
である。また、クロックドインバータ９のドレイン側容
量とオン−抵抗も、０．２ＰＦ、ＩＫΩとすると、この
ブロックを５４個接続した場合、クロックドインバータ
９による遅延時間はほぼＣ！Ｒ＝０．２ＰＦＸ５４ＸＩ
ＫΩ＝１ ［Ｌ８ｎｓである。よって、第４図Ｐ点の情
報が共通出力ラインＯｕｔに送り出される際の遅ｎ時間
は１ビット当りほぼ１２．８−４−１αＢ＝２１６ｎｅ
となる。１水平ラインでは２＆６ｎｓＸ６４Ｘ５．４＞
８１．５６μ８．Ａ４版全体でに８１．５６μｅＸ１６
Ｘ３００二α５９１５．となり、従来例で間Ｉ−トラン
ジスタ能力・寄生容量の場合の１１．７６ ｓに比較し
て約１７３０の所要時間で済み、高速ファクシミリで要
求されている５秒以下という時間に対して、充分に時間
的余裕のあるデータ転送が可能となる。
以上述べたように本発明によれば、シリアル信号出力ラ
インを複数個に分割して処理しているので、寄生容量の
悪影響？小さく抑えることが出来る友め、多数ビットの
パラレルデータを極めて短時間でノリアルデータに変換
して送り出すことが可能となる。分割処理するために増
す回路的負荷も極めて小さくて済み、クロックドインバ
ータの能力も小さくて良いため、ＩＣ化した際チップサ
イズは小さくて済む。こｎは低コスト化の点はもちろん
、実装上にも有形となる。
インを複数個に分割して処理しているので、寄生容量の
悪影響？小さく抑えることが出来る友め、多数ビットの
パラレルデータを極めて短時間でノリアルデータに変換
して送り出すことが可能となる。分割処理するために増
す回路的負荷も極めて小さくて済み、クロックドインバ
ータの能力も小さくて良いため、ＩＣ化した際チップサ
イズは小さくて済む。こｎは低コスト化の点はもちろん
、実装上にも有形となる。
なお、以上の説明においては密着イメージ・セ／すに用
いられているパラレル・７リアル変換器についてのみ例
として述べて来たが、一般に多数ビットのパラレル・７
リアル変換器にも当然応用可能である。またクロックド
インバータでなく、アナログスイッチを用いた場合でも
同様である。
いられているパラレル・７リアル変換器についてのみ例
として述べて来たが、一般に多数ビットのパラレル・７
リアル変換器にも当然応用可能である。またクロックド
インバータでなく、アナログスイッチを用いた場合でも
同様である。
第１図は従来の密着イメージ・センサにおいて多数ビッ
トのパラレル情報をシリアル情報に変換している回路の
一例を示した図である。 第２図は本発明のブロック図、第４図は分割した個々の
ブロックの詳細な回路図例、第３図はそのタイムチャー
トである。 １・・・フォトダイオード ２・・・Ｎチャネルトランジスタ ５．９・・・クロックドインバータ ４・・・シフトレジスタ ５・・・分割処理される個々の回路ブロック６．７・・
・ＮＯＲゲート ８・・・ＯＲゲート ｖｎｐ 、 ｖｓｓ・・・電源ライン Ｃ・・・クリア信号 Ｄｉｎ 、 ＤＩ・・・シフトレジスタ用入力データＯ
Ｌ・・・シフトクロック ＲＥ・・・リセット信号 Ｏｕｔ・・・シリアル信号出力ライン ＩＪｏ・・・回路ブロック５のシフトレジスタ出力以
上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 口 （
トのパラレル情報をシリアル情報に変換している回路の
一例を示した図である。 第２図は本発明のブロック図、第４図は分割した個々の
ブロックの詳細な回路図例、第３図はそのタイムチャー
トである。 １・・・フォトダイオード ２・・・Ｎチャネルトランジスタ ５．９・・・クロックドインバータ ４・・・シフトレジスタ ５・・・分割処理される個々の回路ブロック６．７・・
・ＮＯＲゲート ８・・・ＯＲゲート ｖｎｐ 、 ｖｓｓ・・・電源ライン Ｃ・・・クリア信号 Ｄｉｎ 、 ＤＩ・・・シフトレジスタ用入力データＯ
Ｌ・・・シフトクロック ＲＥ・・・リセット信号 Ｏｕｔ・・・シリアル信号出力ライン ＩＪｏ・・・回路ブロック５のシフトレジスタ出力以
上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 口 （
Claims (1)
- 、パラレル信号をシリアル信号に変換して送り出すシリ
アル信号出力ラインを複数個に分割して処理することを
特徴とするパラレル・シリアル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139784A JPS60224333A (ja) | 1984-04-23 | 1984-04-23 | パラレル・シリアル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8139784A JPS60224333A (ja) | 1984-04-23 | 1984-04-23 | パラレル・シリアル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60224333A true JPS60224333A (ja) | 1985-11-08 |
Family
ID=13745168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8139784A Pending JPS60224333A (ja) | 1984-04-23 | 1984-04-23 | パラレル・シリアル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60224333A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5878281A (en) * | 1997-01-31 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Synchronous serial data transfer device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516841B1 (ja) * | 1969-03-28 | 1976-03-02 | ||
| JPS5592073A (en) * | 1979-01-01 | 1980-07-12 | Ricoh Co Ltd | Picture reader |
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS60189330A (ja) * | 1984-03-08 | 1985-09-26 | Canon Inc | 並列−直列変換装置 |
-
1984
- 1984-04-23 JP JP8139784A patent/JPS60224333A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516841B1 (ja) * | 1969-03-28 | 1976-03-02 | ||
| JPS5592073A (en) * | 1979-01-01 | 1980-07-12 | Ricoh Co Ltd | Picture reader |
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS60189330A (ja) * | 1984-03-08 | 1985-09-26 | Canon Inc | 並列−直列変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5878281A (en) * | 1997-01-31 | 1999-03-02 | Mitsubishi Denki Kabushiki Kaisha | Synchronous serial data transfer device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4891308B2 (ja) | 固体撮像装置及び固体撮像装置を用いた撮像システム | |
| CN101803199B (zh) | A/d转换电路、固态图像传感器以及像机系统 | |
| CN101304471B (zh) | 半导体器件 | |
| EP2252047B1 (en) | Solid-state imaging apparatus | |
| US8735796B2 (en) | Solid-state imaging device comprising an analog to digital converter with column comparison circuits, column counter circuits, first and second inverters, and buffers | |
| JP2862592B2 (ja) | ディスプレイ装置 | |
| US4859998A (en) | Apparatus and method for driving signal electrodes for liquid crystal display devices | |
| JP4968227B2 (ja) | イメージセンサ及びその駆動方法 | |
| JPH0548460A (ja) | Ａ／ｄ変換器とこれを用いたセンサ及び３次元集積回路 | |
| KR960018657A (ko) | 픽셀 구동 회로 | |
| US6646583B1 (en) | High speed digital to analog converter using multiple staggered successive approximation cells | |
| US5638121A (en) | High-speed output of video image data from an array of photosensors | |
| CN102595068A (zh) | 数字域累加cmos-tdi图像传感器 | |
| CN104219468A (zh) | 高行频cmos-tdi图像传感器 | |
| US4634886A (en) | Photoelectric imager with a high S/N ratio | |
| JPS60224333A (ja) | パラレル・シリアル変換回路 | |
| CN110248125B (zh) | 图像传感器、包括其的电子系统及其操作方法 | |
| EP0608130A1 (en) | Solid-state imaging device with fast clock speed for improved image quality | |
| JPH07118760B2 (ja) | イメージセンサ | |
| JP2744968B2 (ja) | 画像読取り装置 | |
| US5198654A (en) | Image reading apparatus for converting optical image information into an electrical image signal | |
| US4965570A (en) | Photoelectric conversion apparatus | |
| EP0323183A2 (en) | Integrated circuit with photo sensor cells | |
| TWI765189B (zh) | 使用交錯字線轉變以超長字寫入dram緩衝器的圖像感測器 | |
| JP4008777B2 (ja) | 表示装置 |