JP3183541B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、センス増幅器の配置が
改良された半導体記憶装置に関する。
改良された半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセンス増幅器は、
選択されたメモリセルに接続されるビット線とダミーセ
ルに接続されるビット線を入力とし、これらのビット線
の僅かな電位差を差動増幅することにより記憶データの
読み出しを行う回路である。従って、センス増幅器は、
メモリセルアレイにおける各１対のビット線ごとに設け
る必要がある。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセンス増幅器は、
選択されたメモリセルに接続されるビット線とダミーセ
ルに接続されるビット線を入力とし、これらのビット線
の僅かな電位差を差動増幅することにより記憶データの
読み出しを行う回路である。従って、センス増幅器は、
メモリセルアレイにおける各１対のビット線ごとに設け
る必要がある。
【０００３】ＤＲＡＭにおける折り返しビット線方式の
場合の各メモリセルとセンス増幅器の配置を図５に示
す。
場合の各メモリセルとセンス増幅器の配置を図５に示
す。
【０００４】メモリセルアレイ１１上には、並行する２
本で１対のビット線ＢＬ、ＢＬバーがｎ対分の本数だけ
形成され、ｍ本のワード線ＷＬがこのビット線ＢＬ、Ｂ
Ｌバーに直交して形成されている。そして、メモリセル
１１ａは、各対のビット線ＢＬ、ＢＬバーとワード線Ｗ
Ｌの交差部に１つおきに形成されている。
本で１対のビット線ＢＬ、ＢＬバーがｎ対分の本数だけ
形成され、ｍ本のワード線ＷＬがこのビット線ＢＬ、Ｂ
Ｌバーに直交して形成されている。そして、メモリセル
１１ａは、各対のビット線ＢＬ、ＢＬバーとワード線Ｗ
Ｌの交差部に１つおきに形成されている。
【０００５】各対のビット線ＢＬ、ＢＬバーは、メモリ
セルアレイ１１の側方に形成されたセンス増幅器アレイ
１２の各センス増幅器１２ａにそれぞれ接続されてい
る。従って、各センス増幅器１２ａは、１対のビット線
ＢＬ、ＢＬバーごとに設けられ、この１対のビット線Ｂ
Ｌ、ＢＬバー上の各ワード線ＷＬとの交差部に形成され
た２列のメモリセル１１ａの読み出しを行うことにな
り、この２列のメモリセル１１ａの形成領域Ａと同じ幅
（ビット線ＢＬ、ＢＬバーに直交する方向の長さ）の領
域に形成されている。
セルアレイ１１の側方に形成されたセンス増幅器アレイ
１２の各センス増幅器１２ａにそれぞれ接続されてい
る。従って、各センス増幅器１２ａは、１対のビット線
ＢＬ、ＢＬバーごとに設けられ、この１対のビット線Ｂ
Ｌ、ＢＬバー上の各ワード線ＷＬとの交差部に形成され
た２列のメモリセル１１ａの読み出しを行うことにな
り、この２列のメモリセル１１ａの形成領域Ａと同じ幅
（ビット線ＢＬ、ＢＬバーに直交する方向の長さ）の領
域に形成されている。
【０００６】
【発明が解決しようとする課題】ところが、近年のＤＲ
ＡＭの大容量化によりメモリセルアレイ１１も高密度に
形成しなければならなくなり、１対のビット線ＢＬ、Ｂ
Ｌバー上の２列のメモリセル１１ａもその形成領域Ａの
幅がますます縮小されている。しかしながら、各センス
増幅器１２ａ上のトランジスタは、微小な電位差を検出
するため、一般のトランジスタよりもチャンネル長を長
くしソース−ドレイン領域の幅も広くして感度を高める
必要がある。即ち、チャンネル長が短い場合には製造プ
ロセスのバラツキによりトランジスタの閾値電圧が変動
するおそれがあり、また、ソース−ドレイン領域の幅が
狭い場合には、センス増幅器１２ａの入力端子側におけ
る容量のアンバランスが大きくなるため、微小な電位差
を検出できなくなるからである。従って、各センス増幅
器１２ａの高密度化には限度があり、大容量ＤＲＡＭで
は、このセンス増幅器１２ａの感度を維持することが困
難になるという問題が発生していた。
ＡＭの大容量化によりメモリセルアレイ１１も高密度に
形成しなければならなくなり、１対のビット線ＢＬ、Ｂ
Ｌバー上の２列のメモリセル１１ａもその形成領域Ａの
幅がますます縮小されている。しかしながら、各センス
増幅器１２ａ上のトランジスタは、微小な電位差を検出
するため、一般のトランジスタよりもチャンネル長を長
くしソース−ドレイン領域の幅も広くして感度を高める
必要がある。即ち、チャンネル長が短い場合には製造プ
ロセスのバラツキによりトランジスタの閾値電圧が変動
するおそれがあり、また、ソース−ドレイン領域の幅が
狭い場合には、センス増幅器１２ａの入力端子側におけ
る容量のアンバランスが大きくなるため、微小な電位差
を検出できなくなるからである。従って、各センス増幅
器１２ａの高密度化には限度があり、大容量ＤＲＡＭで
は、このセンス増幅器１２ａの感度を維持することが困
難になるという問題が発生していた。
【０００７】また、このため、最近の大容量のＤＲＡＭ
では、図６に示すように、センス増幅器アレイ１２、１
３をメモリセルアレイ１１の両側方に設ける方式が実施
されている（例えば特開平２−１８１９６４号公報）。
この方式によれば、メモリセルアレイ１１上のいずれか
１対のビット線ＢＬ、ＢＬバーを一方のセンス増幅器ア
レイ１２のセンス増幅器１２ａに接続し、これに隣接す
る１対のビット線ＢＬ、ＢＬバーを他方のセンス増幅器
アレイ１３のセンス増幅器１３ａに接続することにな
り、各センス増幅器１２ａ、１３ａを形成する領域の幅
を２列のメモリセル１１ａの形成領域Ａの幅の２倍まで
広げることができる。従って、メモリセルアレイ１１が
高密度化されてこの２列のメモリセル１１ａの形成領域
Ａの幅が縮小されても、各センス増幅器１２ａ、１３ａ
の形成領域は広く確保することができる。
では、図６に示すように、センス増幅器アレイ１２、１
３をメモリセルアレイ１１の両側方に設ける方式が実施
されている（例えば特開平２−１８１９６４号公報）。
この方式によれば、メモリセルアレイ１１上のいずれか
１対のビット線ＢＬ、ＢＬバーを一方のセンス増幅器ア
レイ１２のセンス増幅器１２ａに接続し、これに隣接す
る１対のビット線ＢＬ、ＢＬバーを他方のセンス増幅器
アレイ１３のセンス増幅器１３ａに接続することにな
り、各センス増幅器１２ａ、１３ａを形成する領域の幅
を２列のメモリセル１１ａの形成領域Ａの幅の２倍まで
広げることができる。従って、メモリセルアレイ１１が
高密度化されてこの２列のメモリセル１１ａの形成領域
Ａの幅が縮小されても、各センス増幅器１２ａ、１３ａ
の形成領域は広く確保することができる。
【０００８】ところが、上記のようにセンス増幅器アレ
イ１２、１３をメモリセルアレイ１１の両側方に配置す
ると、ＤＲＡＭのチップ面積中にセンス増幅器アレイ１
２、１３が占める面積が広くなりすぎ、チップ面積の増
大を招くという新たな問題が生じる。しかも、ＤＲＡＭ
の容量がさらに増大して６４Ｍビットを超えるようにな
ると、２列のメモリセル１１ａの形成領域Ａの幅もます
ます縮小されるため、センス増幅器１２ａ、１３ａは、
この２倍の幅の領域を有していても余裕がなくなり、再
び感度の低下の問題が発生するようになって来ている。
イ１２、１３をメモリセルアレイ１１の両側方に配置す
ると、ＤＲＡＭのチップ面積中にセンス増幅器アレイ１
２、１３が占める面積が広くなりすぎ、チップ面積の増
大を招くという新たな問題が生じる。しかも、ＤＲＡＭ
の容量がさらに増大して６４Ｍビットを超えるようにな
ると、２列のメモリセル１１ａの形成領域Ａの幅もます
ます縮小されるため、センス増幅器１２ａ、１３ａは、
この２倍の幅の領域を有していても余裕がなくなり、再
び感度の低下の問題が発生するようになって来ている。
【０００９】本発明は、上記事情に鑑み、センス増幅器
を２列のメモリセルアレイの形成領域に拘泥することな
く広い幅に形成することにより、メモリセルアレイが高
密度化されてもこのセンス増幅器の感度を維持すること
ができる半導体記憶装置を提供することを目的としてい
る。
を２列のメモリセルアレイの形成領域に拘泥することな
く広い幅に形成することにより、メモリセルアレイが高
密度化されてもこのセンス増幅器の感度を維持すること
ができる半導体記憶装置を提供することを目的としてい
る。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数のワード線と複数のビット線との交差部にメモ
リセルが形成され、該複数のビット線の各々が、２本で
１対となるビット線とビット線バーとを有し、各ビット
線が、メモリセルアレイの片側方のセンス増幅器に接続
された半導体記憶装置であって、該メモリセルアレイの
内の２列のメモリセルの形成領域の幅よりも、該センス
増幅器のアレイの内の一つのセンス増幅器の形成領域の
幅の方が広く、該メモリセルアレイが複数に分割され、
該ワード線方向に沿って各メモリセルアレイ間に裏打ち
領域が設けられ、該分割されたメモリセルアレイに対応
する該センス増幅器のアレイの内の少なくとも一つの該
センス増幅器が、該裏打ち領域の側方にはみ出して形成
されており、そのことにより上記目的が達成される。
は、複数のワード線と複数のビット線との交差部にメモ
リセルが形成され、該複数のビット線の各々が、２本で
１対となるビット線とビット線バーとを有し、各ビット
線が、メモリセルアレイの片側方のセンス増幅器に接続
された半導体記憶装置であって、該メモリセルアレイの
内の２列のメモリセルの形成領域の幅よりも、該センス
増幅器のアレイの内の一つのセンス増幅器の形成領域の
幅の方が広く、該メモリセルアレイが複数に分割され、
該ワード線方向に沿って各メモリセルアレイ間に裏打ち
領域が設けられ、該分割されたメモリセルアレイに対応
する該センス増幅器のアレイの内の少なくとも一つの該
センス増幅器が、該裏打ち領域の側方にはみ出して形成
されており、そのことにより上記目的が達成される。
【００１１】
【００１２】
【作用】上記構成により、ビット線上の各ワード線との
交差部に形成されたメモリセルの形成領域の幅（ビット
線に直交する方向の長さ）に拘泥することなく各センス
増幅器の形成領域の幅を広げることができるので、この
センス増幅器におけるトランジスタのチャンネル長を十
分に長くしソース−ドレイン領域の幅も十分に広く形成
することができる。
交差部に形成されたメモリセルの形成領域の幅（ビット
線に直交する方向の長さ）に拘泥することなく各センス
増幅器の形成領域の幅を広げることができるので、この
センス増幅器におけるトランジスタのチャンネル長を十
分に長くしソース−ドレイン領域の幅も十分に広く形成
することができる。
【００１３】従って、本発明の半導体記憶装置によれ
ば、大容量化によってメモリセルアレイが高密度に形成
された場合にも、センス増幅器が十分な広さの形成領域
を確保できるため、ビット線上の微小な信号を確実に読
み出すための感度を維持することができるようになる。
また、このようにセンス増幅器の感度を余裕をもって確
保できるようになって、センス増幅器アレイをメモリセ
ルアレイの両側方に形成することなく請求項１に示すよ
うに片側方に形成するだけで足りるようになれば、チッ
プ上でこのセンス増幅器アレイの占有面積が拡大するの
を防止することも可能となる。
ば、大容量化によってメモリセルアレイが高密度に形成
された場合にも、センス増幅器が十分な広さの形成領域
を確保できるため、ビット線上の微小な信号を確実に読
み出すための感度を維持することができるようになる。
また、このようにセンス増幅器の感度を余裕をもって確
保できるようになって、センス増幅器アレイをメモリセ
ルアレイの両側方に形成することなく請求項１に示すよ
うに片側方に形成するだけで足りるようになれば、チッ
プ上でこのセンス増幅器アレイの占有面積が拡大するの
を防止することも可能となる。
【００１４】なお、本発明によってセンス増幅器の形成
領域の幅を広げると、メモリセルを幅方向に多数並べて
形成したメモリセルアレイの長さよりも、このセンス増
幅器を幅方向に多数並べて形成したセンス増幅器アレイ
の形成領域の方が長くなる。しかし、センス増幅器アレ
イの形成領域がメモリセルアレイの形成領域からはみ出
した部分は、チップ上の両端部の他の回路領域との関係
で吸収することが可能である。また、メモリセルアレイ
が分割され、各メモリセルアレイ間にワード線の裏打ち
領域が形成されており、この裏打ち領域の側方に、従来
では空き領域となっていた部分までセンス増幅器アレイ
を形成するようにするので、メモリセルアレイからのは
み出し部分を吸収することができるようになる。従っ
て、本発明によって半導体記憶装置のチップ面積が増加
するおそれはほとんどない。
領域の幅を広げると、メモリセルを幅方向に多数並べて
形成したメモリセルアレイの長さよりも、このセンス増
幅器を幅方向に多数並べて形成したセンス増幅器アレイ
の形成領域の方が長くなる。しかし、センス増幅器アレ
イの形成領域がメモリセルアレイの形成領域からはみ出
した部分は、チップ上の両端部の他の回路領域との関係
で吸収することが可能である。また、メモリセルアレイ
が分割され、各メモリセルアレイ間にワード線の裏打ち
領域が形成されており、この裏打ち領域の側方に、従来
では空き領域となっていた部分までセンス増幅器アレイ
を形成するようにするので、メモリセルアレイからのは
み出し部分を吸収することができるようになる。従っ
て、本発明によって半導体記憶装置のチップ面積が増加
するおそれはほとんどない。
【００１５】
【実施例】本発明を実施例について以下に説明する。
【００１６】図１及び図２に本発明の実施例を示す。本
実施例は、折り返しビット線方式のＤＲＡＭである。こ
のＤＲＡＭのチップ上には、図１に示すように、メモリ
セルアレイ１及びセンス増幅器アレイ２並びに図示しな
いその他の回路素子が形成されている。
実施例は、折り返しビット線方式のＤＲＡＭである。こ
のＤＲＡＭのチップ上には、図１に示すように、メモリ
セルアレイ１及びセンス増幅器アレイ２並びに図示しな
いその他の回路素子が形成されている。
【００１７】メモリセルアレイ１は、１個のＭＯＳトラ
ンジスタと１個のキャパシタによって１ビットのデータ
を記憶するメモリセル１ａを多数形成したものである。
また、メモリセルアレイ１上には、並行する２本で１対
となるビット線ＢＬ、ＢＬバーがｎ対分の本数だけ形成
されると共に、ｍ本のワード線ＷＬがこのビット線Ｂ
Ｌ、ＢＬバーに直交して形成されている。そして、メモ
リセル１ａは、これら各対のビット線ＢＬ、ＢＬバーと
ワード線ＷＬとの交差部に１つおきに形成されている。
即ち、一方のビット線ＢＬについては、奇数番目のワー
ド線ＷＬとの交差部にのみメモリセル１ａが形成され、
他方のビット線ＢＬバーについては、偶数番目のワード
線ＷＬとの交差部にのみメモリセル１ａが形成されてい
る。
ンジスタと１個のキャパシタによって１ビットのデータ
を記憶するメモリセル１ａを多数形成したものである。
また、メモリセルアレイ１上には、並行する２本で１対
となるビット線ＢＬ、ＢＬバーがｎ対分の本数だけ形成
されると共に、ｍ本のワード線ＷＬがこのビット線Ｂ
Ｌ、ＢＬバーに直交して形成されている。そして、メモ
リセル１ａは、これら各対のビット線ＢＬ、ＢＬバーと
ワード線ＷＬとの交差部に１つおきに形成されている。
即ち、一方のビット線ＢＬについては、奇数番目のワー
ド線ＷＬとの交差部にのみメモリセル１ａが形成され、
他方のビット線ＢＬバーについては、偶数番目のワード
線ＷＬとの交差部にのみメモリセル１ａが形成されてい
る。
【００１８】センス増幅器アレイ２は、メモリセルアレ
イ１の片側方にｎ個のセンス増幅器２ａをビット線Ｂ
Ｌ、ＢＬバーに直交する方向に並べて形成したものであ
り、各センス増幅器２ａには、メモリセルアレイ１から
引き出した１対のビット線ＢＬ、ＢＬバーがそれぞれ接
続されている。センス増幅器２ａは、１対のビット線Ｂ
Ｌ、ＢＬバー間の僅な電位差を差動増幅することによ
り、メモリセル１ａに記憶されたデータを読み出す回路
である。従って、各センス増幅器２ａは、それぞれ接続
された１対のビット線ＢＬ、ＢＬバー上に形成された２
列のメモリセル１ａの読み出しを担当することになる。
なお、実際の読み出しの際には、列アドレスによってセ
ンス増幅器アレイ２上の１個のセンス増幅器２ａのみが
選択され、行アドレスによって選択されたワード線ＷＬ
とこのセンス増幅器２ａに接続されたビット線ＢＬ、Ｂ
Ｌバーとの交差部に形成された１対のメモリセル１ａに
ついてのみ読み出しが行われる。
イ１の片側方にｎ個のセンス増幅器２ａをビット線Ｂ
Ｌ、ＢＬバーに直交する方向に並べて形成したものであ
り、各センス増幅器２ａには、メモリセルアレイ１から
引き出した１対のビット線ＢＬ、ＢＬバーがそれぞれ接
続されている。センス増幅器２ａは、１対のビット線Ｂ
Ｌ、ＢＬバー間の僅な電位差を差動増幅することによ
り、メモリセル１ａに記憶されたデータを読み出す回路
である。従って、各センス増幅器２ａは、それぞれ接続
された１対のビット線ＢＬ、ＢＬバー上に形成された２
列のメモリセル１ａの読み出しを担当することになる。
なお、実際の読み出しの際には、列アドレスによってセ
ンス増幅器アレイ２上の１個のセンス増幅器２ａのみが
選択され、行アドレスによって選択されたワード線ＷＬ
とこのセンス増幅器２ａに接続されたビット線ＢＬ、Ｂ
Ｌバーとの交差部に形成された１対のメモリセル１ａに
ついてのみ読み出しが行われる。
【００１９】本実施例のＤＲＡＭは、大容量であるた
め、メモリセルアレイ１の各メモリセル１ａも極めて高
密度に形成され、１対のビット線ＢＬ、ＢＬバー上にお
ける２列のメモリセル１ａの形成領域Ａの幅（ビット線
ＢＬ、ＢＬバーに直交する方向の長さ）が極めて狭くな
っている。しかし、センス増幅器アレイ２の各センス増
幅器２ａは、２列のメモリセル１ａの形成領域Ａよりも
広い幅の領域に形成されている。従って、各センス増幅
器２ａのトランジスタは、十分に一般のトランジスタよ
りもチャンネル長を長くしソース−ドレイン領域の幅も
広く形成することができるので、微小な電位差を検出す
るための高い感度を維持することができるようになる。
め、メモリセルアレイ１の各メモリセル１ａも極めて高
密度に形成され、１対のビット線ＢＬ、ＢＬバー上にお
ける２列のメモリセル１ａの形成領域Ａの幅（ビット線
ＢＬ、ＢＬバーに直交する方向の長さ）が極めて狭くな
っている。しかし、センス増幅器アレイ２の各センス増
幅器２ａは、２列のメモリセル１ａの形成領域Ａよりも
広い幅の領域に形成されている。従って、各センス増幅
器２ａのトランジスタは、十分に一般のトランジスタよ
りもチャンネル長を長くしソース−ドレイン領域の幅も
広く形成することができるので、微小な電位差を検出す
るための高い感度を維持することができるようになる。
【００２０】なお、上記のように２列のメモリセル１ａ
の形成領域Ａの幅とセンス増幅器２ａの形成領域の幅が
異なると、これらの並びにずれが生じる。このため、各
ビット線ＢＬ、ＢＬバーは、図示のように、メモリセル
アレイ１から適宜屈曲させて引き出すことにより各セン
ス増幅器２ａに接続するようにしている。
の形成領域Ａの幅とセンス増幅器２ａの形成領域の幅が
異なると、これらの並びにずれが生じる。このため、各
ビット線ＢＬ、ＢＬバーは、図示のように、メモリセル
アレイ１から適宜屈曲させて引き出すことにより各セン
ス増幅器２ａに接続するようにしている。
【００２１】また、上記のようにセンス増幅器２ａの形
成領域の幅を広げると、このセンス増幅器２ａを幅方向
に並べて形成したセンス増幅器アレイ２は、チップ上で
メモリセルアレイ１よりも長い領域に形成されることに
なる。ところで、ＤＲＡＭが大容量化されると、長くな
ったワード線ＷＬによる遅延がアクセス速度の高速化の
障害となる。そこで、従来から、チップ上のメモリセル
アレイを分割し、各メモリセルアレイ間でワード線ＷＬ
の上層に金属配線による裏打ちを行うことにより実効的
な抵抗や寄生容量を小さくしてワード線ＷＬの遅延を抑
える技術が開発されている。従って、本実施例において
も、図２に示すように、メモリセルアレイ１を複数に分
割し、各メモリセルアレイ１間に設けた裏打ち領域４で
ワード線ＷＬに裏打ちを行っている。この裏打ち領域４
は、メモリセルアレイ１間にあるため、メモリセル１ａ
のダミーパターンや段差緩和パターンが必要となり、チ
ップ上で比較的大きな領域を占有する。特にスタック型
メモリセルを用いている場合には、キャパシタがＭＯＳ
トランジスタの上層に形成されるため、メモリセルアレ
イ１の領域と裏打ち領域４との間の段差が大きくなり、
広い段差緩和パターンが必要となる。そして、従来は、
この広い裏打ち領域４の側方が空き領域となって利用さ
れていなかったが、本実施例では、図２に示すように、
各メモリセルアレイ１に対応するセンス増幅器アレイ２
がそれぞれこの裏打ち領域４の側方にまではみ出して形
成されている。従って、上記メモリセルアレイ１とセン
ス増幅器アレイ２の長さのずれは、この裏打ち領域４の
側方で吸収されるので、センス増幅器２ａを幅の広い領
域に形成したことによりチップ面積が増加するというお
それもなくなる。
成領域の幅を広げると、このセンス増幅器２ａを幅方向
に並べて形成したセンス増幅器アレイ２は、チップ上で
メモリセルアレイ１よりも長い領域に形成されることに
なる。ところで、ＤＲＡＭが大容量化されると、長くな
ったワード線ＷＬによる遅延がアクセス速度の高速化の
障害となる。そこで、従来から、チップ上のメモリセル
アレイを分割し、各メモリセルアレイ間でワード線ＷＬ
の上層に金属配線による裏打ちを行うことにより実効的
な抵抗や寄生容量を小さくしてワード線ＷＬの遅延を抑
える技術が開発されている。従って、本実施例において
も、図２に示すように、メモリセルアレイ１を複数に分
割し、各メモリセルアレイ１間に設けた裏打ち領域４で
ワード線ＷＬに裏打ちを行っている。この裏打ち領域４
は、メモリセルアレイ１間にあるため、メモリセル１ａ
のダミーパターンや段差緩和パターンが必要となり、チ
ップ上で比較的大きな領域を占有する。特にスタック型
メモリセルを用いている場合には、キャパシタがＭＯＳ
トランジスタの上層に形成されるため、メモリセルアレ
イ１の領域と裏打ち領域４との間の段差が大きくなり、
広い段差緩和パターンが必要となる。そして、従来は、
この広い裏打ち領域４の側方が空き領域となって利用さ
れていなかったが、本実施例では、図２に示すように、
各メモリセルアレイ１に対応するセンス増幅器アレイ２
がそれぞれこの裏打ち領域４の側方にまではみ出して形
成されている。従って、上記メモリセルアレイ１とセン
ス増幅器アレイ２の長さのずれは、この裏打ち領域４の
側方で吸収されるので、センス増幅器２ａを幅の広い領
域に形成したことによりチップ面積が増加するというお
それもなくなる。
【００２２】この結果、本実施例のＤＲＡＭでは、高密
度化によって１対のビット線ＢＬ、ＢＬバー上における
２列のメモリセル１ａの形成領域Ａの幅が狭くなって
も、各センス増幅器２ａは、この形成領域Ａの幅よりも
広く形成することができるので、センス増幅器２ａの感
度を高く維持することができる。しかも、センス増幅器
２ａが幅の広い領域に形成されることによるセンス増幅
器アレイ２の領域の拡大分は、メモリセルアレイ１間の
裏打ち領域４の側方で吸収されるので、チップ面積が増
加することもない。さらに、従来、センス増幅器の形成
領域を確保するためにメモリセルアレイの両側方にセン
ス増幅器アレイを形成していたものが、本実施例のよう
にメモリセルアレイ１の片側方にのみに形成できるよう
になれば、チップ面積の縮小も可能になる。
度化によって１対のビット線ＢＬ、ＢＬバー上における
２列のメモリセル１ａの形成領域Ａの幅が狭くなって
も、各センス増幅器２ａは、この形成領域Ａの幅よりも
広く形成することができるので、センス増幅器２ａの感
度を高く維持することができる。しかも、センス増幅器
２ａが幅の広い領域に形成されることによるセンス増幅
器アレイ２の領域の拡大分は、メモリセルアレイ１間の
裏打ち領域４の側方で吸収されるので、チップ面積が増
加することもない。さらに、従来、センス増幅器の形成
領域を確保するためにメモリセルアレイの両側方にセン
ス増幅器アレイを形成していたものが、本実施例のよう
にメモリセルアレイ１の片側方にのみに形成できるよう
になれば、チップ面積の縮小も可能になる。
【００２３】なお、上記実施例は、折り返しビット線方
式のＤＲＡＭについて説明したが、オープンビット線方
式等の場合にも同様に実施し得ることは明らかである。
式のＤＲＡＭについて説明したが、オープンビット線方
式等の場合にも同様に実施し得ることは明らかである。
【００２４】図３及び図４に本発明の他の実施例を示
す。なお、図１及び図２に示した第１実施例と同様の機
能を有する構成要素には同じ符号を付して説明を省略す
る。
す。なお、図１及び図２に示した第１実施例と同様の機
能を有する構成要素には同じ符号を付して説明を省略す
る。
【００２５】本実施例は、第１実施例によってもまだセ
ンス増幅器２ａの感度が十分に維持できない場合に、セ
ンス増幅器２ａの形成領域をさらに拡大し得る実施例を
示すものであり、図３に示すように、メモリセルアレイ
１の両側方にそれぞれセンス増幅器アレイ２、３を形成
している。センス増幅器アレイ２、３は、第１実施例に
おけるセンス増幅器アレイ２と同様の構成である。ただ
し、各センス増幅器２ａ、３ａは、メモリセルアレイ１
上の各対のビット線ＢＬ、ＢＬバーと左右で交互に接続
され、いずれか一方のビット線ＢＬ、ＢＬバーをセンス
増幅器アレイ２側のセンス増幅器２ａに接続した場合に
は、隣接するビット線ＢＬ、ＢＬバーがセンス増幅器ア
レイ３側のセンス増幅器３ａに接続されている。そし
て、各センス増幅器２ａ、３ａを形成する領域の幅を２
列のメモリセル１ａの形成領域Ａの幅の２倍よりも広く
しているので、さらにメモリセルアレイ１が高密度化さ
れ２列のメモリセル１ａの形成領域Ａの幅が縮小されて
も、各センス増幅器２ａ、３ａの形成領域を十分に確保
し高い感度を確実に維持することができる。
ンス増幅器２ａの感度が十分に維持できない場合に、セ
ンス増幅器２ａの形成領域をさらに拡大し得る実施例を
示すものであり、図３に示すように、メモリセルアレイ
１の両側方にそれぞれセンス増幅器アレイ２、３を形成
している。センス増幅器アレイ２、３は、第１実施例に
おけるセンス増幅器アレイ２と同様の構成である。ただ
し、各センス増幅器２ａ、３ａは、メモリセルアレイ１
上の各対のビット線ＢＬ、ＢＬバーと左右で交互に接続
され、いずれか一方のビット線ＢＬ、ＢＬバーをセンス
増幅器アレイ２側のセンス増幅器２ａに接続した場合に
は、隣接するビット線ＢＬ、ＢＬバーがセンス増幅器ア
レイ３側のセンス増幅器３ａに接続されている。そし
て、各センス増幅器２ａ、３ａを形成する領域の幅を２
列のメモリセル１ａの形成領域Ａの幅の２倍よりも広く
しているので、さらにメモリセルアレイ１が高密度化さ
れ２列のメモリセル１ａの形成領域Ａの幅が縮小されて
も、各センス増幅器２ａ、３ａの形成領域を十分に確保
し高い感度を確実に維持することができる。
【００２６】また、本実施例の場合にも、図４に示すよ
うに、メモリセルアレイ１とセンス増幅器アレイ２、３
の長さのずれをメモリセルアレイ１間の裏打ち領域４の
両側方で吸収しているので、センス増幅器２ａ、３ａを
幅の広い領域に形成したことによりチップ面積が増加す
るというおそれがなくなる。
うに、メモリセルアレイ１とセンス増幅器アレイ２、３
の長さのずれをメモリセルアレイ１間の裏打ち領域４の
両側方で吸収しているので、センス増幅器２ａ、３ａを
幅の広い領域に形成したことによりチップ面積が増加す
るというおそれがなくなる。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、センス増幅器を２列のメモ
リセルの形成領域に拘泥することなく広い幅に形成する
ことができるので、メモリセルアレイが高密度化されて
もこのセンス増幅器の感度を十分に維持することができ
るようになる。
の半導体記憶装置によれば、センス増幅器を２列のメモ
リセルの形成領域に拘泥することなく広い幅に形成する
ことができるので、メモリセルアレイが高密度化されて
もこのセンス増幅器の感度を十分に維持することができ
るようになる。
【図１】本発明の一実施例におけるメモリセルとセンス
増幅器の配置を示す平面図である。
増幅器の配置を示す平面図である。
【図２】その実施例におけるメモリセルアレイとセンス
増幅器アレイの配置を模式的に示す平面図である。
増幅器アレイの配置を模式的に示す平面図である。
【図３】本発明の他の実施例におけるメモリセルとセン
ス増幅器の配置を示す平面図である。
ス増幅器の配置を示す平面図である。
【図４】その実施例におけるメモリセルアレイとセンス
増幅器アレイの配置を模式的に示す平面図である。
増幅器アレイの配置を模式的に示す平面図である。
【図５】従来例におけるメモリセルとセンス増幅器の配
置を示す平面図である。
置を示す平面図である。
【図６】他の従来例におけるメモリセルとセンス増幅器
の配置を示す平面図である。
の配置を示す平面図である。
１ メモリセルアレイ １ａ メモリセル ２ａ センス増幅器 ３ａ センス増幅器 ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4097
Claims (1)
- 【請求項１】 複数のワード線と複数のビット線との交
差部にメモリセルが形成され、該複数のビット線の各々
が、２本で１対となるビット線とビット線バーとを有
し、各ビット線が、メモリセルアレイの片側方のセンス
増幅器に接続された半導体記憶装置であって、該メモリセルアレイの内の２列のメモリセルの形成領域
の幅よりも、該センス増幅器のアレイの内の一つの該セ
ンス増幅器の形成領域の幅の方が広く、 該メモリセルアレイが複数に分割され、該ワード線方向
に沿って各メモリセルアレイ間に裏打ち領域が設けら
れ、該分割されたメモリセルアレイに対応する該センス
増幅器のアレイの内の少なくとも一つの該センス増幅器
が、該裏打ち領域の側方にはみ出して形成されている、
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27433291A JP3183541B2 (ja) | 1991-10-22 | 1991-10-22 | 半導体記憶装置 |
| US08/448,756 US5644527A (en) | 1991-10-22 | 1995-05-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27433291A JP3183541B2 (ja) | 1991-10-22 | 1991-10-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05114285A JPH05114285A (ja) | 1993-05-07 |
| JP3183541B2 true JP3183541B2 (ja) | 2001-07-09 |
Family
ID=17540183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27433291A Expired - Fee Related JP3183541B2 (ja) | 1991-10-22 | 1991-10-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183541B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683891A (en) * | 1979-12-13 | 1981-07-08 | Fujitsu Ltd | Semiconductor storage device |
| JPS63168698U (ja) * | 1987-04-23 | 1988-11-02 |
-
1991
- 1991-10-22 JP JP27433291A patent/JP3183541B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05114285A (ja) | 1993-05-07 |
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