KR102179255B1 - 메모리 셀 플레이트들 간에 전하 공유 - Google Patents

메모리 셀 플레이트들 간에 전하 공유 Download PDF

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Abstract

강유전체 메모리 셀 또는 셀들을 동작시키기 위한 방법들, 시스템들, 기술들 및 디바이스들이 설명된다. 제 1 강유전체 메모리 셀은 제 1 강유전체 메모리 셀의 플레이트로부터 제 2 강유전체 메모리 셀의 플레이트로 전하를 전송함으로써 제 2 강유전체 메모리 셀을 충전하는데 사용될 수 있다. 일부 예에서, 전하의 전송에 앞서, 제 1 강유전체 메모리 셀은 제 1 강유전체 메모리 셀이 충전 상태로부터 방전 상태로 전이하는 제 1 동작을 위해 선택될 수 있고, 제 2 강유전체 메모리 셀은 제 2 동작을 위해 선택될 수 있고, 그 동안 제 2 강유전체 메모리 셀은 방전 상태에서 충전 상태로 전이한다. 제 1 강유전체 메모리 셀의 방전은 제 2 강유전체 메모리 셀의 충전을 돕기 위해 사용될 수 있다.

Description

메모리 셀 플레이트들 간에 전하 공유
상호 참조들
특허를 위한 본 출원은 2017년 4월 17일에 출원된 "Charge Sharing Between Memory Cell Plates" 이라는 제목의 PCT 출원 번호 PCT/US2017/027952의 우선권을 주장하고, 이는 2016년 4월 28일에 출원된 "Charge Sharing Between Memory Cell Plates"이라는 제목으로 Carman에 의한 U.S. 특허 출원번호 15/141,491에 대한 우선권을 주장하고, 이의 각각은 양수인에게 양도되고, 이들의 전체는 본 출원에 참조로서 명확하게 통합된다.
이하는 전반적으로 메모리 디바이스들에 관한 것으로, 보다 구체적으로는 상이한 메모리 셀들과 관련된 플레이트들 간에 전하 공유(charge sharing)에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은, 다양한 전자 디바이스들에 정보를 저장하기 위해 광범위하게 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들면, 이진 디바이스들은, 종종 로직 "1" 또는 로직 "0"에 의해 표시된, 두 개의 상태들을 갖는다. 다른 시스템들에서, 두 개 이상의 상태들이 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스는 메모리 디바이스에서 저장된 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에서 상태를 기록하거나, 또는 프로그램할 수 있다.
랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전체 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 및 기타를 포함한, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성이거나 또는 비-휘발성일 수 있다. 비-휘발성 메모리서 플래시 메모리는 외부 전원의 부재 시에도 확장된 시간 기간들 동안 데이터를 저장할 수 있다. 휘발성 메모리 디바이스들, 예로서 DRAM은 그것들이 외부 전원에 의해 주기적으로 리프레시되지 않는다면 시간에 걸쳐 그것들의 저장된 데이터를 잃을 수 있다. 바이너리(binary) 메모리 디바이스는 예를 들어, 충전되거나 또는 방전된 커패시터를 포함할 수 있다. 충전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 휘발성 메모리의 특정한 측면들은, 더 빠른 판독 또는 기록 속도들과 같은, 성능 이점들을 제공할 수 있는 반면, 주기적인 리프레싱 없이 데이터를 저장하기 위한 능력과 같은, 비-휘발성의 측면들이 유리할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만 저장디바이스로서 강유전체 커패시터를 사용하기 때문에 비 휘발성 특성들을 가질 수 있다. FeRAM 디바이스들은 따라서 다른 비 휘발성 및 휘발성 메모리 디바이스들과 비교하여 개선된 성능을 가질 수 있다. FeRAM내 메모리 셀들은 그 중에서도 판독 및 기록과 같은 액세스 동작들을 수행할 때 어떤 전압들로 충전될 수 있다. 메모리 셀을 충전하는데 걸리는 시간은 메모리 동작들을 느리게 할 수 있고 하나 이상의 성능 파라미터들을 약화시킬 수 있다. 또한, 메모리 셀을 충전함으로 소모되는 파워는 배터리 수명을 줄일 수 있고 파워 및 다른 동작 요건들을 증가시킬 수 있다.
본 출원에 개시는 이하의 도면들을 참조하고 포함한다:
도 1은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트(cell plate)들 간의 전하 공유를 지원하는 예시적인 메모리 어레이를 도시한다;
도 2a는 본 발명의 다양한 실시예들에 따른, 메모리 셀 플레이트들 간의 전하 공유를 지원하는 메모리 셀의 예시 회로를 도시한다;
도 2b는 본 발명의 다양한 실시예들에 따른, 메모리 셀 플레이트들 간의 전하 공유를 지원하는 메모리 셀의 예시 회로를 도시한다;
도 3은 본 개시의 다양한 실시예들에 따른 메모리 셀 플레이트 간에 전하 공유를 지원하는 강유전체 메모리 셀을 동작시키는 예시적인 히스테리시스 플랏들을 도시한다;
도 4는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간에 전하 공유를 지원하는 예시적인 회로를 도시한다;
도 5는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트 간의 전하 공유를 지원하는 타이밍도 시스템의 예를 도시한다;
도 6은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트 간의 전하 공유를 지원하는 타이밍도 시스템의 예를 도시한다;
도 7은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간의 전하 공유를 지원하는 예시적인 강유전체 메모리 어레이의 블럭 다이어그램을 도시한다;
도 8은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트 간의 전하 공유를 지원하는 메모리 어레이를 포함하는 디바이스의 블럭 다이어그램을 도시한다; 및
도 9 및 도 10은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간의 전하 공유를 지원하는 메모리 어레이를 동작시키는 방법 또는 방법들을 예시하는 흐름도들이다.
자원 소모 (예를 들어, 시간 또는 파워 소모)를 줄이는 메모리 셀 충전 기법은 메모리 셀들 간에 전하를 공유함으로써 구현될 수 있다. 예를 들어, 하나의 메모리 셀의 플레이트에 대한 또는 그에 관련된 전하는 다른 메모리 셀의 플레이트를 충전하는데 사용될 수 있다. 이러한 전하 공유는 반대의 충전 상태들로 전이하는 셀들 사이에서 발생할 수 있다. 예를 들어, 방전하는 메모리 셀 (예를 들어, 기록 동작을 준비하기 위해, 또는 판독 동작의 끝에서)은 충전하는 메모리 셀을 충전하는데 사용될 수 있다 (예를 들어, 판독 동작을 준비하기 위해, 또는 다른 기록 동작을 준비하기 위해). 이 전하 공유는 반대 충전 상태로 전이하는 셀들 이외에 셀들 간에도 또한 발생할 수 있다. 전도성 경로가 플레이트들 사이에서 수립될 때 (예를 들어, 플레이트들과 전자 통신하는 하나 이상의 스위칭 구성요소들을 활성화시킴으로써) 플레이트 사이에서 전하 공유가 발생할 수 있다.
이하에서 더 상세히 설명되는 바와 같이, 메모리 어레이 내의 강유전체 메모리 셀을 포함하는 메모리 셀은 워드 라인 및 디지트 라인에 의해 액세스될 수 있다. 액세스는 셀에 기록 (예를 들어, 로직 상태의 저장) 또는 셀의 판독 (예를 들어, 저장된 로직 상태의 감지)을 포함한다. 각각의 셀은 셀의 로직 값을 저장하는데 사용되는 강유전체 커패시터 또는 다른 저장 구성요소를 가질 수 있다. 예를 들어, 각 셀은 로직 0 또는 로직 1을 저장할 수 있다. 각각의 저장된 로직 값은 셀의 개별 상태에 대응할 수 있고, 셀의 디지트 라인 상에 신호를 생성할 수 있다. 예를 들어, 저장된 로직 1은 제 1 디지트 라인 전압에 대응할 수 있고, 저장된 로직 0은 제 2 디지트 라인 전압에 대응할 수 있다. 디지트 라인은 다수의 메모리 셀들에 접속할 수 있고, 판독 동작 동안 활성화 될 때 메모리 셀의 저장된 로직 상태를 결정하는데 사용되는 감지 증폭기에 연결될 수 있다. 예를 들어, 활성화된 감지 증폭기는 셀로부터 추출된 신호 (예를 들어, 전압)를 기준 신호와 비교할 수 있다.
강유전체 메모리 셀은 메모리 셀의 커패시터 양단에 전압을 도입함으로써 기록 또는 판독될 수 있다. 예를 들어, 로직 0은 커패시터 양단에 양의 전압(positive voltage)을 도입함으로써 메모리 셀에 기록될 수 있고, 로직 1은 커패시터 양단에 음의 전압(negatvie voltage)을 도입함으로써 기록될 수 있다. 메모리 셀의 플레이트는 저장된 로직 상태와 관계없이 판독 동작을 수행하기 위해 고전압으로 충전될 수 있고, 판독 동작의 끝에서 저전압으로 감소될 수 있다. 따라서, 강유전체 메모리 셀들의 동작들은 메모리 셀의 반복 충전 및 방전을 포함할 수 있고, 어느 경우에나 셀에 전압을 인가하는 단계를 포함할 수 있다.
일부 메모리 어레이들에서, 강유전체 메모리 셀은 전원 (예를 들어, 전압 서플라이)을 사용함으로써 배타적으로 충전될 수 있다. 본 출원에서 설명된 것처럼, 다른 메모리 어레이들에서, 메모리 셀은 방전 메모리 셀의 전하만을 사용하여 또는 전원으로부터의 전하에 추가하여 충전될 수 있다. 방전 메모리 셀은 충전 메모리 셀에 연결되어, 방전 메모리 셀의 플레이트로부터 충전 메모리 셀의 플레이트로 전하가 전송될 수 있다. 연결은 전하 공유에 수반된 메모리 셀들과 전자 통신하는 하나 이상의 스위칭 구성요소들 (예를 들어, 트랜지스터들)을 활성화시킴으로써 수립되는 전도성 경로일 수 있다.
일부 경우들에서, 방전 메모리 셀은 기록 동작 (예를 들어, 기록 로직 1)을 수행하기 위한 준비를 하고 있을 수 있고, 충전 메모리 셀은 판독 동작을 수행하기 위한 준비를 하고 있을 수 있다. 다른 예에서, 방전 메모리 셀은 판독 동작을 마무리하고 있을 수 있고, 충전 메모리 셀은 로직 0을 기록할 준비를 하고 있을 수 있다. 일반적으로, 플레이트들 간의 전하 공유는, 다른 동작들 중에서, 판독/기록 동작의 임의의 조합을 사용하여 발생할 수 있는데, 여기서 플레이트들은 제 1 충전 상태로부터 제 2 충전 상태로 전이한다 (예를 들어, 초기 충전 상태로부터 반대 충전 상태로). 본 출원에 설명된 플레이트 전하 공유 기법 및 기술들은 임의의 개수의 메모리 셀들에 의해 구현될 수 있다. 일부 경우들에서, 플레이트 전하 공유 기법은 메모리 어레이의 2 개의 상이한 섹션에서 메모리 셀을 충전 또는 방전하는데 사용된다. 다른 경우들에서, 플레이트 전하 공유 기법은 메모리 어레이의 한 섹션에서 메모리 셀을 충전 또는 방전하는데 사용된다.
본 출원에서 설명된 것처럼, 제 1 메모리 셀 플레이트로부터의 전하를 사용하여 제 2 메모리 셀 플레이트를 충전하는 것은 제 2 메모리 셀을 충전 (예를 들어, 부분적으로 충전, 완전 충전)하기 위해 전압 서플라이로부터 인출되는 파워의 양을 감소시킬 수 있다. 예를 들어, 제 2 플레이트는 전압 서플라이를 활성화하기 전에 제 1 플레이트에 의해 부분적으로 충전될 수 있으며, 이는 제 2 메모리 셀을 충전하는 것을 완료하기 위한 전압 서플라이로부터 소모된 파워를 감소시킨다. 일부 경우들에서, 플레이트-전하 공유는 제 2 메모리 셀의 충전 시간을 줄일 수 있다. 예를 들어, 제 2 메모리 셀은 제 1 플레이트 및 전압 서플라이를 동시에 또는 중첩 방식으로 사용하여 충전될 수 있다. 두개의 소스들로부터의 전하를 동시에 사용하는 것은 제 2 메모리 셀을 완전히 충전하는 데 걸리는 시간을 단축시킬 수 있다.
상기에서 소개된 본 개시의 실시예들은 메모리 어레이와 관련하여 이하에서 더 설명된다. 그런 다음 메모리 셀 플레이트들간에 전하 공유를 위한 특정 예들이 설명된다. 본 개시의 이러한 측면 및 다른 실시예들은 플레이트 전하 공유와 관련된 장치 다이어그램, 시스템 다이어그램 및 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트(cell plate)들 간의 전하 공유를 지원하는 예시적인 메모리 어레이(100)를 도시한다. 메모리 어레이(100)은 전기 메모리 장치로서 언급될 수도 있다. 메모리 어레이 (100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀들 (105)을 포함할 수 있다. 각각의 메모리 셀 (105)은 로직 0 및 로직 1로서 표시된 2 개의 상태들을 저장하도록 프로그램 가능할 수 있다. 몇몇 경우들에서, 메모리 셀 (105)은 2 개보다 많은 로직 상태들을 저장하도록 구성된다. 메모리 셀 (105)은 프로그램 가능 상태를 나타내는 전하를 저장하는 캐패시터를 포함할 수 있고; 예를 들어, 충전 및 비충전 커패시터는 2 개의 로직 상태들을 나타낼 수 있다. DRAM 아키텍처들은 통상 이런 디자인을 사용할 수 있으며, 채용된 커패시터는 선형 전기 분극 특성을 갖는 유전체 재료를 포함할 수 있다. 그와는 대조적으로, 강유전체 메모리 셀은 유전체 재료로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전체 커패시터의 전하의 상이한 레벨들은 상이한 로직 상태들을 나타낼 수 있다. 강유전체 재료들은 비선형 분극 특성들을 가지며, 강유전체 메모리 셀 (105)의 세부 사항들 및 장점들이 이하에 설명된다.
판독 및 기록과 같은 동작들은 적절한 워드 라인 (110) 및 디지트 라인 (115)을 활성화 또는 선택함으로써 메모리 셀 (105)상에서 수행될 수 있다. 워드 라인(110)은 또한 액세스 라인으로 지칭될 수 있다. 워드 라인 (110) 또는 디지트 라인 (115)을 활성화 또는 선택하는 것은 개별 라인에 전압(예를 들어, 양의 전압, 음의 전압)를 인가하는 단계를 포함할 수 있다. 일부 경우들에서, 디지트 라인 (115)은 비트 라인으로 지칭될 수 있다. 워드 라인 (110) 및 디지트 라인 (115)은 전도성 재료로 제조될 수 있다. 일부 예들에서, 워드 라인 (110) 및 디지트 라인 (115)은 금속 (예를 들어, 구리, 알루미늄, 금, 텅스텐 등)으로 제조된다. 도 1의 예제에 따라, 메모리 셀 (105)의 각각의 행(row)은 단일 워드 라인 (110)에 연결되고, 메모리 셀 (105)의 각각의 컬럼(column)은 단일 디지트 라인 (115)에 연결된다. 하나의 워드 라인 (110) 및 하나의 디지트 라인 (115)을 활성화시킴으로써, 단일 메모리 셀 (105)은 그들의 인터섹션에서 액세스될 수 있다. 워드 라인 (110)과 디지트 라인 (115)의 인터섹션(intersection)은 메모리 셀의 어드레스로 지칭될 수 있다.
일부 아키텍처들에서, 셀의 로직 저장 장치, 예를 들어 커패시터는 선택 디바이스에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인 (110)은 선택 디바이스에 연결될 수 있고 선택 디바이스를 제어할 수 있다. 예를 들어, 선택 디바이스는 트랜지스터 일 수 있고 워드 라인 (110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인 (110)을 활성화하는 것은 메모리 셀 (105)의 캐패시터와 그에 대응하는 디지트 라인 (115) 사이에 전기적 연결로 귀결된다. 그런 다음 디지트 라인은 메모리 셀 (105)을 판독하거나 기록하기 위해 액세스될 수 있다.
메모리 셀 (105)에 대한 액세스는 행 디코더 (120) 및 컬럼 디코더 (130)를 통해 제어될 수 있다. 예를 들어, 행 디코더 (120)는 메모리 제어기 (140)로부터 행 어드레스를 수신할 수 있고, 수신된 행 어드레스에 적어도 부분적으로 기초하여 적절한 워드 라인 (110)을 활성화할 수 있다. 유사하게, 컬럼 디코더 (130)는 메모리 제어기 (140)로부터 컬럼 어드레스를 수신하고, 적절한 디지트 라인 (115)을 활성화시킨다. 따라서, 워드 라인 (110) 및 디지트 라인 (115)을 활성화함으로써, 메모리 셀 (105)이 액세스될 수 있다.
액세스시, 메모리 셀 (105)은 감지 구성요소 (125)에 의해 판독되거나 감지될 수 있다. 예를 들어, 감지 구성요소(125)는 메모리 셀 (105)의 저장된 상태를 결정하기 위해 관련된 디지트 라인 (115)의 신호(예를 들어 전압)를 기준 신호 (미도시)와 비교할 수 있다. 만약 디지트 라인 (115)이 기준 전압보다 높은 전압을 갖는다면, 감지 구성요소 (125)는 메모리 셀 (105)의 저장된 상태가 로직 1인지 또는 그 반대인지를 결정할 수 있다. 감지 구성요소(125)는 래칭 (latching)으로 지칭될 수 있는 신호의 차이를 검출 또는 증폭하기 위해 다양한 트랜지스터들 및 증폭기들을 포함할 수 있다. 그런 다음 메모리 셀 (105)의 감지된 로직 상태는 출력 (135)으로써 컬럼 디코더 (130)를 통해 출력될 수 있다. 메모리 셀(105)을 판독하기 위해, 메모리 셀 (105)의 플레이트는 어떤 전압으로 충전될 수 있다. 전압은 적어도 부분적으로, 다른 메모리 셀 (105)의 플레이트로부터 해당 플레이트로 전송되는 전하의 결과일 수 있다.
메모리 셀 (105)은 관련 워드 라인 (110) 및 디지트 라인 (115)을 활성화시킴으로써 설정되거나 기록될 수 있다. 상기에서 논의된 바와 같이, 워드 라인 (110)을 활성화하는 것은 메모리 셀 (105)의 대응하는 행을 그것들의 개별 디지트 라인 (115)들에 전기적으로 연결한다. 워드 라인 (110)이 활성화되는 동안 관련 디지트 라인 (115)을 제어함으로써, 메모리 셀 (105)이 기록될 수 있고 - 즉, 로직 값이 메모리 셀 (105)에 저장될 수 있다. 컬럼 디코더 (130)는 메모리 셀 (105)에 기록될 데이터, 예를 들어 입력 (135)을 수용할 수 있다. 강유전체 캐패시터의 경우에, 메모리 셀 (105)은 강유전체 커패시터를 가로질러 전압을 인가함으로써 기록된다. 커패시터 양단에 전압을 인가하는 것은 어떤 전압으로 커패시터의 플레이트를 충전 또는 방전하는 것을 포함할 수 있다. 일부 경우들에서, 커패시터의 플레이트는 다른 커패시터 플레이트 (예를 들어, 충전 메모리 셀 (105)의 커패시터)에 전하를 전송함으로써 방전시킬 수 있다. 따라서, 방전 커패시터 플레이트는 다른 커패시터 플레이트를 충전하기 위해 사용될 수 있다. 이 프로세스는 본 개시 전체를 통해 이하에서 보다 상세하게 논의된다.
일부 메모리 아키텍처들에서, 메모리 셀 (105)에 액세스하는 것은 저장된 로직 상태를 저하시키거나 파기할 수 있고, 재 기록 또는 리프레시(refresh) 동작들이 수행되어 원래의 로직 상태를 메모리 셀 (105)에 복귀시킬 수 있다. 예를 들어, DRAM에서, 캐패시터는 감지 동작 동안 부분적으로 또는 완전히 방전되어, 저장된 로직 상태를 손상시킬 수 있다. 그래서 로직 상태는 감지 동작 후에 재 기록될 수 있다. 추가적으로, 단일 워드 라인 (110)을 활성화하는 것은 해당 행의 모든 메모리 셀의 방전으로 귀결될 수 있고; 따라서, 행 내의 몇몇 또는 모든 메모리 셀 (105)은 재 기록될 필요가 있을 수 있다.
DRAM를 포함하는 일부 메모리 아키텍처들은 외부 전원에 의해 정기적으로 리프레시되지 않는 한 시간이 지남에 따라 그것들의 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류들을 통하여 시간이 흐르면서 방전될 수 있고, 저장된 정보의 손실로 귀결된다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 비율은 상당히 높을 수 있고 - 즉, DRAM의 경우 초당 수십 회의 리프레시 동작들 - 이는 상당한 파워 소모로 귀결될 수 있다. 메모리 어레이가 점점 더 커짐에 따라, 증가된 파워 소모가 특별히 배터리와 같은 한정된 전원에 의존하는 모바일 디바이스들의 경우 메모리 어레이들 (예를 들어, 파워 서플라이들, 열 생성, 재료 제한 등)의 배치 또는 동작을 방해할 수 있다.
그러나, 강유전체 메모리 셀은 다른 메모리 아키텍처들에 비교하여 개선된 성능으로 귀결될 수 있는 유리한 특성들을 가질 수 있다. 예를 들어, 강유전체 메모리 셀들은 저장된 전하의 저하(degradation)에 덜 영향을 받는 경향이 있기 때문에, 강유전체 메모리 셀들 (105)을 사용하는 메모리 어레이(100)은 더 적은 리프레시 동작들을 필요로 하거나 또는 리프레시(refresh) 동작들이 전혀 요구하지 않을 수 있고, 따라서 더 적은 파워를 동작하는데 필요로 할 수 있다. 추가적으로, 본 출원에서 설명된 것처럼, 강유전체 메모리 셀들은 자원 소모를 줄일 수 있는 플레이트들간에 전하 공유를 구현할 수 있다. 예를 들어, 전하 공유 기법은 액세스 동작 (예를 들어, 판독 동작 또는 기록 동작) 또는 하나 이상의 다른 동작들을 위해 메모리 셀들을 충전하는데 필요한 시간 및 파워를 줄일 수 있다.
메모리 제어기 (140)는 다양한 구성요소들, 예컨대 행 디코더 (120), 컬럼 디코더 (130) 및 감지 구성요소(125)를 통해 메모리 셀 (105)의 동작 (예를 들어, 판독, 기록, 리프레시(refresh), 등)을 제어할 수 있다. 메모리 제어기 (140)는 원하는 워드 라인 (110) 및 디지트 라인 (115)을 활성화하기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 제어기 (140)는 또한 메모리 어레이 (100)의 동작 동안에 사용되는 다양한 전압 전위를 생성하고 제어할 수 있다. 예를 들어, 메모리 제어기 (140)는 셀 플레이트들 간에 전하 공유가 발생하도록 하나 이상의 다양한 구성요소들에 바이어싱 전압들의 인가를 가능하게 할 수 있다. 일반적으로, 본 출원에서 논의된 인가된 전압의 진폭, 형상 또는 지속 기간은 조절되거나 변화될 수 있으며, 메모리 어레이 (100)를 동작 시키기 위한 다양한 동작에 대해 상이할 수 있다. 추가하여, 메모리 어레이 (100)내 하나, 다수 또는 모든 메모리 셀들(105)는 동시에 액세스될 수 있고; 예를 들어, 메모리 어레이(100)의 다수 또는 모든 셀들은 모든 메모리 셀 (105) 또는 메모리 셀 (105)의 그룹이 단일 로직 상태로 설정되는 리셋 동작 동안에 동시에 액세스될 수 있다.
도 2a는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간에 전하 공유를 지원하는 예시적인 회로(200-a)를 도시한다. 회로 (200-a)는 강유전체 메모리 셀 (105-a), 워드 라인(WL)(또는 액세스 라인) (110-a), 디지트 라인 (115-a), 및 감지 구성요소 (125-a)를 포함하고, 이들은 다른 것들 중에서 도 1을 참고로 하여 개별적으로 설명되는 메모리 셀 (105), 워드 라인 (110), 디지트 라인 (115), 또는 감지 구성요소 (125)의 예들일 수 있다. 메모리 셀 (105-a)은 용량성으로 결합되거나 또는 통신하는 제 1 플레이트 및 제 2 플레이트를 갖는 로직 저장 구성요소, 예컨대 커패시터 (205)를 포함할 수 있다. 제 1 플레이트는 셀 플레이트 (210)로 지칭될 수 있고 제 2 플레이트는 셀 바닥 (CB : cell bottom) (215)으로 지칭될 수 있다. 셀 플레이트 (210)은 플레이트(210)으로서 또한 지칭될 수 있다. 셀 플레이트 (210)은 플레이트 라인 (PL) (230)을 통해 액세스될 수 있고 셀 바닥 (215)은 디지트 라인 (DL) (115-a)을 통해 액세스될 수 있다. 도 2의 예제들에서, 커패시터(205)의 단자들은 절연성 강유전체 재료에 의해 분리될 수 있다. 상기에서 설명된 것 처럼, 다양한 상태들이 캐패시터 (205)를 충전 또는 방전함으로써 즉, 커패시터(205)의 강유전체 재료를 분극시킴으로써 저장될 수 있다.
상기에서 설명된 것 처럼, 다양한 상태들이 캐패시터 (205)를 충전 또는 방전함으로써 즉, 커패시터(205)의 강유전체 재료를 분극시킴으로써 저장(및 판독)될 수 있다. 커패시터 (205)를 분극시키는데 필요한 총 전하는 잔여 분극(remnant polarization) (PR) 값으로 지칭될 수 있고, 커패시터 (205)의 총 전하의 절반이 도달하는 커패시터(205)의 전압은 강압 전압(coercive voltage) (VC)으로 지칭될 수 있다. 일부 경우들에서 (예를 들어, 캐패시터 (205)가 판독 또는 다른 동작을 준비하는 경우), 캐패시터 (205)는 다른 캐패시터 (205)로부터의 전하 또는 전압 서플라이로부터의 전하를 사용하여 충전될 수 있다. 다른 경우 (예를 들어, 커패시터 (205)가 기록 동작 또는 다른 동작을 준비하는 경우)에서, 커패시터 (205)는 다른 커패시터 (205)로 전하를 전송함으로써 방전될 수 있다.
커패시터 (205)의 저장된 상태는 회로 (200-a)에 표현된 다양한 엘리먼트를 동작시킴으로써 판독되거나 감지될 수 있다. 커패시터 (205)는 디지트 라인 (115-a)과 전자 통신할 수 있다. 따라서, 선택 구성요소 (220)가 비활성화 된 때, 커패시터 (205)는 디지트 라인 (115-a)으로부터 절연될 수 있고, 커패시터 (205)는 선택 구성요소 (220)가 강유전체 메모리 셀 (105-a)를 선택하기 위해 활성화 된 때 선택 구성요소 (220)를 통해 디지트 라인 (115-a)에 연결될 수 있다. 다시 말해서, 강유전체 메모리 셀 (105-a)은 강유전체 커패시터 (205)와 전자 통신하는 선택 구성요소 (220)를 사용하여 선택될 수 있고, 여기서 강유전체 메모리 셀 (105-a)는 선택 구성요소 (220) 및 강유전체 커패시터 (205)를 포함한다. 일부 경우들에서, 선택 구성요소 (220)는 트랜지스터 일 수 있고, 그것의 동작은 트랜지스터 게이트에 전압을 인가함으로써 제어될 수 있고, 여기서 전압의 크기는 트랜지스터의 임계 전압 크기가 초과되도록 된다.
워드 라인 (110-a)은 선택 구성요소 (220)을 활성화시킬 수 있고; 예를 들어, 워드 라인 (110-a)에 인가된 전압은 트랜지스터 게이트에 인가될 수 있어서, 커패시터 (205)를 디지트 라인 (115-a)에 연결한다. 대안적인 일 실시예에서, 선택 구성요소 (220)가 플레이트 라인 (230)과 셀 플레이트 (210) 사이에 있도록, 그리고 커패시터 (205)가 디지트 라인 (115-a)과 다른 다양한 구성들 및 위치들 중에서, 선택 구성요소 (220)의 다른 단자 사이에 있도록 선택 구성요소 (220) 및 커패시터 (205)의 위치들은 (다른 구성요소들 중에서도) 스위칭될 수 있다. 이 실시예에서, 선택 구성요소 (220)는 커패시터 (205)를 통해 디지트 라인 (115-a)과 전자 통신 상태를 유지할 수 있다. 이 구성은 교번 타이밍(alternative timing)과 관련될 수 있다.
도 2a에 도시된 예에서, 커패시터 (205)는 강유전체 커패시터이다. 캐패시터 (205)의 플레이트들 사이의 강유전체 재료로 인해, 이하에 보다 상세하게 논의되는 바와 같이, 캐패시터 (205)는 디지트 라인 (115-a)에 연결시 방전되지 않을 수 있다. 일 실시예에서, 판독 동작 동안 강유전체 커패시터 (205)에 의해 저장되는 상태를 감지하기 위해, 플레이트 (210) 또는 워드 라인 (110-a)은 외부 전압에 의해 바이어싱될 수 있다. 강유전체 메모리 셀 (105-a)을 선택하는 것은 커패시터 (205) 양단에 전압 차이 (예를 들어, 플레이트 (210) 전압 - 디지트 라인 (115-a) 전압)로 귀결될 수 있다. 인가된 전압 차이는 커패시터 (205)의 초기 상태 - 예를 들어 초기 상태가 로직 "1" 또는 로직 "0"을 저장 하는지 여부 - 에 의존할 수 있는 커패시터 (205)상의 저장된 전하의 변화를 낳을 수 있고, 캐패시터 (205) 상에 저장된 결과적인 전하에 기초하여 디지트 라인 (115-a)상에 전압을 유도할 수 있다. 디지트 라인 (115-a)상의 유도된 전압은 그런 다음 메모리 셀 (105-a)에 저장된 로직 상태를 결정하기 위해 감지 구성요소 (125-a)에 의해 기준 (예를 들어, 기준 라인 (225)의 전압)과 비교될 수 있다.
캐패시터 (205)를 바이어싱하기 위해, 파워 또는 전압 서플라이로부터의 전압이 플레이트 (210)에 인가될 수 있다 (예를 들어, 다른 고려 방법들 중에서 플레이트 (210)와 전압 서플라이 사이의 스위칭 구성요소를 활성화시킴으로써). 예를 들어, 플레이트 (210)상의 결과적인 전하는 다른 메모리 셀의 플레이트를 충전하는데 사용될 수 있다. 다른 경우에, 전압 서플라이로부터의 전하는 다른 커패시터의 플레이트로부터 전송된 전하에 의해 보충될 수 있다. 예를 들어, 전도성 경로는 플레이트 (210)와 다른 메모리 셀의 플레이트 (다른 구성요소들 사이) 사이에 생성되어 전하가 플레이트들 간에 전송될 수 있다. 일부 실시예들에서, 전도성 경로는 플레이트 (210)와 전자 통신하는 하나 이상의 스위칭 구성요소들을 활성화시킴으로써 동적으로 수립될 수 있다. 본 출원에 설명된 바와 같이, 플레이트 (210) 간의 전하 공유는 플레이트 (210)를 충전하는데 걸리는 시간 및/또는 파워를 감소시킬 수 있다.
특정 감지 기술 또는 프로세스는 많은 형태들을 취할 수 있다. 일 예에서, 디지트 라인 (115-a)은 플레이트 (210)에 인가되는 전압에 응답하여 커패시터 (205)가 충전 또는 방전될 때 고유 정전 용량을 가질 수 있고 비제로 전압을 발생시킬 수 있다. 고유 정전 용량은 디지트 라인 (115-a)의 치수를 포함하는 다른 특성들 중에서 물리적 특성들에 의존될 수 있다. 일부 실시예들에서, 디지트 라인 (115-a)은 다수의 메모리 셀 (105)에 연결될 수 있어서 디지트 라인 (115-a)은 무시할 수 없는 정전 용량 (예를 들어, pF의 크기)를 초래하는 길이를 가질 수 있다. 디지트 라인 (115-a)의 후속 전압은 캐패시터 (205)의 초기 로직 상태에 의존할 수 있고, 감지 구성요소(125-a)는 이 전압을 기준 구성요소에 의해 제공된 기준 라인 (225)상의 전압과 비교할 수 있다. 예를 들어, 전압이 플레이트 (210)에 인가될 수 있고, 커패시터 바닥 (215)에서의 전압이 저장된 전하와 관련하여 변할 수 있다. 커패시터 바닥 (215)에서의 전압은 감지 구성요소 (125-a)에서의 기준 전압과 비교될 수 있고, 기준 전압과의 비교는 인가된 전압으로부터 생기는 커패시터 (205)의 전하의 변화를 나타낼 수 있고, 따라서 메모리 셀 (105-a)에 저장된 로직 상태를 표시할 수 있다. 커패시터 (205)에서의 전하와 전압 사이의 관계는 도 3을 참조하여 더 상세히 설명된다.
메모리 셀 (105-a)에 기록하기 위해, 전압은 커패시터 (205) 양단에 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 선택 구성요소 (220)는 커패시터 (205)를 디지트 라인 (115-a)에 전기적으로 연결하기 위해 워드 라인 (110-a)을 통해 활성화될 수 있다. 플레이트 라인 (230)을 사용하여 플레이트 (210)의 전압을 제어하거나 다른 방법 중에서 디지트 라인 (115-a)을 사용하여 셀 바닥 (215)의 전압을 제어함으로써 전압이 커패시터 (205) 양단에 인가될 수 있다. 로직 0을 기록하기 위해, 플레이트 (210)는 하이를 취할 수 있으며, 즉 양의 전압이 인가될 수 있고, 바닥 (215)은 로우를 취할 수 있으며, 즉, 접지에 연결되거나, 사실상 접지되거나, 또는 플레이트 (210)에 음의 전압이 인가될 수 있다. 로직 1을 기록하기 위해 반대 프로세스가 수행되고 즉, 플레이트 (210)의 전압은 로우로 취해질 수 있고 셀 바닥 (215)의 전압은 하이로 취해질 수 있다. 본 출원에서 설명된 것처럼, 플레이트 (210)에 전압을 인가하는데 사용되는 전하의 일부 또는 전부는 다른 셀의 플레이트로 또는 플레이트로부터 전송될 수 있다.
도 2b는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간에 전하 공유를 지원하는 예시적인 회로(200-b)를 도시한다. 회로 (200-b)는 그 중에서도 도 2a를 참조하여 설명된 회로 (200-a)의 일 예일 수 있고, 셀 플레이트들 (210) 사이의 전하 공유를 가능하게 할 수 있다. 회로 (200-b)는 제 2 메모리 셀 (105-b)을 포함할 수 있다. 메모리 셀 (105-b)은 선택 구성요소 (220-a) 및 커패시터 (205-a)를 포함할 수 있다. 선택 구성요소(220-a)는 워드 라인 (110-b)을 통해 활성화될 수 있다. 워드 라인 (110-b)이 활성화 될 때, 디지트 라인 (115-b)상의 전압은 셀 바닥 (215-a)상의 전압 일 수 있다. 일부 경우들에서, 메모리 셀 (105-a) 및 메모리 셀 (105-b)은 동일한 워드 라인 (110)에 의해 액세스되는 셀들의 세트에 포함될 수 있다. 다른 경우에, 메모리 셀 (105-a) 및 메모리 셀 (105-b)은 2 개의 다른 워드 라인들 (예컨대, 각각 워드 라인 (110-a) 및 워드 라인 (110-b))에 의해 액세스될 수 있다.
회로 (200-b)는 플레이트 (210-a)에 전압을 인가하는데 사용되는 플레이트 (210) 또는 파워 서플라이 라인 (240-a)에 바이어스 전압을 인가하는데 사용되는 파워 서플라이 라인 (240)을 또한 포함할 수 있다. 각각의 파워 서플라이 라인 (240)은 다른 값의 바이어싱 전압 (예를 들어, 1.6V 및 1.8V)을 인가하는 것이 가능할 수 있다. 파워 서플라이 라인 (240)은 전압이 각각의 플레이트 (210)에 독립적으로 인가될 수 있도록 구성될 수 있다. 플레이트 (210) 및 플레이트 (210-a)는 다른 기술들 중에서도 스위칭 구성요소 (235)를 활성화시킴으로써 연결될 수 있다 (예를 들어, 단락). 즉, 스위칭 구성요소 (235)의 활성화는 하나의 플레이트 (210)로부터 다른 플레이트로 흐르는 전하를 가능하게하는 플레이트 (210)와 플레이트 (210-a) 사이에 전도성 경로를 제공할 수 있다.
파워 서플라이 라인 (240)은 플레이트 (210)에 전압을 인가하여 판독 및 기록 동작이 발생할 수 있다. 따라서, 플레이트 (210)는 회로 (200-a)의 동작 동안 다양한 시간에 충전될 수 있다. 일부 경우에서, 플레이트 (210)상의 전하의 적어도 일부는 플레이트 (210-a)를 적어도 부분적으로 충전 시키는데 사용될 수 있다. 예를 들어, 스위칭 구성요소 (235)는 플레이트 (210)와 플레이트 (210-a) 사이에서 전하 공유가 발생하도록 활성화될 수 있다. 즉, 전하가 스위칭 구성요소 (235) 또는 하나 이상의 다른 대안적인 경로를 활성화시킴으로써 수립된 전도성 경로를 통해 플레이트 (210)로부터 플레이트 (210-a)로 전송될 수 있다. 스위칭 구성요소 (235)는 메모리 셀 (105-a) 또는 메모리 셀 (105-b)이 각각의 각 충전 상태로부터 전이하기 전에 활성화될 수 있다. 예를 들어, 메모리 셀 (105-a)은 제 1 상태 (예를 들어, 충전 상태)에서 제 2 상태 (예를 들어, 충전 상태)로 변화시키기 위해 메모리 셀 (105-a)에 대하여 호출되는 동작을 위해 선택될 수 있다(예를 들어, 선택 구성요소 (220)의 활성화를 통해). 예를 들어, 메모리 셀 (105-a)은 판독 동작의 종료시에 또는 로직 1 기록 동작을 준비할 수 있다. 및 메모리 셀 (105-b)이 방전된 상태로부터 충전된 상태로 변화되도록 (예를 들어, 메모리 셀 (105-b)이 판독 동작을 준비하거나 로직 0을 기록할 수 있다) 메모리 셀 (105-b)에 대해 호출되는 동작을 위해 선택될 수 있다(예를 들어, 선택 구성요소 (220-a)의 활성화를 통해).
따라서, 플레이트 (210) 또는 플레이트 (210-a) 또는 둘 모두는 각각 충전된 상태로부터 반대되는 새로운 충전 상태로 전이될 수 있다 (예를 들어, 플레이트 (210)는 충전 상태에서 방전 상태로 전이될 수 있고, 플레이트 210-a)은 방전된 상태로부터 충전된 상태로 전이될 수 있다). 일부 실시예들에서, 플레이트 (210) 및 플레이트 (210-a)는 서로 충전 상태를 스위칭할 수 있다. 도 2a에 도시된 예에서, 플레이트 (210-a)로부터 전송된 전하는 후속 동작을 위한 미리 결정된 임계 전하량으로 플레이트 (210-a)를 완전히 충전시키기 위해 다른 소스(예를 들어, 파워 서플라이 라인 (240-a))으로부터의 충전에 의해 보충될 수 있다. 일 예제에서, 플레이트 (210)로부터의 전하 및 파워 서플라이 라인 (240-a)으로부터의 전하가 플레이트 (210-a)로 동시에 전송될 수 있으며, 이는 플레이트 (210-a)를 완전히 충전시키는데 필요한 시간을 감소시킬 수 있다. 다른 예제에서, 플레이트 (210)으로부터의 전하 및 파워 서플라이 라인 (240-a)으로부터의 전하는 플레이트 (210-a)에 중첩 기간 동안 전송될 수 있어서, 이는 또한 플레이트 (210-a)를 완전히 충전시키는데 필요한 시간을 줄일 수 있다. 다른 예에서, 파워 서플라이 라인 (240-a)으로부터의 전하는 플레이트 (210-a)가 플레이트 (210)로부터의 전하를 사용하여 부분적으로 충전된 후에 플레이트 (210-a)로 전송될 수 있다. 이 구현예는 플레이트 (210-a)를 완전히 충전하는데 필요한 파워를 감소시킬 수 있다.
커패시터 (205)의 판독 및 기록 동작은 강유전체 디바이스와 관련된 비선형 특성들을 설명할 수 있다. 도 3은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간에 전하 공유를 지원하는 강유전체 메모리 셀에 대한 히스테리시스 곡선 (300)을 갖는 이러한 비선형 특성들의 예제를 도시한다. 히스테리시스 곡선들 (300-a 및 300-b)은 예시적인 강유전체 메모리 셀 기록 및 판독 프로세스를, 개별적으로 예시한다. 히스테리시스 곡선 (300)은 전압 V의 함수로서 강유전체 커패시터 (예를 들어, 도 2a의 커패시터 (205))에 저장된 전하 Q를 도시한다.
강유전체 재료는 자발적인 전기 분극을 특징으로 하는데, 즉 전계가 없을 때 비제로 전기 분극을 유지한다. 예제 강유전체 재료들은 바륨 티타네이트 (BaTiO3), 납(lead) 티타네이트 (PbTiO3), 납 지르코늄 티타네이트 (PZT), 및 스트론튬 비스무트 탄탈레이트 (SBT)를 포함한다. 본 출원에서 설명된 강유전체 커패시터들은 이들 또는 다른 강유전체 재료들을 포함할 수 있다. 강유전체 커패시터 내의 전기 분극은 강유전체 재료의 표면에서 순 전하로 귀결되고, 커패시터 단자들을 통해 반대 전하를 끌어 당긴다. 따라서, 전하는 강유전체 재료 및 커패시터 단말들의 인터페이스에서 저장된다. 전기 분극은 외부에서 인가된 전계가 없을 때 비교적 긴 시간, 심지어 무한대로 유지될 수 있기 때문에, 예를 들어 DRAM 어레이에 채용된 커패시터들과 비교하여 전하 누설이 상당히 축소될 수 있다. 이것은 일부 DRAM 아키텍처에 대해 상기에서 설명된 바와 같이 리프레시 동작(refresh operation)을 수행할 필요성을 감소시킬 수 있다.
히스테리시스 곡선들 (300)은 커패시터의 단일 단자의 관점에서 이해될 수 있다. 예로서, 만약 강유전체 재료가 음의 분극을 가지면, 양의 전하가 단자에 축적될 것이다. 마찬가지로, 만약 강유전체 재료가 양의 분극을 가지면, 음의 전하가 단자에 축적될 것이다. 추가적으로, 히스테리시스 곡선들 (300)의 전압들은 커패시터를 가로지른 전압 차이를 나타내고 방향성을 갖는다는 것이 이해되어야 한다. 예를 들어, 문제의 단자에 양 전압을 인가하고 제 2 단자를 접지로 유지함으로써 양 전압이 인가될 수 있다. 문제의 단자를 접지로 유지하고, 제 2 단자에 양의 전압을 인가함으로써 음의 전압이 인가될 수 있는데, 즉 양의 전압이 인가되어 문제의 단자를 음극으로 분극시킨다. 유사하게, 히스테리시스 곡선들(300)에 도시된 전압 차이를 생성하기 위해 두개의 양의 전압, 두 개의 음의 전압 또는 양의 전압 및 음의 전압의 임의의 조합이 적절한 커패시터 단자들에 인가될 수 있다. 본 출원에서 설명된 것처럼, 전압은 제 1 커패시터로부터 전하를 전송시킴으로써 제 2 커패시터에 인가될 수 있다. 이 전하는 전압 서플라이 (예를 들어, 파워 서플라이 라인을 통해 전송되는 전압 서플라이로부터의 전하)에 의해 제 2 커패시터에 공급된 전하를 보충할 수 있다.
히스테리시스 곡선 (300-a)에 도시된 바와 같이, 강유전체 재료는 제로 전압 차이로 양의 또는 음의 분극을 유지할 수 있고, 충전 상태 (305)와 충전 상태 (310)의 두 가지 가능한 충전된 상태로 귀결된다. 도 3의 예에 따르면, 충전 상태 (305)는 로직 0을 나타내고, 충전 상태 (310)는 로직 1을 나타낸다. 일부 예들에서, 개별 충전 상태들의 로직 값들은 메모리 셀을 동작시키는 다른 기법들을 수용하기 위해 역전될 수 있다.
로직 0 또는 1은 전압을 인가함으로써 강유전체 재료의 전기 분극을 제어함으로써, 따라서 커패시터 단자들상의 전하를 제어함으로써 메모리 셀에 기록될 수 있다. 예를 들어, 커패시터를 가로질러 순 (net) 양의 전압 (315)을 인가하는 것은 충전 상태 (305-a)에 도달할 때까지 전하 축적으로 귀결된다. 전압 (315)을 제거한 후에, 충전 상태 (305-a)는 제로 전압 전위에서 충전 상태 (305)에 도달할 때까지 경로 (320)를 따른다. 유사하게, 충전 상태 (310)는 순 음의 전압 (325)을 인가함으로써 기록되며, 이는 충전 상태 (310-a)로 귀결된다. 음의 전압 (325)을 제거한 후에, 충전 상태 (310-a)는 제로 전압에서 충전 상태 (310)에 도달할 때까지 경로 (330)를 따른다.
강유전체 커패시터의 저장된 상태를 판독 또는 감지 하기 위해, 전압이 커패시터를 가로질러 인가될 수 있다 (예를 들어, 다른 커패시터의 플레이트로부터 전하를 전송함으로써). 응답하여, 저장된 전하가 변화하고, 변화의 정도는 초기 충전 상태에 의존한다 - 즉, 커패시터의 저장된 전하가 변화하는 정도는 전하의 상태 (305-b 또는 310-b)가 초기에 저장되었는지 여부에 의존하여 변화한다. 예를 들어, 히스테리시스 곡선 (300-b)는 두개의 가능한 저장된 충전 상태들 (305-b 및 310-b)를 도시한다. 순 전압 (335)은 커패시터의 플레이트 (예를 들어, 도 2를 참조하여 플레이트 (210))에 인가될 수 있다. 비록 양의 전압으로 도시되지만, 전압 (335)은 음의 전압일 수 있다. 전압 (335)에 응답하여, 충전 상태 (305-b)는 경로 (340)를 따를 수 있다. 마찬가지로, 만약 충전 상태 (310-b)가 처음에 저장되면, 그러면 그것은 경로 (345)를 따른다. 충전 상태 (305-c) 및 충전 상태 (310-c)의 최종 위치는 특정 감지 동작 및 회로부를 포함하여 다수의 요인들에 의존한다.
일부 경우들에서, 최종 전하는 메모리 셀의 디지트 라인의 고유 정전 용량에 의존될 수 있다. 예를 들어, 캐패시터가 디지트 라인에 전기적으로 연결되고 전압 (335)이 인가되면, 디지트 라인의 전압은 고유 정전 용량으로 인해 상승할 수 있고, 감지 구성요소에서 측정된 전압은 디지트 라인의 최종 전압에 의존할 수 있다. 히스테리시스 곡선 (300-b)상에서 최종 충전 상태들 (305-c 및 310-c)의 위치는 따라서 디지트 라인의 정전 용량에 의존할 수 있고 부하(load)-라인 분석을 통하여 결정될 수 있다, 즉, 충전 상태들 (305-c 및 310-c)은 디지트 라인 정전 용량에 대하여 정의될 수 있다. 결과적으로, 커패시터의 전압, 전압 (350) 또는 전압 (355)은 상이할 수 있고, 커패시터의 초기 상태에 의존할 수 있다.
셀 플레이트에 인가된 전압 (예를 들어, 전압 (335))과 커패시터 양단의 전압 (예를 들어, 전압 (350) 또는 전압 (355))의 차이를 기준 전압(다른 값들 중에서) 과 비교함으로써, 커패시터의 초기 상태가 결정될 수 있다. 도 2a을 참조하여 이해할 수 있는 바와 같이, 디지트 라인의 전압은 플레이트 (210)에 인가되는 전압과 커패시터 (205)에 걸리는 최종 전압의 차이로서 표현될 수 있다. 상기에서 논의된 바와 같이, 디지트 라인의 전압은 커패시터에서 저장된 전하의 변화에 기초할 수 있고, 전하의 변화는 커패시터를 가로 질러 인가되는 전압의 크기와 관련될 수 있다. 일부 예에서, 기준 전압은 전압 (350 및 355)으로부터 초래된 디지트 라인 전압의 평균일 수 있고, 비교시, 감지된 디지트 라인 전압은 기준 전압보다 높거나 낮다고 결정될 수 있다. 그런 다음, 비교에 기초하여 강유전체 셀의 값 (즉, 로직 "0" 또는 "1")이 결정될 수 있다.
상기에서 논의된 바와 같이, 강유전체 캐패시터를 사용하지 않는 메모리 셀을 판독하는 것은 저장된 로직 상태를 저하 시키거나 파괴시킬 수 있다. 그러나, 강유전체 메모리 셀은 판독 동작 후에 초기 로직 상태를 유지할 수 있다. 예를 들어, 충전 상태 (305-b)가 저장되고 판독 동작이 수행되면, 충전 상태는 충전 상태 (305-c)로 경로 (340)를 따를 수 있고, 전압 (335)을 제거한 후에, 충전 상태는 예를 들어 경로 (340)를 반대 방향으로 따름으로써 초기 충전 상태 (305-b)로 회귀할 수 있다.
도 4는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트 간의 전하 공유를 지원하는 예제 시스템(400)을 도시한다. 회로 (400)는 섹션 (405-a) 및 섹션 (405-b)를 포함하는 N섹션들을 포함할 수 있다. 각각의 섹션 (405)은 2 개 이상의 독립적으로 제어되는 전압 서플라이, VCC (410) 및 VBOOST (415)에 의해 전력 공급될 수 있다. 예를 들어, 섹션 (405-a)는 VCC (410-a) 및 VBOOST (415-a)에 의해 전력 공급될 수 있고 섹션 (405-b)는 VCC (410-b) 및 VBOOST (415-b)에 의해 전력 공급될 수 있다. 각각의 VCC (410)는 대응하는 파워 서플라이 라인 (420)에 제 1 전압 (예를 들면, 1.6V)을 공급할 수 있고, 각각의 VBOOST (415)는 대응하는 파워 서플라이 라인 (420)에 제 2 전압 (예컨대, 1.8V)을 공급할 수 있다. 일부 실시예에서, VCC (410-a) 및 VBOOST (415-a)는 파워 서플라이 라인 (420-a) 및 VCC (410-b)에 전압을 인가하는데 사용될 수 있고, VBOOST (415-b)는 파워 서플라이 라인 (420-b)에 전압을 인가하는 데 사용될 수 있다. 일부 실시예에서, VBOOST (415)는 VCC (410)보다 큰 전압 등급(rating)을 제공할 수 있다. 일부 실시예에서, VBOOST (415)는 VCC (410)보다 낮은 전압 등급을 제공할 수 있다. 파워 서플라이 라인 (420)은 그 중에서도 도 2b을 참조하여 설명된 파워 서플라이 라인 (240)의 예제일 수 있다. 회로 (400)의 섹션 (405)은 독립적으로 액세스될 수 있다; 예를 들어, 섹션 (405-a)는 섹션 (405-b)와 동일하거나 상이한 시간에 동작될 수 있다.
각 섹션 (405)은 다수의 플레이트 라인 (425)을 포함할 수 있으며, 각각의 플레이트 라인은 메모리 셀 (470)의 서브 어레이에 대응하며, 이 셀은 그 중에서도, 도면들 1 -3을 참조하여 설명된 메모리 셀 (105)의 예제일 수 있다. 플레이트 라인 (425)은 플레이트 라인 (230)의 예제일 수 있으며, 다수의 플레이트 (예를 들어, 메모리 셀 세트의 플레이트)에 전압을 인가하는데 사용될 수 있다. 메모리 셀의 서브 어레이는 8 세트의 셀 플레이트 (CP 0 내지 CP 7 또는 CP 0 : 7)를 포함할 수 있다. 한 세트의 셀 플레이트는 다수의 메모리 셀의 셀 플레이트를 포함할 수 있다. 한 세트의 셀 플레이트 (예를 들어, 단일 플레이트 라인 (425))의 메모리 셀은 메모리 셀의 다수의 행을 포함할 수 있다. 플레이트 라인 (425)에 포함된 메모리 셀의 각각의 행은 하나 이상의 개별 워드 라인 (465-a)에 의해 액세스될 수 있다. 메모리 셀의 행을 액세스하는데 사용되는 워드 라인은 상대적인 간격 또는 다른 절연 기술에 기초하여 다른 워드 라인으로부터 절연될 수 있다. 예시의 용이함을 위해, 단일 플레이트 라인 (425) 및 워드 라인 (465)이 도시된다; 그러나, 임의의 수의 플레이트 라인 및 워드 라인이 본 출원에 설명된 기술과 함께 사용될 수 있다. 섹션 (405)의 메모리 셀들 (470)은 해당 섹션 (405)에 특정한 워드 라인들 (465)을 사용하여 액세스될 수 있다. 예를 들어, 섹션 (405-a)의 메모리 셀들 (470-a)은 하나 이상의 워드 라인들 (465-a)을 사용하여 액세스될 수 있고, 섹션 (405-b)의 메모리 셀들 (470-b)은 하나 이상의 워드 라인들 (465-b)을 사용하여 액세스될 수 있다.
2 개의 상이한 섹션의 플레이트 라인 (425)은 하나 이상의 스위칭 구성요소 (460)를 통해 또는 하나 이상의 등화 라인 (475)을 통해 서로 전자 통신할 수 있다. 상이한 섹션들의 플레이트 라인들 (425)은 제 1 플레이트 라인 및 제 2 플레이트 라인으로 지칭될 수 있다. 등화 라인은 상이한 파워 서플라이 라인 (420)들 사이에, 그리고 결과적으로 상이한 섹션 (405) 내의 메모리 셀들의 플레이트들 사이에 전도성 경로를 제공할 수 있다. 등화 라인들 (475)은 스위칭 구성요소들 (460)이 활성화 될 때 셀 플레이트들 사이의 전도성 경로의 일부로서 기능할 수 있다. 섹션 (405) 내의 각각의 플레이트 라인 (425) (및 대응하는 메모리 셀 (470))은 동일한 파워 서플라이 라인 (420)에 의해 전력이 공급될 수 있다. 파워 서플라이 라인 (420)은 스위칭 구성요소 (430) 및 스위칭 구성요소 (435)를 활성화시킴으로써 전력 공급될 수 있다. 예를 들어, 파워 서플라이 라인 (420-a)은 (예를 들어, 스위칭 구성요소 (430-a)를 활성화시킴으로써) VCC (410-a)에 의해 전력을 공급 받거나 또는 (예를 들어, 스위칭 구성요소 (435-a)를 활성화시킴으로써) VBOOST(415-a)에 의해 전력을 공급받을 수 있다. 각각의 전압 서플라이 (VCC 410) 및 VBOOST (415)는 각각의 섹션 (405)의 플레이트 라인 (425)과 전자 통신할 수 있다.
메모리 셀들의 셀 플레이트들 (470)은 드라이버 CPIN (445)에 전압을 인가함으로써 파워 서플라이 라인 (420) 또는 접지 (440)에 연결될 수 있다. 예를 들어, 드라이버 (CPIN) (445)에 인가된 전압을 감소시키는 것은 대응하는 스위칭 구성요소 (450)를 활성화 시키거나 대응하는 스위칭 구성요소 (455) (또는 어떤 조합)를 비활성화시킬 수 있으며, 이는 다른 구성요소들 중에서도 메모리 셀들 (470)의 대응하는 플레이트 세트 (예를 들어, CP0)와 파워 서플라이 라인 (420) 사이에서 전하가 흐르게 하는 것을 허용할 수 있다. 드라이버 (CPIN) (445)에 양의 전압을 인가하는 것은 (예를 들어, CPIN 0), 대응하는 스위칭 구성요소 (455)를 활성화하거나 대응 스위칭 구성요소 (450) (또는 어떤 조합)를 비활성화할 수 있으며, 이는 메모리 셀들 (470)의 대응하는 셀 플레이트들의 세트(예를 들어, CP 0)를 접지 (440)에 연결시킬 수 있다.
각각의 섹션 (405)은 활성화 될 때 섹션들 (405) 사이에 (예를 들어, 파워 서플라이 라인들 (420) 사이의) 전도성 경로를 수립하는 스위칭 구성요소들 (460)의 대응하는 세트를 가질 수 있다. 예를 들어, 스위칭 구성요소 (460-a) 및 스위칭 구성요소 (460-b)를 활성화시키는 것은 플레이트 라인 (425-a)과 플레이트 라인 (425-b)사이에서 전도성 경로를 수립할 수 있다 (예를 들어, 만약 스위칭 구성요소들 (450-a) 및 스위칭 구성요소들 (450-b)가 활성화된다). 따라서, 제 1 섹션 (405)의 셀 플레이트상의 전하는 상이한 섹션의 셀 플레이트로부터 흐를 수 있고, 셀 플레이트를 충전하도록 사용될 수 있다. 예를 들어, 메모리 셀 (470-a)의 셀 플레이트로부터의 전하는 메모리 셀 (470-b)의 셀 플레이트를 충전하는데 사용될 수 있다. 셀 플레이트 사이의 전하 공유는 두 개 이상의 개별 셀들 사이, 하나 이상의 셀 세트들 사이, 셀의 서브 어레이 사이 및/또는 셀의 섹션들 사이의 전하 공유를 포함하여 상이한 세분화 레벨들에서 발생할 수 있다. 본 출원에서 설명된 것처럼, 셀 플레이트들 사이의 전하 전송은 상이하거나 또는 동일한 파워 서플라이 라인들 (420)에 의해 전력이 공급되는 셀 플레이트 사이에서 발생할 수 있다. 일부 경우들에서 단일 파워 서플라이 라인 (420)에 의해 전력 공급되는 셀들 사이에서 셀 플레이트들 간의 전하 전송이 발생할 수 있다.
스위칭 구성요소 (460)는 그 중에서도 도 2a을 참조하여 설명된 스위칭 구성요소 (235)의 예제일 수 있다. 도 4에서 스위칭 구성요소는, 특정 유형 (예를 들어, p-형 또는 n-형)으로 도시되었지만, 본 출원에 설명된 기술들은 하나 이상의 상이한 유형들의 스위칭 구성요소들을 이용하여 구현될 수 있다. 예를 들어, 도 4의 p-형 스위칭 구성요소들의 적어도 일부 또는 전부는 (예를 들어, 스위칭 구성요소들 (430, 435 및 450))은 n-형으로 변형될 수 있고, n-형 스위칭 구성요소들(예를 들어, 스위칭 구성요소들 (460 및 455))의 적어도 일부 또는 전부는 p-형으로 변경될 수 있다. 스위칭 구성요소 유형의 변경은 대안적인 활성화 전압 및 타이밍과 관련될 수 있다. 예를 들어, 본 출원에 설명된 것과 반대 극성의 전압을 사용하여 구성요소들이 활성화될 수 있다.
섹션들 (405) 간의 전하 공유는 2 개의 상이한 섹션들 (405)이 반대 상태로 초기화되고 나서 각각의 섹션 (405)에 대한 충전 상태의 전이를 요구하는 동작을 위해 선택될 때 발생할 수 있다. 예를 들어, 메모리 셀들 (470-a)의 셀 플레이트들은 충전 상태로부터 방전 상태로 전이하도록 선택될 수 있고 (예를 들어, 워드 라인들 (465-a)을 통해), 메모리 셀들 (470-b)의 셀 플레이트들은 방전 상태로부터 충전 상태로 전이하도록 선택될 수 있다 (예를 들어, 워드 라인 (465-b)을 통해). 메모리 셀은 하나 이상의 판독 동작을 수행하거나 하나 이상의 기록 로직 1 동작을 수행하기 위해 방전 상태에서 충전 상태로 전이할 수 있다. 일부 실시예들에서, 메모리 셀은 판독 동작의 종료시에 충전 상태로부터 방전 상태로 전이하거나 또는 기록 로직 0 동작을 수행할 수 있다. 따라서, 메모리 셀의 충전 상태의 변화는 그 중에서도 판독 및 기록 동작을 수행하거나 판독 및 기록 동작을 수행하기 위한 준비를 함으로써 개시될 수 있다.
도 5는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간의 전하 공유를 하는 강유전체 메모리 셀 어레이를 동작시키기 위한 타이밍도 시스템 (500)의 예제를 도시한다. 타이밍도 시스템 (500)은 축 (501)상의 전압 및 축 (502)상의 시간을 각각 포함하는 타이밍도 (505) (예컨대, 505-a 내지 505-f)를 포함할 수 있다. 일부 실시예들에서, 타이밍도 (505)는 공통 시간축 (501)을 가질 수 있고 (즉, 타이밍도는 동일한 시간 기간을 커버할 수 있고 중첩될 수 있다), 도 4의 회로 (400)의 구성요소의 동작을 나타낼 수 있다. 동작들은 회로 (400)를 참조하여 설명된 바와 같이 상이한 섹션 (405)의 셀 플레이트 간의 전하 공유를 가능하게 할 수 있다. 예를 들어, 타이밍도 (505)의 동작 이전에, 섹션 (405-a)의 셀 플레이트들은 완전히 충전될 수 있고 섹션 (405-b)의 셀 플레이트는 방전될 수 있다. 섹션 (405-a)의 셀 플레이트 충전은 섹션 (405-b)의 셀 플레이트 충전을 가능하게하기 위해 사용될 수 있다.
타이밍도(505)에 도시된 동작들로부터 발생하는 전하 공유는 섹션 (405-b)에서 셀 플레이트들을 충전하기 위해 전압 서플라이 (VCC (410)) 및 (VBOOST (415))에서 필요한 다른 요건들 중에서도 파워를 감소시킬 수 있다. 도 5에 도시된 예제에서, 섹션 (405-a)의 셀 플레이트는 (예를 들어, 도 3에 설명된 바와 같이 셀 플레이트 전압을 감소시킴으로써 로직 1을 기록하는) 기록 동작을 수행하고, 섹션 (405-b)의 셀 플레이트는 판독 동작을 수행할 수 있다 (예를 들어, 셀 플레이트 전압을 증가시킴으로써 셀의 저장된 상태를 판독). 따라서, 섹션 (405-a)의 셀들 (예를 들어, 메모리 셀들 470-a)은 기록 동작을 위해 선택될 수 있고 (예를 들어, 제 1 세트의 워드 라인들 (465-a)) 및 섹션 (405-b)의 셀들(예를 들어, 메모리 셀들 (470-b))은 판독 동작을 위해 선택될 수 있다 (예를 들어, 제 2 세트의 워드 라인 (465-b)을 사용하여). 그러나, 본 출원에 설명된 기술들은 섹션 (405-a)의 셀 플레이트들은 충전 상태로부터 방전 상태로의 전이를 요구하는 것들을 포함하지만 이에 제한되지 않는 다른 동작들을 수행하도록 선택될 때 구현될 수 있다.
회로 (400)의 다양한 구성요소의 전압은 또한 타이밍도 (505)상의 시간의 함수로서 표현된다. 예를 들어, 타이밍도 (505-a)는 섹션 (405-a) 및 섹션 (405-b)의 각각의 스위칭 구성요소 (460)의 게이트에 인가된 전압을 나타내는 스위칭 구성요소 전압 (510)을 포함한다. 섹션 (405-a) 및 섹션 (405-b)에서 스위칭 구성요소 (460)에 인가된 전압은 회로 (400)의 다른 섹션의 스위칭 구성요소에 인가될 수 없다. 각각의 섹션 (405)의 스위칭 구성요소 (460)에 인가된 전압을 독립적으로 제어함으로써, 특정 섹션 (405)은 플레이트 전하 공유를 타겟으로 하거나 플레이트 전하 공유로부터 절연될 수 있다.
타이밍도 (505-b)는 (활성화될 때 VBOOST (415-a)를 파워 서플라이 라인 (420-a)에 연결시키는) 스위칭 구성요소 (435-a)의 게이트에 인가된 전압을 나타낼 수 있는 VBOOST 전압 (515-a)을 포함할 수 있다. 타이밍도 (505-c)은 활성화되었을 때 VBOOST (415-b)를 파워 서플라이 라인 (420-b)에 연결하는 스위칭 구성요소 (435-b)의 게이트에 인가된 전압을 나타낼 수 있는 VBOOST 전압 (515-b)을 포함할 수 있다. 타이밍도 (505-d)은 활성화되었을 때 VCC (410-a)를 파워 서플라이 라인 (420-a)에 연결시키는 스위칭 구성요소 (430-a)의 게이트에 인가된 전압을 나타낼 수 있는 VCC 전압 (520-a)를 포함할 수 있다. 타이밍도 (505-e)은 활성화 될 때 VCC (410-b)를 파워 서플라이 라인 (420-b)에 연결시키는 스위칭 구성요소 (430-b)의 게이트에 인가된 전압을 나타낼 수 있는 VCC 전압 (520-b)를 포함할 수 있다. 타이밍도 (505-f)은 셀 플레이트 전압 (525)을 포함할 수 있다. 셀 셀 플레이트 전압 (525-a)은 섹션 (405-a)의 메모리 셀 (470-a)의 셀 플레이트에서의 전압을 나타낼 수 있고, 셀 플레이트 전압(525-b)은 섹션 (405-b)의 메모리 셀 (470-b)의 셀 플레이트에서의 전압을 나타낼 수 있다.
일부 실시예들에서, 타이밍도 (505)의 동작 이전에, 섹션 (405-a)에서의 메모리 셀들 (470-a)의 셀 플레이트들은 VCC (410-a) (예를 들어, 스위칭 구성요소 (430-a) 및 스위칭 구성요소 (450-a-1)이 활성화될 수 있다)에 연결될 수 있다. 또한, 스위칭 구성요소 (460)는 비활성화될 수 있다 (예를 들어, 메모리 셀 (470-a)의 셀 플레이트는 셀 플레이트들(470-b)로부터 절연될 수 있다). 타이밍도 (505-d)에 따르면, (530)에서, 메모리 셀들 (470-a)의 셀 플레이트들은 스위칭 구성요소 (430-a)를 비활성화함으로써 (예를 들어, 고 VCC 전압(520-a)를 스위칭 구성요소 (430-a)의 게이트에 인가시킴으로써) VCC(410-a)로부터 연결 차단 될 수 있다. 또한 (530)에서, (타이밍도 (505-e)에 도시된) VCC 전압 (520-b)이 증가될 수 있으며, 이는 스위칭 구성요소 (430-b)을 비활성화시킬 수 있다. 스위칭 구성요소 (435)가 또한 비활성화될 수 있다 (예를 들어, VBOOST (415)는 파워 서플라이 라인 (420)으로부터 연결 차단된다). 따라서, 전압 서플라이 VCC (410) 및 VBOOST (415)는 (535) 이전에 파워 서플라이 라인 (420)으로부터 절연될 수 있다. 타이밍도 (505-a)에 따른, (535)에서, 메모리 셀들 (470-a)의 셀 플레이트들은 스위칭 구성요소 (460)를 활성화시킴으로써 (예를 들어, 고 스위칭 구성요소 전압 (510)을 타이밍도 (505-a)에 도시된 바와 같이, 각각의 스위칭 구성요소 (460)의 게이트에 인가함으로써) 메모리 셀들 (470-b)의 셀 플레이트들에 연결될 수 있다. 따라서, 2 개의 상이한 섹션 (405)의 셀 플레이트 사이에 전도성 경로가 수립될 수 있다. 전도성 경로는 섹션 (405-a) 및 섹션 (405-b)의 셀 플레이트들 사이에서 전하의 전송을 가능하게 할 수 있다.
전도성 경로는 시간 기간 (예를 들어, 지속 시간 (540)) 동안 유지될 수 있다. 이 시간 동안, 섹션 (405-a)의 셀 플레이트상의 전하는 섹션 (405-b)의 셀 플레이트를 충전하는 데 사용될 수 있다. 즉, 섹션 (405-a)의 셀 플레이트는 타이밍도 (505-f)에서 보인 바와 같이 섹션 (405-b)에서 셀 플레이트로 방전될 수 있다. 타이밍도 (505-f)에 따라, 지속기간 (540) 동안, 메모리 셀들 (470-a)의 셀 플레이트들에 대응하는 셀 플레이트 전압 (525-a)는 축소되지만, 반면 메모리 셀들 (470-b)의 셀 플레이트들에 대응하는 셀 플레이트 전압 (525-b)는 증가한다. 따라서, 섹션 (405-a)의 셀 플레이트는 섹션 (405-b)의 셀 플레이트를 적어도 부분적으로 충전할 수 있다. 이러한 적어도 부분적인 충전은 섹션 (405-b)의 셀 플레이트를 미리 결정된 임계 전압까지 완전히 충전하기 위해 필요한 파워 (예를 들어, 전압 서플라이 VCC (410-b) 또는 VBOOST (415-b) 또는 둘 모두로부터)을 감소시킬 수 있다.
지속구간 (540)의 만료에서, 타이밍도 (505-a 및 505-f)의 (545)에서, 섹션 (405-a)에 셀 플레이트들은 스위칭 구성요소들 (460)를 비활성화시킴으로써 (예를 들어, 스위칭 구성요소 전압 (510)은 로우 값으로 축소될 수 있다) 섹션 (405-b)의 셀 플레이트로부터 연결 차단 될 수 있다 (예를 들어, 절연되거나, 통신 또는 전하 흐름이 중단). 일부 실시예들에서, 지속 기간 (540)은 충전 레이트, 경과 시간, 충전 레벨, 일부 조합 또는 다른 요인들과 같은 하나 이상의 요인들과 관련되거나 상관될 수 있는 미리 결정된 시간 기간 (예컨대, 5 나노초) 일 수 있다. 따라서, 셀 플레이트의 절연은 전도성 경로의 수립 이후 임계 시간 량이 경과되었다는 결정에 기초할 수 있다. 대안 적으로, 지속기간 (540)은 섹션 (405-b)의 셀 플레이트가 임계 전압 값까지 충전하는데 걸리는 시간일 수 있다. 따라서, 섹션 (405-b)의 셀 플레이트로부터 섹션 (405-a)의 셀 플레이트의 절연은 섹션 (405-b)의 셀 플레이트의 전압(예를 들어, 셀 플레이트 전압 525-b)에 기초할 수 있다. 지속 기간 (540) 동안, 섹션 (405-b)의 셀 플레이트는 전압 서플라이 VCC (410-b) 및 VBOOST (415-b)로부터의 전류를 사용하지 않고 충전할 수 있어서, 파워를 절약할 수 있다.
기간 (540)의 만료 후 (예를 들어, 2 개의 섹션 (405)의 셀 플레이트가 (545)에서 서로 절연된 후) 및 (550) 이전에, 다른 방법들 중에서 스위칭 구성요소들(450-a)를 비활성화하고 스위칭 구성요소 (455-a)를 활성화시킴으로써, 섹션 (405-a)의 셀 플레이트는 접지 (440) (또는 다른 전압 기준)에 연결될 수 있다. 따라서, 타이밍도 (505-f)에 따르면, 셀 플레이트 전압 (525-a)은 임계값 (예를 들어, 후속 지속기간 (555) 동안 셀 플레이트 전압 (525-a)은 0V로 감소되거나 거의 0V로 감소될 수 있다)으로 감소될 수 있다. (550)에서, 섹션 (405-b)의 셀 플레이트는 하나 이상의 방법들을 통해, 예컨대, 스위칭 구성요소 (435-b)을 활성화시킴으로써 (예를 들어, 타이밍도(505-c)에 도시된 바와 같이, VBOOST 전압 (515-b)을 임계값으로 감소시킴으로써) VBOOST (415-b)에 연결될 수 있다. 따라서, 타이밍도 (505-f)에 따라, 섹션 (405-b)의 셀 플레이트는 VBOOST (415-b)로부터의 전하를 사용하여 후속 지속기간 (555) 동안 임계값 (예를 들어, 1.6V 또는 1.8V)으로 충전을 마칠 수 있다. 즉, 셀 플레이트 전압 (525-b)은 임계값 (예를 들어, 판독 전압 값)까지 증가할 수 있다. 또한 (550)에서, VBOOST 전압 (515-a)은 감소될 수 있으며, 이는 스위칭 구성요소 (435-a)를 활성화시킬 수 있다.
(560)에서, 타이밍도 (505-e)에 따라, VCC 전압 (520-b)은 감소될 수 있으며, 이는 스위칭 구성요소 (430-b)를 활성화시키고 VCC (410-b)를 파워 서플라이 라인 (420-b)에 연결할 수 있다. 또한 (560)에서, 타이밍도 (505-c)에 따라,VBOOST 전압 (515-b)이 증가될 수 있으며, 이는 스위칭 구성요소 (435-b)을 비활성화시키고 VBOOST (415-b)를 파워 서플라이 라인(420-b)으로부터 연결차단 될 수 있다. 단계 (560)에서, 타이밍도 (505-b)에 따라, VBOOST 전압 (515-a)이 증가될 수 있으며, 스위칭 구성요소 (435-a)를 비활성화시키고 VBOOST (415-a)를 파워 서플라이 라인 (420-a)으로부터 연결차단 시킬 수 있다. (560)에서의 동작은 후속 액세스 동작들 (예를 들어, 판독 또는 기록 동작) 또는 후속하는 전하 공유 동작을 위해 회로 (400)를 준비 상태로 만들 수 있다.
따라서, 타이밍도 (505)의 동작은 섹션 (405-a)로부터의 셀 플레이트가 완전히 또는 거의 완전하게 방전되고, 섹션 (405-b)로부터의 셀 플레이트가 완전히 또는 거의 완전히 충전될 수 있게 한다. (405-b)로부터 셀 플레이트를 충전하는데 사용되는 파워는 상이한 섹션 (405)의 플레이트들 사이의 전하 공유로 인해 다른 동작 기법들에 비해 감소될 수 있다. 타이밍도 (505)의 동작은 단지 예시적인 것이며, 본 개시에 기초하여 변경되거나 다른 식으로 변경될 수 있다.
도 6은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트들 간의 전하 공유를 하는 강유전체 메모리 셀 어레이를 동작시키기 위한 타이밍도 시스템 (600)의 예제를 도시한다. 타이밍도 시스템 (600)은 각각 축 (601)상의 전압 및 축 (602)상의 시간을 포함하는 타이밍도 (605) (예를 들어, (605-a) 내지 (605-f))를 포함할 수 있다. 일부 실시예들에서, 타이밍도 (605)는 공통 시간축 (602)을 가질 수 있고 (즉, 타이밍도는 동일한 시간 기간을 커버하고 중첩될 수 있다), 도 4의 회로 (400)의 구성요소의 동작을 나타낼 수 있다. 동작들은 그 중에서도, 회로 (400)를 참조하여 설명된 바와 같이 상이한 섹션 (405)의 셀 플레이트 간의 전하 공유를 가능하게 할 수 있다. 예를 들어, 타이밍도 (605)의 동작 이전에, 섹션 (405-a)의 셀 플레이트들은 완전히 충전될 수 있고, 섹션 (405-b)의 셀 플레이트는 방전될 수 있다. 섹션 (405-a)의 셀 플레이트 충전은 섹션 (405-b)의 셀 플레이트 충전을 가능하게 하기 위해 사용될 수 있다.
타이밍도 (605)에 도시된 동작들로부터 발생하는 전하 공유는 섹션 (405-b)에서 셀 플레이트들을 충전하는데 필요한 시간을 감소시킬 수 있다. 도 6에 도시된 예에서, 섹션 (405-a)에서 메모리 셀들 (470-a)의 셀 플레이트들은 기록 동작을 수행할 수 있고, 섹션 (405-b)에서 메모리 셀들 (470-b)의 셀 플레이트들은 다른 동작들 중에서 판독 동작을 수행할 수 있다. 따라서, 섹션 (405-a)의 셀들은 기록 동작을 위해 선택될 수 있고 (예를 들어, 제 1 워드 라인을 사용하여), 섹션 (405-b)의 셀들은 판독 동작을 위해 선택될 수 있다 (예를 들어, 제 2 워드 라인을 사용하여).
회로 (400)의 다양한 구성요소의 전압은 또한 타이밍도 (605)상의 시간의 함수로서 표현된다. 예를 들어, 타이밍도 6505-a)는 섹션 (405-a) 및 섹션 (405-b)의 각각의 스위칭 구성요소 (460)의 게이트에 인가된 전압을 나타내는 스위칭 구성요소 전압 (610)을 포함한다. 섹션 (405-a) 및 섹션 (405-b)에서 스위칭 구성요소 (460)에 인가된 전압은 회로 (400)의 다른 섹션의 스위칭 구성요소에 인가될 수 없다. 각각의 섹션 (405)의 스위칭 구성요소 (460)에 인가된 전압을 독립적으로 제어함으로써, 특정 섹션 (405)은 플레이트 전하 공유를 타겟으로 하거나 플레이트 전하 공유로부터 절연될 수 있다.
타이밍도 (605-b)는 VBOOST (415-a)를 파워 서플라이 라인 (420-a)에 연결시키는 스위칭 구성요소 (435-a)의 게이트에 인가된 전압을 나타낼 수 있는 VBOOST 전압 (615-a)을 포함할 수 있다. 타이밍도 (605-c)은 활성화되었을 때 VBOOST (415-b)를 파워 서플라이 라인 (420-b)에 연결하는 스위칭 구성요소 (435-b)의 게이트에 인가된 전압을 나타낼 수 있는 VBOOST 전압 (615-b)을 포함할 수 있다. 타이밍도 (605-d)은 활성화되었을 때 VCC (410-a)를 파워 서플라이 라인 (420-a)에 연결시키는 스위칭 구성요소 (430-a)의 게이트에 인가된 전압을 나타낼 수 있는 VCC 전압 (620-a)를 포함할 수 있다. 타이밍도 (605-e)은 활성화 될 때 VCC (410-b)를 파워 서플라이 라인 (420-b)에 연결시키는 스위칭 구성요소 (430-b)의 게이트에 인가된 전압을 나타낼 수 있는 VCC 전압 (620-b)를 포함할 수 있다. 타이밍도 (605-f)은 셀 플레이트 전압 (625)을 포함할 수 있다. 셀 셀 플레이트 전압 (625-a)은 섹션 (405-a)의 메모리 셀 (470-a)의 셀 플레이트에서의 전압을 나타낼 수 있고, 셀 플레이트 전압(625-b)은 섹션 (405-b)의 메모리 셀 (470-b)의 셀 플레이트에서의 전압을 나타낼 수 있다.
일부 실시예들에서, (635) 이전에, VBOOST (415-a)는 파워 서플라이 라인 (420-a)으로부터 연결차단 될 수 있고 (예를 들어, VBOOST 전압 (615-a)은 높을 수 있으므로 타이밍도 (605-b)에 도시된 바와 같이, 스위칭 구성요소 (435-a)는 비활성화된다) 및 VBOOST (415-b)는 파워 서플라이 라인 (420-b)으로부터 연결차단 될 수 있다 (예를 들어, VBOOST 전압 (615-b)가 높을 수 있으므로 타이밍도 (605-c)에 도시된 바와 같이, 스위칭 구성요소 (435-b)는 비활성화된다). 또한, (635) 이전에, VCC (410-a)는 파워 서플라이 라인 (420-a)에 연결될 수 있고 (예를 들어, VCC 전압 (620-a)가 낮아서 타이밍도 (605-d)에 도시된 바와 같이, 스위칭 구성요소 (430-a)가 활성화된다), VCC (410-b)는 파워 서플라이 라인 (420-b)으로부터 연결될 수 있다 (예를 들어, VCC 전압 (620-b)이 낮아서 타이밍도 (605-e)에 도시된 바와 같이 스위칭 구성요소 (430-b)가 활성화된다). 따라서, 파워 서플라이 라인 (420)은 그것들의 개별 VBOOST (415)로부터 연결차단되고 그것들의 개별 VCC (410)에 연결될 수 있다.
(635)에서, 타이밍도 (605-a)에 따라, 섹션 (405-a)의 셀 플레이트는 스위칭 구성요소 (460)를 활성화함으로써 (예를 들어, 증가된 스위칭 구성요소 전압(610)을 스위칭 구성요소들(460)의 게이트들에 인가함으로써) 섹션 (405-a)에서 메모리 셀의 셀 플레이트에 연결될 수 있다. 일부 실시예에서, 스위칭 구성요소 (460)의 활성화는 섹션 (405-a)의 셀 플레이트와 섹션 (405-b)의 셀 플레이트 사이에 전도성 경로를 수립할 수 있다. 전도성 경로는 다른 셀 플레이트 또는 구성요소들 중에서 섹션 (405-a)의 메모리 셀 (470-a)의 셀 플레이트와 섹션 (405-b)의 메모리 셀 (470-b)의 셀 플레이트 사이에서 전하의 전송을 가능하게 할 수 있다. 셀 2 개의 섹션 (405)의 셀 플레이트는 전도성 경로가 이용 가능할 때 전하 공유될 수 있고; 예를 들어, 스위칭 구성요소 (460)가 지속 기간 (640) 동안 활성화되는 동안 전하 공유가 발생할 수 있다. 지속 기간 (640)의 길이는 미리 결정된 시간 또는 섹션(405-b)의 셀 플레이트의 전압 (예를 들어, 셀 플레이트 전압 (625-b))에 기초할 수 있다. 또한, (635)에서 섹션 (405-b)의 셀 플레이트는 (예를 들어, 스위칭 구성요소 (430-b)의 게이트에 인가된 VCC 전압 (620-b)을 증가시킴으로써) VCC (410-b)로부터 연결 차단 될 수 있다. 도시되지는 않았지만, (435)에서 섹션 (405-b)의 셀 플레이트는 스위칭 구성요소 (450-b-1)를 활성화시킴으로써 파워 서플라이 라인 (420-b)에 연결될 수 있다.
(645)에서 섹션 (405-b)의 셀 플레이트는 스위칭 구성요소 (435-b)를 활성화함으로써 (예를 들어, 타이밍도 (605-b)에 도시된 바와 같이, 스위칭 구성요소 (435-b)의 게이트에 인가된 VBOOST 전압 (615-a)을 감소시킴으로써) VBOOST(415-b)에 연결될 수 있다. 따라서, 섹션 (405-b)의 셀 플레이트는 섹션 (405-a)의 셀 플레이트와 VBOOST (415-b)의 두 소스로부터 동시에 충전될 수 있다. 이러한 충전 기법은 섹션 (405-b)의 셀 플레이트가 임계값 (예를 들어, 판독 전압 값)으로 충전하는데 걸리는 시간의 양을 감소시킬 수 있다, (650)에서, 섹션 (405-a)의 셀 플레이트는 스위칭 구성요소 (460)를 비활성화함으로써 섹션 (405-b)의 셀 플레이트로부터 절연될 수 있다 (예를 들어, 타이밍도 (605-a)에 도시된 바와 같이, 스위칭 구성요소 (460)의 게이트에 인가된 스위칭 구성요소 전압 (610)을 감소시킴으로써). 따라서, (650)에서 섹션 (405-b)의 메모리 셀 (470-b)의 셀 플레이트는 VBOOST (415-b)를 사용하여 계속 충전될 수 있다.
(655)에서, 섹션 (405-a)의 셀 플레이트는 VCC(410-a)로부터 연결 차단 될 수 있고, (예를 들어, 타이밍도 (605-d)에 도시된 바와 같이, 스위칭 구성요소 (430-a)의 게이트에 인가된 VCC 전압 (620-a)을 증가시킴으로써), VBOOST(415-a)에 연결될 수 있다 (예를 들어, 타이밍도 (605-c)에 도시된 바와 같이, 스위칭 구성요소 (435-a)의 게이트에 인가된 VBOOST 전압 (615-b)을 감소시킴으로써). 섹션 405-b의 셀 플레이트가 임계값 (예를 들어, 판독 값)으로 충전된 후, (660)에서, 섹션 (405-b)의 셀 플레이트가 VBOOST (415-a)로부터 연결차단 될 수 있다 (예를 들어, 타이밍도 (605-b)에 도시된 바와 같이, 스위칭 구성요소 (430-a)의 게이트에 인가된 VBOOST 전압 (615-a)를 증가시킴으로써, 그리고 VCC(410-b)에 연결될 수 있다 (예를 들어, 타이밍도 (605-e)에 도시된 바와 같이, 스위칭 구성요소 (430-b)의 게이트에 인가된 VCC 전압 (620-b)을 감소시킴으로써). 일부 실시예에서, 2 개의 다른 섹션 (405) 내의 셀 플레이트가 서로 절연된 후 (예를 들어, (650) 이후), 섹션 (405-a)의 셀 플레이트는 파워 서플라이 라인 (420-a)로부터 절연될 수 있고, 접지 (440)(또는 다른 전압 기준)에 연결될 수 있다(예를 들어, 스위칭 구성요소 (455-a) 및 스위칭 구성요소 (450-a)에 고전압을 인가함으로써). (660)에서의 동작은 하나 이상의 후속 액세스 동작들 (예를 들어, 판독 또는 기록 동작) 또는 후속하는 전하 공유 동작을 위해 회로 (400)를 준비 상태로 만들 수 있다.
본 출원에 설명된 바와 같이, 플레이트들 간의 전하 공유는 동작 (예를 들어, 판독 동작, 기록 동작, 다른 동작)을 위해 셀 플레이트를 충전하는데 필요한 파워 또는 시간을 감소시킬 수 있다. 예를 들어, 도 5를 참조하여 설명된 방법은, 셀 플레이트를 충전할 때 파워 서플라이 라인 (420)으로부터 인출되는 파워를 감소시키기 위해 사용될 수 있다. 도 6을 참조하여 설명된 방법 및 기술들은, 셀 플레이트를 충전하는 데 필요한 시간을 줄이기 위해 사용될 수 있다. 회로 (400)를 포함하는 디바이스는 제 1 시간에 (예를 들어, 파워 업할 때) 어떤 방법을 사용할지를 선택할 수 있다. 예를 들어, 방법은 디바이스의 미리 결정된 구성 일 수 있다. 일부 경우들에서, 디바이스가 동적으로 방법를 변경할 수 있다. 예를 들어, 디바이스가 꺼지지 않고 한 방법에서 다른 방법으로 스위칭 될 수 있다. 스위치는 트리거 (예를 들어, 사용자 입력, 감지되거나 또는 결정된 값 또는 상태)에 기초하여 및/또는 주기적으로 (예를 들어, 하나 이상의 동작의 성능 또는 발생에 기초한 경과 시간에 기초하여) 발생할 수 있다. 일부 경우들에서, 디바이스는 파워 서플라이 (예를 들어, 배터리) 파라미터 또는 동작 특성에 기초하여 사용할 방법을 동적으로 선택할 수 있다. 예를 들어, 디바이스는 배터리가 충전 중이 아닌 경우 또는 디바이스의 배터리가 낮을 때(예를 들어, 지정된 배터리 백분율 또는 등급 이하), 도 5의 파워-절약 방법을 선택할 수 있다. 디바이스는 배터리 수명이 높거나 (예를 들어, 지정된 배터리 백분율 또는 등급을 초과하는 경우), 또는 배터리가 충전 중일 때 도 6의 시간 절약 방법을 선택할 수 있다. 추가적으로 또는 대안적으로, 디바이스는 디바이스의 속도 요건들에 기초하여 사용할 방법을 동적으로 선택할 수 있다. 예를 들어, 디바이스는 디바이스가 빠른 데이터 검색에 관심이 있을 때 도 6의 시간 절약 방법을 선택할 수 있다. 디바이스는 특정 애플리케이션 또는 동작이 실행 중일 때 또는 (예를 들어, 사용자 입력을 통해) 사용자에 의해 지시될 때 빠른 데이터 검색에 관심을 가질 수 있다.
도 7은 본 발명의 다양한 실시예에 따른, 메모리 셀 플레이트들 간의 전하 공유를 지원하는 메모리 어레이 (100-a)의 블록도 (700)를 도시한다. 메모리 어레이 (100-a)는 메모리 제어기 (140)의 예제일 수 있는 메모리 제어기 (140-a) 및 도 4를 참조하여 설명된 섹션 (405)의 예제일 수 있는 섹션 (405-c)을 포함할 수 있다. 섹션 (405-c)는 도면들 1-4를 참조하여 설명된 메모리 셀들 (105 및 470)의 예제일 수 있는 메모리 셀들 (105-c)을 포함할 수 있다.
메모리 제어기 (140-a)는 바이어싱 구성요소 (710) 및 타이밍 구성요소 (715)를 포함할 수 있으며, 도면들 1-6에서 설명된 바와 같이 메모리 어레이 (100-a)를 동작시킬 수 있다. 메모리 제어기 (140-a)는 워드 라인 (110-c), 디지트 라인 (115-c), 감지 구성요소 (125-b) 및 섹션(405-c)와 전자 통신할 수 있고, 이는 다른 것들 중에서 도면들 1-4를 참조하여 설명된 워드 라인 (110 또는 465), 디지트 라인 (115) 및 감지 구성요소 (125)의 예제일 수 있다. 메모리 어레이 (100-a)는 또한 기준 구성요소 (720) 및 래치 (725)를 포함할 수 있다. 메모리 어레이(100-a)의 구성요소는 서로 전자 통신할 수 있으며, 도면들 1 - 6을 참고로 하여 설명된 기능들을 수행할 수 있다. 일부 경우들에서, 기준 구성요소 (720), 감지 구성요소 (125-b), 및 래치 (725)는 메모리 제어기 (140-a)의 구성요소들일 수 있다.
메모리 제어기 (140-a)는 전압 (예를 들어, 양의 또는 음의 전압들)을 이들 다양한 구성요소들에 인가함으로써 메모리 어레이 (100-a)의 다양한 구성요소들을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 구성요소 (710)는 위에서 설명된 바와 같이 메모리 셀들 (105-c)을 판독 또는 기록하기 위해 섹션들 (405-c)을 동작시키는 전압을 인가하도록 구성될 수 있다. 일부 경우들에서, 메모리 제어기 (140-a)는 도 1을 참고로 하여 설명된 행 디코더, 컬럼 디코더 또는 둘 모두를 포함할 수 있다. 이는 메모리 제어기 (140-a)가 하나 이상의 메모리 셀들 (105)을 액세스하는 것을 가능하게 할 수 있다. 바이어싱 구성요소 (710)는 또한 감지 구성요소 (125-b)에 대한 기준 신호를 생성하기 위해 기준 구성요소 (720)에 전압을 공급할 수 있다. 추가적으로, 바이어싱 구성요소(710)는 감지 구성요소 (125-b)의 동작을 위해 전압을 공급할 수 있다.
일부 경우들에서, 메모리 제어기 (140-a)는 타이밍 구성요소(715)를 사용하여 그 동작을 수행할 수 있다. 예를 들어, 타이밍 구성요소(715)는 본 출원에서 논의된 판독 및 기록과 같은 메모리 기능을 수행하기 위해 메모리 어레이 (100-a)의 다양한 구성요소들에 전압 인가의 타이밍을 제어할 수 있다. 일부 경우들에서, 타이밍 구성요소(715)는 바이어싱 구성요소(710)의 동작을 제어할 수 있다.
일부 경우들에서, 메모리 제어기 (140-a)는 섹션들 (405-c)에서 메모리 셀 (105-c)의 셀 플레이트 간에 전하 공유를 가능하게 할 수 있다 (예를 들어, 바이어싱 구성요소(710) 및 타이밍 구성요소(715)를 통해). 메모리 제어기 (140-a)는 바이어싱 구성요소 (710)와 타이밍 구성요소 (715) 간의 통신을 통해 섹션들 (405-c)의 구성요소를 포함하는 메모리 어레이 (100-a) 내의 다양한 구성요소의 바이어싱을 제어할 수 있다. 예를 들어, 메모리 제어기 (140-a)는 도면들 2a-6과 관련하여 설명된 동작을 수행하기 위해 섹션 (405-c)내 스위칭 구성요소들에 (예를 들어, 섹션 바이어스 라인 (735)을 통해)에 전압의 인가를 제어할 수 있다.
메모리 제어기 (140-a)는 제 1 동작 (예를 들어, 판독 동작 또는 기록 동작)을 위해 메모리 셀들 (105-c)의 제 1 강유전체 메모리 셀 (예를 들어, 도 4에 대한 메모리 셀들(470-a)의 메모리 셀)의 선택을 가능하게 할 수 있다. 일부 실시예들에서, 제 1 강유전체 메모리 셀은 제 1 워드 라인 (예를 들어, 도 4와 관련하여 워드 라인 (465-a))을 사용하여 선택될 수 있다. 메모리 제어기 (140-a)는 또한 제 2 동작 (예를 들어, 판독 동작 또는 기록 동작)을 위해 메모리 셀들 (105-c)의 제 2 강유전체 메모리 셀 (예를 들어, 도 4에 대한 메모리 셀들(470-b)의 메모리 셀)의 선택을 가능하게 할 수 있다. 일부 실시예들에서, 제 2 강유전체 메모리 셀은 제 1 워드 라인 (예를 들어, 도 4와 관련하여 워드 라인 (465-b))을 사용하여 선택될 수 있다. 따라서, 일부 실시예들에서, 제 1 강유전체 메모리 셀은 제 1 동작을 수행하고, 제 2 강유전체 메모리 셀은 제 2 동작을 수행할 수 있다. 일부 실시예들에서, 제 2 동작은 제 1 동작의 타이밍에 기초하여 제 2 강유전체 메모리 셀에 의해 수행될 수 있다.
메모리 제어기 (140-a)는 또한 다른 구성요소들 중에서 제 1 강유전체 메모리 셀의 제 1 플레이트와 제 2 강유전체 메모리 셀의 제 2 플레이트 사이의 전도성 경로의 수립을 가능하게 할 수 있다. 전도성 경로는 제 1 플레이트 및 제 2 플레이트와 전자 통신하는 하나 이상의 스위칭 구성요소 (예컨대, 도 4와 관련한 스위칭 구성요소 (460))를 활성화시킴으로써 수립될 수 있다. 수립의 타이밍은 타이밍 구성요소 (715)에 의해 결정될 수 있다. 전하은 제 1 스위칭 구성요소의 활성화에 기초하여 제 1 플레이트로부터 제 2 플레이트로 전송될 수 있다. 일부 경우들에서, 전도성 경로의 수립은 제 2 동작의 일부 동안 및 제 1 강유전체 메모리 셀 및 제 2 강유전체 메모리 셀의 선택에 기초한다. 타이밍 구성요소 (715)는 또한 제 2 강유전체 메모리 셀의 제 2 동작을 개시하는 시간을 결정할 수 있다. 결정은 제 1 강유전체 메모리 셀의 제 1 동작의 타이밍에 기초할 수 있다. 전도성 경로의 수립은 제 2 동작을 개시하는 시간에 기초할 수 있다.
일부 경우들에서, 메모리 제어기 (140-a)는 전압 서플라이로부터 제 1 플레이트의 절연을 개시할 수 있다. 예를 들어, 제 1 플레이트는 전압 서플라이를 개별 파워 서플라이 라인(예를 들어, 도 4의 파워 서플라이 라인 (420-a))에 연결하는 스위칭 구성요소 (예를 들어, 도 4의 스위칭 구성요소 (430-a))를 비활성화시킴으로써 전압 서플라이 (예를 들어, 도 4의 VCC (410-a))로부터 연결 차단(disconnected)될 수 있다. 이런 경우에, 전도성 경로는 (타이밍 구성요소 (715)에 의해 결정된 바와 같이) 절연 후에 수리될 수 있다. 다른 경우에, 전도성 경로는 절연 전에 또는 절연 동안에 (타이밍 구성요소 (715)에 의해 결정된 때) 수립될 수 있다. 일부 경우들에서, 메모리 제어기 (140-a)는 제 2 플레이트로부터 제 1 플레이트의 절연을 가능하게 할 수 있다. 절연은 제 1 플레이트 및 제 2 플레이트와 전자 통신하는 스위칭 구성요소 (예컨대, 도 4의 스위칭 구성요소 (460))를 비활성화시킴으로써 구현될 수 있다. 바이어싱 구성요소 (710)는 적절한 바이어싱 전압을 스위칭 구성요소들의 게이트에 인가함으로써 스위칭 구성요소들을 비활성화시킬 수 있다. 타이밍 구성요소 (715)는 전도성 경로의 수립 이후 임계 시간량이 경과되었다는 결정에 기초하여 절연을 위한 타이밍을 결정할 수 있다. 타이밍 구성요소 (715)는 임계값의 전하가 전도성 경로의 수립 이후로 전송되었다는 결정에 기초하여 절연을 위한 타이밍을 결정할 수 있다.
셀 플레이트의 절연 후에, 타이밍 구성요소 (715)는 바이어싱 구성요소 (710)와 통신하여 제 1 플레이트와 전압 기준 (예를 들어, 도 4의 접지 (440)) 사이의 전도성 경로를 확립할 수 있고, 이는 단락(short)를 수립하는 것을 포함할 수 있다. 단락은 셀 플레이트들의 절연에 기반될 수 있다. 일부 경우들에서, 제 1 플레이트는 전압 기준에 제 1 플레이트를 연결하는 스위칭 구성요소 (예컨대, 도 4의 스위칭 구성요소 (455-a))를 활성화시킴으로써 전압 기준에 단락될 수 있다. 제 1 플레이트가 전압 기준에 단락된 후, 타이밍 구성요소 (715)는 바이어싱 구성요소 (710)와 통신하여 제 2 플레이트에 서플라이 전압 (예를 들어, 도 4의 VBOOST(415-b))을 인가할 수 있다. 서플라이 전압이 플레이트의 절연 후 인가될 수 있다.
일부 경우들에서, 타이밍 구성요소 (715)는 전도성 경로의 수립 후에 제 2 플레이트에 서플라이 전압 (예를 들어, 도 4의 VBOOST (415-b))을 인가하기 위해 바이어싱 구성요소 (710)와 통신할 수 있다. 예를 들어, 전도성 경로는 제 1 플레이트와 제 2 플레이트 사이의 전도성 경로의 수립에 기초하여 제 2 플레이트와 전압 서플라이 사이에 수립될 수 있다. 전도성 경로는 전하가 제 1 플레이트로부터 제 2 플레이트로 전송되는 동안 수립될 수 있다. 서플라이 전압은 제 2 플레이트와 전자 통신하는 파워 라인 (예를 들어, 도 4의 파워 서플라이 라인 (420-b))에 서플라이 전압을 연결하는 스위칭 구성요소 (예를 들어, 도 4의 스위칭 구성요소 (435-b))를 활성화시킴으로써 인가될 수 있다. 서플라이 전압이 제 2 플레이트에 인가되는 동안, 타이밍 구성요소 (715)는 바이어싱 구성요소 (710)와 통신되어 제 1 플레이트를 제 2 플레이트로부터 절연시킬 수 있다.
기준 구성요소 (720)는 감지 구성요소 (125-b)에 대한 기준 신호를 생성하기 위한 다양한 구성요소들을 포함할 수 있다. 기준 구성요소 (720)는 기준 신호를 생성하도록 구체적으로 구성된 회로부를 포함할 수 있다. 일부 경우들에서, 기준 구성요소 (720)는 다른 강유전체 메모리 셀들(105)일 수 있다. 일부 예들에서, 기준 구성요소 (720)는 도 3을 참고로 하여 설명된 바와 같이, 두개의 감지 전압들 사이의 값을 갖는 전압을 출력하도록 구성될 수 있다. 또는 기준 구성요소(720)는 가상 접지 전압을 출력하도록 디자인될 수 있다(즉, 거의 0V).
감지 구성요소(125-b)는 메모리 셀 (105-c)로부터의 신호 (디지트 라인 (115-c)을 통해)를 기준 구성요소(720)로부터의 기준 신호와 비교할 수 있다. 로직 상태를 결정할 때, 감지 구성요소는 이어 래치 (725)에 출력을 저장할 수 있고, 여기서 그것은 메모리 어레이 (100-a)가 그 일부인 메모리 디바이스를 사용하는 전자 디바이스의 동작들에 따라 사용될 수 있다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트 간의 전하 공유를 지원하는 시스템(800)의 예를 도시한다. 시스템(800)은 디바이스(805)를 포함할 수 있으며, 이것은 다양한 구성요소들을 연결하거나 또는 물리적으로 지원하기 위해 인쇄 회로 보드이거나 또는 이를 포함할 수 있다. 디바이스 (805)는 메모리 어레이(100-b)를 포함할 수 있고, 이는 다른 것들 중에서, 도 1 및 도 7에 설명된 메모리 어레이(100)의 예제일 수 있다. 메모리 어레이 (100-b)는 메모리 제어기 (140-b) 및 하나 이상의 메모리 셀 (105-d)을 포함할 수 있으며, 이들은 다른 것들 중에서 도 1 및 도 7을 참조하여 설명된 메모리 제어기 (140) 및 도면들 1 - 7을 참조하여 설명된 메모리 셀들 (105 또는 470)의 예제들일 수 있다. 디바이스 (805)는 또한 프로세서 (810), BIOS 구성요소 (815), 하나 이상의 주변기기 구성요소들(820), 및 입력/출력 제어 구성요소(825)를 포함할 수 있다. 디바이스 (805)의 구성요소들은 버스 (830)를 통해 서로 전자 통신할 수 있다.
프로세서 (810)는 메모리 제어기 (140-b)를 통해 메모리 어레이 (100-b)을 동작 시키도록 구성될 수 있다. 몇몇 경우들에서, 프로세서(810)는 도면들 1 및 7을 참고로 하여 설명된 메모리 제어기(140)의 기능들을 수행할 수 있다. 다른 경우에, 메모리 제어기 (140-b)는 프로세서 (810)에 통합될 수 있다. 프로세서(810)는 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA) 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들일 수 있거나, 또는 그것은 이들 유형들의 구성요소들의 조합일 수 있으며, 프로세서(810)는 셀 플레이트들간에 전하의 전송을 가능하게 하는 것을 포함하여, 본 출원에서 설명된 다양한 기능들을 수행할 수 있다. 프로세서(810)는, 예를 들면, 디바이스(805)가 다양한 기능들 또는 태스크들을 수행하게 하기 위해 메모리 어레이(100-a)에 저장된 컴퓨터-판독 가능한 지시들을 실행하도록 구성될 수 있다.
BIOS 구성요소(815)는 시스템(800)의 다양한 하드웨어 구성요소들을 초기화하고 구동할 수 있는, 펌웨어로서 동작된 기본 입력/출력 시스템(BIOS)을 포함하는 소프트웨어 구성요소일 수 있다. BIOS 구성요소(815)는 또한 프로세서(810) 및 다양한 구성요소들, 예로서 주변기기 구성요소들(820), 입력/출력 제어 구성요소(825) 등 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 구성요소(815)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
하나 이상의 주변기기 구성요소들(820)의 각각은, 디바이스(805)로 통합되는, 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스일 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽스 제어기, 이더넷 제어기, 모뎀, USB 제어기, 직렬 또는 병렬 포트, 또는 주변 구성요소 상호 접속(PCI) 또는 가속 그래픽스 포트(AGP) 슬롯들과 같은 주변 장치 카드 슬롯들을 포함할 수 있다.
입력/출력 제어 구성요소(825)는 프로세서(810) 및 주변기기 구성요소들(820), 입력 디바이스들(835), 또는 출력 디바이스들(840) 사이에서 데이터 통신을 관리할 수 있다. 입력/출력 제어 구성요소(825)는 또한 디바이스(805)로 통합되지 않은 주변 기기들을 관리할 수 있다. 몇몇 경우들에서, 입력/출력 제어 구성요소(825)는 외부 주변기기로의 물리적 연결 또는 포트를 나타낼 수 있다.
입력(835)은 디바이스(805) 또는 그것의 구성요소들로 입력을 제공하는 디바이스(805)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력(835)은 주변기기 구성요소들(820)를 통해 디바이스(805)와 인터페이스하는 주변 장치일 수 있거나 또는 입력/출력 제어 구성요소(825)에 의해 관리될 수 있다.
출력 디바이스(840)는 디바이스(805) 또는 그것의 구성요소들 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스(805)의 외부에 있는 신호 또는 디바이스를 나타낼 수 있다. 출력 디바이스(840)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드 등을 포함할 수 있다. 몇몇 경우들에서, 출력 디바이스(840)은 주변기기 구성요소들(820)를 통해 디바이스(805)와 인터페이스하는 주변 장치일 수 있거나 또는 입력/출력 제어 구성요소(825)에 의해 관리될 수 있다.
메모리 제어기(140-b), 디바이스(805), 및 메모리 어레이 (100-b)의 구성요소들은 그것들의 기능들을 수행하도록 디자인된 회로부로 구성될 수 있다. 이것은 본 출원에서 설명된 기능들을 수행하도록 구성된 다양한 회로 소자들, 예를 들어, 전도성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 활성 또는 불활성 엘리먼트들을 포함할 수 있다.
도 9는 본 발명의 다양한 실시예들에 따른 메모리 셀 플레이트 간의 전하 공유 방법 (900)을 예시하는 흐름도이다. 방법 (900)의 동작은 그 중에서도 도 1, 7 및 8를 참조하여 설명된 바와 같이 메모리 어레이 (100)에 의해 구현될 수 있다. 예를 들어, 방법 (900)의 동작은 다른 것들 중에서 도 1, 7 및 8 을 참조하여 설명된 바와 같이 메모리 제어기 (140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기 (140)는 메모리 어레이 (100)의 기능 엘리먼트를 제어하여 아래에 설명된 기능을 수행하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기 (140)는 특수 목적 하드웨어를 사용하여 이하에 설명되는 기능을 수행할 수 있다.
블록 (905)에서, 방법은 제 1 동작 (예를 들어, 판독 동작 또는 기록 동작)을 위해 제 1 강유전체 메모리 셀을 선택하는 단계를 포함할 수 있다. 제 1 강유전체 메모리 셀은 제 1 플레이트를 갖는 제 1 강유전체 커패시터를 포함할 수 있고, 제 1 워드 라인을 사용하여 선택될 수 있다. 일부 예들에서, 블럭 (905)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
블록 (910)에서, 방법은 제 2 동작 (예를 들어, 판독 동작 또는 기록 동작)을 위해 제 2 강유전체 메모리 셀을 선택하는 단계를 포함할 수 있다. 제 2 강유전체 메모리 셀은 제 2 플레이트를 갖는 제 2 강유전체 커패시터를 포함할 수 있고, 제 2 워드 라인을 사용하여 선택될 수 있다. 일부 예에서, 방법은 제 1 강유전체 메모리 셀의 제 1 동작의 타이밍에 적어도 부분적으로 기초하여 제 2 강유전체 메모리 셀의 제 2 동작을 개시하는 시간을 결정하는 단계를 포함할 수 있다. 따라서, 전도성 경로의 수립은 제 2 동작을 개시하는 시간에 적어도 부분적으로 기초될 수 있다. 일부 예들에서, 블럭 (910)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
블록 (915)에서, 방법은 제 1 강유전체 메모리 셀 및 제 2 강유전체 메모리 셀의 선택에 적어도 부분적으로 기초하여 또는 제 2 동작의 일부 동안 제 1 강유전체 캐패시터의 제 1 플레이트와 제 2 강유전체 캐패시터의 제 2 플레이트 사이에서 전도성 경로를 수립하는 단계를 포함할 수 있다. 일부 경우들에서, 방법은 제 1 플레이트를 전압 서플라이로부터 절연시키는 단계를 포함할 수 있다. 따라서, 전도성 경로의 수립은 절연 후에 있을 수 있다. 대안 경우에, 전도성 경로의 수립은 절연 전에 또는 그 동안에 있을 수 있다. 일부 예에서, 방법은 제 1 플레이트를 제 2 플레이트로부터 절연시키는 단계 및 적어도 부분적으로 절연에 기초하여 제 1 플레이트를 전압 기준에 단락시키는 단계를 포함할 수 있다. 이들 예들에서, 방법은 또한 절연 후에 제 2 플레이트에 서플라이 전압을 인가하는 단계를 포함할 수 있다.
일부 경우들에서, 방법은 전도성 경로의 수립 후에 제 2 플레이트에 서플라이 전압을 인가하는 단계를 포함한다. 이러한 경우에, 서플라이 전압이 제 2 플레이트에 인가되는 동안 제 1 플레이트는 제 2 플레이트로부터 절연될 수 있다. 일부 예에서, 방법은 전도성 경로의 수립 이후 임계 시간 량이 경과했는지를 결정하는 단계를 포함한다. 따라서, 제 2 플레이트로부터의 제 1 플레이트의 절연은 임계 시간 량이 경과되었다는 결정에 적어도 부분적으로 기초할 수 있다. 다른 예들에서, 방법은 전도성 경로의 수립 이후에 전하의 임계 량이 전송되었는 지를 결정하는 단계를 포함한다. 따라서, 제 2 플레이트로부터의 제 1 플레이트의 절연은 전하 임계값이 전송되었다는 결정에 적어도 부분적으로 기초할 수 있다. 일부 예들에서, 블럭 (915)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
일부 경우들에서, 방법(900)은 메모리 장치에 의해 수행될 수 있다. 상기 장치는 제 1 동작을 위한 제 1 강유전체 메모리 셀을 선택하기 위한 수단으로서, 상기 제 1 강유전체 메모리 셀은 제 1 플레이트를 갖는 제 1 강유전체 커패시터를 포함하는, 상기 제 1 강유전체 메모리 셀을 선택하기 위한 수단, 제 2 동작을 위한 제 2 강유전체 메모리 셀을 선택하기 위한 수단으로서, 상기 제 2 강유전체 메모리 셀은 제 2 플레이트를 갖는 제 2 강유전체 커패시터를 포함하는, 상기 제 2 강유전체 메모리 셀을 선택하기 위한 수단, 및 상기 제 1 강유전체 메모리 셀 및 상기 제 2 강유전체 메모리 셀의 선택에 적어도 부분적으로 기초하여 그리고 상기 제 2 동작의 일부 동안, 상기 제 1 강유전체 커패시터의 제 1 플레이트와 상기 제 2 강유전체 커패시터의 제 2 플레이트 사이에 전도성 경로를 수립하기 위한 수단을 포함할 수 있다.
일부 경우들에서, 상기 메모리 장치는 상기 제 1 강유전체 메모리 셀의 상기 제 1 동작의 타이밍에 적어도 부분적으로 기초하여 상기 제 2 강유전체 메모리 셀의 상기 제 2 동작을 개시하는 시간을 결정하기 위한 수단을 더 포함하되, 상기 전도성 경로의 수립은 상기 제 2 동작의 개시를 위한 시간에 적어도 부분적으로 기반된다.
일부 경우들에서, 상기 메모리 장치는 상기 제 1 플레이트를 전압 서플라이로부터 절연시키기(isolating)위한 수단을 더 포함하되, 상기 전도성 경로의 수립은 상기 절연 후에 이루어진다.
일부 경우들에서, 상기 장치는 상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키는 위한 수단, 및 상기 절연에 적어도 부분적으로 기초하여 상기 제 1 플레이트를 전압 기준에 단락시키기 위한 수단을 더 포함한다. 일부 경우들에서, 상기 장치는 상기 절연 후에 상기 제 2 플레이트에 서플라이 전압을 인가하기 위한 수단을 포함할 수 있다.
일부 경우들에서, 상기 메모리 장치는 상기 전도성 경로의 수립 후에 상기 제 2 플레이트에 서플라이 전압을 인가하기 위한 수단 및 상기 서플라이 전압이 상기 제 2 플레이트에 인가되는 동안 상기 제 2 플레이트로부터 상기 제 1 플레이트를 절연시키기 위한 수단을 포함한다.
일부 경우들에서, 상기 메모리 장치는 상기 전도성 경로의 수립 이후 임계 시간량이 경과되었는지를 결정하기 위한 수단, 및 상기 임계 시간량이 경과되었다는 결정에 적어도 부분적으로 기초하여 상기 제 2 플레이트로부터 상기 제 1 플레이트를 절연시키기 위한 수단을 포함한다.
일부 경우들에서, 상기 메모리 장치는 상기 전도성 경로의 수립 이후 임계 충전량이 전송되었지를 결정하기 위한 수단, 및 상기 임계 충전량이 전송되었다는 결정에 적어도 부분적으로 기초하여 상기 제 2 플레이트로부터 상기 제 1 플레이트를 절연시키기 위한 수단을 포함한다.
도 10은 본 발명의 다양한 실시예들에 따른 디지트 라인 절연을 갖는 메모리 셀 감지를 위한 방법 (1000)을 예시하는 흐름도를 도시한다. 방법 (1000)의 동작은 그 중에서도 도 1, 7 및 8를 참조하여 설명된 바와 같이 메모리 어레이 (100)에 의해 구현될 수 있다. 예를 들어, 방법 (1000)의 동작은 도 1, 7 및 8 을 참조하여 설명된 바와 같이 메모리 제어기 (140)에 의해 수행될 수 있다. 일부 예에서, 메모리 제어기 (140)는 메모리 어레이 (100)의 기능 엘리먼트를 제어하여 아래에 설명된 기능을 수행하기 위해 코드 세트를 실행할 수 있다. 추가적으로 또는 대안적으로, 메모리 제어기 (140)는 특수 목적 하드웨어를 사용하여 이하에 설명되는 기능을 수행할 수 있다.
블록 (1005)에서, 방법은 제 1 강유전체 메모리 셀의 제 1 동작을 수행하는 단계를 포함할 수 있다. 제 1 강유전체 메모리 셀은 제 1 워드 라인을 사용하여 선택될 수 있다. 일부 예들에서, 블럭 (1005)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
블록 (1010)에서, 방법은 제 2 강유전체 메모리 셀의 제 2 동작을 수행하는 단계를 포함할 수 있다. 제 2 동작을 위한 타이밍은 제 1 동작을 위한 타이밍에 적어도 부분적으로 기초할 수 있다. 제 1 강유전체 셀은 제 2 워드 라인을 사용하여 선택될 수 있다. 일부 예들에서, 블럭 (1010)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
블록 (1015)에서, 방법은 제 2 동작을 위한 타이밍에 적어도 부분적으로 기초하여 제 1 강유전체 메모리 셀의 제 1 플레이트 및 제 2 강유전체 메모리 셀의 제 2 플레이트와 전자 통신하는 제 1 스위칭 구성요소를 활성화시키는 단계를 포함할 수 있다. 일부 예들에서, 블럭 (1015)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
블록 (1020)에서, 방법은 제 1 스위칭 구성요소의 활성화에 적어도 부분적으로 기초하여 제 1 플레이트로부터 제 2 플레이트로 전하를 전송하는 단계를 포함할 수 있다. 일부 경우들에서, 방법은 제 1 강유전체 셀의 제 1 플레이트 및 제 2 강유전체 셀의 제 2 플레이트와 전자 통신하는 제 2 스위칭 구성요소를 활성화시키는 단계를 포함할 수 있다. 전하를 전송하는 것은 적어도 부분적으로는 제 2 스위칭 구성요소의 활성화에 기초할 수 있다. 일부 예에서, 방법은 제 1 플레이트를 제 2 플레이트로부터 절연시키는 단계 및 적어도 부분적으로 절연에 기초하여 제 1 플레이트와 전압 기준 사이에 전도성 경로를 수립하는 단계를 포함할 수 있다. 절연은 제 2 플레이트상의 전압이 임계값 (예를 들어, 판독 동작을 수행하는 값 (판독 값) 또는 기록 동작을 수행하기 위한 값 (기록 값))에 도달하였는지의 결정에 적어도 부분적으로 기초할 수 있다. 방법은 또한 제 1 플레이트와 전압 기준 사이의 전도성 경로의 수립에 적어도 부분적으로 기초하여 제 2 플레이트와 전압 서플라이 사이에 전도성 경로를 수립하는 단계를 포함할 수 있다. 일부 경우들에서, 방법은 전하를 전송하는 동안 제 2 플레이트와 전압 서플라이 사이에서 전도성 경로를 수립하는 단계를 포함한다. 일부 예들에서, 블럭 (1020)의 동작들은 도 7을 참조하여 설명된 바와 같이 바이어싱 구성요소 (710) 또는 타이밍 구성요소 (715)에 의해 수행되거나 가능하게 될 수 있다.
일부 경우들에서, 상기 방법(1000)은 메모리 장치에 의해 수행될 수 있다. 상기 메모리 장치는 제 1 강유전체 메모리 셀의 제 1 동작을 수행하기 위한 수단, 제 2 강유전체 메모리 셀의 제 2 동작을 수행하기 위한 수단으로서, 상기 제 2 동작을 위한 타이밍은 상기 제 1 동작을 위한 타이밍에 적어도 부분적으로 기초하는, 상기 제 2 동작을 수행하기 위한 수단, 상기 제 2 동작을 위한 타이밍에 적어도 부분적으로 기초하여, 상기 제 1 강유전체 메모리 셀의 제 1 플레이트 및 상기 제 2 강유전체 메모리 셀의 제 2 플레이트와 전자 통신하는 제 1 스위칭 구성요소를 활성화하기 위한 수단, 및 상기 제 1 스위칭 요소의 활성화에 적어도 부분적으로 기초하여 상기 제 1 플레이트로부터 상기 제 2 플레이트로 전하를 전송하기 위한 수단을 포함할 수 있다.
일부 경우들에서, 상기 메모리 장치는 상기 전하를 전송함으로써 발생된 상기 제 2 플레이트상의 전압이 임계값에 도달했는지를 결정하기 위한 수단, 및 상기 결정에 적어도 부분적으로 기초하여 상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키기 위한 수단을 포함할 수 있다.
일부 경우들에서, 상기 메모리 장치는 상기 제 1 강유전체 셀의 제 1 플레이트 및 제 2 강유전체 셀의 제 2 플레이트와 전자 통신하는 제 2 스위칭 구성요소를 활성화시키기 위한 수단을 포함할 수 있고, 상기 전하를 전송하는 단계는 적어도 부분적으로는 상기 제 2 스위칭 구성요소의 활성화에 기반된다.
일부 경우들에서, 상기 메모리 장치는 제 1 워드 라인을 사용하여 상기 제 1 강유전체 메모리 셀을 선택하기 위한 수단, 및 제 2 워드 라인을 사용하여 상기 제 2 강유전체 메모리 셀을 선택하기 위한 수단을 포함할 수 있다.
일부 경우들에서, 상기 메모리 장치는 상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키기 위한 수단, 및 적어도 부분적으로 상기 절연에 기초하여 상기 제 1 플레이트와 전압 기준 사이에 전도성 경로를 수립하기 위한 수단을 포함할 수 있다. 이런 경우들에서, 상기 장치는 상기 제 1 플레이트와 상기 전압 기준 사이의 상기 전도성 경로의 수립에 적어도 부분적으로 기초하여 상기 제 2 플레이트와 전압 서플라이 사이에 전도성 경로를 수립하기 위한 수단을 포함할 수 있다.
일부 경우들에서, 상기 메모리 장치는 상기 전하를 전송하는 동안 상기 제 2 플레이트와 전압 서플라이 사이에 전도성 경로를 수립하기 위한 수단을 포함할 수 있다.
따라서, 방법들 (900 및 1000) 및 본 발명을 통하여 설명된 것들은 메모리 셀 플레이트들 간에 전하 공유를 위한 강유전체 메모리 어레이를 동작시키기 위한 방법 또는 방법들을 제공할 수 있다. 방법들(900 및 1000)은 및 본 개시를 통하여 설명된 것들은 가능한 구현예들을 설명하며, 동작들 및 단계들은 다른 구현들이 가능하고 고려하도록 재배열되거나 또는 그 외 수정될 수 있다는 것에 유의하여야 한다. 몇몇 예들에서, 방법들(900 및 1000) 및 본 개시를 통하여 설명된 것들 중 둘 이상으로부터의 양상들이 조합될 수 있다.
본 출원에서의 설명은 예들을 제공하며, 청구항들에서 제시된 범위, 적용 가능성, 또는 예들을 제한하려는 것이 아니다. 변화들이 본 개시의 범위로부터 벗어나지 않고 논의된 요소들의 배열 및 기능에서 이루어질 수 있다. 다양한 예들은 적절하다면 생략하고, 대체하거나, 또는 다양한 절차들 또는 구성요소들을 부가할 수 있다. 또한, 몇몇 예들에 대하여 설명된 피처들은 다른 예들에서 조합될 수 있다.
수반되는 도면들과 관련되어, 본 출원에서 제시된 설명은 예시적인 구성들을 설명하며 구현될 수 있거나 또는 청구항들의 범위 내에 있는 예들 모두를 나타내지 않는다. 본 출원에서 사용되는, 용어들 "실시예", "예제" 및 "대표적인"은 "선호된" 또는 "다른 예들에 비해 유리한"이 아닌, "예제, 인스턴스, 또는 예시로서 작용하는"을 의미한다. 상세한 설명은 설명된 기술들의 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 그러나, 이들 기술들은 이들 특정 세부사항들 없이 실시될 수 있다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 구성요소들 또는 피처들은 동일한 도면 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 구성요소들은 대시 기호에 의한 참조 라벨 및 유사한 구성요소들을 구별하는 제 2 라벨을 따름으로써 구별될 수 있다. 제 1 참조 라벨이 명세서에서 사용될 때, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 구성요소들 중 임의의 것에 적용 가능하다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들면, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 광학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 표현될 수 있다. 몇몇 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 신호는 신호들의 버스를 나타낼 수 있으며, 본 출원에서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이 기술분야의 숙련자에 의해 이해될 것이다.
본 출원에서 사용되는, 용어 "가상 접지(virtual ground)"는 대략 제로 볼트 (0V)의 전압으로 유지되지만 접지와 직접 연결되지 않는 전기 회로의 노드를 나타낸다. 따라서, 가상 접지의 전압은 일시적으로 변동하여 정상 상태에서 약 0V로 리턴할 수 있다. 가상 접지는 연산 증폭기 및 저항기들로 구성된 전압 분배기와 같은 다양한 전자 회로 소자들을 사용하여 구현될 수 있다. 다른 구현예들도 또한 가능하다.
용어 "전자 통신(electronic communication)"은 구성요소들 사이에서 전자 흐름을 지원하는 구성요소들 사이에서의 관계를 나타낸다. 이것은 구성요소들 사이에서의 직접 연결을 포함할 수 있거나 또는 중간 구성요소들을 포함할 수 있다. 전자 통신에서의 구성요소들은 전자들 또는 신호들을 능동적으로 교환할 수 있거나(예로서, 활성화된 회로에서) 또는 전자들 또는 신호들을 능동적으로 교환하지 않을 수 있지만(예로서, 비활성화된 회로에서) 회로가 활성화될 때 전자들 또는 신호들을 교환하도록 구성되며 동작 가능할 수 있다. 예로서, 스위치(예로서, 트랜지스터)를 통해 물리적으로 연결된 두 개의 구성요소들은 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신에 있다.
용어 "절연된 (isolated)"은 전자들이 현재 흐르지 않고 있는 구성요소들간에 관계를 나타낸다. 예를 들어, 스위치에 의해 물리적으로 연결된 두개의 구성요소들은 스위치가 개방된 때 서로로부터 절연될 수 있다.
메모리 어레이(100)를 포함하는 본 출원에서 설명된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-글래스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은, 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판의 전도율, 또는 기판의 서브-영역들은, 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용하여 도핑을 통해 제어될 수 있다. 도핑은, 이온-주입에 의해, 또는 임의의 다른 도핑 수단들에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 출원에 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터 (FET)를 나타낼 수 있고 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자들은 전도성 재료들, 예를 들어 금속들을 통해 다른 전자 소자에 연결될 수 있다. 소스 및 드레인은 전도성 일 수 있고, 고도로 도핑된, 예를 들어 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 약하게 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 만약 채널이 n-형 (즉, 다수 캐리어가 전자들인) 이면, 그러면 FET는 n-형 FET로 지칭될 수 있다. 만약 채널이 p-형 (즉, 다수 캐리어가 홀이다) 이면, 그러면 FET는 p- 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(cap)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n-형 FET 또는 p-형 FET에 개별적으로 양의 전압 또는 음의 전압을 인가하는 것은 채널이 전도성이 되게 하는 것으로 귀결될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화(activated)" 될 수 있다. 트랜지스터의 임계 전압보다 작은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화(deactivated)"될 수 있다.
본 출원에서의 개시와 관련되어 설명된 다양한 예시적인 블록들, 구성요소들, 및 모듈들은 본 출원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 구성요소들, 또는 그것의 임의의 조합을 갖고 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예로서, DSP 및 마이크로프로세서의 조합, 다수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성)으로서 구현될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어에서 구현된다면, 기능들은 컴퓨터-판독 가능한 매체상에서 하나 이상의 지시들 또는 코드로서 그것 상에서 저장되거나 또는 송신될 수 있다. 다른 예들 및 구현들은 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들면, 소프트웨어의 특징으로 인해, 상기 설명된 기능들은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합을 사용하여 구현될 수 있다. 기능들을 구현한 피처들은 또한, 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 다양한 위치들에서 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 구절에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다.
컴퓨터-판독 가능한 미디어는 하나의 장소에서 또 다른 장소로 컴퓨터 프로그램의 전달을 가능하게 하는 임의의 매체를 포함하는 통신 미디어 및 비-일시적 컴퓨터 저장 미디어 양쪽 모두를 포함한다. 비-일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예로서, 및 제한 없이, 비-일시적 컴퓨터-판독 가능한 미디어는 RAM, ROM, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 컴팩트 디스크(CD) ROM 또는 다른 광학 디스크 저장 장치, 자기 디스크 저장 장치 또는 다른 자기 저장 디바이스들, 또는 지시들 또는 데이터 구조들의 형태로 원하는 프로그램 코드 수단들을 운반하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특수-목적 컴퓨터, 또는 범용 또는 특수-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 비-일시적 매체를 포함할 수 있다.
또한, 임의의 연결은 컴퓨터-판독 가능한 매체로 적절히 칭하여진다. 예를 들면, 소프트웨어가 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 동축 케이블, 광 섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들은 매체의 정의에 포함된다. 본 출원에서 사용되는, 디스크(disk 및 disc)는 디스크들이 보통 데이터를 자기적으로 재생하는 CD, 레이저 디스크, 광학 디스크, 디지털 다목적 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하는 반면, 디스크들은 레이저들을 갖고 광학적으로 데이터를 재생한다. 상기의 조합들은 또한 컴퓨터-판독 가능한 미디어의 범위 내에 포함된다.
본 출원에서의 설명은 이 기술분야의 숙련자가 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 이 기술분야의 숙련자들에게 쉽게 명백할 것이며, 본 출원에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변형들에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예들 및 설계들에 제한되지 않으며 본 출원에서 개시된 원리들 및 신규 특징들과 일치하는 가장 광범위한 범위에 부합될 것이다.

Claims (20)

  1. 강유전체 메모리 어레이를 동작시키기 위한 방법에 있어서,
    제 1 동작을 위한 제 1 강유전체 메모리 셀을 선택하는 단계로서, 상기 제 1 강유전체 메모리 셀은 제 1 플레이트를 갖는 제 1 강유전체 커패시터를 포함하는, 상기 제 1 강유전체 메모리 셀을 선택하는 단계;
    제 2 동작을 위한 제 2 강유전체 메모리 셀을 선택하는 단계로서, 상기 제 2 강유전체 메모리 셀은 파워 서플라이와 전자 통신하며 제 2 플레이트를 갖는 제 2 강유전체 커패시터를 포함하는, 상기 제 2 강유전체 메모리 셀을 선택하는 단계; 및
    상기 제 1 강유전체 메모리 셀의 선택 및 상기 제 2 강유전체 메모리 셀의 선택에 적어도 부분적으로 기초하여 그리고 상기 제 2 동작의 일부 동안, 상기 제 1 강유전체 커패시터의 제 1 플레이트로부터의 전하와 상기 파워 서플라이로부터의 전하를 상기 제 2 강유전체 커패시터의 제 2 플레이트로 동시에 전송하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 제 1 동작 및 상기 제 2 동작 각각은 기록 동작 또는 판독 동작을 포함하는, 방법.
  3. 청구항 1에 있어서,
    상기 제 1 강유전체 메모리 셀의 상기 제 1 동작의 타이밍에 적어도 부분적으로 기초하여 상기 제 2 강유전체 메모리 셀의 상기 제 2 동작을 개시하는 시간을 결정하는 단계를 더 포함하되, 상기 제 1 플레이트로부터의 전하와 상기 파워 서플라이로부터의 전하를 동시에 전송하는 것은 상기 제 2 동작의 개시를 위한 시간에 적어도 부분적으로 기반되는, 방법.
  4. 청구항 1에 있어서,
    상기 제 1 플레이트를 제 2 파워 서플라이로부터 절연시키는 단계(isolating)를 더 포함하되, 상기 전하는 상기 절연 후에 상기 제 1 플레이트와 상기 파워 서플라이로부터 동시에 전송되는, 방법.
  5. 청구항 1에 있어서,
    상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키는 단계; 및
    상기 절연에 적어도 부분적으로 기초하여 상기 제 1 플레이트를 전압 기준에 단락시키는 단계를 더 포함하는, 방법.
  6. 청구항 5에 있어서,
    상기 절연 후에 상기 파워 서플라이와 상기 제 2 플레이트 사이에 전도성 경로를 유지하는 단계를 더 포함하는, 방법.
  7. 청구항 1에 있어서,
    상기 제 1 플레이트로부터의 전하와 상기 파워 서플라이로부터의 전하를 상기 제 2 플레이트로 동시에 전송한 후에 상기 제 2 플레이트에 제 2 파워 서플라이로부터의 전압을 인가하는 단계를 더 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 제 2 파워 서플라이로부터의 전압이 상기 제 2 플레이트에 인가되는 동안 상기 제 2 플레이트로부터 상기 제 1 플레이트를 절연시키는 단계를 더 포함하는, 방법.
  9. 청구항 1에 있어서,
    전하를 동시에 전송하는 것이 시작된 이후 임계 시간량이 경과되었는지를 결정하는 단계; 및
    상기 임계 시간량이 경과되었다는 결정에 적어도 부분적으로 기초하여 상기 제 2 플레이트로부터 상기 제 1 플레이트를 절연시키는 단계를 더 포함하는, 방법.
  10. 청구항 1에 있어서,
    전하를 동시에 전송하는 것이 시작된 이후 임계 충전량이 전송되었지를 결정하는 단계; 및
    상기 임계 충전량이 전송되었다는 결정에 적어도 부분적으로 기초하여 상기 제 2 플레이트로부터 상기 제 1 플레이트를 절연시키는 단계를 더 포함하는, 방법.
  11. 강유전체 메모리 어레이를 동작시키기 위한 방법에 있어서,
    제 1 강유전체 메모리 셀의 제 1 동작을 수행하는 단계;
    파워 서플라이와 전자 통신하는 제 2 강유전체 메모리 셀의 제 2 동작을 수행하는 단계로서, 상기 제 2 동작을 위한 타이밍은 상기 제 1 동작을 위한 타이밍에 적어도 부분적으로 기초하는, 상기 제 2 동작을 수행하는 단계;
    상기 제 2 동작을 위한 타이밍에 적어도 부분적으로 기초하여, 상기 제 1 강유전체 메모리 셀의 제 1 플레이트 및 상기 제 2 강유전체 메모리 셀의 제 2 플레이트와 전자 통신하는 제 1 스위칭 구성요소를 활성화하는 단계; 및
    상기 제 1 스위칭 요소의 활성화에 적어도 부분적으로 기초하여 상기 제 1 플레이트로부터의 전하와 상기 파워 서플라이로부터의 전하를 상기 제 2 플레이트로 동시에 전송하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 전하를 동시에 전송함으로써 발생된 상기 제 2 플레이트상의 전압이 임계값에 도달했는지를 결정하는 단계;
    상기 결정에 적어도 부분적으로 기초하여 상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키는 단계; 및
    상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키는 것에 적어도 부분적으로 기초하여 제 2 파워 서플라이로부터 상기 제 2 플레이트로 전하를 전송하는 단계를 더 포함하는, 방법.
  13. 청구항 11에 있어서,
    상기 제 1 강유전체 셀의 제 1 플레이트 및 제 2 강유전체 셀의 제 2 플레이트와 전자 통신하는 제 2 스위칭 구성요소를 활성화시키는 단계를 더 포함하되, 상기 전하를 동시에 전송하는 단계는 적어도 부분적으로는 상기 제 2 스위칭 구성요소의 활성화에 기반되는, 방법.
  14. 청구항 11에 있어서,
    제 1 워드 라인을 사용하여 상기 제 1 강유전체 메모리 셀을 선택하는 단계; 및
    제 2 워드 라인을 사용하여 상기 제 2 강유전체 메모리 셀을 선택하는 단계를 더 포함하는, 방법.
  15. 청구항 11에 있어서,
    상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키는 단계; 및
    적어도 부분적으로 상기 절연에 기초하여 상기 제 1 플레이트와 전압 기준 사이에 전도성 경로를 수립하는 단계를 더 포함하되, 상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시킨 후에 상기 파워 서플라이로부터 상기 제 2 플레이트로 전하가 전송되는, 방법.
  16. 청구항 15에 있어서,
    상기 제 1 플레이트를 상기 제 2 플레이트로부터 절연시키는 것에 적어도 부분적으로 기초하여 상기 제 2 플레이트와 제 2 파워 서플라이 사이에 전도성 경로를 수립하는 단계를 더 포함하는, 방법.
  17. 청구항 11에 있어서,
    상기 제 2 플레이트와 상기 파워 서플라이 사이에 전도성 경로를 수립하는 단계를 더 포함하되, 상기 전하를 동시에 전송하는 것은 상기 전도성 경로를 수립하는 것에 적어도 부분적으로 기초하는, 방법.
  18. 전자 메모리 장치에 있어서,
    제 1 세트의 메모리 셀들의 제 1 플레이트 라인;
    제 2 세트의 메모리 셀들의 제 2 플레이트 라인;
    상기 제 1 플레이트 라인에 결합되고 또한 상기 제 1 플레이트 라인으로부터 상기 제 2 플레이트 라인으로 전하를 전송하도록 구성되는 제 1 스위칭 구성요소; 및
    상기 제 2 플레이트 라인에 결합되고 또한 상기 제 1 플레이트 라인으로부터 상기 제 2 플레이트 라인으로의 전하의 전송과 동시에 전압 서플라이로부터 상기 제 2 플레이트 라인으로 전하를 전송하도록 구성되는 제2 스위칭 구성요소를 포함하는, 장치.
  19. 청구항 18에 있어서,
    상기 제 1 세트의 메모리 셀은 제 1 워드 라인으로 전자 통신하며, 상기 제 2 세트의 메모리 셀은 상기 제 1 워드 라인으로부터 절연된 제 2 워드 라인으로 전자 통신하는, 장치.
  20. 청구항 18에 있어서,
    상기 제 1 플레이트 라인 및 상기 제 2 플레이트 라인은 상기 전압 서플라이 및 상기 전압 서플라이보다 더 큰 전압 등급(rating)을 갖는 제 2 전압 서플라이와 각각 전자 통신하는, 장치.
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