JP2019518301A - メモリセルプレート間の電荷共有 - Google Patents

Abstract

１つ以上の強誘電体メモリセルを動作するための方法、システム、技術、及びデバイスが記述される。第１の強誘電体メモリセルは、第１の強誘電体メモリセルのプレートから第２の強誘電体メモリセルのプレートへ電荷を転送することによって第２の強誘電体メモリセルを充電するために使用され得る。幾つかの例では、電荷の転送よりも前に、第１の強誘電体メモリセルは、第１の強誘電体メモリセルが充電状態から放電状態へ遷移する第１の動作のために選択され得、第２の強誘電体メモリセルは、第２の強誘電体メモリセルが放電状態から充電状態へ遷移する第２の動作のために選択され得る。第１の強誘電体メモリセルの放電は、第２の強誘電体メモリセルの充電を助力するために使用され得る。【選択図】図２Ｂ

Description

本特許出願は、その譲受人に与えられた２０１６年４月２８日出願のＣａｒｍａｎによる名称“メモリセルプレート間の電荷共有”の米国特許出願番号１５／１４１，４９１の優先権を主張する。

以下は、概してメモリデバイスに関し、より具体的には、異なるメモリセルと関連するプレート間の電荷共有に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む複数種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリ、例えばＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されたコンデンサを含み得る。充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の側面が利点であり得る一方で、揮発性メモリの幾つかの側面は、高速な読み出し又は読み出し速度等の性能の利点を提供し得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性メモリデバイスと比較して向上した性能を有し得る。ＦｅＲＡＭ中のメモリセルは、とりわけ、読み出し及び書き込み等のアクセス動作を実行する場合に幾つかの電圧に充電され得る。メモリセルを充電するためにかかる時間は、メモリ動作を減速させ得、１つ以上の性能パラメータを減少させ得る。また、メモリセルを充電することにより消費される電力は、電池の寿命を減少させ得、電力及びその他の動作条件を増加させ得る。

開示の実施形態は以下の図面を参照しながら記述される。

本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルを動作するための例示的ヒステリシスプロットを説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するタイミング図体系の一例を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するタイミング図体系の一例を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的強誘電体メモリアレイのブロック図を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する、メモリアレイを含むデバイスのブロック図を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリアレイを動作する１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリアレイを動作する１つ以上の方法を説明するフローチャートである。

資源の消費（例えば、時間又は電力の消費）を削減するメモリセル充電スキームは、メモリセル間の電荷共有により実装され得る。例えば、あるメモリセルのプレート上の又は該プレートに関連する電荷は、別のメモリセルのプレートを充電するために使用され得る。この電荷共有は、反対の電荷状態に遷移しているセル間で生じ得る。実例として、（例えば、書き込み動作に備えるために、又は読み出し動作の終わりにおいて）放電しているメモリセルは、（例えば、読み出し動作に備えるために、又は、異なる書き込み動作に備えるために）充電しているメモリセルを充電するために使用され得る。この電荷共有は、反対の電荷状態に遷移しているセル以外のセル間にも生じ得る。電荷共有は、（例えば、プレートと電子通信する１つ以上のスイッチングコンポーネントを活性化することにより）プレート間に導電経路が確立される場合にプレート間に生じ得る。

以下で更に詳述されるように、強誘電体メモリセルを含む、メモリアレイ内のメモリセルは、ワード線及びデジット線によりアクセスされ得る。アクセスは、セルへの書き込み（例えば、論理状態の蓄積）又はセルの読み出し（例えば、蓄積された論理状態のセンシング）を含む。各セルは、セルの論理値を蓄積するために使用される強誘電体コンデンサ又はその他の蓄積コンポーネントを有し得る。例えば、各セルは、論理０又は論理１の何れかを蓄積し得る。蓄積された各論理値は、セルの個別の状態に対応し得、セルのデジット線上に信号を生み出し得る。例えば、蓄積された論理１は、第１のデジット線電圧に対応し得、蓄積された論理０は、第２のデジット線電圧に対応し得る。デジット線は、多数のメモリセルを接続し得、読み出し動作中に活性化された場合にメモリセルの蓄積された論理状態を判定するために使用されるセンスアンプに接続され得る。例えば、活性化されたセンスアンプは、セルから抽出された信号（例えば、電圧）をリファレンス信号と比較し得る。

強誘電体メモリセルは、メモリセルのコンデンサに渡る電圧を導入することによって書き込まれ得又は読み出され得る。例えば、論理０は、コンデンサに渡る正の電圧を導入することによってメモリセルに書き込まれ得、論理１は、コンデンサに渡る負の電圧を導入することによって書き込まれ得る。メモリセルのプレートは、蓄積された論理状態に関係なく、読み出し動作を実行するために高電圧に充電され得、読み出し動作の終わりにおいて低電圧に減らされ得る。それ故、強誘電体メモリセルの動作は、メモリセルの繰り返される充電放電を含み得、何れにしても、セルへの電圧の印加を含み得る。

幾つかのメモリアレイでは、強誘電体メモリセルは、電源（例えば、電圧源）を使用することによって排他的に充電され得る。本明細書に記述されるように、その他のメモリアレイでは、メモリセルは、放電しているメモリセルの電荷のみを使用して、又は電源からの電荷と共に使用して充電され得る。放電しているメモリセルは、放電しているメモリセルのプレートから充電しているメモリセルのプレートへ電荷が転送されるように、充電しているメモリセルに接続され得る。該接続は、電荷共有に含まれるメモリセルと電子通信する１つ以上のスイッチングコンポーネント（例えば、トランジスタ）を活性化することにより確立される導電経路であり得る。

幾つかの場合、放電しているメモリセルは、書き込み動作（例えば、論理１の書き込み）を実行するために準備されていてもよく、充電しているメモリセルは、読み出し動作を実行するために準備されていてもよい。別の例では、放電しているメモリセルは、読み出し動作を終了していてもよく、充電しているメモリセルは、論理０を書き込むために準備されていてもよい。一般的に、プレート間の電荷共有は、動作の中でもとりわけ、第１の充電状態から第２の充電状態へ（例えば、初期の電荷状態から反対の電荷状態へ）プレートが遷移する読み出し／書き込み動作の任意の組み合わせを使用して生じ得る。本明細書で記述されるプレートの電荷共有スキーム及び技術は、任意の数のメモリセルにより実装され得る。幾つかの場合、プレートの電荷共有スキームは、メモリアレイの異なる２つの区域中のメモリセルを充電又は放電するために使用される。その他の場合では、プレートの電荷共有スキームは、メモリアレイの１つの区域中のメモリセルを充電又は放電するために使用される。

本明細書で記述されるように、第２のメモリセルプレートを充電するために第１のメモリセルプレートからの電荷を使用することは、第２のメモリセルを充電する（例えば、部分的に充電する、完全に充電する）ために電圧源から引き出される電力の量を削減し得る。例えば、第２のプレートは、電圧源を活性化する以前に第１のプレートによって部分的に充電され得、それは、第２のメモリセルの充電を終了するための電圧源からの消費電力を削減する。幾つかの場合、プレート電荷共有は、第２のメモリセルの充電時間を削減し得る。実例として、第２のメモリセルは、第１のプレート及び電圧源を同時に又は重複する方法で使用して充電され得る。２つのソースからの電荷を同時に使用することは、第２のメモリセルを完全に充電するためにかかる時間を削減し得る。

上で紹介された開示の実施形態は、メモリアレイの内容において以下で更に記述される。メモリセルプレート間の電荷共有に対する具体例が続いて記述される。開示のこれら又はその他の実施形態は、プレートの電荷共有に関する装置図、システム図、及びフローチャートの参照によって更に説明され、該参照と共に更に記述される。

図１は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を表し得る。ＤＲＡＭアーキテクチャは、一般的にそうした設計を使用し得、用いられるコンデンサは、線形の電気分極特性を備えた誘電体材料を含み得る。対照的に、強誘電体メモリセルは、誘電体材料として強誘電性を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点が以下で論じられる。

読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実行され得る。ワード線１１０は、アクセス線とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧（例えば、正の電圧、負の電圧）を印加することを含み得る。幾つかの場合、デジット線１１５はビット線と称され得る。ワード線１１０及びデジット線１１５は、導電性材料で作られてもよい。幾つかの例では、ワード線１１０及びデジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）で作られる。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化することによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択デバイスによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択デバイスに接続され得、選択デバイスを制御し得る。例えば、選択デバイスはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０の活性化は、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信された行アドレスに少なくとも部分的に基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。したがって、ワード線１１０及びデジット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。

アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、関連するデジット線１１５の信号（例えば、電圧）をリファレンス信号（図示せず）と比較し得る。デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、続いてセンスコンポーネント１２５は、メモリセル１０５の蓄積状態が論理１又はその逆であるかを判定し得る。センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出又は増幅するための様々なトランジスタ及びアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通じてその後出力され得る。メモリセル１０５を読み出すために、メモリセル１０５のプレートは、ある一定の電圧に充電され得る。該電圧は、少なくとも部分的には、該プレートに別のメモリセル１０５のプレートから転送された電荷の結果であり得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、論理値がメモリセル１０５に蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体コンデンサの場合、メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれる。コンデンサに渡って電圧を印加することは、コンデンサのプレートをある一定の電圧に充電又は放電することを含み得る。幾つかの場合、コンデンサのプレートは、電荷を別のコンデンサプレート（例えば、充電しているメモリセル１０５のコンデンサ）へ転送することによって放電し得る。したがって、放電しているコンデンサプレートは、別のコンデンサプレートを充電するために使用され得る。このプロセスは、本開示を通じてより詳細に論じられる。

幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために再書き込み又はリフレッシュ動作が実行され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作の後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中の幾つか又は全てのメモリセル１０５は再書き込みが必要であり得る。

ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、１秒間に１０回のリフレッシュ動作がＤＲＡＭに対して用いられ得、それは、著しい消費電力をもたらし得る。より大きなメモリアレイの増加と共に、消費電力の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る（例えば、電源、発熱、材料限界等）。

強誘電体メモリセルは、しかしながら、その他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特性を有し得る。例えば、強誘電体メモリセルは蓄積電荷の劣化の影響を受けにくい傾向があるため、強誘電体メモリセル１０５を用いるメモリアレイ１００は、ごく僅かなリフレッシュ動作を必要とし得るか又は全く必要とせ得ず、それ故、動作のためにより少ない電力を必要とし得る。また、本明細書に記述されるように、強誘電体メモリセルは、プレート間の電荷共有を実装し得、それは、資源の消費を削減し得る。例えば、電荷共有スキームは、アクセス動作（例えば、読み出し動作又は書き込み動作）又はその他の１つ以上の動作のためにメモリセルを充電するのに必要な時間及び電力を削減し得る。

メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じてメモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。例えば、メモリコントローラ１４０は、セルプレート間の電荷共有が生じるように、１つ以上の様々なコンポーネントへのバイアス電圧の印加を容易にし得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調整又は変更され得、メモリアレイ１００の動作中の様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

図２Ａは、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路２００−ａを説明する。回路２００−ａは、とりわけ、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、又はセンスコンポーネント１２５の夫々例示であり得る強誘電体メモリセル１０５−ａ、ワード線（ＷＬ）（又はアクセス線）１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、コンデンサ２０５等の論理蓄積コンポーネントを含み得、それは、容量結合され又は通信する第１のプレート及び第２のプレートを有する。第１のプレートはセルプレート２１０と称され得、第２のプレートはセル底部（ＣＢ）２１５と称され得る。セルプレート２１０はプレート２１０とも称され得る。セルプレート２１０はプレート線（ＰＬ）２３０を介してアクセスされ得、セル底部２１５はデジット線（ＤＬ）１１５−ａを介してアクセスされ得る。図２の例では、コンデンサ２０５の端子は絶縁性強誘電体材料によって分離され得る。上述したように、コンデンサ２０５を充電又は放電する、すなわち、コンデンサ２０５の強誘電体材料を分極することによって様々な状態が蓄積され得る。

上述したように、コンデンサ２０５を充電又は放電する、すなわち、コンデンサ２０５の強誘電体材料を分極することによって様々な状態が蓄積され（及び読み出され）得る。コンデンサ２０５を分極するために必要な総電荷は残留分極（ＰＲ）値と称され得、コンデンサ２０５の総電荷の半分に達した時のコンデンサ２０５の電圧は抗電圧（ＶＣ）と称され得る。幾つかの場合（例えば、読み出し又はその他の動作のためにコンデンサ２０５が準備されている場合）、コンデンサ２０５は、別のコンデンサ２０５からの電荷又は電圧源からの電荷を使用して充電され得る。その他の場合（例えば、書き込み動作又はその他の動作のためにコンデンサ２０５が準備されている場合）、コンデンサ２０５は別のコンデンサ２０５へ電荷を転送することによって放電され得る。

コンデンサ２０５の蓄積状態は、回路２００−ａ中に表された様々な素子を動作することによって読み出され得又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。コンデンサ２０５は、それ故、選択コンポーネント２２０が不活性化される場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、強誘電体メモリセル１０５−ａを選択するために選択コンポーネント２２０が活性化された場合に選択コンポーネント２２０を介してデジット線１１５−ａに接続され得る。言い換えれば、強誘電体メモリセル１０５−ａが選択コンポーネント２２０及び強誘電体コンデンサ２０５を含む場合に、強誘電体メモリセル１０５−ａは、強誘電体コンデンサ２０５と電子通信する選択コンポーネント２２０を使用して選択され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであってもよく、その動作は、トランジスタのゲートに電圧を印加することによって制御され得、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさを超えるようにされる。

ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され得、コンデンサ２０５をデジット線１１５−ａと接続する。別の実施形態では、（コンポーネントの中でもとりわけ）選択コンポーネント２２０及びコンデンサ２０５の位置は、様々な構成及び位置の中でもとりわけ、選択コンポーネント２２０がプレート線２３０とセルプレート２１０との間にあるように、且つコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるようにスイッチングされ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じたデジット線１１５−ａとの電子通信を維持し得る。この構成は、別のタイミングと関連し得る。

図２Ａに示した例では、コンデンサ２０５は強誘電体コンデンサである。コンデンサ２０５のプレート間の強誘電体材料に起因して、以下で詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａへ接続すると放電しなくてもよい。一実施形態では、読み出し動作中に強誘電体コンデンサ２０５により蓄積される状態をセンシングするために、プレート２１０又はワード線１１０−ａは外部電圧によってバイアスされ得る。強誘電体メモリセル１０５−ａを選択することは、コンデンサ２０５に渡る電圧差（例えば、プレート２１０の電圧−デジット線１１５−ａの電圧）をもたらし得る。印加電圧の差は、コンデンサ２０５上の蓄積電荷の変化をもたらし得、それは、コンデンサの初期の状態、例えば、初期の状態が論理“１”又は論理“０”の何れを蓄積したかに依存し得、コンデンサ２０５上に蓄積された結果（resulting）電荷に基づいたデジット線１１５−ａ上の電圧を誘導し得る。デジット線１１５−ａ上の誘導電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。

コンデンサ２０５をバイアスするために、（例えば、考慮される方法の中でもとりわけ、プレート２１０と電圧源との間のスイッチングコンポーネントを活性化することによって）電源又は電圧源からの電圧がプレート２１０に印加され得る。幾つかの場合、プレート２１０上の結果電荷は、別のメモリセルのプレートを充電するために使用され得る。その他の場合、電圧源からの電荷は、別のコンデンサのプレートから転送された電荷によって補完され得る。例えば、プレート間で電荷が転送されるように、（コンポーネントの中でもとりわけ）プレート２１０と他のメモリセルのプレートとの間に導電経路が作り出され得る。幾つかの実施形態では、導電経路は、プレート２１０と電子通信する１つ以上のスイッチングコンポーネントを活性化することによって動的に確立され得る。本明細書に記述されるように、プレート２１０間の電荷共有は、プレート２１０を充電するためにかかる時間及び／又は電力を削減し得る。

具体的なセンシング技術又はプロセスは多くの形式をとり得る。一例では、デジット線１１５−ａは、固有の静電容量を有し得、プレート２１０に印加された電圧に応じてコンデンサ２０５が充電又は放電すると非ゼロの電圧を発現し得る。固有の静電容量は、特徴の中でもとりわけ、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。幾つかの実施形態では、デジット線１１５−ａは、（例えば、ｐＦオーダの）無視できない静電容量をもたらす長さをデジット線１１５−ａが有し得るように、多数のメモリセル１０５を接続し得る。デジット線１１５−ａの後続の電圧は、コンデンサ２０５の初期の論理状態に依存し得、センスコンポーネント１２５−ａは、この電圧をリファレンスコンポーネントによって提供されたリファレンス線２２５上の電圧と比較し得る。例えば、プレート２１０に電圧が印加され得、コンデンサ底部２１５における電圧は、蓄積電荷に関連して変化し得る。コンデンサ底部２１５における電圧は、センスコンポーネント１２５−ａにおけるリファレンス電圧と比較され得、リファレンス電圧との比較は、印加された電圧から生じるコンデンサ２０５の電荷の変化を示し得、それ故、メモリセル１０５−ａ中に蓄積された論理状態を示し得る。コンデンサ２０５の電荷と電圧との関係は、図３を参照しながら更に詳細に記述される。

メモリセル１０５−ａを書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、選択コンポーネント２２０はワード線１１０−ａを通じて活性化され得る。方法の中でもとりわけ、プレート線２３０を使用してプレート２１０の電圧を制御することによって、又はデジット線１１５−ａを使用してセル底部２１５の電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、プレート２１０は高くされ得、すなわち正の電圧が印加され得、セル底部２１５は低くされ得、すなわち、グランドに接続され得、事実上グランドされ得、又は負の電圧がプレート２１０に印加され得る。論理１を書き込むために反対のプロセスが実行され、すなわち、プレート２１０の電圧が低くされ得、セル底部２１５の電圧が高くされ得る。本明細書に記述されるように、プレート２１０への電圧の印加に使用される幾つか又は全ての電荷は、別のセルのプレートへ転送され得、又は別のセルのプレートから転送され得る。

図２Ｂは、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路２００−ｂを説明する。回路２００−ｂは、とりわけ、図２Ａを参照しながら記述したような回路２００−ａの一例であってもよく、セルプレート２１０間の電荷共有を容易にし得る。回路２００−ｂは、第２のメモリセル１０５−ｂを含み得る。メモリセル１０５−ｂは選択コンポーネント２２０−ａ及びコンデンサ２０５−ａを含み得る。選択コンポーネント２２０−ａはワード線１１０−ｂを通じて活性化され得る。ワード線１１０−ｂが活性化された場合、デジット線１１５−ｂ上の電圧はセル底部２１５−ａ上の電圧であり得る。幾つかの場合、メモリセル１０５−ａ及びメモリセル１０５−ｂは、同じワード線１１０によりアクセスされる一組のセルに含まれ得る。その他の場合、メモリセル１０５−ａ及びメモリセル１０５−ｂは、異なる２つのワード線（例えば、夫々、ワード線１１０−ａ及びワード線１１０−ｂ）によってアクセスされ得る。

回路２００−ｂは、プレート２１０にバイアス電圧を印加するために使用される電源線２４０、又はプレート２１０−ａに電圧を印加するために使用される電源線２４０−ａをも含み得る。各電源線２４０は、異なる値（例えば、１．６Ｖ及び１．８Ｖ）のバイアス電圧を印加可能であり得る。電源線２４０は、それらの個別のプレート２１０に電圧が独立して印加できるように構成され得る。プレート２１０及びプレート２１０−ａは、技術の中でもとりわけ、スイッチングコンポーネント２３５を活性化することによって接続（例えば、短絡）され得る。すなわち、スイッチングコンポーネント２３５の活性化は、一方のプレート２１０から他方へ電荷が流れることを容易にする、プレート２１０とプレート２１０−ａと間の導電経路を提供し得る。

電源線２４０は、読み出し及び書き込み動作が生じ得るようにプレート２１０に電圧を印加し得る。したがって、プレート２１０は、回路２００−ａの動作中の様々な時間に充電され得る。幾つかの場合、プレート２１０上の少なくとも一部の電荷は、プレート２１０−ａを少なくとも部分的に充電するために使用され得る。例えば、スイッチングコンポーネント２３５は、プレート２１０とプレート２１０−ａとの間に電荷共有が生じるように活性化され得る。すなわち、スイッチングコンポーネント２３５又は１つ以上の別の経路を活性化することにより確立された導電経路を介して、プレート２１０からプレート２１０−ａへ電荷が転送され得る。スイッチングコンポーネント２３５は、メモリセル１０５−ａ又はメモリセル１０５−ｂが各々の個別の電荷状態から遷移する以前に活性化され得る。例えば、メモリセル１０５−ａは、第１の状態（例えば、充電状態）から第２の状態（例えば、放電状態）へ変更するためにメモリセル１０５−ａを要する動作のために（例えば、選択コンポーネント２２０の活性化を介して）選択され得る。例えば、メモリセル１０５−ａは、読み出し動作の終わりであってもよいし、論理１の書き込み動作のために準備されていてもよい。また、メモリセル１０５−ｂは、放電状態から充電状態へ変更するためにメモリセル１０５−ｂを要する動作のために（例えば、選択コンポーネント２２０−ａの活性化を介して）選択され得る（例えば、メモリセル１０５−ｂは、読み出し動作のために又は論理０の書き込みのために準備され得る）。

したがって、プレート２１０若しくはプレート２１０−ａ、又はそれら両方は、電荷状態から反対の新たな電荷状態へ各々遷移していてもよい（例えば、プレート２１０は充電状態から放電状態へ遷移していてもよく、プレート２１０−ａは放電状態から充電状態へ遷移していてもよい）。幾つかの実施形態では、プレート２１０及びプレート２１０−ａは、相互に充電状態をスイッチングされ得る。図２Ａに示す例では、プレート２１０−ａから転送された電荷は、後続の動作に対する所定の閾値電荷量にプレート２１０−ａを完全に充電するために別のソース（例えば、電源線２４０−ａ）からの電荷によって補完される。一例では、プレート２１０からの電荷及び電源線２４０−ａからの電荷は、プレート２１０−ａへ同時に転送され得、それは、プレート２１０−ａを完全に充電するために必要な時間を削減し得る。別の例では、プレート２１０からの電荷及び電源線２４０−ａからの電荷は、プレート２１０−ａへ重複する期間中に転送され得、それはまた、プレート２１０−ａを完全に充電するために必要な時間を削減し得る。別の例では、電源線２４０−ａからの電荷は、プレート２１０からの電荷を使用してプレート２１０−ａが部分的に充電された後にプレート２１０−ａへ転送され得る。この実装は、プレート２１０−ａを完全に充電するために必要な電力を削減し得る。

コンデンサ２０５の読み出し及び書き込み動作は、強誘電体デバイスと関連する非線形特性を説明し得る。図３は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルに対するヒステリシス曲線３００を有するそうした非線形特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００は、電圧Ｖの関数として強誘電体コンデンサ（例えば、図２Ａのコンデンサ２０５）上に蓄積された電荷Ｑを図示する。

強誘電体材料は、自発的電気分極の特徴があり、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。これは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実行する必要性を削減し得る。

ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積されるであろう。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積されるであろう。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子に正の電圧が印加され、第２の端子をグランドに維持することによって印加され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子をマイナスに分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。本明細書に記述されるように、第１のコンデンサから電荷を転送することによって第２のコンデンサに電圧が印加され得る。この電荷は、電圧源によって第２のコンデンサに供給された電荷（例えば、電源線を介して転送される電圧源からの電荷）を補完し得る。

ヒステリシス曲線３００−ａに示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な電荷状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の一例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は、メモリセルを動作するためのその他のスキームに適合するために逆にされてもよい。

論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによってメモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。正の電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去すると、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。

強誘電体材料の蓄積状態を読み出し又はセンシングするために、（例えば、別のコンデンサのプレートから電荷を転送することによって）コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷は変化し、該変化の程度は初期の電荷状態に依存し、すなわち、コンデンサの蓄積電荷が変化する程度は、電荷状態３０５−ｂ又は３１０−ｂの何れが初期に蓄積されたかに依存して変わる。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。正味電圧３３５がコンデンサのプレート（例えば、図２を参照したプレート２１０）に印加され得る。正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが初期に蓄積された場合、その後、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシング動作及び回路を含む複数の要因に依存する。

幾つかの場合、最終的な電荷は、メモリセルのデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得、センスコンポーネントで測定された電圧は、デジット線の結果電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、それ故、デジット線の静電容量に依存し得、負荷線解析（load-line analysis）を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの初期の状態に依存し得る。

（値の中でもとりわけ）セルプレートに印加された電圧（例えば、電圧３３５）とコンデンサに渡る電圧（例えば、電圧３５０又は電圧３５５）との差をリファレンス電圧と比較することによって、コンデンサの初期の状態が判定され得る。図２Ａを参照することによって理解できるように、デジット線の電圧は、プレート２１０に印加された電圧とコンデンサ２０５に渡る結果電圧との差として表され得る。上で論じたように、デジット線の電圧は、コンデンサで蓄積された電荷の変化に基づき得、電荷の変化は、コンデンサに渡って印加される電圧の大きさに関連し得る。幾つかの例では、リファレンス電圧は、電圧３５０及び３５５からもたらされるデジット線電圧の平均であり得、比較すると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得る。強誘電体セルの値（すなわち、論理“０”又は“１”）は該比較に基づいてその後判定され得る。

上で論じたように、強誘電体コンデンサを使用していないメモリセル１０５の読み出しは、蓄積された論理状態を劣化又は破壊し得る。しかしながら、強誘電体メモリセル１０５は、読み出し動作後に初期の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積され、読み出し動作が実行された場合、電荷状態は、電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５の除去後、電荷状態は、例えば、反対方向に経路３４０に従うことによって、初期の電荷状態３０５−ｂに戻り得る。

図４は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路４００を説明する。回路４００は、とりわけ、区域４０５−ａ及び区域４０５−ｂを含むＮ個の区域を含み得る。各区域４０５は、独立に制御される２つ以上の電圧源、ＶＣＣ４１０及びＶＢＯＯＳＴ４１５により動力が与えられ得る。例えば、区域４０５−ａはＶＣＣ４１０−ａ及びＶＢＯＯＳＴ４１５−ａによって動力が与えられ得、区域４０５−ｂはＶＣＣ４１０−ｂ及びＶＢＯＯＳＴ４１５−ｂによって動力が与えられ得る。各ＶＣＣ４１０は、第１の電圧（例えば、１．６Ｖ）を対応する電源線４２０に供給し得、各ＶＢＯＯＳＴ４１５は、第２の電圧（例えば、１．８Ｖ）を対応する電源線４２０に供給し得る。幾つかの実施形態では、ＶＣＣ４１０−ａ及びＶＢＯＯＳＴ４１５−ａは電源線４２０−ａに電圧を印加するために使用され得、ＶＣＣ４１０−ｂ及びＶＢＯＯＳＴ４１５−ｂは電源線４２０−ｂに電圧を印加するために使用され得る。幾つかの実施形態では、ＶＢＯＯＳＴ４１５はＶＣＣ４１０よりも大きい定格電圧を供給し得る。幾つかの実施形態では、ＶＢＯＯＳＴ４１５はＶＣＣ４１０よりも小さい定格電圧を供給し得る。電源線４２０は、とりわけ、図２Ｂを参照しながら記述した電源線２４０の一例であり得る。回路４００の区域４０５は独立にアクセスされ得、例えば、区域４０５−ａは、区域４０５−ｂと同じ又は異なる時間で動作され得る。

各区域４０５は、各プレート線がメモリセル４７０のサブアレイに対応する複数のプレート線４２５を含み得、そのセルは、とりわけ、図１〜図３を参照しながら記述したメモリセル１０５の一例であり得る。プレート線４２５は、プレート線２３０の一例であり得、多数のプレート（例えば、一組のメモリセルのプレート）に電圧を印加するために使用され得る。メモリセルのサブアレイは、８組のセルプレート（ＣＰ０〜ＣＰ７、又はＣＰ０：７）を含み得る。一組のセルプレートは多数のメモリセルのセルプレートを含み得る。（例えば、単一のプレート線４２５の）一組のセルプレートのメモリセルは、メモリセルの多数の行を含み得る。プレート線４２５に含まれるメモリセルの各行は、１つ以上の個別のワード線４６５−ａによりアクセスされ得る。メモリセルの行にアクセスするために使用されるワード線は、関連するスペーシング又はその他の絶縁技術に基づいて他のワード線から絶縁され得る。説明を容易にするために、単一のプレート線４２５及びワード線４６５が示されるが、任意の数のプレート線及びワード線が本明細書で記述される技術と共に使用され得る。区域４０５のメモリセル４７０は、その区域４０５に特化したワード線４６５を使用してアクセスされ得る。例えば、区域４０５−ａ中のメモリセル４７０−ａは１つ以上のワード線４６５−ａを使用してアクセスされ得、区域４０５−ｂ中のメモリセル４７０−ｂは１つ以上のワード線４６５−ｂを使用してアクセスされ得る。

２つの異なる区域のプレート線４２５は、１つ以上のスイッチングコンポーネント４６０を介して、又は１つ以上の等化線４７５を介して相互に電子通信し得る。異なる区域のプレート線４２５は、第１のプレート線及び第２のプレート線と称され得る。等化線は、異なる電源線４２０間の、それ故、異なる区域４５０中のメモリセルのプレート間の導電経路を提供し得る。等化線４７５は、スイッチングコンポーネント４６０が活性化される場合にセルプレート間の導電経路の一部として役立ち得る。区域４０５中の各プレート線４２５（及び対応するメモリセル４７０）は、同じ電源線４２０により動力が与えられ得る。電源線４２０は、スイッチングコンポーネント４３０及びスイッチングコンポーネント４３５を活性化することによって動力が与えられ得る。実例として、電源線４２０−ａは、（例えば、スイッチングコンポーネント４３０−ａを活性化することにより）ＶＣＣ４１０−ａによって動力が与えられ得、又は（例えば、スイッチングコンポーネント４３５−ａを活性化することにより）ＶＢＯＯＳＴ４１５−ａによって動力が与えられ得る。各電圧源（ＶＣＣ４１０）及び（ＶＢＯＯＳＴ４１５）は、各区域４０５のプレート線４２５と電子通信し得る。

メモリセル４７０のセルプレートは、ドライバＣＰＩＮ４４５に電圧を印加することによって電源線４２０又はグランド４４０に接続され得る。例えば、ドライバＣＰＩＮ４４５（例えば、ＣＰＩＮ０）に印加される電圧を減らすことは、対応するスイッチングコンポーネント４５０を活性化し得、又は対応するスイッチングコンポーネント４５５を不活性化し得（又は幾つかの組み合わせ）、それは、コンポーネントの中でもとりわけ、電源線４２０とメモリセル４７０の対応する一組のプレート（例えば、ＣＰ０）との間に電荷が流れ得るようにし得る。正の電圧をドライバＣＰＩＮ４４５（例えば、ＣＰＩＮ０）に印加することは、対応するスイッチングコンポーネント４５５を活性化し得、又は対応するスイッチングコンポーネント４５０を不活性化し得（又は幾つかの組み合わせ）、それは、メモリセル４７０の対応する一組のプレート（例えば、ＣＰ０）をグランド４４０に接続し得る。

各区域４５０は、活性化された場合に区域４０５間（例えば、電源線４２０間）の導電経路を確立する、対応する一組のスイッチングコンポーネント４６０を有し得る。実例として、スイッチングコンポーネント４６０−ａ及びスイッチングコンポーネント４６０−ｂを活性化することは、（例えば、スイッチングコンポーネント４５０−ａ及びスイッチングコンポーネント４５０−ｂが活性化された場合に）プレート線４２５−ａとプレート線４２５−ｂとの間の導電経路を確立し得る。したがって、第１の区域４０５中のセルプレート上の電荷が流れ得、異なる区域中のセルプレートを充電するために使用され得る。例えば、メモリセル４７０−ａのセルプレートからの電荷は、メモリセル４７０−ｂのセルプレートを充電するために使用され得る。セルプレート間の電荷共有は、２つ以上の個々のセル間、１つ以上の組のセル間、セルのサブアレイ間、及び／又はセルの区域間の電荷共有を含む、異なる粒度レベルで生じ得る。本明細書で記述されるように、セルプレート間の電荷の転送は、異なる又は同じ電源線４２０により動力が与えられるセルプレート間で生じ得る。幾つかの場合、セルプレート間の電荷転送は、単一の電源線４２０により動力が与えられるセル間で生じ得る。

スイッチングコンポーネント４６０は、とりわけ、図２Ａを参照しながら記述したスイッチングコンポーネント２３５の一例であり得る。図４のスイッチングコンポーネントは特定の種類（例えば、ｐ型又はｎ型）として図示されるが、本明細書に記述される技術は、異なる１つ以上の種類のスイッチングコンポーネントを使用して実装され得る。例えば、図４のｐ型スイッチングコンポーネント（例えば、スイッチングコンポーネント４３０、４３５、及び４５０）の少なくとも幾つか又は全ては、ｎ型であるように変更され得、ｎ型スイッチングコンポーネント（例えば、スイッチングコンポーネント４６０及び４５５）の少なくとも幾つか又は全ては、ｐ型であるように変更され得る。スイッチングコンポーネントの種類の代替は、代替の活性化電圧及びタイミングと関連し得る。例えば、コンポーネントは、本明細書の記述とは反対の極性を有する電圧を使用して活性化され得る。

異なる２つの区域４０５が反対の状態に初期化され、区域４０５毎に電荷状態の遷移を要する動作のためにその後選択される場合に区域４０５間の電荷共有が生じ得る。例えば、メモリセル４７０−ａのセルプレートは、充電状態から放電状態へ遷移するために（ワード線４６５−ａを介して）選択され得、メモリセル４７０−ｂのセルプレートは、放電状態から充電状態へ遷移するために（ワード線４６５−ｂを介して）選択され得る。メモリセルは、１つ以上の読み出し動作を実行するために、又は１つ以上の論理１の書き込み動作を実行するために放電状態から充電状態へ遷移し得る。幾つかの実施形態では、メモリセルは、読み出し動作の終わりにおいて、又は論理０の書き込み動作を実行するために、充電状態から放電状態へ遷移し得る。したがって、メモリセルの電荷状態の変更は、とりわけ、読み出し及び書き込み動作を実行するために準備することによって、又は読み出し及び書き込み動作を実行することによって開始され得る。

図５は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルアレイを動作するためのタイミング図体系５００の一例を説明する。タイミング図体系５００は、タイミング図５０５（例えば、５０５−ａ〜５０５−ｆ）を含み得、それら各々は、軸５０１上の電圧と軸５０２上の時間とを含む。幾つかの実施形態では、タイミング図５０５は、共通の時間軸５０１を有し得（すなわち、タイミング図は、同じ期間をカバーし得、重ねられ得）、図４の回路４００のコンポーネントの動作を表し得る。動作は、回路４００を参照しながら記述したように、異なる区域４０５のセルプレート間の電荷共有を容易にし得る。例えば、タイミング図５０５の動作よりも前に、区域４０５−ａ中のセルプレートは完全に充電され得、区域４０５−ｂ中のセルプレートは放電され得る。区域４０５−ａ中のセルプレートの電荷は、区域４０５−ｂ中のセルプレートの充電を容易にするために使用され得る。

タイミング図５０５に示される動作からもたらされる電荷共有は、区域４０５−ｂ中のセルプレートを充電するために電圧源（ＶＣＣ４１０）及び（ＶＢＯＯＳＴ４１５）から必要な、要件の中でもとりわけ、電力を削減し得る。図５に示した例では、区域４０５−ａ中のセルプレートは、書き込み動作を実行していてもよく（例えば、図３に記述したようなセルプレート電圧を減らすことにより論理１を書き込んでいてもよく）、区域４０５−ｂ中のセルプレートは、読み出し動作を実行していてもよい（例えば、セルプレート電圧を増加することによってセルの蓄積状態を読み出していてもよい）。したがって、区域４０５−ａ中のセル（例えば、メモリセル４７０−ａ）は書き込み動作のために（例えば、ワード線４６５−ａの第１の組を使用して）選択され得、区域４０５−ｂ中のセル（例えば、メモリセル４７０−ｂ）は読み出し動作のために（例えば、ワード線４６５−ｂの第２の組を使用して）選択され得る。しかしながら、本明細書に記述される技術は、充電状態から放電状態への遷移を要する動作を含むがそれらに限定されないその他の動作を実行するために区域４０５−ａ中のセルプレートが選択される場合に実装されてもよい。

回路４００の様々なコンポーネントの電圧はまた、タイミング図５０５上の時間の関数として表される。例えば、タイミング図５０５−ａはスイッチングコンポーネント電圧５１０を含み、それは、区域４０５−ａ及び区域４０５−ｂ中の各スイッチングコンポーネント４６０のゲートに印加される電圧を表す。区域４０５−ａ及び区域４０５−ｂ中のスイッチングコンポーネント４６０に印加される電圧は、回路４００のその他の区域のスイッチングコンポーネントに印加されなくてもよい。各区域４０５のスイッチングコンポーネント４６０に印加される電圧が独立して制御されることによって、特定の区域４０５がプレート電荷共有の対象とされ得、又は、プレート電荷共有から絶縁され得る。

タイミング図５０５−ｂはＶＢＯＯＳＴ電圧５１５−ａを含み得、それは、（活性化された場合にＶＢＯＯＳＴ４１５−ａを電源線４２０−ａに接続する）スイッチングコンポーネント４３５−ａのゲートに印加される電圧を表し得る。タイミング図５０５−ｃはＶＢＯＯＳＴ電圧５１５−ｂを含み得、それは、活性化された場合にＶＢＯＯＳＴ４１５−ｂを電源線４２０−ｂに接続するスイッチングコンポ―ネント４３５−ｂのゲートに印加される電圧を表し得る。タイミング図５０５−ｄはＶＣＣ電圧５２０−ａを含み得、それは、活性化された場合にＶＣＣ４１０−ａを電源線４２０−ａに接続するスイッチングコンポーネント４３０−ａのゲートに印加される電圧を表し得る。タイミング図５０５−ｅはＶＣＣ電圧５２０−ｂを含み得、それは、活性化された場合にＶＣＣ４１０−ｂを電源線４２０−ｂに接続するスイッチングコンポーネント４３０−ｂのゲートに印加される電圧を表し得る。タイミング図５０５−ｆはセルプレート電圧５２５を含み得る。セルプレート電圧５２５−ａは、区域４０５−ａ中のメモリセル４７０−ａのセルプレートにおける電圧を表し得、セルプレート電圧５２５−ｂは、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートにおける電圧を表し得る。

幾つかの実施形態では、タイミング図５０５の動作よりも前に、区域４０５−ａ中のメモリセル４７０−ａのセルプレートはＶＣＣ４１０−ａに接続され得る（例えば、スイッチングコンポーネント４３０−ａ及びスイッチングコンポーネント４５０−ａ−１は活性化され得る）。また、スイッチングコンポーネント４６０は不活性化され得る（例えば、メモリセル４７０−ａのセルプレートは４７０−ｂのセルプレートから絶縁され得る）。タイミング図５０５−ｄに従うと、５３０において、メモリセル４７０−ａのセルプレートは、（例えば、スイッチングコンポーネント４３０−ａのゲートに高いＶＣＣ電圧５２０−ａを印加することにより）スイッチングコンポーネント４３０−ａを不活性化することによってＶＣＣ４１０−ａから切断され得る。また、５３０において、（タイミング図５０５−ｅに示す）ＶＣＣ電圧５２０−ｂは増加され得、それは、スイッチングコンポーネント４３０−ｂを不活性化し得る。スイッチングコンポーネント４３５はまた、不活性化され得る（例えば、それ故、ＶＢＯＯＳＴ４１５は電源線４２０から切断される）。したがって、電圧源ＶＣＣ４１０及びＶＢＯＯＳＴ４１５は、５３５よりも前に電源線４２０から絶縁され得る。５３５において、タイミング図５０５−ａに従うと、メモリセル４７０−ａのセルプレートは、（例えば、タイミング図５０５−ａ中に示すように、各スイッチングコンポーネント４６０のゲートに高いスイッチングコンポーネント電圧５１０を印加することにより）スイッチングコンポーネント４６０を活性化することによってメモリセル４７０−ｂのセルプレートに接続され得る。したがって、２つの異なる区域４０５のセルプレート間に導電経路が確立され得る。導電経路は、区域４０５−ａ及び区域４０５−ｂ中のセルプレート間の電荷の転送を容易にし得る。

導電経路は、期間（例えば、期間５４０）の間、維持され得る。この時間の間、区域４０５−ａ中のセルプレート上の電荷は、区域４０５−ｂ中のセルプレートを充電するために使用され得る。すなわち、区域４０５−ａ中のセルプレートは、タイミング図５０５−ｆに見られるように、区域４０５−ｂ中のセルプレート上に放電し得る。タイミング図５０５−ｆに従うと、期間５４０の間、メモリセル４７０−ｂのセルプレートに対応するセルプレート電圧５２５−ｂが増加する一方で、メモリセル４７０−ａのセルプレートに対応するセルプレート電圧５２５−ａは減少する。したがって、区域４０５−ａ中のセルプレートは、区域４０５−ｂ中のセルプレートを少なくとも部分的に充電し得る。この少なくとも部分的な充電は、区域４０５−ｂ中のセルプレートを所定の閾値電圧に完全充電するために（電圧源ＶＣＣ４１０−ｂ若しくはＶＢＯＯＳＴ４１５−ｂ、又はそれら両方から）必要な電力を削減し得る。

期間５４０の満了において、並びにタイミング図５０５−ａ及び５０５−ｆの５４５において、区域４０５−ａ中のセルプレートは、スイッチングコンポーネント４６０を不活性化する（例えば、スイッチングコンポーネント電圧５１０が低い値に減らされ得る）ことによって区域４０５−ｂ中のセルプレートから切断され（例えば、絶縁され、通信又は電荷の流れを停止し）得る。幾つかの実施形態では、期間５４０は、充電率、経過時間、充電レベル、幾つかの組み合わせ、又はその他の要因等の１つ以上の要因に関連し得、又は相関関係があり得る所定の期間（例えば、５ナノ秒）であり得る。したがって、セルプレートの絶縁は、導電経路の確立から閾値時間が経過したとの判定に基づき得る。或いは、期間５４０は、区域４０５−ｂ中のセルプレートを閾値電圧値に充電するためにかかる時間であり得る。したがって、区域４０５−ｂ中のセルプレートからの区域４０５−ａ中のセルプレートの絶縁は、区域４０５−ｂ中のセルプレートの電圧（例えば、セルプレート電圧５２５−ｂ）に基づき得る。期間５４０の間、区域４０５−ｂ中のセルプレートは、電圧源ＶＣＣ４１０−ｂ及びＶＢＯＯＳＴ４１５−ｂからの電流を使用することなく充電され得、それ故、電力が節約される。

期間５４０の終了後（例えば、２つの区域４０５のセルプレートが５４５において相互に絶縁された後）であって５５０の前に、区域４０５−ａ中のセルプレートは、方法の中でもとりわけ、スイッチングコンポーネント４５０−ａを不活性化し、且つスイッチングコンポーネント４５５−ａを活性化することによってグランド４４０（又は別の電圧リファレンス）に接続され得る。それ故、タイミング図５０５−ｆに従うと、セルプレート電圧５２５−ａは閾値に減らされ得る（例えば、セルプレート電圧５２５−ａは、後続の期間５５５の間、０Ｖ又は約０Ｖに減らされ得る）。５５０において、区域４５０−ｂ中のセルプレートは、スイッチングコンポーネント４３５−ｂを活性化することによる（例えば、タイミング図５０５−ｃに示されるように、ＶＢＯＯＳＴ電圧５１５−ｂを閾値に減らすことによる）等、１つ以上の方法を通じてＶＢＯＯＳＴ４１５−ｂに接続され得る。それ故、タイミング図５０５−ｆに従うと、区域４０５−ｂ中のセルプレートは、ＶＢＯＯＳＴ４１５−ｂからの電荷を使用して、後続の期間５５５中に閾値（例えば、１．６Ｖ又は１．８Ｖ）への充電を終了し得る。すなわち、セルプレート電圧５２５−ｂは、閾値（例えば、読み出し電圧値）に増加し得る。また、５５０において、ＶＢＯＯＳＴ電圧５１５−ａは減らされ得、それは、スイッチングコンポーネント４３５−ａを活性化し得る。

５６０において、タイミング図５０５−ｅに従うと、ＶＣＣ電圧５２０−ｂは減少し得、それは、スイッチングコンポーネント４３０−ｂを活性化し得、ＶＣＣ４１０−ｂを電源線４２０−ｂに接続し得る。５６０において、タイミング図５０５−ｃに従うと、ＶＢＯＯＳＴ電圧５１５−ｂは増加し得、それは、スイッチングコンポーネント４３５−ｂを不活性化し得、ＶＢＯＯＳＴ４１５−ｂを電源線４２０−ｂから切断し得る。５６０において、タイミング図５０５−ｂに従うと、ＶＢＯＯＳＴ電圧５１５−ａは増加し得、それは、スイッチングコンポーネント４３５−ａを不活性化し得、ＶＢＯＯＳＴ４１５−ａを電源線４２０−ａから切断し得る。５６０での動作は、後続のアクセス動作（例えば、読み出し又は書き込み動作）又は後続の電荷共有動作のための準備状態に回路４００を置き得る。

したがって、タイミング図５０５の動作は、区域４０５−ａからのセルプレートが完全又はほぼ完全に放電し、且つ区域４０５−ｂからのセルプレートが完全又はほぼ完全に充電される結果をもたらし得る。４０５−ｂからのセルプレートを充電するために使用される電力は、異なる区域４０５のプレート間の電荷共有に起因して、その他の操作スキームと比較して削減され得る。タイミング図５０５の動作は、例示にすぎず、本開示に基づいて変更又は修正できる。

図６は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルアレイを動作するためのタイミング図体系６００の一例を説明する。タイミング図体系６００はタイミング図６０５（例えば、６０５−ａ〜６０５−ｆ）を含み得、それらの各々は、軸６０１上の電圧と軸６０２上の時間とを含む。幾つかの実施形態では、タイミング図６０５は、共通の時間軸６０２を有し得（すなわち、タイミング図は、同じ期間をカバーし、重ねられ得）、図４の回路４００のコンポーネントの動作を表し得る。動作は、とりわけ、回路４００を参照しながら記述したように、異なる区域４０５のセルプレート間での電荷共有を容易にし得る。例えば、タイミング図６０５の動作よりも前に、区域４０５−ａ中のセルプレートは完全に充電され得、区域４０５−ｂ中のセルプレートは放電され得る。区域４０５−ａ中のセルプレートの電荷は、区域４０５−ｂ中のセルプレートの充電を容易にするために使用され得る。

タイミング図６０５に示される動作からもたらされる電荷共有は、区域４０５−ｂ中のセルプレートを充電するのに必要な時間を削減し得る。図６に示した例では、動作の中でもとりわけ、区域４０５−ａ中のメモリセル４７０−ａのセルプレートは書き込み動作を実行していてもよく、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートは読み出し動作を実行していてもよい。それ故、区域４０５−ａ中のセルは書き込み動作のために（例えば、第１のワード線を使用して）選択され得、区域４０５−ｂ中のセルは読み出し動作のために（例えば、第２のワード線を使用して）選択され得る。

回路４００の様々なコンポーネントの電圧も、タイミング図６０５上の時間の関数として表される。例えば、タイミング図６０５−ａはスイッチングコンポーネント電圧６１０を含み、それは、区域４０５−ａ及び区域４０５−ｂ中の各スイッチングコンポーネント４６０のゲートに印加される電圧を表し得る。区域４０５−ａ及び区域４０５−ｂ中のスイッチングコンポーネント４６０に印加される電圧は、回路４００の他の区域のスイッチングコンポーネントに印加されなくてもよい。各区域４０５のスイッチングコンポーネント４６０に印加される電圧を独立して制御することによって、特定の区域４０５はプレート電荷共有の対象とされ得、プレート電荷共有から絶縁され得る。

タイミング図６０５−ｂはＶＢＯＯＳＴ電圧６１５−ａを含み得、それは、ＶＢＯＯＳＴ４１５−ａを電源線４２０−ａに接続するスイッチングコンポーネント４３５−ａのゲートに印加される電圧を表し得る。タイミング図６０５−ｃはＶＢＯＯＳＴ電圧６１５−ｂを含み得、それは、活性化された場合にＶＢＯＯＳＴ４１５−ｂを電源線４２０−ｂに接続するスイッチングコンポーネント４３５−ｂのゲートに印加される電圧を表し得る。タイミング図６０５−ｄはＶＣＣ電圧６２０−ａを含み得、それは、活性化された場合にＶＣＣ４１０−ａを電源線４２０−ａに接続するスイッチングコンポーネント４３０−ａのゲートに印加される電圧を表し得る。タイミング図６０５−ｅはＶＣＣ電圧６２０−ｂを含み得、それは、活性化された場合にＶＣＣ４１０−ｂを電源線４２０−ｂに接続するスイッチングコンポーネント４３０−ｂのゲートに印加される電圧を表し得る。タイミング図６０５−ｆはセルプレート電圧６２５を含み得る。セルプレート電圧６２５−ａは、区域４０５−ａ中のメモリセル４７０−ａのセルプレートにおける電圧を表し得、セルプレート電圧６２５−ｂは、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートにおける電圧を表し得る。

幾つかの実施形態では、６３５の前に、ＶＢＯＯＳＴ４１５−ａは電源線４２０−ａから切断され得（例えば、ＶＢＯＯＳＴ電圧６１５−ａは、タイミング図６０５−ｂに示されるように、スイッチングコンポーネント４３５−ａが不活性化されるように高くてもよい）、ＶＢＯＯＳＴ４１５−ｂは電源線４２０−ｂから切断され得る（例えば、ＶＢＯＯＳＴ電圧６１５−ｂは、タイミング図６０５−ｃに示されるように、スイッチングコンポーネント４３５−ｂが不活性化されるように高くてもよい）。また、６３５の前に、ＶＣＣ４１０−ａは電源線４２０−ａに接続され得（例えば、ＶＣＣ電圧６２０−ａは、タイミング図６０５−ｄに示されるように、スイッチングコンポーネント４３０−ａが活性化されるように低くてもよい）、ＶＣＣ４１０−ｂは電源線４２０−ｂから接続され得（例えば、ＶＣＣ電圧６２０−ａは、タイミング図６０５−ｅに示されるように、スイッチングコンポーネント４３０−ｂが活性化されるように低くてもよい）。それ故、電源線４２０は、それらの個別のＶＢＯＯＳＴ４１５から切断され得、それらの個別のＶＣＣ４１０に接続され得る。

６３５において、タイミング図６０５−ａに従うと、区域４０５−ａ中のセルプレートは、（例えば、増加したスイッチングコンポーネント電圧６１０をスイッチングコンポーネント４６０のゲートに印加することにより）スイッチングコンポーネント４６０を活性化することによって区域４０５−ａ中のメモリセルのセルプレートに接続され得る。幾つかの実施形態では、スイッチングコンポーネント４６０の活性化は、区域４０５−ａ中のセルプレートと区域４０５−ｂ中のセルプレートとの間に導電経路を確立し得る。導電経路は、セルプレート又はコンポーネントの中でもとりわけ、区域４０５−ａ中のメモリセル４７０−ａのセルプレートと区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートとの間の電荷の転送を容易にし得る。２つの区域４０５のセルプレートは、導電経路が利用可能である間に電荷共有し得、例えば、電荷共有は、スイッチングコンポーネント４６０が期間６４０中に活性化される間に生じ得る。期間６４０の長さは、所定の期間であってもよく、又は区域４０５−ｂ中のセルプレートの電圧（例えば、セルプレート電圧６２５−ｂ）に基づいてもよい。また、６３５において、区域４０５−ｂ中のセルプレートは、（例えば、スイッチングコンポーネント４３０−ｂのゲートに印加されるＶＣＣ電圧６２０−ｂを増加することによって）ＶＣＣ４１０−ｂから切断され得る。図示されないが、４３５において、区域４０５−ｂ中のセルプレートは、スイッチングコンポーネント４５０−ｂ−１を活性化することによって電源線４２０−ｂに接続され得る。

６４５において、区域４０５−ｂ中のセルプレートは、（例えば、タイミング図６０５−ｂに示されるように、スイッチングコンポーネント４３５−ｂのゲートに印加されるＶＢＯＯＳＴ電圧６１５−ａを減らすことにより）スイッチングコンポーネント４３５−ｂを活性化することによってＶＢＯＯＳＴ４１５−ｂに接続され得る。それ故、区域４０５−ｂ中のセルプレートは、２つのソース、区域４０５−ａ中のセルプレート及びＶＢＯＯＳＴ４１５−ｂから同時に充電され得る。この充電スキームは、閾値（例えば、読み出し電圧値）に区域４０５−ｂ中のセルプレートを充電するためにかかる時間を削減し得る。６５０において、区域４０５−ａ中のセルプレートは、（例えば、タイミング図６０５−ａに示されるように、スイッチングコンポーネント４６０のゲートに印加されるスイッチングコンポーネント電圧６１０を減らすことにより）スイッチングコンポーネント４６０を不活性化することによって区域４０５−ｂ中のプレートから絶縁され得る。それ故、６５０の後、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートはＶＢＯＯＳＴ４１５−ｂを使用して充電を継続し得る。

６５５において、区域４０５−ａ中のセルプレートは、（例えば、タイミング図６０５−ｄに示されるように、スイッチングコンポーネント４３０−ａのゲートに印加されるＶＣＣ電圧６２０−ａを増加することによって）ＶＣＣ４１０−ａから切断され得、（例えば、タイミング図６０５−ｃに示されるように、スイッチングコンポーネント４３５−ａのゲートに印加されるＶＢＯＯＳＴ電圧６５１−ｂを減らすことによって）ＶＢＯＯＳＴ４１５−ａに接続され得る。区域４０５−ｂ中のセルプレートが閾値（例えば、読み出し値）に充電された後、６６０において、区域４０５−ｂ中のセルプレートは、（例えば、タイミング図６０５−ｂに示されるように、スイッチングコンポーネント４３０−ａのゲートに印加されるＶＢＯＯＳＴ電圧６１５−ａを増加することによって）ＶＢＯＯＳＴ４１５−ａから切断され得、（例えば、タイミング図６０５−ｅに示されるように、スイッチングコンポーネント４３０−ｂのゲートに印加されるＶＣＣ電圧６２０−ｂを減らすことによって）ＶＣＣ４１０−ｂに接続され得る。幾つかの実施形態では、２つの異なる区域４０５中のセルプレートが相互に分離された後（例えば、６０５の後）、区域４０５−ａ中のセルプレートは、（例えば、スイッチングコンポーネント４５５−ａ及びスイッチングコンポーネント４５０−ａに高電圧を印加することによって）電源線４２０−ａから切断され得、グランド４４０（又はその他の電圧リファレンス）に接続され得る。６６０での動作は、１つ以上の後続のアクセス動作（例えば、読み出し又は書き込み動作）又は後続の電荷共有動作のための準備状態に回路４００を置き得る。

本明細書に記述されるように、プレート間の電荷共有は、動作（例えば、読み出し動作、書き込み動作、別の動作）のためにセルプレートを充電するのに必要な電力又は時間を削減し得る。例えば、図５を参照しながら記述される方法は、セルプレートを充電する場合に電源線４２０から引き出される電力を削減するために使用され得る。図６を参照しながら記述される方法及び技術は、セルプレートを充電するために必要な時間を削減するために使用され得る。回路４００を含むデバイスは、（例えば、電源投入の）最初の時間で使用する方法を選択し得る。例えば、該方法は、予め決定されたデバイスの構成であり得る。幾つかの場合、デバイスは、方法を動的に変更し得る。実例として、デバイスは、ある方法から他の方法へ、停止することなく切り替えられ得る。該切り替えは、誘因（例えば、ユーザ入力、検出又は判定の値又は状態）に基づいて及び／又は（例えば、経過時間に基づいて、１つ以上の動作の実行又は発生に基づいて）定期的に発生し得る。幾つかの場合、デバイスは、電源（例えば、電池）パラメータ又は動作特性に基づいて、使用する方法を動的に選択し得る。実例として、デバイスの電池が低い（例えば、電池の指定のパーセンテージ又は定格を下回る）場合、又は電池が充電されていない場合に、デバイスは図５の電力節減法を選択し得る。電池の寿命が高い（例えば、電池の指定のパーセンテージ又は定格を上回る）場合、又電池が充電されている場合に、デバイスは図６の時間短縮法を選択し得る。付加的に又は代替的に、デバイスは、デバイスの速度条件に基づいて、使用する方法を動的に選択し得る。実例として、デバイスが迅速なデータ検索に関心を持つ場合には、デバイスは図６の時間短縮法を選択し得る。ある一定の利用又は動作が実行されている場合、又は（ユーザ入力を介して）ユーザにより指し示された場合、デバイスは迅速なデータ検索に関心を持ち得る。

図７は、本開示の様々な実施形態に従ったセルプレート間の電荷共有を支持するメモリアレイ１００−ａのブロック図７００を示す。メモリアレイ１００−ａは、メモリコントローラ１４０の一例であり得るメモリコントローラ１４０−ａと、図４を参照しながら記述した区域４０５の一例であり得る区域４０５−ｃとを含み得る。区域４０５−ｃは、図１〜図４を参照しながら記述したメモリセル１０５及び４７０の一例であり得るメモリセル１０５−ｃを含み得る。

メモリコントローラ１４０−ａは、バイアスコンポーネント７１０及びタイミングコンポーネント７１５を含み得、図１〜図６に記述したようにメモリアレイ１００−ａを動作し得る。メモリコントローラ１４０−ａは、とりわけ、図１〜図４を参照しながら記述したワード線１１０又は４６５、デジット線１１５、及びセンスコンポーネント１２５の一例であり得るワード線１１０−ｃ、デジット線１１５−ｃ、センスコンポーネント１２５−ｂ、及び区域４０５−ｃと電子通信し得る。メモリアレイ１００−ａは、リファレンスコンポーネント７２０及びラッチ７２５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図６を参照しながら記述した機能を実行し得る。幾つかの場合、リファレンスコンポーネント７２０、センスコンポーネント１２５−ｂ、及びラッチ７２５はメモリコントローラ１４０−ａのコンポーネントであり得る。

メモリコントローラ１４０−ａは、メモリアレイ１００−ａの様々なコンポーネントを、それら様々なコンポーネントに電圧（例えば、正又は負の電圧）を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント７１０は、上述したように、メモリセル１０５−ｃを読み出す又は書き込むために、区域４０５−ｃを動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ａは、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスできるようにし得る。バイアスコンポーネント７１０はまた、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するためにリファレンスコンポーネント７２０に電圧を供給し得る。また、バイアスコンポーネント７１０は、センスコンポーネント１２５−ｂの動作のための電圧を供給し得る。

幾つかの場合、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント７１５を使用して実行し得る。例えば、タイミングコンポーネント７１５は、本明細書で論じられる、読み出し及び書き込み等のメモリ機能を実行するために、メモリアレイ１００−ａの様々なコンポーネントへの電圧印加のタイミングを制御し得る。幾つかの場合、タイミングコンポーネント７１５はバイアスコンポーネント７１０の動作を制御し得る。

幾つかの場合、メモリコントローラ１４０−ａは、区域４０５−ｃ中のメモリセル１０５−ｃのセルプレート間の電荷共有を（例えば、バイアスコンポーネント７１０及びタイミングコンポーネント７１５を介して）容易にし得る。メモリコントローラ１４０−ａは、バイアスコンポーネント７１０及びタイミングコンポーネント７１５の間又はそれらに関する通信を介して、区域４０５−ｃのコンポーネントを含む、メモリアレイ１００−ａ中の様々なコンポーネントのバイアスを制御し得る。例えば、メモリコントローラ１４０−ａは、図２Ａ〜図６に関して記述された動作を実行するために、区域４０５−ｃ中の（例えば、区域バイアス線７３５を介した）スイッチングコンポーネントへの電圧の印加を制御し得る。

メモリコントローラ１４０−ａは、第１の動作（例えば、読み出し動作又は書き込み動作）のためのメモリセル１０５−ｃの内の第１の強誘電体メモリセル（例えば、図４に関するメモリセル４７０−ａの内のメモリセル）の選択を容易にし得る。幾つかの実施形態では、第１の強誘電体メモリセルは、第１のワード線（例えば、図４に関するワード線４６５−ａ）を使用して選択され得る。メモリコントローラ１４０−ａは、第２の動作（例えば、読み出し動作又は書き込み動作）のためのメモリセル１０５−ｃの内の第２の強誘電体メモリセル（例えば、図４に関するメモリセル４７０−ｂの内のメモリセル）の選択をも容易にし得る。幾つかの実施形態では、第２の強誘電体メモリセルは、第１のワード線（例えば、図４に関するワード線４６５−ｂ）を使用して選択され得る。したがって、幾つかの実施形態では、第１の強誘電体メモリセルは第１の動作を実行し得、第２の強誘電体メモリセルは第２の動作を実行し得る。幾つかの実施形態では、第２の動作は、第１の動作のタイミングに基づいて第２の強誘電体メモリセルにより実行され得る。

メモリコントローラ１４０−ａは、コンポーネントの中でもとりわけ、第１の強誘電体メモリセルの第１のプレートと第２の強誘電体メモリセルの第２のプレートとの間の導電経路の確立をも容易にし得る。導電経路は、第１のプレート及び第２のプレートと電子通信する１つ以上のスイッチングコンポーネント（例えば、図４に関するスイッチングコンポーネント４６０）を活性化することによって確立され得る。該確立のタイミングは、タイミングコンポーネント７１５によって判定され得る。第１のスイッチングコンポーネントの活性化に基づいて、第１のプレートから第２のプレートへ電荷が転送され得る。幾つかの場合、導電経路の確立は、第２の動作の一部の間であり、第１の強誘電体メモリセル及び第２の強誘電体メモリセルの選択に基づく。タイミングコンポーネント７１５は、第２の強誘電体メモリセルの第２の動作を開始する時間をも判定し得る。該判定は、第１の強誘電体メモリセルの第１の動作のタイミングに基づき得る。導電経路の確立は、第２の動作を開始する時間に基づき得る。

幾つかの場合、メモリコントローラ１４０−ａは、電圧源からの第１のプレートの絶縁を開始し得る。例えば、第１のプレートは、個別の電源線（例えば、図４の電源線４２０−ａ）に電圧源を接続するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４３０−ａ）を不活性化することによって電圧源（例えば、図４のＶＣＣ４１０−ａ）から切断され得る。そうした場合、導電経路は、（タイミングコンポーネント７１５により判定されるように）絶縁後に確立され得る。その他の場合、導電経路は、（タイミングコンポーネント７１５により判定されるように）絶縁の前又は間に確立され得る。幾つかの場合、メモリコントローラ１４０−ａは、第２のプレートからの第１のプレートの絶縁を容易にし得る。該絶縁は、第１のプレート及び第２のプレートと電子通信するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４６０）を不活性化することによって実装され得る。バイアスコンポーネント７１０は、スイッチングコンポーネントのゲートに適切なバイアス電圧を印加することによってスイッチングコンポーネントを不活性化し得る。タイミングコンポーネント７１５は、導電経路の確立から閾値時間が経過したとの判定に基づいて、絶縁に対するタイミングを判定し得る。タイミングコンポーネント７１５は、導電経路の確立から閾値電荷量が転送されたとの判定に基づいて、絶縁に対するタイミングを判定し得る。

セルプレートの絶縁後、タイミングコンポーネント７１５は、短絡の確立を含み得る、第１のプレートと電圧リファレンス（例えば、図４のグランド４４０）との間の導電経路の確立のために、バイアスコンポーネント７１０と通信し得る。短絡はセルプレートの絶縁に基づき得る。幾つかの場合、第１のプレートは、第１のプレートを電圧リファレンスに接続するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４５５−ａ）を活性化することによって電圧リファレンスに短絡され得る。第１のプレートが電圧リファレンスに短絡された後、タイミングコンポーネント７１５は、電圧源（例えば、図４のＶＢＯＯＳＴ４１５−ｂ）を第２のプレートに印加するためにバイアスコンポーネント７１０と通信し得る。供給電圧は、プレートの絶縁後に印加され得る。

幾つかの場合、タイミングコンポーネント７１５は、導電経路の確立後、供給電圧（例えば、図４のＶＢＯＯＳＴ４１５−ｂ）を第２のプレートに印加するためにバイアスコンポーネント７１０と通信し得る。例えば、導電経路は、第１のプレートと第２のプレートとの間の導電経路の確立に基づいて、第２のプレートと電圧源との間に確立され得る。導電経路は、第１のプレートから第２のプレートへ電荷が転送されている間に確立され得る。供給電圧は、第２のプレートと電子通信する電力線（例えば、図４の電源線４２０−ｂ）に供給電圧を接続するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４３５−ｂ）を活性化することによって印加され得る。供給電圧が第２のプレートに印加される間、タイミングコンポーネント７１５は、第１のプレートを第２のプレートから絶縁するためにバイアスコンポーネント７１０と通信し得る。

リファレンスコンポーネント７２０は、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント７２０は、リファレンス信号を生み出すように特に構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント７２０はその他の強誘電体メモリセル１０５であり得る。幾つかの例では、リファレンスコンポーネント７２０は、図３を参照しながら記述したように、２つのセンス電圧の間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント７２０は、事実上のグランド電圧（例えば、約０Ｖ）を出力するように設計され得る。

センスコンポーネント１２５−ｂは、（デジット線１１５−ｃを通じた）メモリセル１０５−ｃからの信号をリファレンスコンポーネント７２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、ラッチ７２５中に該出力をその後格納し得、ここで、それは、メモリアレイ１００−ａの一部であるメモリデバイスを使用して、電子デバイスの動作に従って使用され得る。

図８は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するシステム８００を説明する。システム８００は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス８０５を含む。デバイス８０５は、とりわけ、図１及び図７を参照しながら記述したメモリアレイ１００の一例であり得るメモリアレイ１００−ｂを含む。メモリアレイ１００−ｂは、とりわけ、図１及び図７を参照しながら記述したメモリコントローラ１４０と図１〜図７を参照しながら記述したメモリセル１０５又は４７０の一例であり得るメモリコントローラ１４０−ｂと１つ以上のメモリセル１０５−ｄとを含み得る。デバイス８０５はまた、プロセッサ８１０、ＢＩＯＳコンポーネント８１５、１つ以上の周辺コンポーネント８２０、及び入出力制御コンポーネント８２５を含み得る。デバイス８０５のコンポーネントはバス８３０を通じて相互に電子通信し得る。

プロセッサ８１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る。幾つかの場合では、プロセッサ８１０は、図１及び図７を参照しながら記述したメモリコントローラ１４０の機能を実行し得る。その他の場合では、メモリコントローラ１４０−ｂはプロセッサ８１０中に集積され得る。プロセッサ８１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ８１０は、セルプレート間の電荷の転送を容易にすることを含む本明細書で記述される様々な機能を実行し得る。プロセッサ８１０は、例えば、デバイス８０５に様々な機能又はタスクを実行させるために、メモリアレイ１００−ａ中に蓄積されたコンピュータ可読の命令を実行するように構成され得る。

ＢＩＯＳコンポーネント８１５は、システム８００の様々なハードウェアコンポーネントを初期化し得及び実行し得る、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント８１５はまた、プロセッサ８１０と様々なコンポーネント、例えば、周辺コンポーネント８２０、入出力制御コンポーネント８２５等との間のデータの流れを管理し得る。ＢＩＯＳコンポーネント８１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。

１つ以上の周辺コンポーネント８２０の各々は、デバイス８０５中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、直列若しくは並列ポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入出力制御コンポーネント８２５は、プロセッサ８１０と周辺コンポーネント８２０、入力デバイス８３５、又は出力デバイス８４０との間のデータ通信を管理し得る。入出力制御コンポーネント８２５はまた、デバイス８０５中に集積されない周辺装置を管理し得る。幾つかの場合では、入出力制御コンポーネント８２５は、外部周辺装置への物理的接続又はポートを表し得る。

入力８３５は、デバイス８０５又はそのコンポーネントへの入力を提供する、デバイス８０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力８３５は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する外部装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

出力デバイス８４０は、デバイス８０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス８０５の外にあるデバイス又は信号を表し得る。出力デバイス８４０の一例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合では、出力デバイス８４０は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

メモリコントローラ１４０−ｂ、デバイス８０５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で成り立ってもよい。これは、本明細書に記述される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図９は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有のための方法９００を説明するフローチャートを示す。方法９００の動作は、とりわけ、図１、図７、及び図８を参照しながら記述したようにメモリアレイ１００によって実装され得る。例えば、方法９００の動作は、とりわけ、図１、図７、及び図８を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で記述される機能の側面を専用のハードウェアを使用して実行してもよい。

ブロック９０５において、方法は、第１の動作（例えば、読み出し動作又は書き込み動作）のために第１の強誘電体メモリセルを選択することを含み得る。第１の強誘電体メモリセルは、第１のプレートを備えた第１の強誘電体コンデンサを含み得、第１のワード線を使用して選択され得る。幾つかの例では、ブロック９０５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック９１０において、方法は、第２の動作（例えば、読み出し動作又は書き込み動作）のために第２の強誘電体メモリセルを選択することを含み得る。第２の強誘電体メモリセルは、第２のプレートを備えた第２の強誘電体コンデンサを含み得、第２のワード線を使用して選択され得る。幾つかの例では、方法は、第１の強誘電体メモリセルの第１の動作のタイミングに少なくとも部分的に基づいて、第２の強誘電体メモリセルの第２の動作を開始する時間を判定することを含み得る。したがって、導電経路の確立は、第２の動作を開始する時間に少なくとも部分的に基づき得る。幾つかの例では、ブロック９１０の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック９１５において、方法は、第２の動作の一部の間に、又は第１の強誘電体メモリセル及び第２の強誘電体メモリセルの選択に少なくとも部分的に基づいて、第１の強誘電体コンデンサの第１のプレートと第２の強誘電体コンデンサの第２のプレートとの間に導電経路を確立することを含み得る。幾つかの場合、方法は、第１のプレートを電圧源から絶縁することを含み得る。したがって、導電経路の確立は該絶縁後であり得る。別の場合では、導電経路の確立は、該絶縁の前又は間であり得る。幾つかの例では、方法は、第１のプレートを第２のプレートから絶縁することと、該絶縁に少なくとも部分的に基づいて第１のプレートを電圧リファレンスに短絡することとを含み得る。これらの例では、方法は、該絶縁後に第２のプレートに供給電圧を印加することをも含み得る。

幾つかの場合、方法は、導電経路の確立後に第２のプレートに供給電圧を印加することを含む。そうした場合、供給電圧が第２のプレートに印加される間に第１のプレートは第２のプレートから絶縁され得る。幾つかの例では、方法は、導電経路の確立から閾値時間が経過したここと判定を判定することを含む。したがって、第２のプレートからの第１のプレートの絶縁は、閾値時間が経過したとの判定に少なくとも部分的に基づき得る。その他の例では、方法は、導電経路の確立から閾値電荷量が転送されたことを判定することを含む。したがって、第２のプレートからの第１のプレートの絶縁は、閾値電荷量が転送されたとの判定に少なくとも部分的に基づき得る。幾つかの例では、ブロック９１５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

図１０は、本開示の様々な実施形態に従ったデジット線の絶縁を備えたメモリセルセンシングのための方法１０００を説明するフローチャートを示す。方法１０００の動作は、とりわけ、図１、図７、及び図８を参照しながら記述したようにメモリアレイ１００によって実装され得る。例えば、方法１０００の動作は、図１、図７、及び図８を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で記述される機能の側面を専用のハードウェアを使用して実行してもよい。

ブロック１００５において、方法は、第１の強誘電体メモリセルの第１の動作を実行することを含み得る。第１の強誘電体メモリセルは第１のワード線を使用して選択され得る。幾つかの例では、ブロック１００５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック１０１０において、方法は、第２の強誘電体メモリセルの第２の動作を実行することを含み得る。第２の動作に対するタイミングは、第１の動作に対するタイミングに少なくとも部分的に基づき得る。第１の強誘電体セルは第２のワード線を使用して選択され得る。幾つかの例では、ブロック１０１０の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック１０１５において、方法は、第２の動作に対するタイミングに少なくとも部分的に基づいて、第１の強誘電体メモリセルの第１のプレート及び第２の強誘電体メモリセルの第２のプレートと電子通信する第１のスイッチングコンポーネントを活性化することを含み得る。幾つかの例では、ブロック１０１５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック１０２０において、方法は、第１のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて第１のプレートから第２のプレートへ電荷を転送することを含み得る。幾つかの場合、方法は、第１の強誘電体セルの第１のプレート及び第２の強誘電体セルの第２のプレートと電子通信する第２のスイッチングコンポーネントを活性化することを含み得る。該電荷を転送することは、第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づき得る。幾つかの例では、方法は、第１のプレートを第２のプレートから絶縁することと、該絶縁に少なくとも部分的に基づいて第１のプレートと電圧リファレンスとの間に導電経路を確立することとを含み得る。該絶縁は、第２のプレート上の電圧が閾値（例えば、読み出し動作を実行するための値（読み出し値）又は書き込み動作を実行するための値（書き込み値））に到達したとの判定に少なくとも部分的に基づき得る。方法は、第１のプレートと電圧リファレンスとの間の導電経路の確立に少なくとも部分的に基づいて、第２のプレートと電圧源との間に導電経路を確立することをも含み得る。幾つかの場合、方法は、電荷を転送する間に、第２のプレートと電圧源との間に導電経路を確立することを含む。幾つかの例では、ブロック１０２０の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

したがって、方法９００及び１０００並びに本開示を通じて記述されるそれらは、メモリセルプレート間の電荷共有のために強誘電体メモリアレイを動作する１つ以上の方法を提供し得る。方法９００及び１０００並びに本開示を通じて記述されるそれらは可能な実装を記述し、その動作及びステップは、その他の実装が可能であり考慮されるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法９００及び１０００並びに本開示を通じて記述されるそれらの内の２つ以上からの側面が結合されてもよい。

本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述されたフィーチャは、その他の例において結合され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“実施形態”、“例”、及び“模範的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又はフィーチャは、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。

本明細書で用いられるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、動作可能なアンプ及び抵抗を含む電圧ドライバ等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に係わらず電子通信する。

用語“絶縁”は、電子が現在流れていないコンポーネント間の関係を指す。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子である）場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホールである）場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらす。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加される場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加される場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを用いて実装できる。機能を実装するフィーチャはまた、機能の（複数の）部分が異なる物理的位置に実装されるように分配されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“１つ以上の”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を用いてウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクがデータを磁気的に通常再生する場合に、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含む。上記されたものの組み合わせは、コンピュータ可読媒体の範囲にも含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規のフィーチャと一致する最も広い範囲に一致すべきである。

本特許出願は、２０１６年４月２８日出願のＣａｒｍａｎによる名称“導電経路を使用するメモリセルプレート間の電荷共有”の米国特許出願番号１５／１４１，４９１の優先権を主張する２０１７年４月１７日出願の名称“メモリセルプレート間の電荷共有”の特許協力条約出願番号ＰＣＴ／ＵＳ２０１７／０２７９５２の優先権を主張し、それら各々は本特許出願の譲受人に与えられ、それら各々は本明細書にその全体が参照により明確に組み込まれる。

以下は、概してメモリデバイスに関し、より具体的には、異なるメモリセルと関連するプレート間の電荷共有に関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイスに情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス中の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス中に状態を書き込み得、又はプログラミングし得る。

ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、及びフラッシュメモリ等を含む複数種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えばフラッシュメモリは、外部電源が存在しなくても長時間、データを蓄積できる。揮発性メモリ、例えばＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。バイナリメモリデバイスは、例えば、充電又は放電されたコンデンサを含み得る。充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。定期的なリフレッシュなしにデータを蓄積する能力等の不揮発性の側面が利点であり得る一方で、揮発性メモリの幾つかの側面は、高速な読み出し又は読み出し速度等の性能の利点を提供し得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有する。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性メモリデバイスと比較して向上した性能を有し得る。ＦｅＲＡＭ中のメモリセルは、とりわけ、読み出し及び書き込み等のアクセス動作を実行する場合に幾つかの電圧に充電され得る。メモリセルを充電するためにかかる時間は、メモリ動作を減速させ得、１つ以上の性能パラメータを減少させ得る。また、メモリセルを充電することにより消費される電力は、電池の寿命を減少させ得、電力及びその他の動作条件を増加させ得る。

開示の実施形態は以下の図面を参照しながら記述される。

本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的メモリアレイを説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリセルの例示的回路を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルを動作するための例示的ヒステリシスプロットを説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するタイミング図体系の一例を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するタイミング図体系の一例を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的強誘電体メモリアレイのブロック図を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する、メモリアレイを含むデバイスのブロック図を説明する。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリアレイを動作する１つ以上の方法を説明するフローチャートである。 本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するメモリアレイを動作する１つ以上の方法を説明するフローチャートである。

資源の消費（例えば、時間又は電力の消費）を削減するメモリセル充電スキームは、メモリセル間の電荷共有により実装され得る。例えば、あるメモリセルのプレート上の又は該プレートに関連する電荷は、別のメモリセルのプレートを充電するために使用され得る。この電荷共有は、反対の電荷状態に遷移しているセル間で生じ得る。実例として、（例えば、書き込み動作に備えるために、又は読み出し動作の終わりにおいて）放電しているメモリセルは、（例えば、読み出し動作に備えるために、又は、異なる書き込み動作に備えるために）充電しているメモリセルを充電するために使用され得る。この電荷共有は、反対の電荷状態に遷移しているセル以外のセル間にも生じ得る。電荷共有は、（例えば、プレートと電子通信する１つ以上のスイッチングコンポーネントを活性化することにより）プレート間に導電経路が確立される場合にプレート間に生じ得る。

以下で更に詳述されるように、強誘電体メモリセルを含む、メモリアレイ内のメモリセルは、ワード線及びデジット線によりアクセスされ得る。アクセスは、セルへの書き込み（例えば、論理状態の蓄積）又はセルの読み出し（例えば、蓄積された論理状態のセンシング）を含む。各セルは、セルの論理値を蓄積するために使用される強誘電体コンデンサ又はその他の蓄積コンポーネントを有し得る。例えば、各セルは、論理０又は論理１の何れかを蓄積し得る。蓄積された各論理値は、セルの個別の状態に対応し得、セルのデジット線上に信号を生み出し得る。例えば、蓄積された論理１は、第１のデジット線電圧に対応し得、蓄積された論理０は、第２のデジット線電圧に対応し得る。デジット線は、多数のメモリセルを接続し得、読み出し動作中に活性化された場合にメモリセルの蓄積された論理状態を判定するために使用されるセンスアンプに接続され得る。例えば、活性化されたセンスアンプは、セルから抽出された信号（例えば、電圧）をリファレンス信号と比較し得る。

強誘電体メモリセルは、メモリセルのコンデンサに渡る電圧を導入することによって書き込まれ得又は読み出され得る。例えば、論理０は、コンデンサに渡る正の電圧を導入することによってメモリセルに書き込まれ得、論理１は、コンデンサに渡る負の電圧を導入することによって書き込まれ得る。メモリセルのプレートは、蓄積された論理状態に関係なく、読み出し動作を実行するために高電圧に充電され得、読み出し動作の終わりにおいて低電圧に減らされ得る。それ故、強誘電体メモリセルの動作は、メモリセルの繰り返される充電放電を含み得、何れにしても、セルへの電圧の印加を含み得る。

幾つかのメモリアレイでは、強誘電体メモリセルは、電源（例えば、電圧源）を使用することによって排他的に充電され得る。本明細書に記述されるように、その他のメモリアレイでは、メモリセルは、放電しているメモリセルの電荷のみを使用して、又は電源からの電荷と共に使用して充電され得る。放電しているメモリセルは、放電しているメモリセルのプレートから充電しているメモリセルのプレートへ電荷が転送されるように、充電しているメモリセルに接続され得る。該接続は、電荷共有に含まれるメモリセルと電子通信する１つ以上のスイッチングコンポーネント（例えば、トランジスタ）を活性化することにより確立される導電経路であり得る。

幾つかの場合、放電しているメモリセルは、書き込み動作（例えば、論理１の書き込み）を実行するために準備されていてもよく、充電しているメモリセルは、読み出し動作を実行するために準備されていてもよい。別の例では、放電しているメモリセルは、読み出し動作を終了していてもよく、充電しているメモリセルは、論理０を書き込むために準備されていてもよい。一般的に、プレート間の電荷共有は、動作の中でもとりわけ、第１の充電状態から第２の充電状態へ（例えば、初期の電荷状態から反対の電荷状態へ）プレートが遷移する読み出し／書き込み動作の任意の組み合わせを使用して生じ得る。本明細書で記述されるプレートの電荷共有スキーム及び技術は、任意の数のメモリセルにより実装され得る。幾つかの場合、プレートの電荷共有スキームは、メモリアレイの異なる２つの区域中のメモリセルを充電又は放電するために使用される。その他の場合では、プレートの電荷共有スキームは、メモリアレイの１つの区域中のメモリセルを充電又は放電するために使用される。

本明細書で記述されるように、第２のメモリセルプレートを充電するために第１のメモリセルプレートからの電荷を使用することは、第２のメモリセルを充電する（例えば、部分的に充電する、完全に充電する）ために電圧源から引き出される電力の量を削減し得る。例えば、第２のプレートは、電圧源を活性化する以前に第１のプレートによって部分的に充電され得、それは、第２のメモリセルの充電を終了するための電圧源からの消費電力を削減する。幾つかの場合、プレート電荷共有は、第２のメモリセルの充電時間を削減し得る。実例として、第２のメモリセルは、第１のプレート及び電圧源を同時に又は重複する方法で使用して充電され得る。２つのソースからの電荷を同時に使用することは、第２のメモリセルを完全に充電するためにかかる時間を削減し得る。

上で紹介された開示の実施形態は、メモリアレイの内容において以下で更に記述される。メモリセルプレート間の電荷共有に対する具体例が続いて記述される。開示のこれら又はその他の実施形態は、プレートの電荷共有に関する装置図、システム図、及びフローチャートの参照によって更に説明され、該参照と共に更に記述される。

図１は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的メモリアレイ１００を説明する。メモリアレイ１００は、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理０及び論理１で示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサを含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を表し得る。ＤＲＡＭアーキテクチャは、一般的にそうした設計を使用し得、用いられるコンデンサは、線形の電気分極特性を備えた誘電体材料を含み得る。対照的に、強誘電体メモリセルは、誘電体材料として強誘電性を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点が以下で論じられる。

読み出し及び書き込み等の動作は、適切なワード線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実行され得る。ワード線１１０は、アクセス線とも称され得る。ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧（例えば、正の電圧、負の電圧）を印加することを含み得る。幾つかの場合、デジット線１１５はビット線と称され得る。ワード線１１０及びデジット線１１５は、導電性材料で作られる。幾つかの例では、ワード線１１０及びデジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）で作られてもよい。図１の例に従うと、メモリセル１０５の各行は単一のワード線１１０に接続され、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０及び１つのデジット線１１５を活性化することによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。ワード線１１０及びデジット線１１５の交点はメモリセルのアドレスと称され得る。

幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えばコンデンサは、選択デバイスによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択デバイスに接続され得、選択デバイスを制御し得る。例えば、選択デバイスはトランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０の活性化は、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信された行アドレスに少なくとも部分的に基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。したがって、ワード線１１０及びデジット線１１５を活性化することによって、メモリセル１０５はアクセスされ得る。

アクセスすると、メモリセル１０５は、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、関連するデジット線１１５の信号（例えば、電圧）をリファレンス信号（図示せず）と比較し得る。デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、続いてセンスコンポーネント１２５は、メモリセル１０５の蓄積状態が論理１又はその逆であるかを判定し得る。センスコンポーネント１２５は、ラッチングと称され得る、信号の差を検出又は増幅するための様々なトランジスタ及びアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として列デコーダ１３０を通じてその後出力され得る。メモリセル１０５を読み出すために、メモリセル１０５のプレートは、ある一定の電圧に充電され得る。該電圧は、少なくとも部分的には、該プレートに別のメモリセル１０５のプレートから転送された電荷の結果であり得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、論理値がメモリセル１０５に蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５を受け入れ得る。強誘電体コンデンサの場合、メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれる。コンデンサに渡って電圧を印加することは、コンデンサのプレートをある一定の電圧に充電又は放電することを含み得る。幾つかの場合、コンデンサのプレートは、電荷を別のコンデンサプレート（例えば、充電しているメモリセル１０５のコンデンサ）へ転送することによって放電し得る。したがって、放電しているコンデンサプレートは、別のコンデンサプレートを充電するために使用され得る。このプロセスは、本開示を通じてより詳細に論じられる。

幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために再書き込み又はリフレッシュ動作が実行され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作の後に論理状態が再書き込みされ得る。また、単一のワード線１１０を活性化することは、行中の全てのメモリセルの放電をもたらし得、それ故、行中の幾つか又は全てのメモリセル１０５は再書き込みが必要であり得る。

ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたらす。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高く、例えば、１秒間に１０回のリフレッシュ動作がＤＲＡＭに対して用いられ得、それは、著しい消費電力をもたらし得る。より大きなメモリアレイの増加と共に、消費電力の増加は、特に、電池等の有限の電源に依存するモバイルデバイスのためのメモリアレイの配備又は動作を阻害し得る（例えば、電源、発熱、材料限界等）。

強誘電体メモリセルは、しかしながら、その他のメモリアーキテクチャと比較して向上した性能をもたらし得る有益な特性を有し得る。例えば、強誘電体メモリセルは蓄積電荷の劣化の影響を受けにくい傾向があるため、強誘電体メモリセル１０５を用いるメモリアレイ１００は、ごく僅かなリフレッシュ動作を必要とし得るか又は全く必要とせ得ず、それ故、動作のためにより少ない電力を必要とし得る。また、本明細書に記述されるように、強誘電体メモリセルは、プレート間の電荷共有を実装し得、それは、資源の消費を削減し得る。例えば、電荷共有スキームは、アクセス動作（例えば、読み出し動作又は書き込み動作）又はその他の１つ以上の動作のためにメモリセルを充電するのに必要な時間及び電力を削減し得る。

メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じてメモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために行及び列のアドレス信号を生成し得る。メモリコントローラ１４０は、メモリアレイ１００の動作中に使用される様々な電位をも生成及び制御し得る。例えば、メモリコントローラ１４０は、セルプレート間の電荷共有が生じるように、１つ以上の様々なコンポーネントへのバイアス電圧の印加を容易にし得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調整又は変更され得、メモリアレイ１００の動作中の様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の多数又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

図２は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路２００−ａを説明する。回路２００−ａは、とりわけ、図１を参照しながら記述したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得る強誘電体メモリセル１０５−ａ、ワード線（ＷＬ）１１０−ａ（又はアクセス線）、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、コンデンサ２０５等の論理蓄積コンポーネントを含み得、それは、容量結合され又は通信する第１のプレート及び第２のプレートを有する。第１のプレートはセルプレート２１０と称され得、第２のプレートはセル底部（ＣＢ）２１５と称され得る。セルプレート２１０はプレート２１０とも称され得る。セルプレート２１０はプレート線（ＰＬ）２３０を介してアクセスされ得、セル底部２１５はデジット線（ＤＬ）１１５−ａを介してアクセスされ得る。図２の例では、コンデンサ２０５の端子は絶縁性強誘電体材料によって分離され得る。上述したように、コンデンサ２０５を充電又は放電する、すなわち、コンデンサ２０５の強誘電体材料を分極することによって様々な状態が蓄積され得る。

上述したように、コンデンサ２０５を充電又は放電する、すなわち、コンデンサ２０５の強誘電体材料を分極することによって様々な状態が蓄積され（及び読み出され）得る。コンデンサ２０５を分極するために必要な総電荷は残留分極（ＰＲ）値と称され得、コンデンサ２０５の総電荷の半分に達した時のコンデンサ２０５の電圧は抗電圧（ＶＣ）と称され得る。幾つかの場合（例えば、読み出し又はその他の動作のためにコンデンサ２０５が準備されている場合）、コンデンサ２０５は、別のコンデンサ２０５からの電荷又は電圧源からの電荷を使用して充電され得る。その他の場合（例えば、書き込み動作又はその他の動作のためにコンデンサ２０５が準備されている場合）、コンデンサ２０５は別のコンデンサ２０５へ電荷を転送することによって放電され得る。

コンデンサ２０５の蓄積状態は、回路２００−ａ中に表された様々な素子を動作することによって読み出され得又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。コンデンサ２０５は、それ故、選択コンポーネント２２０が不活性化される場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、強誘電体メモリセル１０５−ａを選択するために選択コンポーネント２２０が活性化された場合に選択コンポーネント２２０を介してデジット線１１５−ａに接続され得る。言い換えれば、強誘電体メモリセル１０５−ａが選択コンポーネント２２０及び強誘電体コンデンサ２０５を含む場合に、強誘電体メモリセル１０５−ａは、強誘電体コンデンサ２０５と電子通信する選択コンポーネント２２０を使用して選択され得る。幾つかの場合、選択コンポーネント２２０はトランジスタであってもよく、その動作は、トランジスタのゲートに電圧を印加することによって制御され得、ここで、該電圧の大きさは、トランジスタの閾値電圧の大きさを超えるようにされる。

ワード線１１０−ａは選択コンポーネント２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され得、コンデンサ２０５をデジット線１１５−ａと接続する。別の実施形態では、（コンポーネントの中でもとりわけ）選択コンポーネント２２０及びコンデンサ２０５の位置は、様々な構成及び位置の中でもとりわけ、選択コンポーネント２２０がプレート線２３０とセルプレート２１０との間にあるように、且つコンデンサ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるようにスイッチングされ得る。この実施形態では、選択コンポーネント２２０は、コンデンサ２０５を通じたデジット線１１５−ａとの電子通信を維持し得る。この構成は、別のタイミングと関連し得る。

図２Ａに示した例では、コンデンサ２０５は強誘電体コンデンサである。コンデンサ２０５のプレート間の強誘電体材料に起因して、以下で詳細に論じられるように、コンデンサ２０５は、デジット線１１５−ａへ接続すると放電しなくてもよい。一実施形態では、読み出し動作中に強誘電体コンデンサ２０５により蓄積される状態をセンシングするために、プレート２１０又はワード線１１０−ａは外部電圧によってバイアスされ得る。強誘電体メモリセル１０５−ａを選択することは、コンデンサ２０５に渡る電圧差（例えば、プレート２１０の電圧−デジット線１１５−ａの電圧）をもたらし得る。印加電圧の差は、コンデンサ２０５上の蓄積電荷の変化をもたらし得、それは、コンデンサの初期の状態、例えば、初期の状態が論理“１”又は論理“０”の何れを蓄積したかに依存し得、コンデンサ２０５上に蓄積された結果（resulting）電荷に基づいたデジット線１１５−ａ上の電圧を誘導し得る。デジット線１１５−ａ上の誘導電圧は、メモリセル１０５−ａ中の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによってリファレンス（例えば、リファレンス線２２５の電圧）とその後比較され得る。

コンデンサ２０５をバイアスするために、（例えば、考慮される方法の中でもとりわけ、プレート２１０と電圧源との間のスイッチングコンポーネントを活性化することによって）電源又は電圧源からの電圧がプレート２１０に印加され得る。幾つかの場合、プレート２１０上の結果電荷は、別のメモリセルのプレートを充電するために使用され得る。その他の場合、電圧源からの電荷は、別のコンデンサのプレートから転送された電荷によって補完され得る。例えば、プレート間で電荷が転送されるように、（コンポーネントの中でもとりわけ）プレート２１０と他のメモリセルのプレートとの間に導電経路が作り出され得る。幾つかの実施形態では、導電経路は、プレート２１０と電子通信する１つ以上のスイッチングコンポーネントを活性化することによって動的に確立され得る。本明細書に記述されるように、プレート２１０間の電荷共有は、プレート２１０を充電するためにかかる時間及び／又は電力を削減し得る。

具体的なセンシング技術又はプロセスは多くの形式をとり得る。一例では、デジット線１１５−ａは、固有の静電容量を有し得、プレート２１０に印加された電圧に応じてコンデンサ２０５が充電又は放電すると非ゼロの電圧を発現し得る。固有の静電容量は、特徴の中でもとりわけ、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。幾つかの実施形態では、デジット線１１５−ａは、（例えば、ｐＦオーダの）無視できない静電容量をもたらす長さをデジット線１１５−ａが有し得るように、多数のメモリセル１０５を接続し得る。デジット線１１５−ａの後続の電圧は、コンデンサ２０５の初期の論理状態に依存し得、センスコンポーネント１２５−ａは、この電圧をリファレンスコンポーネントによって提供されたリファレンス線２２５上の電圧と比較し得る。例えば、プレート２１０に電圧が印加され得、コンデンサ底部２１５における電圧は、蓄積電荷に関連して変化し得る。コンデンサ底部２１５における電圧は、センスコンポーネント１２５−ａにおけるリファレンス電圧と比較され得、リファレンス電圧との比較は、印加された電圧から生じるコンデンサの２０５の電荷の変化を示し得、それ故、メモリセル１０５−ａ中に蓄積された論理状態を示し得る。コンデンサ２０５の電荷と電圧との関係は、図３を参照しながら更に詳細に記述される。

メモリセル１０５−ａを書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、選択コンポーネント２２０はワード線１１０−ａを通じて活性化され得る。方法の中でもとりわけ、プレート線２３０を使用してプレート２１０の電圧を制御することによって、又はデジット線１１５−ａを使用してセル底部２１５の電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、プレート２１０は高くされ得、すなわち正の電圧が印加され得、セル底部２１５は低くされ得、すなわち、グランドに接続され得、事実上グランドされ得、又は負の電圧がプレート２１０に印加され得る。論理１を書き込むために反対のプロセスが実行され、すなわち、プレート２１０の電圧が低くされ得、セル底部２１５の電圧が高くされ得る。本明細書に記述されるように、プレート２１０への電圧の印加に使用される幾つか又は全ての電荷は、別のセルのプレートへ転送され得、又は別のセルのプレートから転送され得る。

図２Ｂは、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路２００−ｂを説明する。回路２００−ｂは、とりわけ、図２Ａを参照しながら記述したような回路２００−ａの一例であってもよく、セルプレート２１０間の電荷共有を容易にし得る。回路２００−ｂは、第２のメモリセル１０５−ｂを含み得る。メモリセル１０５−ｂは選択コンポーネント２２０−ａ及びコンデンサ２０５−ａを含み得る。選択コンポーネント２２０−ａはワード線１１０−ｂを通じて活性化され得る。ワード線１１０−ｂが活性化された場合、デジット線１１５−ｂ上の電圧はセル底部２１５−ａ上の電圧であり得る。幾つかの場合、メモリセル１０５−ａ及びメモリセル１０５−ｂは、同じワード線１１０によりアクセスされる一組のセルに含まれ得る。その他の場合、メモリセル１０５−ａ及びメモリセル１０５−ｂは、異なる２つのワード線（例えば、夫々、ワード線１１０−ａ及びワード線１１０−ｂ）によってアクセスされ得る。

回路２００−ｂは、プレート２１０にバイアス電圧を印加するために使用される電源線２４０、又はプレート２１０−ａに電圧を印加するために使用される電源線２４０−ａをも含み得る。各電源線２４０は、異なる値（例えば、１．６Ｖ及び１．８Ｖ）のバイアス電圧を印加可能であり得る。電源線２４０は、それらの個別のプレート２１０に電圧が独立して印加できるように構成され得る。プレート２１０及びプレート２１０−ａは、技術の中でもとりわけ、スイッチングコンポーネント２３５を活性化することによって接続（例えば、短絡）され得る。すなわち、スイッチングコンポーネント２３５の活性化は、一方のプレート２１０から他方へ電荷が流れることを容易にする、プレート２１０とプレート２１０−ａと間の導電経路を提供し得る。

電源線２４０は、読み出し及び書き込み動作が生じ得るようにプレート２１０に電圧を印加し得る。したがって、プレート２１０は、回路２００−ａの動作中の様々な時間に充電され得る。幾つかの場合、プレート２１０上の少なくとも一部の電荷は、プレート２１０−ａを少なくとも部分的に充電するために使用され得る。例えば、スイッチングコンポーネント２３５は、プレート２１０とプレート２１０−ａとの間に電荷共有が生じるように活性化され得る。すなわち、スイッチングコンポーネント２３５又は１つ以上の別の経路を活性化することにより確立された導電経路を介して、プレート２１０からプレート２１０−ａへ電荷が転送され得る。スイッチングコンポーネント２３５は、メモリセル１０５−ａ又はメモリセル１０５−ｂが各々の個別の電荷状態から遷移する以前に活性化され得る。例えば、メモリセルｐ１０５−ａは、第１の状態（例えば、充電状態）から第２の状態（例えば、放電状態）へ変更するためにメモリセル１０５−ａを要する動作のために（例えば、選択コンポーネント２２０の活性化を介して）選択され得る。例えば、メモリセル１０５−ａは、読み出し動作の終わりであってもよいし、論理１の書き込み動作のために準備されていてもよい。また、メモリセル１０５−ｂは、放電状態から充電状態へ変更するためにメモリセル１０５−ｂを要する動作のために（例えば、選択コンポーネント２２０−ａの活性化を介して）選択され得る（例えば、メモリセル１０５−ｂは、読み出し動作のために又は論理０の書き込みのために準備され得る）。

したがって、プレート２１０若しくはプレート２１０−ａ、又はそれら両方は、電荷状態から反対の新たな電荷状態へ各々遷移していてもよい（例えば、プレート２１０は充電状態から放電状態へ遷移していてもよく、プレート２１０−ａは放電状態から充電状態へ遷移していてもよい）。幾つかの実施形態では、プレート２１０及びプレート２１０−ａは、相互に充電状態をスイッチングされ得る。図２Ａに示す例では、プレート２１０−ａから転送された電荷は、後続の動作に対する所定の閾値電荷量にプレート２１０−ａを完全に充電するために別のソース（例えば、電源線２４０−ａ）からの電荷によって補完される。一例では、プレート２１０からの電荷及び電源線２４０−ａからの電荷は、プレート２１０−ａへ同時に転送され得、それは、プレート２１０−ａを完全に充電するために必要な時間を削減し得る。別の例では、プレート２１０からの電荷及び電源線２４０−ａからの電荷は、プレート２１０−ａへ重複する期間中に転送され得、それはまた、プレート２１０−ａを完全に充電するために必要な時間を削減し得る。別の例では、電源線２４０−ａからの電荷は、プレート２１０からの電荷を使用してプレート２１０−ａが部分的に充電された後にプレート２１０−ａへ転送され得る。この実装は、プレート２１０−ａを完全に充電するために必要な電力を削減し得る。

コンデンサ２０５の読み出し及び書き込み動作は、強誘電体デバイスと関連する非線形特性を説明し得る。図３は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルに対するヒステリシス曲線３００を有するそうした非線形特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００は、電圧の関数として強誘電体コンデンサ（例えば、図２Ａのコンデンサ２０５）上に蓄積された電荷Ｑを図示する。

強誘電体材料は、自発的電気分極の特徴があり、すなわち、それは、電界がない場合には非ゼロの電気分極を維持する。例示的強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に記述される強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。したがって、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。これは、幾つかのＤＲＡＭアーキテクチャに対して上述したようなリフレッシュ動作を実行する必要性を削減し得る。

ヒステリシス曲線３００は、コンデンサの単一の端子の視点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積されるであろう。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積されるであろう。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、指向性があることを理解すべきである。例えば、正の電圧は、当該端子に正の電圧が印加され、第２の端子をグランドに維持することによって印加され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子をマイナスに分極するように印加され得る。同様に、ヒステリシス曲線３００に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。本明細書に記述されるように、第１のコンデンサから電荷を転送することによって第２のコンデンサに電圧が印加され得る。この電荷は、電圧源によって第２のコンデンサに供給された電荷（例えば、電源線を介して転送される電圧源からの電荷）を補完し得る。

ヒステリシス曲線３００−ａに示されるように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な電荷状態：電荷状態３０５及び電荷状態３１０をもたらす。図３の一例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、個別の電荷状態の論理値は、メモリセルを動作するためのその他のスキームに適合するために逆にされてもよい。

論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによってメモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。正の電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去すると、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで経路３３０に従う。

強誘電体材料の蓄積状態を読み出し又はセンシングするために、（例えば、別のコンデンサのプレートから電荷を転送することによって）コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷は変化し、該変化の程度は初期の電荷状態に依存し、すなわち、コンデンサの蓄積電荷が変化する程度は、電荷状態３０５−ｂ又は３１０−ｂの何れが初期に蓄積されたかに依存して変わる。例えば、ヒステリシス曲線３００−ｂは、蓄積された２つの可能な電荷状態３０５−ｂ及び３１０−ｂを説明する。正味電圧３３５がコンデンサのプレート（例えば、図２を参照したプレート２１０）に印加され得る。正の電圧として図示されるが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが初期に蓄積された場合、その後、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシング動作及び回路を含む複数の要因に依存する。

幾つかの場合、最終的な電荷は、メモリセルのデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得、センスコンポーネントで測定された電圧は、デジット線の結果電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、それ故、デジット線の静電容量に依存し得、負荷線解析（load-line analysis）を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの初期の状態に依存し得る。

（値の中でもとりわけ）セルプレートに印加された電圧（例えば、電圧３３５）とコンデンサに渡る電圧（例えば、電圧３５０又は電圧３５５）との差をリファレンス電圧と比較することによって、コンデンサの初期の状態が判定され得る。図２Ａを参照することによって理解できるように、デジット線の電圧は、プレート２１０に印加された電圧とコンデンサ２０５に渡る結果電圧との差として表され得る。上で論じたように、デジット線の電圧は、コンデンサで蓄積された電荷の変化に基づき得、電荷の変化は、コンデンサに渡って印加される電圧の大きさに関連し得る。幾つかの例では、リファレンス電圧は、電圧３５０及び３５５からもたらされるデジット線電圧の平均であり得、比較すると、センシングされたデジット線電圧は、リファレンス電圧よりも高い又は低いと判定され得る。強誘電体セルの値（すなわち、論理“０”又は“１”）は該比較に基づいてその後判定され得る。

上で論じたように、強誘電体コンデンサを使用していないメモリセル１０５の読み出しは、蓄積された論理状態を劣化又は破壊し得る。しかしながら、強誘電体メモリセル１０５は、読み出し動作後に初期の論理状態を維持し得る。例えば、電荷状態３０５−ｂが蓄積され、読み出し動作が実行された場合、電荷状態は、電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５の除去後、電荷状態は、例えば、反対方向に経路３４０に従うことによって、初期の電荷状態３０５−ｂに戻り得る。

図４は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する例示的回路４００を説明する。回路４００は、とりわけ、区域４０５−ａ及び区域４０５−ｂを含むＮ個の区域を含み得る。各区域４０５は、独立に制御される２つ以上の電圧源、ＶＣＣ４１０及びＶＢＯＯＳＴ４１５により動力が与えられ得る。例えば、区域４０５−ａはＶＣＣ４１０−ａ及びＶＢＯＯＳＴ４１５−ａによって動力が与えられ得、区域４０５−ｂはＶＣＣ４１０−ｂ及びＶＢＯＯＳＴ４１５−ｂによって動力が与られ得る。各ＶＣＣ４１０は、第１の電圧（例えば、１．６Ｖ）を対応する電源線４２０に供給し得、各ＶＢＯＯＳＴ４１５は、第２の電圧（例えば、１．８Ｖ）を対応する電源線４２０に供給し得る。幾つかの実施形態では、ＶＣＣ４１０−ａ及びＶＢＯＯＳＴ４１５−ａは電源線４２０−ａに電圧を印加するために使用され得、ＶＣＣ４１０−ｂ及びＶＢＯＯＳＴ４１５−ｂは電源線４２０−ｂに電圧を印加するために使用され得る。幾つかの実施形態では、ＶＢＯＯＳＴ４１５はＶＣＣ４１０よりも大きい定格電圧を供給し得る。幾つかの実施形態では、ＶＢＯＯＳＴ４１５はＶＣＣ４１０よりも小さい定格電圧を供給し得る。電源線４２０は、とりわけ、図２Ｂを参照しながら記述した電源線２４０の一例であり得る。回路４００の区域４０５は独立にアクセスされ得、例えば、区域４０５−ａは、区域４０５−ｂと同じ又は異なる時間で動作され得る。

各区域４０５は、各プレート線がメモリセル４７０のサブアレイに対応する複数のプレート線４２５を含み得、そのセルは、とりわけ、図１〜図３を参照しながら記述したメモリセル１０５の一例であり得る。プレート線４２５は、プレート線２３０の一例であり得、多数のプレート（例えば、一組のメモリセルのプレート）に電圧を印加するために使用され得る。メモリセルのサブアレイは、８組のセルプレート（ＣＰ０〜ＣＰ７、又はＣＰ０：７）を含み得る。一組のセルプレートは多数のメモリセルのセルプレートを含み得る。（例えば、単一のプレート線４２５の）一組のセルプレートのメモリセルは、メモリセルの多数の行を含み得る。プレート線４２５に含まれるメモリセルの各行は、１つ以上の個別のワード線４６５−ａによりアクセスされ得る。メモリセルの行にアクセスするために使用されるワード線は、関連するスペーシング又はその他の絶縁技術に基づいて他のワード線から絶縁され得る。説明を容易にするために、単一のプレート線４２５及びワード線４６５が示されるが、任意の数のプレート線及びワード線が本明細書で記述される技術と共に使用され得る。区域４０５のメモリセル４７０は、その区域４０５に特化したワード線４６５を使用してアクセスされ得る。例えば、区域４０５−ａ中のメモリセル４７０−ａは１つ以上のワード線４６５−ａを使用してアクセスされ得、区域４０５−ｂ中のメモリセル４７０−ｂは１つ以上のワード線４６５−ｂを使用してアクセスされ得る。

２つの異なる区域のプレート線４２５は、１つ以上のスイッチングコンポーネント４６０を介して、又は１つ以上の等化線４７５を介して相互に電子通信し得る。異なる区域のプレート線４２５は、第１のプレート線及び第２のプレート線と称され得る。等化線は、異なる電源線４２０間の、それ故、異なる区域４５０中のメモリセルのプレート間の導電経路を提供し得る。等化線４７５は、スイッチングコンポーネント４６０が活性化される場合にセルプレート間の導電経路の一部として役立ち得る。区域４０５中の各プレート線４２５（及び対応するメモリセル４７０）は、同じ電源線４２０により動力が与えられ得る。電源線４２０は、スイッチングコンポーネント４３０及びスイッチングコンポーネント４３５を活性化することによって動力が与えられ得る。実例として、電源線４２０−ａは、（例えば、スイッチングコンポーネント４３０−ａを活性化することにより）ＶＣＣ４１０−ａによって動力が与えられ得、又は（例えば、スイッチングコンポーネント４３５−ａを活性化することにより）ＶＢＯＯＳＴ４１５−ａによって動力が与えられ得る。各電圧源（ＶＣＣ４１０）及び（ＶＢＯＯＳＴ４１５）は、各区域４２５のプレート線４０５と電子通信し得る。

メモリセル４７０のセルプレートは、ドライバＣＰＩＮ４４５に電圧を印加することによって電源線４２０又はグランド４４０に接続され得る。例えば、ドライバＣＰＩＮ４４５（例えば、ＣＰＩＮ０）に印加される電圧を減らすことは、対応するスイッチングコンポーネント４５０を活性化し得、又は対応するスイッチングコンポーネント４５５を不活性化し得（又は幾つかの組み合わせ）、それは、コンポーネントの中でもとりわけ、電源線４２０とメモリセル４７０の対応する一組のプレート（例えば、ＣＰ０）との間に電荷が流れ得るようにし得る。正の電圧をドライバＣＰＩＮ４４５（例えば、ＣＰＩＮ０）に印加することは、対応するスイッチングコンポーネント４５５を活性化し得、又は対応するスイッチングコンポーネント４５０を不活性化し得（又は幾つかの組み合わせ）、それは、メモリセル４７０の対応する一組のプレート（例えば、ＣＰ０）をグランド４４０に接続し得る。

各区域４５０は、活性化された場合に区域４０５間（例えば、電源線４２０間）の導電経路を確立する、対応する一組のスイッチングコンポーネント４６０を有し得る。実例として、スイッチングコンポーネント４６０−ａ及びスイッチングコンポーネント４６０−ｂを活性化することは、（例えば、スイッチングコンポーネント４５０−ａ及びスイッチングコンポーネント４５０−ｂが活性化された場合に）プレート線４２５−ａとプレート線４２５−ｂとの間の導電経路を確立し得る。したがって、第１の区域４０５中のセルプレート上の電荷が流れ得、異なる区域中のセルプレートを充電するために使用され得る。例えば、メモリセル４７０−ａのセルプレートからの電荷は、メモリセル４７０−ｂのセルプレートを充電するために使用され得る。セルプレート間の電荷共有は、２つ以上の個々のセル間、１つ以上の組のセル間、セルのサブアレイ間、及び／又はセルの区域間の電荷共有を含む、異なる粒度レベルで生じ得る。本明細書で記述されるように、セルプレート間の電荷の転送は、異なる又は同じ電源線４２０により動力が与えられるセルプレート間で生じ得る。幾つかの場合、セルプレート間の電荷転送は、単一の電源線４２０により動力が与えられるセル間で生じ得る。

スイッチングコンポーネント４６０は、とりわけ、図２Ａを参照しながら記述したスイッチングコンポーネント２３５の一例であり得る。図４のスイッチングコンポーネントは特定の種類（例えば、ｐ型又はｎ型）として図示されるが、本明細書に記述される技術は、異なる１つ以上の種類のスイッチングコンポーネントを使用して実装され得る。例えば、図４のｐ型スイッチングコンポーネント（例えば、スイッチングコンポーネント４３０、４３５、及び４５０）の少なくとも幾つか又は全ては、ｎ型であるように変更され得、ｎ型スイッチングコンポーネント（例えば、スイッチングコンポーネント４６０及び４５５）の少なくとも幾つか又は全ては、ｐ型であるように変更され得る。スイッチングコンポーネントの種類の代替は、代替の活性化電圧及びタイミングと関連し得る。例えば、コンポーネントは、本明細書の記述とは反対の極性を有する電圧を使用して活性化され得る。

異なる２つの区域４０５が反対の状態に初期化され、区域４０５毎に電荷状態の遷移を要する動作のためにその後選択される場合に区域４０５間の電荷共有が生じ得る。例えば、メモリセル４７０−ａのセルプレートは、充電状態から放電状態へ遷移するために（ワード線４６５−ａを介して）選択され得、メモリセル４７０−ｂのセルプレートは、放電状態から充電状態へ遷移するために（ワード線４６５−ｂを介して）選択され得る。メモリセルは、１つ以上の読み出し動作を実行するために、又は１つ以上の論理１の書き込み動作を実行するために放電状態から充電状態へ遷移し得る。幾つかの実施形態では、メモリセルは、読み出し動作の終わりにおいて、又は論理０の書き込み動作を実行するために、充電状態から放電状態へ遷移し得る。したがって、メモリセルの電荷状態の変更は、とりわけ、読み出し及び書き込み動作を実行するために準備することによって、又は読み出し及び書き込み動作を実行することによって開始され得る。

図５は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルアレイを動作するためのタイミング図体系５００の一例を説明する。タイミング図体系５００は、タイミング図５０５（例えば、５０５−ａ〜５０５−ｆ）を含み得、それら各々は、軸５０１上の電圧と軸５０２上の時間とを含む。幾つかの実施形態では、タイミング図５０５は、共通の時間軸５０１を有し得（すなわち、タイミング図は、同じ期間をカバーし得、重ねられ得）、図４の回路４００のコンポーネントの動作を表し得る。動作は、回路４００を参照しながら記述したように、異なる区域４０５のセルプレート間の電荷共有を容易にし得る。例えば、タイミング図５０５の動作よりも前に、区域４０５−ａ中のセルプレートは完全に充電され得、区域４０５−ｂ中のセルプレートは放電され得る。区域４０５−ａ中のセルプレートの電荷は、区域４０５−ｂ中のセルプレートの充電を容易にするために使用され得る。

タイミング図５０５に示される動作からもたらされる電荷共有は、区域４０５−ｂ中のセルプレートを充電するために電圧源（ＶＣＣ４１０）及び（ＶＢＯＯＳＴ４１５）から必要な、要件の中でもとりわけ、電力を削減し得る。図５に示した例では、区域４０５−ａ中のセルプレートは、書き込み動作を実行していてもよく（例えば、図３に記述したようなセルプレート電圧を減らすことにより論理１を書き込んでいてもよく）、区域４０５−ｂ中のセルプレートは、読み出し動作を実行していてもよい（例えば、セルプレート電圧を増加することによってセルの蓄積状態を読み出していてもよい）。したがって、区域４０５−ａ中のセル（例えば、メモリセル４７０−ａ）は書き込み動作のために（例えば、ワード線４６５−ａの第１の組を使用して）選択され得、区域４０５−ｂ中のセル（例えば、メモリセル４７０−ｂ）は読み出し動作のために（例えば、ワード線４６５−ｂの第２の組を使用して）選択され得る。しかしながら、本明細書に記述される技術は、充電状態から放電状態への遷移を要する動作を含むがそれらに限定されないその他の動作を実行するために区域４０５−ａ中のセルプレートが選択される場合に実装されてもよい。

回路４００の様々なコンポーネントの電圧はまた、タイミング図５０５上の時間の関数として表される。例えば、タイミング図５０５−ａはスイッチングコンポーネント電圧５１０を含み、それは、区域４０５−ａ及び区域４０５−ｂ中の各スイッチングコンポーネント４６０のゲートに印加される電圧を表す。区域４０５−ａ及び区域４０５−ｂ中のスイッチングコンポーネント４６０に印加される電圧は、回路４００のその他の区域のスイッチングコンポーネントに印加されなくてもよい。各区域４０５のスイッチングコンポーネント４６０に印加される電圧が独立して制御されることによって、特定の区域４０５がプレート電荷共有の対象とされ得、又は、プレート電荷共有から絶縁され得る。

タイミング図５０５−ｂはＶＢＯＯＳＴ電圧５１５−ａを含み得、それは、（活性化された場合にＶＢＯＯＳＴ４１５−ａを電源線４２０−ａに接続する）スイッチングコンポーネント４３５−ａのゲートに印加される電圧を表し得る。タイミング図５０５−ｃはＶＢＯＯＳＴ電圧５１５−ｂを含み得、それは、活性化された場合にＶＢＯＯＳＴ４１５−ｂを電源線４２０−ｂに接続するスイッチングコンポ―ネント４３５−ｂのゲートに印加される電圧を表し得る。タイミング図５０５−ｄはＶＣＣ電圧５２０−ａを含み得、それは、活性化された場合にＶＣＣ４１０−ａを電源線４２０−ａに接続するスイッチングコンポーネント４３０−ａのゲートに印加される電圧を表し得る。タイミング図５０５−ｅはＶＣＣ電圧５２０−ｂを含み得、それは、活性化された場合にＶＣＣ４１０−ｂを電源線４２０−ｂに接続するスイッチングコンポーネント４３０−ｂのゲートに印加される電圧を表し得る。タイミング図５０５−ｆはセルプレート電圧５２５を含み得る。セルプレート電圧５２５−ａは、区域４０５−ａ中のメモリセル４７０−ａのセルプレートにおける電圧を表し得、セルプレート電圧５２５−ｂは、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートにおける電圧を表し得る。

幾つかの実施形態では、タイミング図５０５の動作よりも前に、区域４０５−ａ中のメモリセル４７０−ａのセルプレートはＶＣＣ４１０−ａに接続され得る（例えば、スイッチングコンポーネント４３０−ａ及びスイッチングコンポーネント４５０−ａ−１は活性化され得る）。また、スイッチングコンポーネント４６０は不活性化され得る（例えば、メモリセル４７０−ａのセルプレートは４７０−ｂのセルプレートから絶縁され得る）。タイミング図５０５−ｄに従うと、５３０において、メモリセル４７０−ａのセルプレートは、（例えば、スイッチングコンポーネント４３０−ａのゲートに高いＶＣＣ電圧５２０−ａを印加することにより）スイッチングコンポーネント４３０−ａを不活性化することによってＶＣＣ４１０−ａから切断され得る。また、５３０において、（タイミング図５０５−ｅに示す）ＶＣＣ電圧５２０−ｂは増加され得、それは、スイッチングコンポーネント４３０−ｂを不活性化し得る。スイッチングコンポーネント４３５はまた、不活性化され得る（例えば、それ故、ＶＢＯＯＳＴ４１５は電源線４２０から切断される）。したがって、電圧源ＶＣＣ４１０及びＶＢＯＯＳＴ４１５は、５３５よりも前に電源線４２０から絶縁され得る。５３５において、タイミング図５０５−ａに従うと、メモリセル４７０−ａのセルプレートは、（例えば、タイミング図５０５−ａ中に示すように、各スイッチングコンポーネント４６０のゲートに高いスイッチングコンポーネント電圧５１０を印加することにより）スイッチングコンポーネント４６０を活性化することによってメモリセル４７０−ｂのセルプレートに接続され得る。したがって、２つの異なる区域４０５のセルプレート間に導電経路が確立され得る。導電経路は、区域４０５−ａ及び区域４０５−ｂ中のセルプレート間の電荷の転送を容易にし得る。

導電経路は、期間（例えば、期間５４０）の間、維持され得る。この時間の間、区域４０５−ａ中のセルプレート上の電荷は、区域４０５−ｂ中のセルプレートを充電するために使用され得る。すなわち、区域４０５−ａ中のセルプレートは、タイミング図５０５−ｆに見られるように、区域４０５−ｂ中のセルプレート上に放電し得る。タイミング図５０５−ｆに従うと、期間５４０の間、メモリセル４７０−ｂのセルプレートに対応するセルプレート電圧５２５−ｂが増加する一方で、メモリセル４７０−ａのセルプレートに対応するセルプレート電圧５２５−ａは減少する。したがって、区域４０５−ａ中のセルプレートは、区域４０５−ｂ中のセルプレートを少なくとも部分的に充電し得る。この少なくとも部分的な充電は、区域４０５−ｂ中のセルプレートを所定の閾値電圧に完全充電するために（電圧源ＶＣＣ４１０−ｂ若しくはＶＢＯＯＳＴ４１５−ｂ、又はそれら両方から）必要な電力を削減し得る。

期間５４０の満了において、並びにタイミング図５０５−ａ及び５０５−ｆの５４５において、区域５４５−ａ中のセルプレートは、スイッチングコンポーネント４６０を不活性化する（例えば、スイッチングコンポーネント電圧５１０が低い値に減らされ得る）ことによって区域４０５−ｂ中のセルプレートから切断され（例えば、絶縁され、通信又は電荷の流れを停止し）得る。幾つかの実施形態では、期間５４０は、充電率、経過時間、充電レベル、幾つかの組み合わせ、又はその他の要因等の１つ以上の要因に関連し得、又は相関関係があり得る所定の期間（例えば、５ナノ秒）であり得る。したがって、セルプレートの絶縁は、導電経路の確立から閾値時間が経過したとの判定に基づき得る。或いは、期間５４０は、区域４０５−ｂ中のセルプレートを閾値電圧値に充電するためにかかる時間であり得る。したがって、区域４０５−ｂ中のセルプレートからの区域４０５−ａ中のセルプレートの絶縁は、区域４０５−ｂ中のセルプレートの電圧（例えば、セルプレート電圧５２５−ｂ）に基づき得る。期間５４０の間、区域４０５−ｂ中のセルプレートは、電圧源ＶＣＣ４１０−ｂ及びＶＢＯＯＳＴ４１５−ｂからの電流を使用することなく充電され得、それ故、電力が節約される。

期間５４０の終了後（例えば、２つの区域４０５のセルプレートが５４５において相互に絶縁された後）であって５５０の前に、区域４０５−ａ中のセルプレートは、方法の中でもとりわけ、スイッチングコンポーネント４５０−ａを不活性化し、且つスイッチングコンポーネント４５５−ａを活性化することによってグランド４４０（又は別の電圧リファレンス）に接続され得る。それ故、タイミング図５０５−ｆに従うと、セルプレート電圧５２５−ａは閾値に減らされ得る（例えば、セルプレート電圧５２５−ａは、後続の期間５５５の間、０Ｖ又は約０Ｖに減らされ得る）。５５０において、区域４５０−ｂ中のセルプレートは、スイッチングコンポーネント４３５−ｂを活性化することによる（例えば、タイミング図５０５−ｃに示されるように、ＶＢＯＯＳＴ電圧５１５−ｂを閾値に減らすことによる）等、１つ以上の方法を通じてＶＢＯＯＳＴ４１５−ｂに接続され得る。それ故、タイミング図５０５−ｆに従うと、区域４０５−ｂ中のセルプレートは、ＶＢＯＯＳＴ４１５−ｂからの電荷を使用して、後続の期間５５５中に閾値（例えば、１．６Ｖ又は１．８Ｖ）への充電を終了し得る。すなわち、セルプレート電圧５２５−ｂは、閾値（例えば、読み出し電圧値）に増加し得る。また、５５０において、ＶＢＯＯＳＴ電圧５１５−ａは減らされ得、それは、スイッチングコンポーネント４３５−ａを活性化し得る。

５６０において、タイミング図５０５−ｅに従うと、ＶＣＣ電圧５２０−ｂは減少し得、それは、スイッチングコンポーネント４３０−ｂを活性化し得、ＶＣＣ４１０−ｂを電源線４２０−ｂに接続し得る。５６０において、タイミング図５０５−ｃに従うと、ＶＢＯＯＳＴ電圧５１５−ｂは増加し得、それは、スイッチングコンポーネント４３５−ｂを不活性化し得、ＶＢＯＯＳＴ４１５−ｂを電源線４２０−ｂから切断し得る。５６０において、タイミング図５０５−ｂに従うと、ＶＢＯＯＳＴ電圧５１５−ａは増加し得、それは、スイッチングコンポーネント４３５−ａを不活性化し得、ＶＢＯＯＳＴ４１５−ａを電源線４２０−ａから切断し得る。５６０での動作は、後続のアクセス動作（例えば、読み出し又は書き込み動作）又は後続の電荷共有動作のための準備状態に回路４００を置き得る。

したがって、タイミング図５０５の動作は、区域４０５−ａからのセルプレートが完全又はほぼ完全に放電し、且つ区域４０５−ｂからのセルプレートが完全又はほぼ完全に充電される結果をもたらし得る。４０５−ｂからのセルプレートを充電するために使用される電力は、異なる区域４０５のプレート間の電荷共有に起因して、その他の操作スキームと比較して削減され得る。タイミング図５０５の動作は、例示にすぎず、本開示に基づいて変更又は修正できる。

図６は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持する強誘電体メモリセルアレイを動作するためのタイミング図体系６００の一例を説明する。タイミング図体系６００はタイミング図６０５（例えば、６０５−ａ〜６０５−ｆ）を含み得、それらの各々は、軸６０１上の電圧と軸６０２上の時間とを含む。幾つかの実施形態では、タイミング図６０５は、共通の時間軸６０２を有し得（すなわち、タイミング図は、同じ期間をカバーし、重ねられ得）、図４の回路４００のコンポーネントの動作を表し得る。動作は、とりわけ、回路４００を参照しながら記述したように、異なる区域４０５のセルプレート間での電荷共有を容易にし得る。例えば、タイミング図６０５の動作よりも前に、区域４０５−ａ中のセルプレートは完全に充電され得、区域４０５−ｂ中のセルプレートは放電され得る。区域４０５−ａ中のセルプレートの電荷は、区域４０５−ｂ中のセルプレートの充電を容易にするために使用され得る。

タイミング図６０５に示される動作からもたらされる電荷共有は、区域４０５−ｂ中のセルプレートを充電するのに必要な時間を削減し得る。図６に示した例では、動作の中でもとりわけ、区域４０５−ａ中のメモリセル４７０−ａのセルプレートは書き込み動作を実行していてもよく、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートは読み出し動作を実行していてもよい。それ故、区域４０５−ａ中のセルは書き込み動作のために（例えば、第１のワード線を使用して）選択され得、区域４０５−ｂ中のセルは読み出し動作のために（例えば、第２のワード線を使用して）選択され得る。

回路４００の様々なコンポーネントの電圧も、タイミング図６０５上の時間の関数として表される。例えば、タイミング図６０５−ａはスイッチングコンポーネント電圧６１０を含み、それは、区域４０５−ａ及び区域４０５−ｂ中の各スイッチングコンポーネント４６０のゲートに印加される電圧を表し得る。区域４０５−ａ及び区域４０５−ｂ中のスイッチングコンポーネント４６０に印加される電圧は、回路４００の他の区域のスイッチングコンポーネントに印加されなくてもよい。各区域４０５のスイッチングコンポーネント４６０に印加される電圧を独立して制御することによって、特定の区域４０５はプレート電荷共有の対象とされ得、プレート電荷共有から絶縁され得る。

タイミング図６０５−ｂはＶＢＯＯＳＴ電圧６１５−ａを含み得、それは、ＶＢＯＯＳＴ４１５−ａを電源線４２０−ａに接続するスイッチングコンポーネント４３５−ａのゲートに印加される電圧を表し得る。タイミング図６０５−ｃはＶＢＯＯＳＴ電圧６１５−ｂを含み得、それは、活性化された場合にＶＢＯＯＳＴ４１５−ｂを電源線４２０−ｂに接続するスイッチングコンポーネント４３５−ｂのゲートに印加される電圧を表し得る。タイミング図６０５−ｄはＶＣＣ電圧６２０−ａを含み得、それは、活性化された場合にＶＣＣ４１０−ａを電源線４２０−ａに接続するスイッチングコンポーネント４３０−ａのゲートに印加される電圧を表し得る。タイミング図６０５−ｅはＶＣＣ電圧６２０−ｂを含み得、それは、活性化された場合にＶＣＣ４１０−ｂを電源線４２０−ｂに接続するスイッチングコンポーネント４３０−ｂのゲートに印加される電圧を表し得る。タイミング図６０５−ｆはセルプレート電圧６２５を含み得る。セルプレート電圧６２５−ａは、区域４０５−ａ中のメモリセル４７０−ａのセルプレートにおける電圧を表し得、セルプレート電圧６２５−ｂは、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートにおける電圧を表し得る。

幾つかの実施形態では、６３５の前に、ＶＢＯＯＳＴ４１５−ａは電源線４２０−ａから切断され得（例えば、ＶＢＯＯＳＴ電圧６１５−ａは、タイミング図６０５−ｂに示されるように、スイッチングコンポーネント４３５−ａが不活性化されるように高くてもよい）、ＶＢＯＯＳＴ４１５−ｂは電源線４２０−ｂから切断され得る（例えば、ＶＢＯＯＳＴ電圧６１５−ｂは、タイミング図６０５−ｃに示されるように、スイッチングコンポーネント４３５−ｂが不活性化されるように高くてもよい）。また、６３５の前に、ＶＣＣ４１０−ａは電源線４２０−ａに接続され得（例えば、ＶＣＣ電圧６２０−ａは、タイミング図６０５−ｄに示されるように、スイッチングコンポーネント４３０−ａが活性化されるように低くてもよい）、ＶＣＣ４１０−ｂは電源線４２０−ｂから接続され得（例えば、ＶＣＣ電圧６２０−ａは、タイミング図６０５−ｅに示されるように、スイッチングコンポーネント４３０−ｂが活性化されるように低くてもよい）。それ故、電源線４２０は、それらの個別のＶＢＯＯＳＴ４１５から切断され得、それらの個別のＶＣＣ４１０に接続され得る。

６３５において、タイミング図６０５−ａに従うと、区域４０５−ａ中のセルプレートは、（例えば、増加したスイッチングコンポーネント電圧６１０をスイッチングコンポーネント４６０のゲートに印加することにより）スイッチングコンポーネント４６０を活性化することによって区域４０５ａ中のメモリセルのセルプレートに接続され得る。幾つかの実施形態では、スイッチングコンポーネント４６０の活性化は、区域４０５−ａ中のセルプレートと区域４０５−ｂ中のセルプレートとの間に導電経路を確立し得る。導電経路は、セルプレート又はコンポーネントの中でもとりわけ、区域４０５−ａ中のメモリセル４７０−ａのセルプレートと区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートとの間の電荷の転送を容易にし得る。２つの区域４０５のセルプレートは、導電経路が利用可能である間に電荷共有し得、例えば、電荷共有は、スイッチングコンポーネント４６０が期間６４０中に活性化される間に生じ得る。期間６４０の長さは、所定の期間であってもよく、又は区域４０５−ｂ中のセルプレートの電圧（例えば、セルプレート電圧６２５−ｂ）に基づいてもよい。また、６３５において、区域４０５−ｂ中のセルプレートは、（例えば、スイッチングコンポーネント４３０−ｂのゲートに印加されるＶＣＣ電圧６２０−ｂを増加することによって）ＶＣＣ４１０−ｂから切断され得る。図示されないが、４３５において、区域４０５−ｂ中のセルプレートは、スイッチングコンポーネント４５０−ｂ−１を活性化することによって電源線４２０−ｂに接続され得る。

６４５において、区域４０５−ｂ中のセルプレートは、（例えば、タイミング図６０５−ｂに示されるように、スイッチングコンポーネント４３５−ｂのゲートに印加されるＶＢＯＯＳＴ電圧６１５−ａを減らすことにより）スイッチングコンポーネント４３５−ｂを活性化することによってＶＢＯＯＳＴ４１５−ｂに接続され得る。それ故、区域４０５−ｂ中のセルプレートは、２つのソース、区域４０５−ａ中のセルプレート及びＶＢＯＯＳＴ４１５−ｂから同時に充電され得る。この充電スキームは、閾値（例えば、読み出し電圧値）に区域４０５−ｂ中のセルプレートを充電するためにかかる時間を削減し得る。６５０において、区域４０５−ａ中のセルプレートは、（例えば、タイミング図６０５−ａに示されるように、スイッチングコンポーネント４６０のゲートに印加されるスイッチングコンポーネント電圧６１０を減らすことにより）スイッチングコンポーネント４６０を不活性化することによって区域４０５−ｂ中のプレートから絶縁され得る。それ故、６５０の後、区域４０５−ｂ中のメモリセル４７０−ｂのセルプレートはＶＢＯＯＳＴ４１５−ｂを使用して充電を継続し得る。

６５５において、区域４０５−ａ中のセルプレートは、（例えば、タイミング図６０５−ｄに示されるように、スイッチングコンポーネント４３０−ａのゲートに印加されるＶＣＣ電圧６２０−ａを増加することによって）ＶＣＣ４１０−ａから切断され得、（例えば、タイミング図６０５−ｃに示されるように、スイッチングコンポーネント４３５−ａのゲートに印加されるＶＢＯＯＳＴ電圧６５１−ｂを減らすことによって）ＶＢＯＯＳＴ４１５−ａに接続され得る。区域４０５−ｂ中のセルプレートが閾値（例えば、読み出し値）に充電された後、６６０において、区域４０５−ｂ中のセルプレートは、（例えば、タイミング図６０５−ｂに示されるように、スイッチングコンポーネント４３０−ａのゲートに印加されるＶＢＯＯＳＴ電圧６１５−ａを増加することによって）ＶＢＯＯＳＴ４１５−ａから切断され得、（例えば、タイミング図６０５−ｅに示されるように、スイッチングコンポーネント４３０−ｂのゲートに印加されるＶＣＣ電圧６２０−ｂを減らすことによって）ＶＣＣ４１０−ｂに接続され得る。幾つかの実施形態では、２つの異なる区域４０５中のセルプレートが相互に分離された後（例えば、６０５の後）、区域４０５−ａ中のセルプレートは、（例えば、スイッチングコンポーネント４５５−ａ及びスイッチングコンポーネント４５０−ａに高電圧を印加することによって）電源線４２０−ａから切断され得、グランド４４０（又はその他の電圧リファレンス）に接続され得る。６６０での動作は、１つ以上の後続のアクセス動作（例えば、読み出し又は書き込み動作）又は後続の電荷共有動作のための準備状態に回路４００を置き得る。

本明細書に記述されるように、プレート間の電荷共有は、動作（例えば、読み出し動作、書き込み動作、別の動作）のためにセルプレートを充電するのに必要な電力又は時間を削減し得る。例えば、図５を参照しながら記述される方法は、セルプレートを充電する場合に電源線４２０から引き出される電力を削減するために使用され得る。図６を参照しながら記述される方法及び技術は、セルプレートを充電するために必要な時間を削減するために使用され得る。回路４００を含むデバイスは、（例えば、電源投入の）最初の時間で使用する方法を選択し得る。例えば、該方法は、予め決定されたデバイスの構成であり得る。幾つかの場合、デバイスは、方法を動的に変更し得る。実例として、デバイスは、ある方法から他の方法へ、停止することなく切り替えられ得る。該切り替えは、誘因（例えば、ユーザ入力、検出又は判定の値又は状態）に基づいて及び／又は（例えば、経過時間に基づいて、１つ以上の動作の実行又は発生に基づいて）定期的に発生し得る。幾つかの場合、デバイスは、電源（例えば、電池）パラメータ又は動作特性に基づいて、使用する方法を動的に選択し得る。実例として、デバイスの電池が低い（例えば、電池の指定のパーセンテージ又は定格を下回る）場合、又は電池が充電されていない場合に、デバイスは図５の電力節減法を選択し得る。電池の寿命が高い（例えば、電池の指定のパーセンテージ又は定格を上回る）場合、又電池が充電されている場合に、デバイスは図６の時間短縮法を選択し得る。付加的に又は代替的に、デバイスは、デバイスの速度条件に基づいて、使用する方法を動的に選択し得る。実例として、デバイスが迅速なデータ検索に関心を持つ場合には、デバイスは図６の時間短縮法を選択し得る。ある一定の利用又は動作が実行されている場合、又は（ユーザ入力を介して）ユーザにより指し示された場合、デバイスは迅速なデータ検索に関心を持ち得る。

図７は、本開示の様々な実施形態に従ったセルプレート間の電荷共有を支持するメモリアレイ１００−ａのブロック図７００を示す。メモリアレイ１００−ａは、メモリコントローラ１４０の一例であり得るメモリコントローラ１４０−ａと、図４を参照しながら記述した区域４０５の一例であり得る区域４０５−ｃとを含み得る。区域４０５−ｃは、図１〜図４を参照しながら記述したメモリセル１０５及び４７０の一例であり得るメモリセル１０５−ｃを含み得る。

メモリコントローラ１４０−ａは、バイアスコンポーネント７１０及びタイミングコンポーネント７１５を含み得、図１〜図６に記述したようにメモリアレイ１００−ａを動作し得る。メモリコントローラ１４０−ａは、とりわけ、図１〜図４を参照しながら記述したワード線１１０又は４６５、デジット線１１５、及びセンスコンポーネント１２５の一例であり得るワード線１１０−ｃ、デジット線１１５−ｃ、センスコンポーネント１２５−ｂ、及び区域４０５−ｃと電子通信し得る。メモリアレイ１００−ａは、リファレンスコンポーネント７２０及びラッチ７２５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図６を参照しながら記述した機能を実行し得る。幾つかの場合、リファレンスコンポーネント７２０、センスコンポーネント１２５−ｂ、及びラッチ７２５はメモリコントローラ１４０−ａのコンポーネントであり得る。

メモリコントローラ１４０−ａは、メモリアレイ１００−ａの様々なコンポーネントを、それら様々なコンポーネントに電圧（例えば、正又は負の電圧）を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント７１０は、上述したように、メモリセル１０５−ｃを読み出す又は書き込むために、区域４０５−ｃを動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ａは、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。これは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスできるようにし得る。バイアスコンポーネント７１０はまた、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するためにリファレンスコンポーネント７２０に電圧を供給し得る。また、バイアスコンポーネント７１０は、センスコンポーネント１２５−ｂの動作のための電圧を供給し得る。

幾つかの場合、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント７１５を使用して実行し得る。例えば、タイミングコンポーネント７１５は、本明細書で論じられる、読み出し及び書き込み等のメモリ機能を実行するために、メモリアレイ１００−ａの様々なコンポーネントへの電圧印加のタイミングを制御し得る。幾つかの場合、タイミングコンポーネント７１５はバイアスコンポーネント７１０の動作を制御し得る。

幾つかの場合、メモリコントローラ１４０−ａは、区域４０５−ｃ中のメモリセル１０５−ｃのセルプレート間の電荷共有を（例えば、バイアスコンポーネント７１０及びタイミングコンポーネント７１５を介して）容易にし得る。メモリコントローラ１４０−ａは、バイアスコンポーネント７１０及びタイミングコンポーネント７１５の間又はそれらに関する通信を介して、区域４０５−ｃのコンポーネントを含む、メモリアレイ１００−ａ中の様々なコンポーネントのバイアスを制御し得る。例えば。メモリコントローラ１４０−ａは、図２Ａ〜図６に関して記述された動作を実行するために、区域４０５−ｃ中の（例えば、区域バイアス線７３５を介した）スイッチングコンポーネントへの電圧の印加を制御し得る。

メモリコントローラ１４０−ａは、第１の動作（例えば、読み出し動作又は書き込み動作）のためのメモリセル１０５−ｃの内の第１の強誘電体メモリセル（例えば、図４に関するメモリセル４７０−ａの内のメモリセル）の選択を容易にし得る。幾つかの実施形態では、第１の強誘電体メモリセルは、第１のワード線（例えば、図４に関するワード線４６５−ａ）を使用して選択され得る。メモリコントローラ１４０−ａは、第２の動作（例えば、読み出し動作又は書き込み動作）のためのメモリセル１０５−ｃの内の第２の強誘電体メモリセル（例えば、図４に関するメモリセル４７０−ｂの内のメモリセル）の選択をも容易にし得る。幾つかの実施形態では、第２の強誘電体メモリセルは、第１のワード線（例えば、図４に関するワード線４６５−ｂ）を使用して選択され得る。したがって、幾つかの実施形態では、第１の強誘電体メモリセルは第１の動作を実行し得、第２の強誘電体メモリセルは第２の動作を実行し得る。幾つかの実施形態では、第２の動作は、第１の動作のタイミングに基づいて第２の強誘電体メモリセルにより実行され得る。

メモリコントローラ１４０−ａは、コンポーネントの中でもとりわけ、第１の強誘電体メモリセルの第１のプレートと第２の強誘電体メモリセルの第２のプレートとの間の導電経路の確立をも容易にし得る。導電経路は、第１のプレート及び第２のプレートと電子通信する１つ以上のスイッチングコンポーネント（例えば、図４に関するスイッチングコンポーネント４６０）を活性化することによって確立され得る。該確立のタイミングは、タイミングコンポーネント７１５によって判定され得る。第１のスイッチングコンポーネントの活性化に基づいて、第１のプレートから第２のプレートへ電荷が転送され得る。幾つかの場合、導電経路の確立は、第２の動作の一部の間であり、第１の強誘電体メモリセル及び第２の強誘電体メモリセルの選択に基づく。タイミングコンポーネント７１５は、第２の強誘電体メモリセルの第２の動作を開始する時間をも判定し得る。該判定は、第１の強誘電体メモリセルの第１の動作のタイミングに基づき得る。導電経路の確立は、第２の動作を開始する時間に基づき得る。

幾つかの場合、メモリコントローラ１４０−ａは、電圧源からの第１のプレートの絶縁を開始し得る。例えば、第１のプレートは、個別の電源線（例えば、図４の電源線４２０−ａ）に電圧源を接続するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４３０−ａ）を不活性化することによって電圧源（例えば、図４のＶＣＣ４１０−ａ）から切断され得る。そうした場合、導電経路は、（タイミングコンポーネント７１５により判定されるように）絶縁後に確立され得る。その他の場合、導電経路は、（タイミングコンポーネント７１５により判定されるように）絶縁の前又は間に確立され得る。幾つかの場合、メモリコントローラ１４０−ａは、第２のプレートからの第１のプレートの絶縁を容易にし得る。該絶縁は、第１のプレート及び第２のプレートと電子通信するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４６０）を不活性化することによって実装され得る。バイアスコンポーネント７１０は、スイッチングコンポーネントのゲートに適切なバイアス電圧を印加することによってスイッチングコンポーネントを不活性化し得る。タイミングコンポーネント７１５は、導電経路の確立から閾値時間が経過したとの判定に基づいて、絶縁に対するタイミングを判定し得る。タイミングコンポーネント７１５は、導電経路の確立から閾値電荷量が転送されたとの判定に基づいて、絶縁に対するタイミングを判定し得る。

セルプレートの絶縁後、タイミングコンポーネント７１５は、短絡の確立を含み得る、第１のプレートと電圧リファレンス（例えば、図４のグランド４４０）との間の導電経路の確立のために、バイアスコンポーネント７１０と通信し得る。短絡はセルプレートの絶縁に基づき得る。幾つかの場合、第１のプレートは、第１のプレートを電圧リファレンスに接続するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４５５−ａ）を活性化することによって電圧リファレンスに短絡され得る。第１のプレートが電圧リファレンスに短絡された後、タイミングコンポーネント７１５は、電圧源（例えば、図４のＶＢＯＯＳＴ４１５−ｂ）を第２のプレートに印加するためにバイアスコンポーネント７１０と通信し得る。供給電圧は、プレートの絶縁後に印加され得る。

幾つかの場合、タイミングコンポーネント７１５は、導電経路の確立後、供給電圧（例えば、図４のＶＢＯＯＳＴ４１５−ｂ）を第２のプレートに印加するためにバイアスコンポーネント７１０と通信し得る。例えば、導電経路は、第１のプレートと第２のプレートとの間の導電経路の確立に基づいて、第２のプレートと電圧源との間に確立され得る。導電経路は、第１のプレートから第２のプレートへ電荷が転送されている間に確立され得る。供給電圧は、第２のプレートと電子通信する電力線（例えば、図４の電源線４２０−ｂ）に供給電圧を接続するスイッチングコンポーネント（例えば、図４のスイッチングコンポーネント４３５−ｂ）を活性化することによって印加され得る。供給電圧が第２のプレートに印加される間、タイミングコンポーネント７１５は、第１のプレートを第２のプレートから絶縁するためにバイアスコンポーネント７１０と通信し得る。

リファレンスコンポーネント７２０は、センスコンポーネント１２５−ｂに対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント７２０は、リファレンス信号を生み出すように特に構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント７２０はその他の強誘電体メモリセル１０５であり得る。幾つかの例では、リファレンスコンポーネント７２０は、図３を参照しながら記述したように、２つのセンス電圧の間の値を有する電圧を出力するように構成され得る。又は、リファレンスコンポーネント７２０は、事実上のグランド電圧（例えば、約０Ｖ）を出力するように設計され得る。

センスコンポーネント１２５−ｂは、（デジット線１１５−ｃを通じた）メモリセル１０５−ｃからの信号をリファレンスコンポーネント７２０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、ラッチ７２５中に該出力をその後格納し得、ここで、それは、メモリアレイ１００−ａの一部であるメモリデバイスを使用して、電子デバイスの動作に従って使用され得る。

図８は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有を支持するシステム８００を説明する。システム８００は、様々なコンポーネントと接続し又は様々なコンポーネントを物理的に支持するプリント回路基板であり得又は該プリント回路基板を含み得る、デバイス８０５を含む。デバイス８０５は、とりわけ、図１及び図７を参照しながら記述したメモリアレイ１００の一例であり得るメモリアレイ１００−ｂを含むる。メモリアレイ１００−ｂは、とりわけ、図１及び図７を参照しながら記述したメモリコントローラ１４０と図１〜図７を参照しながら記述したメモリセル１０５又は４７０の一例であり得るメモリコントローラ１４０−ｂと１つ以上のメモリセル１０５−ｄとを含み得る。デバイス８０５はまた、プロセッサ８１０、ＢＩＯＳコンポーネント８１５、１つ以上の周辺コンポーネント８２０、及び入出力制御コンポーネント８２５を含み得る。デバイス８０５のコンポーネントはバス８３０を通じて相互に電子通信し得る。

プロセッサ８１０は、メモリコントローラ１４０−ｂを通じてメモリアレイ１００−ｂを動作するように構成され得る。幾つかの場合では、プロセッサ８１０は、図１及び図７を参照しながら記述したメモリコントローラ１４０の機能を実行し得る。その他の場合では、メモリコントローラ１４０−ｂはプロセッサ８１０中に集積され得る。プロセッサ８１０は、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネントであり得、又はこれらの種類のコンポーネントの組み合わせであり得、プロセッサ８１０は、セルプレート間の電荷の転送を容易にすることを含む本明細書で記述される様々な機能を実行し得る。プロセッサ８１０は、例えば、デバイス８０５に様々な機能又はタスクを実行させるために、メモリアレイ１００−ａ中に蓄積されたコンピュータ可読の命令を実行するように構成され得る。

ＢＩＯＳコンポーネント８１５は、システム８００の様々なハードウェアコンポーネントを初期化し得及び実行し得る、ファームウェアとして動作するベーシックインプット／アウトプットシステム（ＢＩＯＳ）を含むソフトウェアコンポーネントであり得る。ＢＩＯＳコンポーネント８１５はまた、プロセッサ８１０と様々なコンポーネント、例えば、周辺コンポーネント８２０、入出力制御コンポーネント８２５等との間のデータの流れを管理し得る。ＢＩＯＳコンポーネント８１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ中に蓄積されたプログラム又はソフトウェアを含み得る。

１つ以上の周辺コンポーネント８２０の各々は、デバイス８０５中に集積される、任意の入力若しくは出力デバイス又はそうしたデバイスのためのインタフェースであり得る。例として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、直列若しくは並列ポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入出力制御コンポーネント８２５は、プロセッサ８１０と周辺コンポーネント８２０、入力デバイス８３５、又は出力デバイス８４０との間のデータ通信を管理し得る。入出力制御コンポーネント８２５はまた、デバイス８０５中に集積されない周辺装置を管理し得る。幾つかの場合では、入出力制御コンポーネント８２５は、外部周辺装置への物理的接続又はポートを表し得る。

入力８３５は、デバイス８０５又はそのコンポーネントへの入力を提供する、デバイス８０５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力８３５は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する外部装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

出力デバイス８４０は、デバイス８０５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス８０５の外にあるデバイス又は信号を表し得る。出力デバイス８４０の一例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合では、出力デバイス８４０は、周辺コンポーネント８２０を介してデバイス８０５とインタフェースで連結する周辺装置であり得、又は入出力制御コンポーネント８２５により管理され得る。

メモリコントローラ１４０−ｂ、デバイス８０５、及びメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で成り立ってもよい。これは、本明細書に記述される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。

図９は、本開示の様々な実施形態に従ったメモリセルプレート間の電荷共有のための方法９００を説明するフローチャートを示す。方法９００の動作は、とりわけ、図１、図７、及び図８を参照しながら記述したようにメモリアレイ１００によって実装され得る。例えば、方法９００の動作は、とりわけ、図１、図７、及び図８を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で記述される機能の側面を専用のハードウェアを使用して実行してもよい。

ブロック９０５において、方法は、第１の動作（例えば、読み出し動作又は書き込み動作）のために第１の強誘電体メモリセルを選択することを含み得る。第１の強誘電体メモリセルは、第１のプレートを備えた第１の強誘電体コンデンサを含み得、第１のワード線を使用して選択され得る。幾つかの例では、ブロック９０５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック９１０において、方法は、第２の動作（例えば、読み出し動作又は書き込み動作）のために第２の強誘電体メモリセルを選択することを含み得る。第２の強誘電体メモリセルは、第２のプレートを備えた第２の強誘電体コンデンサを含み得、第２のワード線を使用して選択され得る。幾つかの例では、方法は、第１の強誘電体メモリセルの第１の動作のタイミングに少なくとも部分的に基づいて、第２の強誘電体メモリセルの第２の動作を開始する時間を判定することを含み得る。したがって、導電経路の確立は、第２の動作を開始する時間に少なくとも部分的に基づき得る。幾つかの例では、ブロック９１０の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック９１５において、方法は、第２の動作の一部の間に、又は第１の強誘電体メモリセル及び第２の強誘電体メモリセルの選択に少なくとも部分的に基づいて、第１の強誘電体コンデンサの第１のプレートと第２の強誘電体コンデンサの第２のプレートとの間に導電経路を確立することを含み得る。幾つかの場合、方法は、第１のプレートを電圧源から絶縁することを含み得る。したがって、導電経路の確立は該絶縁後であり得る。別の場合では、導電経路の確立は、該絶縁の前又は間であり得る。幾つかの例では、方法は、第１のプレートを第２のプレートから絶縁することと、該絶縁に少なくとも部分的に基づいて第１のプレートを電圧リファレンスに短絡することとを含み得る。これらの例では、方法は、該絶縁後に第２のプレートに供給電圧を印加することをも含み得る。

幾つかの場合、方法は、導電経路の確立後に第２のプレートに供給電圧を印加することを含む。そうした場合、供給電圧が第２のプレートに印加される間に第１のプレートは第２のプレートから絶縁され得る。幾つかの例では、方法は、導電経路の確立から閾値時間が経過したここと判定を判定することを含む。したがって、第２のプレートからの第１のプレートの絶縁は、閾値時間が経過したとの判定に少なくとも部分的に基づき得る。その他の例では、方法は、導電経路の確立から閾値電荷量が転送されたことを判定することを含む。したがって、第２のプレートからの第１のプレートの絶縁は、閾値電荷量が転送されたとの判定に少なくとも部分的に基づき得る。幾つかの例では、ブロック９１５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

幾つかの場合、方法９００はメモリ装置により実行され得る。該装置は、第１のプレートを備えた第１の強誘電体コンデンサを含む第１の強誘電体メモリセルを第１の動作のために選択するための手段と、第２のプレートを備えた第２の強誘電体コンデンサを含む第２の強誘電体メモリセルを第２の動作のために選択するための手段と、第２の動作の一部の間に第１の強誘電体メモリセル及び第２の強誘電体メモリセルの選択に少なくとも部分的に基づいて第１の強誘電体コンデンサの第１のプレートと第２の強誘電体コンデンサの第２のプレートとの間に導電経路を確立するための手段とを含み得る。

幾つかの場合、メモリ装置は、第１の強誘電体メモリセルの第１の動作のタイミングに少なくとも部分的に基づいて第２の強誘電体メモリセルの第２の動作を開始する時間を判定するための手段であって、ここで、導電経路の確立は第２の動作を開始する時間に少なくとも部分的に基づく手段を含む。

幾つかの場合、メモリ装置は、第１のプレートを電圧源から絶縁するための手段であって、ここで、導電経路の確立は該絶縁の後である手段を含む。

幾つかの場合、メモリ装置は、第１のプレートを第２のプレートから絶縁するための手段と、該絶縁に少なくとも部分的に基づいて第１のプレートを電圧リファレンスに短絡するための手段とを含む。そうした場合、装置は、該絶縁の後に第２のプレートに供給電圧を印加するための手段を含み得る。

幾つかの場合、メモリ装置は、導電経路の確立の後に第２のプレートに供給電圧を印加するための手段と、供給電圧が第２のプレートに印加される間に第１のプレートを第２のプレートから絶縁するための手段とを含む。

幾つかの場合、メモリ装置は、導電経路の確立から閾値時間が経過したことを判定するための手段と、閾値時間が経過したとの判定に少なくとも部分的に基づいて第１のプレートを第２のプレートから絶縁するための手段とを含む。

幾つかの場合、メモリ装置は、導電経路の確立から閾値電荷量が転送されたことを判定するための手段と、閾値電荷量が転送されたとの判定に少なくとも部分的に基づいて第１のプレートを第２のプレートから絶縁するための手段とを含む。

図１０は、本開示の様々な実施形態に従ったデジット線の絶縁を備えたメモリセルセンシングのための方法１０００を説明するフローチャートを示す。方法１０００の動作は、とりわけ、図１、図７、及び図８を参照しながら記述したようにメモリアレイ１００によって実装され得る。例えば、方法１０００の動作は、図１、図７、及び図８を参照しながら記述したようにメモリコントローラ１４０によって実行され得る。幾つかの例では、メモリコントローラ１４０は、後述する機能を実行するために、メモリアレイ１００の機能的要素を制御するための一式のコードを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で記述される機能の側面を専用のハードウェアを使用して実行してもよい。

ブロック１００５において、方法は、第１の強誘電体メモリセルの第１の動作を実行することを含み得る。第１の強誘電体メモリセルは第１のワード線を使用して選択され得る。幾つかの例では、ブロック１００５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック１０１０において、方法は、第２の強誘電体メモリセルの第２の動作を実行することを含み得る。第２の動作に対するタイミングは、第１の動作に対するタイミングに少なくとも部分的に基づき得る。第１の強誘電体セルは第２のワード線を使用して選択され得る。幾つかの例では、ブロック１０１０の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック１０１５において、方法は、第２の動作に対するタイミングに少なくとも部分的に基づいて、第１の強誘電体メモリセルの第１のプレート及び第２の強誘電体メモリセルの第２のプレートと電子通信する第１のスイッチングコンポーネントを活性化することを含み得る。幾つかの例では、ブロック１０１５の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

ブロック１０２０において、方法は、第１のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて第１のプレートから第２のプレートへ電荷を転送することを含み得る。幾つかの場合、方法は、第１の強誘電体セルの第１のプレート及び第２の強誘電体セルの第２のプレートと電子通信する第２のスイッチングコンポーネントを活性化することを含み得る。該電荷を転送することは、第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づき得る。幾つかの例では、方法は、第１のプレートを第２のプレートから絶縁することと、該絶縁に少なくとも部分的に基づいて第１のプレートと電圧リファレンスとの間に導電経路を確立することとを含み得る。該絶縁は、第２のプレート上の電圧が閾値（例えば、読み出し動作を実行するための値（読み出し値）又は書き込み動作を実行するための値（書き込み値））に到達したとの判定に少なくとも部分的に基づき得る。方法は、第１のプレートと電圧リファレンスとの間の導電経路の確立に少なくとも部分的に基づいて、第２のプレートと電圧源との間に導電経路を確立することをも含み得る。幾つかの場合、方法は、電荷を転送する間に、第２のプレートと電圧源との間に導電経路を確立することを含む。幾つかの例では、ブロック１０２０の動作は、図７を参照しながら記述したように、バイアスコンポーネント７１０又はタイミングコンポーネント７１５によって実行されてもよく、又は容易にされてもよい。

幾つかの場合、方法１０００はメモリ装置により実行され得る。該メモリ装置は、第１の強誘電体メモリセルの第１の動作を実行するための手段と、第２の強誘電体メモリセルの第２の動作を実行するための手段であって、ここで、第２の動作に対するタイミングは第１の動作に対するタイミングに少なくとも部分的に基づく手段と、第２の動作に対するタイミングに少なくとも部分的に基づいて、第１の強誘電体メモリセルの第１のプレート及び第２の強誘電体メモリセルの第２のプレートと電子通信する第１のスイッチングコンポーネントを活性化するための手段と、第１のスイッチングコンポーネントの活性化に少なくとも部分的に基づいて第１のプレートから第２のプレートへ電荷を転送するための手段とを含み得る。

幾つかの場合、メモリ装置は、電荷の転送からもたらされる第２のプレート上の電圧が閾値に到達したことを判定するための手段と、該判定に少なくとも部分的に基づいて第１のプレートを第２のプレートから絶縁するための手段とを含み得る。

幾つかの場合、メモリ装置は、第１の強誘電体セルの第１のプレート及び第２の強誘電体セルの第２のプレートと電子通信する第２のスイッチングコンポーネントを活性化するための手段であって、ここで、電荷を転送することは第２のスイッチングコンポーネントの活性化に少なくとも部分的に基づく手段を含み得る。

幾つかの場合、メモリ装置は、第１の強誘電体メモリセルを第１のワード線を使用して選択するための手段と、第２の強誘電体メモリセルを第２のワード線を使用して選択するための手段とを含み得る。

幾つかの場合、メモリ装置は、第１のプレートを第２のプレートから絶縁するための手段と、該絶縁に少なくとも部分的に基づいて第１のプレートと電圧リファレンスとの間に導電経路を確立するための手段とを含み得る。そうした場合、装置は、第１のプレートと電圧リファレンスとの間の導電経路の確立に少なくとも部分的に基づいて第２のプレートと電圧源との間に導電経路を確立するための手段を含み得る。

幾つかの場合、メモリ装置は、電荷を転送する間に第２のプレートと電圧源との間に導電経路を確立するための手段を含み得る。

したがって、方法９００及び１０００並びに本開示を通じて記述されるそれらは、メモリセルプレート間の電荷共有のために強誘電体メモリアレイを動作する１つ以上の方法を提供し得る。方法９００及び１０００並びに本開示を通じて記述されるそれらは可能な実装を記述し、その動作及びステップは、その他の実装が可能であり考慮されるように組み替えられ得、さもなければ修正され得ることに留意すべきである。幾つかの例では、方法９００及び１０００並びに本開示を通じて記述されるそれらの内の２つ以上からの側面が結合されてもよい。

本明細書の説明は、例示を提供し、請求項に記載される範囲、適用性、又は例を制限しない。開示の範囲から逸脱することなく、論じられた要素の機能及び配置の変更がなされ得る。様々な例では、様々な手順又はコンポーネントを適宜省略し得、代替し得、又は追加し得る。また、幾つかの例に関して記述されたフィーチャは、その他の例において結合され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用されるように、用語“実施形態”、“例”、及び“模範的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、記述される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実施され得る。幾つかの実例では、記述される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又はフィーチャは、同様の参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、同様のコンポーネントの中で区別するダッシュ及び第２のラベルを参照ラベルに続けることによって区別され得る。第１の参照ラベルが明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当該技術分野の技術者は理解するであろう。

本明細書で用いられるように、用語“事実上のグランド（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、動作可能なアンプ及び抵抗を含む電圧ドライバ等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路中の）電子又は信号を能動的に交換し得、又は（例えば、非通電の回路中の）電子又は信号を能動的に交換しないかもしれないが、回路が通電されると電子又は信号を交換するように構成され得又は動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に係わらず電子通信する。

用語“絶縁”は、電子が現在流れていないコンポーネント間の関係を指す。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合では、該基板は半導体ウエハである。その他の場合では、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、イオン注入により、又はその他のドーピング手段により、基板の初期の形成又は成長中に実行され得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子である）場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホールである）場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらす。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加される場合、トランジスタは“オン”又は“活性化”にされ得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加される場合、トランジスタは“オフ”又は“不活性化”にされ得る。

本明細書の開示と関連して記述される様々な説明ブロック、コンポーネント、及びモジュールは、本明細書に記述される機能を実行するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実行され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に記述される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上述の機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを用いて実装できる。機能を実装するフィーチャはまた、機能の（複数の）部分が異なる物理的位置に実装されるように分配されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“１つ以上の”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを示す。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用され得且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。

また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を用いてウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクがデータを磁気的に通常再生する場合に、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含む。上記されたものの組み合わせは、コンピュータ可読媒体の範囲にも含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書に記述された例示及び設計に制限されるべきではなく、本明細書に開示された原理及び新規のフィーチャと一致する最も広い範囲に一致すべきである。

Claims (20)

1. 第１のプレートを備えた第１の強誘電体コンデンサを含む第１の強誘電体メモリセルを第１の動作のために選択することと、
   第２のプレートを備えた第２の強誘電体コンデンサを含む第２の強誘電体メモリセルを第２の動作のために選択することと、
   前記第２の動作の一部の間に前記第１の強誘電体メモリセル及び前記第２の強誘電体メモリセルの前記選択に少なくとも部分的に基づいて前記第１の強誘電体コンデンサの前記第１のプレートと前記第２の強誘電体コンデンサの前記第２のプレートとの間に導電経路を確立すること
   を含む、
   強誘電体メモリアレイの動作方法。
2. 前記第１の動作及び前記第２の動作は書き込み動作又は読み出し動作を各々含む、請求項１に記載の方法。
3. 前記第１の強誘電体メモリセルの前記第１の動作のタイミングに少なくとも部分的に基づいて前記第２の強誘電体メモリセルの前記第２の動作を開始する時間を判定することであって、ここで、前記導電経路の確立は前記第２の動作を開始する前記時間に少なくとも部分的に基づくこと
   を更に含む、請求項１に記載の方法。
4. 前記第１のプレートを電圧源から絶縁することであって、ここで、前記導電経路の確立は前記絶縁の後であること
   を更に含む、請求項１に記載の方法。
5. 前記第１のプレートを前記第２のプレートから絶縁することと、
   前記絶縁に少なくとも部分的に基づいて前記第１のプレートを電圧リファレンスに短絡することと
   を更に含む、請求項１に記載の方法。
6. 前記絶縁の後に前記第２のプレートに供給電圧を印加すること
   を更に含む、請求項５に記載の方法。
7. 前記導電経路の確立の後に前記第２のプレートに供給電圧を印加すること
   を更に含む、請求項１に記載の方法。
8. 前記供給電圧が前記第２のプレートに印加される間に前記第１のプレートを前記第２のプレートから絶縁すること
   を更に含む、請求項７に記載の方法。
9. 前記導電経路の前記確立から閾値時間が経過したことを判定することと、
   前記閾値時間が経過したとの前記判定に少なくとも部分的に基づいて前記第１のプレートを前記第２のプレートから絶縁することと
   を更に含む、請求項１に記載の方法。
10. 前記導電経路の前記確立から閾値電荷量が転送されたことを判定することと、
    前記閾値電荷量が転送されたとの前記判定に少なくとも部分的に基づいて前記第１のプレートを前記第２のプレートから絶縁することと
    を更に含む、請求項１に記載の方法。
11. 第１の強誘電体メモリセルの第１の動作を実行することと、
    第２の強誘電体メモリセルの第２の動作を実行することであって、ここで、前記第２の動作に対するタイミングは前記第１の動作に対するタイミングに少なくとも部分的に基づくことと、
    前記第２の動作に対する前記タイミングに少なくとも部分的に基づいて、前記第１の強誘電体メモリセルの第１のプレート及び前記第２の強誘電体メモリセルの第２のプレートと電子通信する第１のスイッチングコンポーネントを活性化することと、
    前記第１のスイッチングコンポーネントの前記活性化に少なくとも部分的に基づいて前記第１のプレートから前記第２のプレートへ電荷を転送することと
    を含む、強誘電体メモリアレイの動作方法。
12. 前記電荷の転送からもたらされる前記第２のプレート上の電圧が閾値に到達したことを判定することと、
    前記判定に少なくとも部分的に基づいて前記第１のプレートを前記第２のプレートから絶縁することと
    を更に含む、請求項１１に記載の方法。
13. 第１の強誘電体セルの前記第１のプレート及び第２の強誘電体セルの前記第２のプレートと電子通信する第２のスイッチングコンポーネントを活性化することであって、ここで、前記電荷を転送することは前記第２のスイッチングコンポーネントの前記活性化に少なくとも部分的に基づくこと
    を更に含む、請求項１１に記載の方法。
14. 前記第１の強誘電体メモリセルを第１のワード線を使用して選択することと、
    前記第２の強誘電体メモリセルを第２のワード線を使用して選択することと
    を更に含む、請求項１１に記載の方法。
15. 前記第１のプレートを前記第２のプレートから絶縁することと、
    前記絶縁に少なくとも部分的に基づいて前記第１のプレートと電圧リファレンスとの間に導電経路を確立することと
    を更に含む、請求項１１に記載の方法。
16. 前記第１のプレートと前記電圧リファレンスとの間の前記導電経路の前記確立に少なくとも部分的に基づいて前記第２のプレートと電圧源との間に導電経路を確立すること
    を更に含む、請求項１５に記載の方法。
17. 前記電荷を転送する間に前記第２のプレートと電圧源との間に導電経路を確立すること
    を更に含む、請求項１１に記載の方法。
18. 第１の組のメモリセルの第１のプレート線と、
    第２の組のメモリセルの第２のプレート線であって、等化線及び１つ以上のスイッチングコンポーネントを介して前記第１のプレート線と電子通信する前記第２のプレート線と、
    前記第１のプレート線及び前記第２のプレート線と電子通信する少なくとも１つの電圧源と
    を含む、電子メモリ装置。
19. 前記第１の組のメモリセルは第１のワード線と電子通信し、前記第２の組のメモリセルは、前記第１のワード線から絶縁された第２のワード線と電子通信する、請求項１８に記載の電子メモリ装置。
20. 前記第１のプレート線及び前記第２のプレート線は、第１の電圧源、及び前記第１の電圧源よりも大きい定格電圧を有する第２の電圧源と各々電子通信する、請求項１８に記載の電子メモリ装置。