JP2019521464A - メモリセルのセンシング動作のための電力低減 - Google Patents

Abstract

一つ以上の強誘電性メモリセルを動作させるための方法、システムおよびデバイスが記述される。メモリデバイスは、共通のワード線で複数のメモリセルに対応するセンシングコンポーネントのサブセットをアクティブ化するために、強誘電性キャパシタの不揮発性メモリの特性—例えば、強誘電性キャパシタは、強誘電性キャパシタに印加された電圧なしに、二つの状態のうちの一方に分極されたままであること—を利用してもよい。例えば、共通のワード線を有するメモリセルの第一の集合および第二の集合は、読み出し動作のために選択されてもよい。メモリセルの第一の集合に対応するセンシングコンポーネントの第一の集合は、読み出し動作のためにアクティブ化されてもよく、メモリセルの第二の集合に対応するセンシングコンポーネントの第二の集合は、非アクティブ化状態に維持されてもよい。【選択図】図４

Description

［クロスリファレンス］
本出願は、この譲受人に割り当てられた“Ｐｏｗｅｒ Ｒｅｄｕｃｔｉｏｎ ｆｏｒ ａ Ｓｅｎｓｉｎｇ Ｏｐｅｒａｔｉｏｎ ｏｆ ａ Ｍｅｍｏｒｙ Ｃｅｌｌ”と題された、Ｋａｗａｍｕｒａによる米国特許出願整理番号１５／１６１，９５２に対する優先権を享受する権利を主張する。

以下の記述は、概して、メモリセルに関し、より詳細には、強誘電性メモリセルのための読み出し動作に関連付けられた電力消費を低減することに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、およびデジタルデイスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、二進数のデバイスは、論理“１”または論理“０”によってしばしば示される二つの状態を有する。他の進数においては、三以上の状態が格納されてもよい。格納された情報にアクセスするために、電子デバイスは、メモリデバイスに格納された状態を読み出すか、または検知してもよい。情報を格納するために、電子デバイスは、メモリデバイスに状態を書き込むか、またはプログラムしてもよい。

メモリデバイスの様々なタイプが存在し、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電性ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、およびフラッシュメモリ他を含む。メモリデバイスは、揮発性または不揮発性であってもよい。不揮発性メモリ（例えば、フラッシュメモリ）は、外部電源がなくても長期間、データを格納することができる。揮発性メモリデバイス（例えば、ＤＲＡＭ）は、外部電源によって周期的にリフレッシュされないと、時間の経過とともに格納された状態を失うことがある。二進数のメモリデバイスは、揮発性メモリデバイスの一例であってもよく、キャパシタを充電または放電することによって、論理状態を格納してもよい。しかしながら、充電されたキャパシタは、漏洩電流を通じて、時間の経過とともに放電されることがあり、その結果、格納された情報を失うことになる。さらに、キャパシタに格納された状態を読み出すことは破壊的であり、メモリデバイスは、読み出し動作の完了時にキャパシタに初期状態を書き換えなければならない。揮発性メモリのある特徴は、より高速の読み出しまたは書き込み速度などの性能上の利点を提供することがあるが、周期的なリフレッシュがなくてもデータを格納することができる性能などの不揮発性メモリの特徴が有利なこともある。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを利用してもよいが、記憶デバイスとして強誘電性キャパシタの使用による不揮発性の特性を有することがある。ＦｅＲＡＭデバイスは、したがって、他の不揮発性および揮発性メモリデバイスと比較して改良された性能を有することができる。読み出し動作を実施するとき、ＦｅＲＡＭデバイスは、共通のワード線を有する各メモリセルに対応するセンシングコンポーネントをアクティブ化してもよい。しかし、各メモリセルを発動することは、結果として、電力消費の増大につながることがある。

本明細書の開示は、以下の図面を参照し、以下の図面を含む。
本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリアレイの一例を図示する。 本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリセルの回路の一例を図示する。 本開示の様々な実施形態による、電力低減センシングスキームをサポートする強誘電性メモリセルに対するヒステリシス曲線の例を図示する。 本開示の様々な実施形態による、電力低減センシングスキームをサポートする回路の一例を図示する。 本開示の様々な実施形態による、電力低減センシングスキームに対するタイミング図を図示する。 本開示の様々な実施形態による、電力低減センシングスキームに対するメモリコントローラの一例を図示する。 本開示の様々な実施形態による、電力低減センシングスキームをサポートする強誘電性メモリアレイの一例のブロック図を図示する。 本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリアレイを含むデバイスのブロック図を図示する。 本開示の様々な実施形態による、電力低減センシングスキームに対する一つ以上の方法を図示するフローチャートである。

強誘電性メモリデバイスは、共通のアクセス線（例えば、ワード線）を使用する複数のメモリセルに対応するセンシングコンポーネントのサブセットをアクティブ化して電力を節約するために、強誘電性キャパシタの不揮発性メモリ特性―例えば、強誘電性キャパシタは、強誘電性キャパシタに印加される電圧なしで、二つの状態のうちの一方に分極されたままであってもよいなど―を利用してもよい。共通のワード線に関連付けられたメモリセルの集合は、読み出し動作のために選択されることがある。たとえ、その集合内の各メモリセルがワード線を共有していたとしても、読み出し動作は、集合のうちの他のメモリセルに格納された情報をディスターブすることなく、メモリセルの集合のうちのあるメモリセルによって格納された情報を抽出するために実施されてもよい。

例示として、集合のメモリセルを読み出すために、読み出されるメモリセルに対応するデジット線は、読み出し動作の前に事実上グラウンドに接続されてもよい。電圧は、読み出されるメモリセルの上部セルプレートに印加されてもよい。これは、読み出されるセルの強誘電性キャパシタに電圧差を引き起こすことがあり、ゆえに、強誘電性キャパシタは、読み出し動作中に対応するデジット線上に電荷を放出することがある。他の―すなわち、読み出すことを意図されていない―メモリセルの誘電性キャパシタが電荷を放出することを防ぐために、それらの強誘電性キャパシタにおける電圧は、ゼロまたはほぼゼロに保持されてもよい。例えば、読み出されないメモリセルに対応するデジット線は、読み出されないメモリセルの強誘電性キャパシタの上部セルプレートに印加される電圧、またはその電圧の近傍の電圧に維持されてもよい。したがって、読み出されないメモリセルの強誘電性キャパシタは、同一のワード線上の他のセルの読み出し動作中に、それらの格納された論理状態を保持することができ、読み出されないメモリセルに関連付けられたセンシングコンポーネントは、非アクティブ化状態に維持されてもよく、電力消費の低減につながることがある。

対照的に、ＤＲＡＭメモリセルに対しては、読み出し動作のためにメモリセルを選択することは、ワード線を共有する各メモリセルをディスターブすることがある。以下にさらに記述されるように、センシングコンポーネントは、その後、ディスターブされたメモリセルの最初の論理状態をリストア（“ライトバック”）するために用いられてもよく、ライトバックを容易にするために電力を使用する。

上記で紹介された開示の特徴は、メモリアレイの文脈で以下にさらに記述される。その後、具体例が電力低減センシングアーキテクチャをサポートする回路を参照して記述される。本開示のこれらの特徴および他の特徴は、電力低減センシングスキームに関連する装置図、システム図およびフローチャートによってさらに図示され、それらを参照して記述される。

図１は、本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリアレイ１００の一例を図示する。メモリアレイ１００は、電子メモリ装置と呼ばれることもある。メモリアレイ１００は、様々な状態を格納するためにプログラム可能なメモリセル１０５を含む。各メモリセル１０５は、論理“０”および論理“１”として示される二つの状態を格納するためにプログラムすることが可能であってもよい。ある場合には、メモリセル１０５は、三以上の論理状態を格納するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を格納するためにキャパシタを含んでもよい。例えば、充電および放電されたキャパシタは、それぞれ二つの論理状態を表してもよい。ＤＲＡＭアーキテクチャは、このような設計を通常利用してもよく、使用されるキャパシタは、線形の電子分極特性を有する誘電性材料を含んでもよい。対照的に、強誘電性メモリセルは、誘電性材料として強誘電性を有するキャパシタを含んでもよい。強誘電性キャパシタの電荷の様々なレベルは、異なる論理状態を表してもよい。強誘電性材料は、非線形の分極特性を有し、強誘電性メモリセル１０５の幾つかの詳細および利点は、以下で論じられる。

読み出しおよび書き込みなどの動作は、適切なアクセス線をアクティブ化するか、または選択することによってメモリセル１０５で実施されてもよく、アクセス線は、ワード線１１０、ＷＬ＿１からＷＬ＿Ｎと、デジット線１１５、ＤＬ＿１からＤＬ＿Ｎとしてもそれぞれ参照されてもよい。ワード線１１０またはデジット線１１５をアクティブ化するか、または選択することは、それぞれの線に電圧を印加することを含んでもよい。ある場合には、デジット線１１５は、ビット線と呼ばれることがある。ワード線１１０およびデジット線１１５は、導電性材料で製造される。例えば、ワード線１１０およびデジット線１１５は、銅、アルミニウム、金、またはタングステンなどの金属で製造されてもよい。図１の例によれば、メモリセル１０５の各行は、単一のワード線１１０に接続され、メモリセル１０５の各列は、単一のデジット線１１５に接続される。ワード線１１０のうちの一つおよびデジット線１１５のうちの一つをアクティブ化する（例えば、電圧を印加する）ことによって、単一のメモリセル１０５は、その交点でアクセスされてもよい。ワード線１１０およびデジット線１１５の交点は、メモリセルのアドレスと呼ばれることがある。

いくつかのアーキテクチャにおいては、セル（例えば、キャパシタ）の論理格納デバイスは、選択コンポーネントによってデジット線から電気的に絶縁されてもよい。ワード線１１０は、選択コンポーネントに接続され、選択コンポーネントを制御してもよい。例えば、選択コンポーネントは、トランジスタであってもよく、ワード線１１０は、トランジスタのゲートに接続されてもよい。ワード線１１０をアクティブ化することによって、結果として、メモリセル１０５のキャパシタと、その対応するデジット線１１５との間の電気的接続または閉回路をもたらす。デジット線は、その後、メモリセル１０５の読み出しまたは書き込みのいずれかにアクセスされてもよい。メモリセル１０５にアクセスすることは、行デコーダ１２０と列デコーダ１３０とを通じて制御されてもよい。いくつかの例においては、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて、適切なワード線１１０をアクティブ化する。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５をアクティブ化する。したがって、ワード線１１０およびデジット線１１５をアクティブ化することによって、メモリセル１０５がアクセスされてもよい。例えば、メモリアレイ１００は、ＤＬ＿１およびＷＬ＿３をアクティブ化することによってメモリセル１０５にアクセスしてもよい。

アクセスすると、メモリセル１０５は、センシングコンポーネント１２５によって、読み出されるか、または検知されてもよく、メモリセル１０５の格納された状態を決定する。例えば、メモリセル１０５にアクセスした後、メモリセル１０５の強誘電性キャパシタは、対応するデジット線１１５上に放電してもよく、デジット線１１５上に電圧を誘発する。デジット線１１５の電圧は、センシングコンポーネント１２５に入力されてもよく、デジット線１１５の電圧は、基準電圧と比較されてもよい。強誘電性キャパシタを有するメモリセル１０５に対して、メモリセルを読み出すことは、 強誘電性キャパシタのプレートをバイアスする―例えば、電圧を印加する―ことを含んでもよい。これは、“移動プレート”スキームと呼ばれることがある。ある場合には、固定電圧が、強誘電性キャパシタのプレートに印加されてもよく、メモリセルを読み出すことは、読み出し動作を実施する前に強誘電性キャパシタと電子通信するデジット線１１５を事実上グラウンドに接続することを含んでもよい。これは、“固定プレート”スキームと呼ばれることがある。

センシングコンポーネント１２５は、信号における差を検出して増幅するために、様々なトランジスタまたは増幅器を含んでもよく、これは、ラッチと呼ばれることがある。センシングコンポーネント１２５は、デジット線１１５の電圧と、基準電圧とを受信して比較するセンス増幅器を含んでもよい。センス増幅器の出力は、その比較に少なくとも部分的に基づいて、より高い（例えば、正の）または、より低い（例えば、負もしくはグラウンドの）供給電圧に駆動されてもよい。例えば、デジット線１１５が基準電圧よりも高い電圧を有する場合には、センス増幅器の出力は、正の供給電圧に駆動されてもよい。ある場合には、センス増幅器は、デジット線１１５の出力を供給電圧にさらに駆動してもよい。センシングコンポーネント１２５は、その後、センス増幅器の出力もしくはデジット線１１５の電圧、またはその双方をラッチしてもよく、これらは、メモリセル１０５に格納された状態が論理“１”であったことを決定するために用いられてもよい。あるいは、デジット線１１５が基準電圧よりも低い電圧を有する場合、センス増幅器の出力は、負またはグラウンド電圧に駆動されてもよい。センシングコンポーネント１２５は、同様に、センス増幅器の出力をラッチしてもよく、メモリセル１０５に格納された状態が論理“０”であったことを決定する。メモリセル１０５の検出された論理状態は、その後、列デコーダ１３０を通じて出力１３５として出力されてもよい。

メモリセル１０５は、関連するワード線１１０とデジット線１１５とをアクティブ化することによって設定されるか、または、書き込まれてもよい。上記で論じられたように、ワード線１１０をアクティブ化することは、メモリセル１０５の対応する行を、それらのそれぞれのデジット線１１５に電気的に接続する。ワード線１１０がアクティブ化される間に関連するデジット線１１５を制御することによって、メモリセル１０５は、書き込まれてもよい―すなわち、論理値は、メモリセル１０５に格納されてもよい。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば、入力１３５を受け取ってもよい。強誘電性メモリセル１０５は、強誘電性キャパシタに電圧を印加することによって書き込まれてもよい。このプロセスは、以下により詳細に論じられる。

いくつかのメモリアーキテクチャにおいては、メモリセル１０５にアクセスすることは、格納された論理状態を劣化させるか、または破壊することがあり、書き換えまたはリフレッシュ動作―ライトバック動作とも呼ばれる―は、メモリセル１０５に元の論理状態を戻すために実施されることがある。ＤＲＡＭにおいては、例えば、キャパシタは、二つの状態のうちの一方、論理“０”または論理“１”に初期化されてもよい。例えば、論理“０”は、キャパシタにおける負またはゼロの電圧に関連付けられることがあり、論理“１”は、キャパシタにおける正の電圧に関連付けられることがある。ＤＲＡＭ読み出し動作は、メモリセル１０５にアクセスする前に、キャパシタの第一のプレート（例えば、底部プレート）と電子通信するデジット線１１５に、センシング電圧の半分の電圧を提供することと、デジット線１１５を浮遊させることと、を含んでもよい。メモリセル１０５にアクセスすると、格納された状態に依存して、第一のプレートの電圧およびキャパシタにおける電圧によって、キャパシタは、デジット線１１５上に部分的もしくは完全に放電されるか、または、デジット線１１５から充電されてもよい。したがって、メモリセルにアクセスすることは、格納された論理状態を破壊、またはディスターブすることがあり、論理状態は、センス動作の後で書き換えされてもよい。

論理状態を書き換えするために、第二のプレート（例えば、上部プレート）の電圧が固定電圧（例えば、センシング電圧の半分）に維持される間に、センシングコンポーネント１２５は、キャパシタの第一のプレートに対して、高電圧（例えば、完全なセンス電圧）または低電圧（例えば、事実上のグラウンド）を印加してもよい。この期間中、キャパシタに印加される電圧は、論理“０”または論理“１”のいずれかに対応してもよく、メモリセルは、論理状態を格納するために、デジット線１１５から絶縁されてもよい。ある場合には、単一のワード線１１０は、複数のメモリセル１０５と電子通信し、読み出し動作のために、単一のワード線１１０をアクティブ化することは、結果として、その行におけるメモリセル１０５の放電または充電をもたらすことがある。したがって、その行におけるいくつかまたはすべてのメモリセル１０５は、書き換えられる必要があるかもしれない。ＤＲＡＭデバイスにおいては、アクセスされたメモリセル１０５に対応するセンシングコンポーネント１２５は、読み出し動作によってアクセスされるメモリセル１０５に、最初に格納された論理状態を書き換えるために用いられてもよい。

ＤＲＡＭを含むいくつかのメモリアーキテクチャは、外部電源によって周期的にリフレッシュされなければ、それらの格納された状態を時間の経過とともに失うこともある。例えば、充電されたキャパシタは、漏洩電流を通じて、時間の経過とともに放電されることがあり、その結果、格納された情報を失う。これらのいわゆる揮発性メモリデバイスのリフレッシュ速度は、比較的高いことがあり、―例えば、ＤＲＡＭに対して、毎秒１０回のリフレッシュ動作―その結果、顕著な電力消費につながることがある。ますます大きなメモリアレイになると、特に、バッテリなどの有限の電源に依存するモバイルデバイスに対しては、電力消費の増大は、メモリアレイの開発または動作を抑制するかもしれない（例えば、電源、熱生成、材料の制限など）。しかしながら、強誘電性メモリセル１０５は、他のメモリアーキテクチャと比較して、性能の改良をもたらし得る有益な特性を有することがある。例えば、強誘電性メモリセル１０５は、格納された電荷の劣化を受けにくい傾向にあるため、強誘電性メモリセル１０５を使用するメモリアレイ１００は、必要なリフレッシュ動作がより少ないか、または全くリフレッシュ動作の必要がなくなり、それによって、動作するために必要な電力がより少なくなる可能性がある。

いくつかの例においては、電圧が、強誘電性メモリセル１０５によって用いられるワード線１１０に印加される間は、強誘電性キャパシタの不揮発性特性は、強誘電性メモリセル１０５によって格納された状態を維持するために用いられてもよい。例えば、図３に図示されるように、読み出し動作中に、強誘電性キャパシタにゼロ電圧が印加される間、メモリアレイ１００は、分極電荷、したがって、格納された論理状態を保持するために強誘電性キャパシタの特性を利用してもよい。固定プレートスキームを使用する強誘電性メモリセル１０５に関しては、強誘電性メモリセル１０５に関連付けられた強誘電性キャパシタの第一のプレート（“上部”プレート）に固定電圧が印加されてもよく、対応するデジット線１１５は、その大きさが固定電圧であるか、または固定電圧の近傍である電圧に充電されてもよい。対応するデジット線１１５は、強誘電性キャパシタの第二のプレート（“底部”プレート）と電子通信してもよい。電圧は、その後、強誘電性メモリセル１０５および他の強誘電性メモリセル１０５によって用いられ、誘電性メモリセル１０５および他の強誘電性メモリセル１０５に共通するワード線１１０に印加されてもよい。

ある場合には、読み出し動作は、強誘電性メモリセル１０５のサブセットを読み出すために開始されてもよい。しかし、上記で論じられたように、ワード線１１０に電圧を印加することは、ワード線１１０を利用する強誘電性メモリセル１０５の各々がアクセスされる結果をもたらすことがある。読み出すことを意図された強誘電性メモリセル１０５のサブセットに対して、対応するデジット線１１５は、ワード線１１０に電圧を印加する前に、事実上グラウンドに接続されてもよい。読み出すことを意図されない他の強誘電性メモリセル１０５に対しては、対応するデジット線は、強誘電性キャパシタの第一の（“上部の”）プレートに印加された固定電圧に維持されてもよい。したがって、読み出されない強誘電性メモリセル１０５が読み出し動作によってアクセスされるとき、ゼロ電圧差―すなわち、上部プレートの電圧マイナス底部プレートの電圧―が、関連付けられた強誘電性キャパシタに印加されてもよい。

したがって、強誘電性メモリセル１０５の第二の集合に関連付けられた強誘電性キャパシタは、デジット線１１５と電荷を共有することを抑制することがある。強誘電性キャパシタにゼロ電圧が印加される間、少なくとも二つの異なる論理状態を維持する強誘電性キャパシタの性能によって、格納された論理状態は維持されてもよい。対照的に、ＤＲＡＭメモリセル１０５によって使用されるキャパシタは、その格納された状態をゼロ電圧差で維持しないことがあり、それ故、ワード線における各読み出し動作の後、書き換えされる必要がないことがある。各読み出し動作の後、論理状態を、強誘電性メモリセルにライトバックする必要がないため、関連付けられた強誘電性キャパシタに対応するセンシングコンポーネント１２５は、電力を節約するために、非アクティブ化状態に維持されてもよい。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０およびセンシングコンポーネント１２５などの様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、書き換え、リフレッシュなど）を制御してもよい。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をアクティブ化するために、行アドレス信号と列アドレス信号とを生成してもよい。メモリコントローラ１４０は、また、メモリアレイ１００の動作中に用いられる様々な電位を生成し、制御してもよい。一般的に、本明細書で論じられる印加される電圧の振幅、形状、または期間は、調整または変化してもよく、メモリアレイ１００を動作させるために、様々な動作に対して異なってもよい。さらに、メモリアレイ１００内の一つ、複数またはすべてのメモリセル１０５は、同時にアクセスされてもよい。例えば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定されるリセット動作中に、同時にアクセスされてもよい。

ある場合には、メモリコントローラ１４０は、センシングコンポーネントの第一の集合１２５、センシングコンポーネントの第二の集合１２５、またはそれらの双方をアクティブ化するために用いられてもよい。例えば、ある場合には、共通のワード線１１０を用いるメモリセル１０５の集合は、メモリセル１０５の第一の集合と、第二の集合とにグループ化されてもよい。メモリコントローラ１４０は、共通のワード線１１０を用いる読み出し動作のために、メモリセルの第一の集合１０５およびメモリセルの第二の集合１０５を選択するために用いられてもよい。しかし、対応するセンシングコンポーネントの第一の集合１２５とセンシングコンポーネントの第二の集合１２５とを個々にアクティブ化してもよい。すなわち、メモリコントローラ１４０は、読み出し動作中に、メモリセルの第二の集合に対応するセンシングコンポーネントの第二の集合を非アクティブ化状態に維持しながら、メモリセルの第一の集合１０５に対するセンシングコンポーネントの第一の集合１２５をアクティブ化してもよい。メモリセルの第一の集合および第二の集合１０５に対応するセンシングコンポーネント１２５の一部を動作させることは、電力を節約することができ、デジット線１１５間のパターンノイズおよびクロストークなど、メモリアレイ１００におけるノイズを低減するために利用されてもよい。

図２は、本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリセルの回路２００の一例を図示する。回路２００は、メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａおよびセンシングコンポーネント１２５−ａを含み、それらは、それぞれ、図１を参照して記述されたメモリセル１０５、ワード線１１０（アクセス線とも呼ばれることがある）、デジット線１１５およびセンシングコンポーネント１２５の例であってもよい。

メモリセル１０５−ａは、キャパシタ２０５などの論理記憶コンポーネントを含んでもよく、これは、容量結合された第一のプレートと第二のプレートとを有する。第一のプレートは、セルプレート２３０と呼ばれることがあり、第二のプレートは、セル底部２１５と呼ばれることがある。いくつかの例においては、キャパシタの方向づけは、メモリセル１０５−ａの動作を変化させることなく、反転されることができ、すなわち、第一のプレートがセル底部２１５に対応してもよく、第二のプレートがセルプレート２３０に対応してもよい。図２の例においては、セルプレート２３０は、プレート線２１０を介してアクセスされてもよく、セル底部２１５は、デジット線１１５−ａを介してアクセスされてもよい。また、図２の例においては、キャパシタ２０５の端子は、強誘電性材料によって分離され、メモリセル１０５−ａは、以下の論考において、強誘電性メモリセル１０５−ａと呼ばれる。上述されたように、様々な状態は、キャパシタ２０５を充電または放電すること、すなわち、キャパシタ２０５の強誘電性材料を分極させることによって格納されてもよい。キャパシタ２０５を分極させるために必要な全電荷は、残留分極（ＰＲ）値と呼ばれることがあり、キャパシタ２０５の全電荷のうちの半分に到達するキャパシタ２０５の電圧は、強制電圧（ＶＣ）と呼ばれることがある。

キャパシタ２０５の格納された状態は、回路２００に表される様々な素子を動作させることによって読み出されるか、または検知されることができる。キャパシタ２０５は、デジット線１１５−ａと電子通信してもよい。例えば、キャパシタ２０５は、選択コンポーネント２２０が非アクティブ化されたときに、デジット線１１５−ａから絶縁されることができ、選択コンポーネント２２０が強誘電性メモリセル１０５−ａを選択するためにアクティブ化されると、キャパシタ２０５はデジット線１１５−ａに接続されることができる。換言すると、強誘電性メモリセル１０５−ａが、選択コンポーネント２２０と強誘電性キャパシタ２０５とを含む場合、強誘電性メモリセル１０５−ａは、強誘電性キャパシタ２０５と電子通信する選択コンポーネント２２０を用いて選択されてもよい。ある場合には、選択コンポーネント２２０はトランジスタであって、電圧の大きさがトランジスタの閾値電圧よりも大きい場合、その動作は、トランジスタゲートに電圧を印加することによって制御される。

ワード線１１０−ａは、選択コンポーネント２２０をアクティブ化してもよい。例えば、ワード線１１０−ａに印加される電圧は、トランジスタのゲートに印加され、キャパシタ２０５をデジット線１１５−ａに接続する。あるいは、選択コンポーネント２２０とキャパシタ２０５の位置が入れ替えられてもよく、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間にあり、キャパシタ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるようにしてもよい。このような場合には、選択コンポーネント２２０は、キャパシタ２０５に対して、デジット線１１５−ａと電子通信しているままであってもよい。この構成は、読み出しと書き込み動作のために、交互のタイミングとバイアスとに関連付けられることがある。

キャパシタ２０５のプレート間の強誘電性材料によって、以下により詳細に論じられるように、キャパシタ２０５は、デジット線１１５−ａに接続すると放電しないかもしれない。例えば、読み出し中に強誘電性キャパシタ２０５によって格納される状態を検知するために、プレート線２１０は、移動プレートスキームにおける電圧に上昇(ramp)してもよい。ある場合には、デジット線１１５−ａは、事実上グラウンドに接続され、その後、電圧をプレート線２１０に上昇して、強誘電性メモリセル１０５−ａを選択するためにワード線１１０−ａに電圧を印加する前に、事実上グラウンドから絶縁される。強誘電性メモリセル１０５−ａを選択した結果、キャパシタ２０５にわたる電圧差―例えば、プレート線２１０の電圧マイナスデジット線１１５−ａの電圧―をもたらすことがある。結果として生じる電圧差は、キャパシタ２０５の初期状態―例えば、初期状態が論理“１”か論理“０”のいずれを格納していたか―に依存して、キャパシタ２０５に格納される電荷における変化を生じさせることがある。格納された電荷におけるこの変化は、キャパシタ２０５に格納された結果として生じる電荷に基づいて、デジット線１１５−ａに電圧を誘発することがある。デジット線１１５−ａに誘発される電圧は、強誘電性メモリセル１０５−ａに格納された論理状態を決定するために、センシングコンポーネント１２５−ａによって基準（例えば、基準線２２５の電圧）とその後比較されてもよい。

あるいは（例えば、固定プレートスキームにおいては）、非可変電圧がプレート線２１０に印加されてもよい。例えば、固定電圧は、センシングコンポーネント１２５−ａに供給される電圧の半分であってもよい。すなわち、プレート線２１０に印加される電圧は、所定の電圧で維持されてもよい。このような場合には、デジット線１１５−ａなどの非アクティブなデジット線は、プレート線２１０に印加される固定電圧に関連付けられた（例えば、同一か、または近傍の）電圧に充電されてもよい。キャパシタ２０５によって格納された論理状態を検知するために、デジット線１１５−ａは、事実上グラウンドに接続され、その後、ワード線１１０−ａに電圧を印加する前に、事実上のグラウンドから絶縁されてもよい。上記のように、ワード線１１０−ａに電圧を印加することは、セル底部２１５とデジット線１１５−ａとの間に導電性経路を確立することができ、その結果、キャパシタ２０５にわたる電圧差―例えば、セルプレート２３０の固定電圧マイナスデジット線１１５−ａの電圧―を生じる。キャパシタ２０５は、その後、デジット線１１５−ａと共に充電してもよく、電圧が誘発されてもよい。ある場合には、誘発される電圧は、センシングコンポーネント１２５−ａでの基準電圧と比較されてもよい。

いくつかの例においては、ワード線１１０−ａは、読み出し動作のために、強誘電性メモリセル１０５−ａを含む複数の強誘電性メモリセルを選択するために用いられてもよい。読み出し動作は、選択された強誘電性メモリセルのサブセットを読み出す目的で開始されてもよい。また、いくつかの例においては、メモリセル１０５−ａは、選択された強誘電性メモリセルのサブセットに含まれなくてもよい。したがって、キャパシタ２０５の分極状態を維持し、格納された論理状態を保持するために、デジット線１１５−ａは、プレート線２１０に印加された電圧またはその近傍で維持されてもよい。さらに、以下により詳細に記述されるように、メモリセル１０５−ａの論理状態は読み出し動作中にディスターブされないことがあるため、メモリデバイスは、選択された強誘電性メモリセルのサブセットに関連付けられたセンシングコンポーネントによってのみアクティブ化されることによって、電力を節約することができる。

上記の技術は固定プレートスキームの文脈でほぼ論じられてきたが、これらの原則および本明細書の以下の論考は、移動プレートスキームにも同様に適用されてもよい。例えば、デジット線１１５−ａの電圧は、読み出し動作のために、プレート線２１０に印加された電圧と同一の大きさで一体化して上昇してもよい。あるいは、デジット線１１５−ａの電圧は、プレート線２１０に印加された上昇電圧のピークでバイアスされてもよい。

メモリセル１０５−ａを読み出すために使用される具体的なセンシングスキームまたはプロセスは、多くの形態をとることができる。一例においては、デジット線１１５−ａは、固有容量を有し、プレート線２１０に印加される電圧に応じて、キャパシタ２０５が充電または放電するにつれて、非ゼロ電圧を生成してもよい。固有容量は、デジット線１１５−ａの寸法を含む物理的特性に依存することがある。デジット線１１５−ａは、多くの強誘電性メモリセル１０５を接続することがあるため、デジット線１１５−ａは、無視できない容量を（例えば、ピコファラド（ｐＦ）またはフェムトファラド（ｆＦ）のオーダで）結果として生じる長さを有してもよい。デジット線１１５−ａのその後の電圧は、キャパシタ２０５の初期の論理状態に依存することがあり、センシングコンポーネント１２５−ａは、基準コンポーネントによって提供される基準線２２５における電圧と、この電圧を比較してもよい。この電荷の変化を利用する他のセンシングプロセスもまた用いられてもよい。

強誘電性メモリセル１０５−ａを書き込むために、電圧は、キャパシタ２０５に印加されてもよい。様々な方法が用いられてもよい。一例においては、デジット線１１５−ａにキャパシタ２０５を電気的に接続するために、選択コンポーネント２２０は、ワード線１１０−ａを通じてアクティブ化されてもよい。電圧は、プレート線２１０を用いてセルプレート２３０の電圧を制御し、デジット線１１５−ａを用いてセル底部２１５の電圧を制御することによって、キャパシタ２０５に印加されてもよい。論理“０”を書き込むために、セルプレート２３０は、高くなってもよく、すなわち、正の電圧がプレート２１０に印加されてもよく、セル底部２１５が低くなってもよく―例えば、デジット線１１５−ａを介して事実上グラウンドに接続されてもよい。逆のプロセスが、論理“１”を書き込むために実施されてもよい―すなわち、セルプレート２３０が低くなり、セル底部２１５が高くなってもよい。

固定電圧がプレート線２１０に印加されるスキームにおいては、選択コンポーネント２２０は、アクティブ化されてもよく、デジット線１１５−ａに印加される電圧は、書き込み動作のために、セル底部２１５の電圧を制御するために用いられてもよい。ある場合には、固定されたプレート電圧は、センシングコンポーネント１２５−ａの供給電圧の間であってもよく、センシングコンポーネント１２５−ａは、デジット線１１５−ａの電圧を高いまたは低い（例えば、ゼロまたは負）の供給電圧に駆動するために用いられてもよい。例えば、論理“０”を書き込むために、セル底部２１５は、低くなってもよく、すなわち、デジット線１１５−ａの電圧が低い供給電圧に駆動されてもよい。また、論理“１”を書き込むために、セル底部２１５は、高くなってもよく、例えば、デジット線１１５−ａの電圧が高い供給電圧に駆動されてもよい。キャパシタ２０５の読み出しおよび書き込み動作は、強誘電性デバイスと関連付けられた非線形特性を説明することができる。

図３は、本開示の様々な実施形態による、電力低減センシングスキームをサポートする強誘電性メモリセルに対するヒステリシス曲線３００−ａおよび３００−ｂを有する非線形特性の例を図示する。ヒステリシス曲線３００−ａおよび３００−ｂは、それぞれ、強誘電性メモリセルの書き込みプロセスと読み出しプロセスの一例を図示するものである。ヒステリシス曲線３００−ａおよび３００−ｂは、電圧Ｖの関数として、強誘電性キャパシタ（例えば、図２のキャパシタ２０５）に格納された電荷Ｑを示す。

強誘電性材料は、自発的な電子分極によって特徴づけられ、すなわち、電界がなくても非ゼロ電子分極を維持する。例示的な強誘電性材料は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）およびタンタル酸ビスマスストロンチウム（ＳＢＴ）を含む。本明細書に記述された強誘電性キャパシタは、これらの、または他の強誘電性材料を含んでもよい。強誘電性キャパシタ内の電子分極は、強誘電性材料の表面に正味の電荷を生じさせ、キャパシタ端子を通じて逆の電荷を引き付ける。したがって、電荷は、強誘電性材料とキャパシタ端子との界面に格納される。電子分極は、比較的長時間、無期限にも外部から適用される電界がなくても維持されることができるため、電荷の漏れは、例えば、ＤＲＡＭアレイで使用されるキャパシタと比較すると、顕著に減少することがある。これは、上述されたように、いくつかのＤＲＡＭアーキテクチャに対して、リフレッシュ動作を実施する必要性を減少させることがある。

ヒステリシス曲線３００−ａおよび３００−ｂは、キャパシタの単一の端子を考えると理解されることがある。例示として、強誘電性材料が負の分極を有する場合、正の電荷がその端子に集まるだろう。同様に、強誘電性材料が正の分極を有する場合、負の電荷がその端子に集まるだろう。さらに、ヒステリシス曲線３００−ａおよび３００−ｂにおける電圧は、キャパシタにおける電圧差を表し、方向性を有することを理解されたい。例えば、当該端子（例えば、セルプレート２３０）に正の電圧を印加して、第二の端子（例えば、セル底部２１５）をグラウンドに維持することによって、正の電圧が印加されてもよい。当該端子をグラウンドに維持して、第二の端子を正の電圧を印加することによって、負の電圧が印加されてもよい。すなわち、正の電圧は、当該端子を負に分極させるために印加されてもよい。同様に、二つの正の電圧、二つの負の電圧、または正の電圧と負の電圧との任意の組み合わせが、ヒステリシス曲線３００−ａおよび３００−ｂに図示された電圧差を生成するために、適切なキャパシタ端子に印加されてもよい。

ヒステリシス曲線３００−ａに図示されるように、強誘電性材料は、ゼロ電圧差を有する正または負の分極を維持することがあり、その結果、二つの可能性のある充電された状態を生じる。それは、電荷状態３０５と電荷状態３１０である。図３の例によれば、電荷状態３０５は、論理“０”を表し、電荷状態３１０は、論理“１”を表す。いくつかの例においては、それぞれの電荷状態の論理値は、強誘電性メモリセルを動作させるための他のスキームに適応させるために、逆にされてもよい。

論理“０”または“１”は、電圧を印加することによって、強誘電性材料の電子分極、それ故、キャパシタ端子における電荷を制御することよって、強誘電性メモリセルに書き込まれることがある。例えば、キャパシタに正味の正の電圧３１５を印加すること―例えば、図２を参照して記述されたように、セル底部２１５よりもセルプレート２３０により大きい電圧を印加すること―は、結果として、電荷状態３０５−ａに到達するまで、電荷の蓄積を生じる。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電位において電荷状態３０５に到達するまで、経路３２０に従う。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、結果として電荷状態３１０−ａを生じる。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧において電荷状態３１０に到達するまで、経路３３０に従う。

強誘電性キャパシタの格納された状態を読み出すか、または検知するために、電圧がキャパシタに印加されてもよい。それに応じて、格納された電荷が変化し、変化の程度は、初期の電荷状態―すなわち、キャパシタの格納された電荷が、電荷状態３０５−ｂまたは３１０−ｂが最初に格納されていたか否かに依存する程度―に依存する。例えば、ヒステリシス曲線３００−ｂは、二つの可能性のある格納された電荷状態３０５−ｂおよび３１０−ｂを図示する。電圧３３５は、キャパシタのセルプレート（例えば、図２を参照するとセルプレート２３０）に印加されてもよい。正の電圧として図示されているが、電圧３３５は、負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは、経路３４０に従うことがある。同様に、電荷状態３１０−ｂが最初に格納されていた場合には、それは経路３４５に従う。電荷状態３０５−ｃおよび電荷状態３１０−ｃの最終的な位置は、具体的なセンシング動作および回路を含む多数の要因に依存することがある。

ある場合には、最終的な電荷は、強誘電性メモリセルのデジット線の固有容量に依存することがある。例えば、キャパシタがデジット線に電気的に接続され、電圧３３５が印加される場合、デジット線の電圧は、その固有容量によって上昇してもよく、センシングコンポーネントで測定される電圧は、デジット線に結果として生じる電圧に依存してもよい。ヒステリシス曲線３００−ｂにおける最終的な電荷状態３０５−ｃおよび３１０−ｃの位置は、したがって、デジット線の容量に依存することがあり、ロードライン解析を通じて決定されてもよい―すなわち、電荷状態３０５−ｃおよび３１０−ｃは、デジット線容量に応じて定義されてもよい。結果として、キャパシタにおける電圧、電圧３５０または電圧３５５は、異なっていてもよく、キャパシタの初期状態に依存してもよい。移動プレートスキームに関しては、電圧３３５は、ゼロ電圧から読み出し電圧まで上昇してもよく、、その電荷を対応するデジット線と共有するようにキャパシタを始動させる。

固定プレートスキームは、一定電圧３３５を印加してもよく、対応するデジット線は、キャパシタにアクセスする前に事実上グラウンドに接続されてもよく、対応するデジット線とその電荷を共有するようにキャパシタを始動させる。上記で論じられたように、ゼロ電圧がキャパシタに印加される間、キャパシタは、電荷状態３０５−ｂまたは３１０−ｂに関連付けられた二つの論理状態のうちの一つを保持してもよい。したがって、キャパシタにおける電圧が読み出し動作中にゼロ電圧に維持される場合、格納された状態は、読み出し動作中には破壊され得ない。いくつかの例においては、強誘電性メモリデバイスは、共通のワード線を利用して選択される強誘電性メモリセルの第一のサブセットを読み出すために、この特性を利用することがある。例えば、強誘電性メモリデバイスは、選択された強誘電性メモリセルの第二のサブセットに対応するデジット線を事実上グラウンドに接続するのを抑制してもよく、ゼロ電圧差がキャパシタにおいて維持されるようにする。ゆえに、キャパシタは、その初期電荷状態（例えば、電荷状態３０５−ｂまたは３１０−ｂ）を維持してもよく、それによって、メモリデバイスは、選択された強誘電性メモリセルの第二のサブセットに対応するセンシングコンポーネントの集合をアクティブ化することを抑制することができ、電力を節約する。

セルプレートに印加される電圧（例えば、電圧３３５）とキャパシタにおける電圧（例えば、電圧３５０または電圧３５５）との差を、基準電圧と比較することによって、キャパシタの初期状態が決定されてもよい。図２を参照して理解できるように、デジット線の電圧は、プレート線２１０に印加される電圧と、結果として生じるキャパシタ２０５における電圧との差として表されてもよい。上記で論じられたように、デジット線の電圧は、キャパシタに格納された電荷の変化に部分的に基づき、電荷の変化は、キャパシタに印加される電圧の大きさと関連付けられる。いくつかの例においては、基準電圧は、電圧３５０と電圧３５５の結果として生じるデジット線電圧の平均であってもよく、比較によって、検知されるデジット線の電圧は、基準電圧よりも高いか、または低いと決定されてもよい。強誘電性セルの値（すなわち、論理“０”または“１”）は、その後、その比較に基づいて決定されてもよい。

しかしながら、上記で論じられたように、強誘電性メモリセルは、読み出し動作後に初期論理状態を維持してもよい。例えば、電荷状態３０５−ｂが格納され、読み出し動作が実施された場合、電荷状態は、電荷状態３０５−ｃまで経路３４０に従ってもよく、電圧３３５を除去した後、電荷状態は、例えば、反対方向に経路３４０に従うことによって、初期電荷状態３０５−ｂに戻ってもよい。

図４は、本開示の様々な実施形態による、電力低減センシングスキームをサポートする回路４００の一例を図示する。回路４００は、強誘電性メモリセル１０５−ｂから１０５−ｅと、ワード線１１０−ｂ（アクセス線１１０−ｂとも呼ばれることがある）と、デジット線１１５−ｂから１１５−ｅと、センシングコンポーネント１２５−ｂから１２５−ｅと、メモリコントローラ１４０−ａと、を含み、これらは、それぞれ、図１および図２を参照して記述されたように、強誘電性メモリセル１０５、ワード線１１０、デジット線１１５、センシングコンポーネント１２５およびメモリコントローラ１４０−ａの例であってもよい。回路４００は、また、プレート線２１０−ａも含むことがあり、これは、図２を参照して記述されたように、プレート線２１０の例であってもよい。回路４００は、また、スイッチングコンポーネント４０５−ａから４０５−ｄと、プレートスイッチングコンポーネント４１０−ａから４１０−ｄと、制御線４１５−ａから４１５−ｄと、事実上のグラウンド４２０とを含む。

強誘電性メモリセル１０５−ｂから１０５−ｅは、図２を参照して記述されたように、強誘電性キャパシタなどの論理記憶コンポーネントと、選択コンポーネントとを各々含んでもよい。強誘電性メモリセル１０５−ｂから１０５−ｅは、また、プレート線２１０−ａと電子通信してもよく、プレート線２１０−ａは、強誘電性メモリセル１０５−ｂから１０５−ｅの各々に対する強誘電性キャパシタのセルプレート（例えば、図２を参照して記述されたようなセルプレート２３０）をバイアスするために用いられてもよい。ある場合、例えば、固定プレートスキームを用いるメモリデバイスの場合には、所定の電圧がプレート線２１０−ａに絶えず印加されてもよい。強誘電性メモリセル１０５−ｂから１０５−ｅの各々は、ワード線１１０−ｂと電子通信してもよく、ワード線１１０−ｂは、（例えば、読み出し動作のために）強誘電性メモリセル１０５−ｂから１０５−ｅにアクセスするために用いられてもよい。例えば、ワード線１１０−ｂに電圧を印加することによって。ある場合には、ワード線１１０−ｂに印加される電圧は、強誘電性メモリセル１０５−ｂから１０５−ｅの各々に対する強誘電性キャパシタのセル底部（例えば、図２を参照して記述されたようなセル底部２１５）と対応するデジット線１１５−ｂから１１５−ｅとの間の導電性経路を確立することがある。

デジット線１１５−ｂから１１５−ｅは、固有容量を各々有してもよく、これは、電子デバイスでなくてもよい―すなわち、二端子キャパシタでなくてもよい―が、その代わりに、デジット線１１５−ｂから１１５−ｅの物理的特性（例えば、トレース幅、トレース長など）に依存することがある。デジット線１１５−ｂから１１５−ｅは、それぞれ、スイッチングコンポーネント４０５−ａから４０５−ｄを介して、事実上のグラウンド４２０に各々接続されてもよい。事実上のグラウンド４２０は、回路４００に対する共通の基準として機能してもよく、また、グラウンドとして参照されるか、またはゼロ電圧に関連付けられてもよく、事実上のグラウンドは、アースに対して参照されるときゼロボルトとは異なる（例えば、それより大きいか、もしくは小さい）電圧に浮遊することがある。ある場合には、デジット線１１５−ｂから１１５−ｅは、センシング動作を実施する前に事実上グラウンドに接続される。デジット線１１５−ｂから１１５−ｅは、また、それぞれ、プレートスイッチングコンポーネント４１０−ａから４１０−ｄを介してプレート線２１０−ａに接続されてもよい。デジット線１１５−ｂから１１５−ｅをプレート線２１０−ａに接続することは、プレート線２１０−ａの電圧でデジット線１１５−ｂから１１５−ｅをバイアスすることがある。追加的または代替的に、第一のデジット線と第二のデジット線との間のスイッチングコンポーネントは、プレート線２１０−ａの電圧またはその近傍の電圧を生成するために用いられてもよい。例えば、デジット線１１５−ｂから１１５−ｅなどのデジット線は、低い電圧（例えば、事実上のグラウンド）に駆動されてもよく、基準デジット線は、高い電圧（例えば、センシング電圧）に駆動されてもよい。デジット線は、その後、プレート線２１０−ａの電圧、またはその近傍の電圧を生成するために、スイッチングコンポーネントを介してともに短絡されてもよい。

デジット線１１５−ｂから１１５−ｅは、また、それぞれ、センシングコンポーネント１２５−ｂから１２５−ｅと電子通信してもよい。センシングコンポーネント１２５−ｂから１２５−ｅは、対応する強誘電性メモリセル１０５−ｂから１０５−ｅの格納された状態を決定するために用いられてもよい。ある場合には、センシングコンポーネント１２５−ｂから１２５−ｅの各々は、センス増幅器であってもよいし、センス増幅器を含んでもよい。センシングコンポーネント１２５−ｂから１２５−ｅは、低電圧に関連付けられた電圧源（例えば、事実上のグラウンド、負の電圧など）および、より高い電圧に関連付けられた電圧源（例えば、正の電圧、センシング電圧など）によって操作されてもよい。センシングコンポーネント１２５−ｂから１２５−ｅは、対応するデジット線１１５−ｂから１１５−ｅの電圧および基準線（例えば、図２を参照して論じられたような基準線２２５）の電圧に少なくとも部分的に基づいて、対応する強誘電性メモリセル１０５−ｂから１０５−ｅの論理値を決定するために用いられてもよい。いくつかの例においては、センシングコンポーネント１２５−ｂから１２５−ｅは、アクティブ化され、これは、“発動（ファイアリング）される（ｆｉｒｅｄ）”と呼ばれることがあり、デジット線１１５−ｂの電圧と、基準線の電圧との間との比較の契機になる。センシングコンポーネント１２５−ｂから１２５−ｅは、高電圧か低電圧のいずれかによって提供される電圧にセンス増幅器の出力をラッチしてもよい。例えば、デジット線１１５−ｂの電圧が基準電圧よりも大きい場合、センシングコンポーネント１２５−ｂは、より高い電圧源から供給される正の電圧で、センス増幅器の出力をラッチしてもよい。

いくつかの例においては、センシングコンポーネント１２５−ｂから１２５−ｅは、センシングコンポーネントの集合に関連付けられてもよい。例えば、センシングコンポーネント１２５−ｂは、第一の集合に関連付けられ、センシングコンポーネント１２５−ｃは、第二の集合に、センシングコンポーネント１２５−ｄは、第三の集合に、センシングコンポーネント１２５−ｅは、第四の集合に関連付けられてもよい。集合からのセンシングコンポーネント１２５は、その後、パターンノイズを低減するために、交互のパターンに配列されてもよい。例えば、第一の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｂ）は、第二の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｃ）および第四の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｅ）と隣接してもよく、第二の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｂ）は、第一の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｂ）および第三の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｄ）に隣接してもよい、などである。他の例においては、センシングコンポーネント１２５−ｂおよび１２５−ｄは、第一の集合に関連付けられてもよく、センシングコンポーネント１２５−ｃおよび１２５−ｅは、第二の集合に関連付けられてもよい。同様に、第一の集合からのセンシングコンポーネントが、第二の集合からのセンシングコンポーネントと交互に配置されてもよい。

メモリコントローラ１４０−ａは、スイッチングコンポーネント４０５−ａから４０５−ｄ、プレートスイッチングコンポーネント４１０−ａから４１０−ｄおよびセンシングコンポーネント１２５−ｂから１２５−ｅをアクティブ化する／非アクティブ化するための信号を伝送するために、制御線４１５−ａから４１５−ｄを使用してもよい。いくつかの例においては、プレートスイッチングコンポーネント４１０−ａから４１０−ｄは、例示的な回路４００においてオプションで実装されてもよい。各制御線４１５−ａから４１５−ｄは、複数の制御線に関連付けられてもよい。例えば、制御線４１５−ａは、センシングコンポーネント１２５−ｂをアクティブ化／非アクティブ化するために用いられる第一の制御線と、スイッチングコンポーネント４０５−ａをアクティブ化／非アクティブ化するための第二の制御線と、スイッチングコンポーネント４１０−ａをアクティブ化／非アクティブ化するための第三の制御線とを含んでもよい。ある場合には、制御線４１５−ａから４１５−ｃは、共通のノードを共有してもよく、制御線４１５−ｂから４１５−ｄも、共通のノードを共有してもよい。すなわち、電圧が制御線４１５−ａに印加される場合、それと同一の電圧が、また制御線４１５−ｃに印加されてもよく、電圧が制御線４１５−ｂに印加される場合、それと同一の電圧が、制御線４１５−ｄにも印加されてもよい。このように、メモリコントローラ１４０−ａは、交互にセンシングコンポーネント１２５−ｂから１２５−ｅを独立してアクティブ化してもよい。たとえば、センシングコンポーネント１２５−ｃおよび１２５−ｅが非アクティブ化される間、センシングコンポーネント１２５−ｂおよび１２５−ｄは、アクティブ化されてもよい。各制御線４１５−ａから４１５−ｄが互いに独立している例においては、メモリコントローラ１４０−ａは、他方のセンシングコンポーネントの集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｃから１２５−ｅ）が非アクティブ化される間、一方のセンシングコンポーネントの集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｂ）をアクティブ化してもよい。

ある例においては、強誘電性メモリセル１０５−ｂから１０５−ｅによって格納される情報のサブセットは、読み出し動作を開始するプログラム（例えば、ソフトウェアアプリケーション、ハードウェアドライバなど）によって用いられてもよい。しかし、強誘電性メモリセル１０５−ｂから１０５−ｅのうちの何れかを選択するために、上で論じられたように、電圧は、ワード線１１０−ｂに印加されてもよく、ワード線１１０−ｂに電圧を印加する結果、強誘電性メモリセル１０５−ｂから１０５−ｅの各々の強誘電性キャパシタと、対応するデジット線１１５−ｂから１１５−ｅとの間に導電性経路を確立することがある。強誘電性キャパシタの特性により、プレート線２１０−ａに印加される電圧またはその近傍の電圧がデジット線１１５−ｂから１１５−ｅにも存在する場合には、強誘電性メモリセル１０５−ｂから１０５−ｅの強誘電性キャパシタは、デジット線１１５−ｂから１１５−ｅ上に放電しないことがある。したがって、メモリコントローラ１４０−ａは、第一のデジット線のサブセットが、読み出し動作によって要求された強誘電性メモリセル１０５−ｂから１０５−ｅの第一のサブセットに対応する場合には、デジット線１１５−ｂから１１５−ｅの第一のサブセットを事実上グラウンドに接続してもよく、対応するセンシングコンポーネント１２５−ｂから１２５−ｅの第一のサブセットをアクティブ化してもよい。メモリコントローラは、読み出し動作中に、プレート電圧、またはその近傍の電圧で、他のデジット線サブセットを維持してもよく、他のセンシングコンポーネントを非アクティブ状態で維持してもよく、電力を節約する。

ある場合には、強誘電性メモリセル１０５−ｂおよび１０５−ｄは、強誘電性メモリセルの第一の集合に対応してもよく、強誘電性メモリセル１０５−ｃおよび１０５−ｅは、強誘電性メモリセルの第二の集合に対応してもよい。他の場合には、強誘電性メモリセル１０５−ｂは、強誘電性メモリセルの第一の集合に対応してもよく、強誘電性メモリセル１０５−ｃは、強誘電性メモリセルの第二の集合に対応してもよい、などである。いくつかの例においては、スイッチングコンポーネント４０５−ａから４０５−ｄは、線形均等化デバイスと呼ばれる。スイッチングコンポーネント４０５−ａから４０５−ｄと、プレートスイッチングコンポーネント４１０−ａから４１０−ｄは、トランジスタ（例えば、ｎ型またはｐ型ＦＥＴ）として実装されてもよく、トランジスタのゲートに制御信号、または制御信号の増幅された信号を増加または減少させて適用することによって、アクティブ化／非アクティブ化されてもよい。いくつかの例においては、スイッチングコンポーネント４０５−aから４０５−ｄと４１０−ａから４１０−ｄは、単一のデバイス（例えば、単極双投スイッチ）として実装されてもよい。回路４００は、また、外部／内部電圧源、増幅器、またはラインドライバも含んでもよく、これらは、プレート線２１０−ａ、ワード線１１０−ａ、スイッチングコンポーネント４０５および／またはスイッチングコンポーネント４１０に電圧を印加するために用いられてもよい。

図５は、本開示の様々な実施形態による、電力低減センシングスキームのためのタイミング図５００を図示する。タイミング図５００は、軸５０５上に電圧を、軸５１０上に時間を示す。時間の関数としての様々なコンポーネントの電圧がタイミング図５００上に表されてもよい。例えば、タイミング図５００は、ワード線電圧５１５、プレート線電圧５２０、均等化電圧５２５−ａおよび５２５−ｂならびにデジット線電圧５３０−ａおよび５３０−ｂを含む。タイミング図５００は、また、固定電圧５３５、センシング電圧５４０および発動時間５４５も含む。タイミング図５００は、図４を参照して記述された回路４００の動作の一例を図示する。図５は、前述の図面のコンポーネントを参照して以下に記述される。ゼロに近づいていく電圧は、表現を容易にするために軸５１０からずらされることがあり、ある場合には、これらの電圧は、ゼロに等しいか、またはゼロにほぼ等しいことがある。

図４を参照して論じられたように、固定電圧５３５がプレート線２１０−ａに印加される一定電圧に関連付けられ得る場合、各デジット線１１５−ｂから１１５−ｅに対するデジット線電圧５３０−ａおよび５３０−ｂは、固定電圧５３５、またはその近傍の電圧であってもよい。ある場合には、強誘電性メモリセル１０５−ｂおよび１０５−ｄは、強誘電性メモリセルの第一の集合に対応してもよく、強誘電性メモリセル１０５−ｃおよび１０５−ｅは、強誘電性メモリセルの第二の集合に対応してもよい。図５の例においては、強誘電性メモリセル１０５−ｂおよび１０５−ｄの第一の集合と、強誘電性メモリセル１０５−ｃおよび１０５−ｅの第二の集合は、読み出し動作のために選択されてもよい。デバイスは、強誘電性メモリセル１０５−ｂおよび１０５−ｄの第一の集合によって格納された情報のみを読み出し動作が要求したことをプログラムが開始したことを決定してもよい。したがって、読み出し動作の準備中に、メモリコントローラ１４０−ａは、スイッチングコンポーネント４０５−ａおよび４０５−ｃの第一の集合に対して、均等化電圧５２５−ａを印加してもよく、デジット線電圧５３０−ａを事実上のグラウンドに向けて駆動する。デジット線電圧５３０−ａは、デジット線１１５−ｂおよび１１５−ｄの第一の集合に関連付けられてもよい。メモリコントローラ１４０−ａは、プレートスイッチングコンポーネント４１０−ａおよび４１０−ｃに印加される電圧を同時に除去してもよく、プレート線２１０−ａからデジット線１１５−ｂおよび１１５−ｄの第一の集合を絶縁する。

メモリコントローラ１４０−ａは、スイッチングコンポーネント４０５−ｂおよび４０５−ｄの第二の集合に印加される均等化電圧５２５−ｂを同時に維持してもよく、また、プレートスイッチングコンポーネント４１０−ｂおよび４１０−ｄに印加される電圧を維持してもよく、プレート線２１０−ａとデジット線１１５−ｃおよび１１５−ｅとの間の接続を維持する。結果として、デジット線電圧５３０−ｄは、固定電圧５３５、またはその近傍の電圧のままであってもよい。デジット線電圧５３０−ｄは、デジット線１１５−ｃおよび１１５−ｅの第二の集合に関連付けられてもよい。デジット線電圧５３０−ａが事実上のグラウンドか、またはその近傍に到達すると、均等化電圧５２５−ａは除去されてもよく、回路４００における他の変動に基づいて、デジット線１１５−ｂおよび１１５−ｄの第二の集合の電圧を変化させ、ワード線電圧５１５がワード線１１０−ｂに印加されてもよい。デジット線、または、特定の電圧源から切断された他のコンポーネントは、このように、回路内の他の変動によって引き起こされる電圧の変化を受けやすく、“浮遊（ｆｌｏａｔ）”または“浮遊している（ｆｌｏａｔｉｎｇ）”と呼ばれることがある。他の素子から絶縁された回路素子は、浮遊していると呼ばれることがある。

ワード線電圧５１５を印加することは、各強誘電性メモリセル１０５−ｂから１０５−ｅの強誘電性キャパシタに関連付けられたセル底部（例えば、図２を参照して記述されたようなセル底部２１５）と、各デジット線１１５−ｂから１１５−ｅとの間に導電性経路をそれぞれ確立してもよい。デジット線電圧５３０−ｄとプレート電圧５２０が、固定電圧５３５またはその近傍の電圧で維持されると、ゼロ電圧は、強誘電性メモリセル１０５−ｃおよび１０５−ｅの第二の集合の強誘電性キャパシタに印加されてもよい。したがって、強誘電性メモリセル１０５−ｃおよび１０５−ｅの第二の集合の強誘電性キャパシタは、デジット線１１５−ｃおよび１１５−ｅの第二の集合と電荷を共有することを抑制してもよく、それらの初期の格納状態を維持してもよい。逆に、デジット線１１５−ｂおよび１１５−ｄの第一の集合に関連付けられたデジット線電圧５３０−ａがグラウンドに駆動され、その後浮遊されると、固定電圧５３５は、強誘電性メモリセル１０５−ｂおよび１０５−ｄの第一の集合に関連付けられた強誘電性キャパシタに印加されてもよい。したがって、強誘電性メモリセル１０５−ｂおよび１０５−ｄの第一の集合の強誘電性キャパシタがデジット線１１５−ｂおよび１１５−ｄの第一の集合上に放電すると、デジット線電圧５３０−ａは、上昇してもよい。

図５に図示された例においては、デジット線電圧５３０−ａは、格納された状態に基づいて、二つの電圧のうちの一方に上昇してもよい。例えば、論理“１”が強誘電性メモリセル１０５−ｂの強誘電性キャパシタによって格納される場合、デジット線電圧５３０−ｂが結果として生じることがあり、論理“０”が格納される場合、デジット線電圧５３０−ｃが結果として生じることがある。図３を参照してわかるように、デジット線電圧５３０−ｂは、強誘電性セル上へのより小さい電圧降下、したがって、デジット線電圧５３０−ｃと比較すると、より高いデジット線電圧に関連付けられてもよい。デジット線電圧５３０−ｂまたは５３０−ｃが落ち着いた後、センシングコンポーネント１２５−ｂおよび１２５−ｄの第一の集合は、発動時間５４５でアクティブ化されてもよい。センシングコンポーネント１２５−ｂおよび１２５−ｄの第一の集合は、基準電圧とデジット線電圧５３０−ｂまたは５３０−ｃを比較してもよく、センシングコンポーネントの出力は、このようにしてラッチされてもよい。例えば、強誘電性メモリセル１０５−ｂに関連付けられた強誘電性キャパシタによって論理値“１”が格納される場合、センシングコンポーネント１２５−ｂは、基準電圧とデジット線電圧５３０−ｂを比較してもよく、デジット線電圧５３０−ｂが基準電圧よりも高いことを決定してもよい。したがって、センシングコンポーネント１２５−ｂの出力は、正の供給電圧に駆動され、ラッチされてもよい。図５に図示された例においては、デジット線１１５−ｂは、また、センシングコンポーネント１２５−ｂの出力に駆動されてもよい。

上記で論じられたように、いくつかの例においては、強誘電性メモリセル１０５−ｂおよび１０５−ｄの第一の集合によって格納された情報のみが用いられ、強誘電性メモリセル１０５−ｃおよび１０５−ｅの第二の集合に対応するセンシングコンポーネント１２５−ｃおよび１２５−ｅの第二の集合は、読み出し動作中に、非アクティブ化状態に維持されてもよい。センシングコンポーネント１２５の一部をアクティブ化（または、発動）することは、読み出し動作中に電力を節約することができる。センシングコンポーネント１２５―ｂおよび１２５−ｄの第一の集合を発動した後、ライトバック手順は、読み出し動作の前に、強誘電性メモリセル１０５−ｂおよび１０５−ｄの第一の集合によって格納された論理状態を元の状態に戻すために実施されてもよい。

ある場合には、ライトバック手順は、逆のライトバック手順を含んでもよい。それは、以前格納された状態に対する逆の状態が、検知された強誘電性メモリセル１０５にライトバックされる手順である。ライトバックの後、デジット線１１５−ｂおよび１１５−ｄの第一の集合は、次の読み出し動作の準備中に、固定電圧５３５、またはその近傍の電圧に戻されてもよい。デジット線１１５−ｂおよび１１５−ｄの第一の集合の電圧を固定電圧５３５に戻すことは、デジット線１１５−ｂおよび１１５−ｄの第一の集合をプレート線２１０−ａに短絡することを含んでもよい。ある場合には、プレートスイッチングコンポーネント４１０−ａおよび４１０−ｃの第一の集合は、デジット線１１５−ｂおよび１１５−ｄの第一の集合をプレート線２１０−ａに短絡するためにアクティブ化されてもよい。あるいは、デジット線１１５−ｂおよび１１５−ｄの第一の集合は、センシング動作に基づいて、高いまたは低い電圧に駆動されてもよく、その後、対応する基準線と短絡され、逆の電圧に駆動され、高電圧と低電圧との間の電圧（すなわち、固定電圧５３５またはその近傍の電圧）を生成する。

いくつかの例においては、強誘電性メモリセル１０５−ｂが強誘電性メモリセルの第一の集合に対応し、強誘電性メモリセル１０５−ｃが強誘電性メモリセルの第二の集合に対応するようにするなどのように、強誘電性メモリセル１０５−ｂから１０５−ｅは、さらに分解されてもよい。このように、センシングコンポーネント１２５−ｂから１２５−ｅの制御は、読み出し中に、粒度を増加しながら、アクティブ化／非アクティブ化されてもよい。ある場合には、ある電圧の上昇および降下は、相互に重なることがあり、読み出し／書き込み動作に関連付けられる時間を減少させる。例えば、ある場合には、ワード線電圧５１５の上昇は、均等化電圧５２５−ａの降下と重なることがある。スイッチングコンポーネント４０５および４１０などのスイッチングコンポーネントに均等化電圧５２５−ａなどの電圧を印加することは、スイッチングコンポーネントをアクティブ化してもよく、電圧を除去すること（例えば、ゼロ電圧を印加すること）は、スイッチングコンポーネントを非アクティブ化してもよい。しかし、いくつかのスイッチングコンポーネントは、逆に動作するように実装されてもよい―すなわち、電圧を印加することがスイッチングコンポーネントを非アクティブ化してもよい。

図６は、本開示の様々な実施形態による、電力低減センシングスキームのためのメモリコントローラ１４０−ｂの一例のブロック図６００を図示する。メモリコントローラ１４０−ｂは、ドライバ６０５−ａから６０５−ｄと、センシング出力６１０−ａから６１０−ｄと、均等化出力６１５−ａから６１５−ｄとを含む。センシング出力は、左のセンシング出力６１０−ａおよび６１０−ｃと、右のセンシング出力６１０−ｂおよび６１０−ｄとを含んでもよい。均等化出力は、左の均等化出力６１５−ａおよび６１５−ｃと、右の均等化出力６１５−ｂおよび６１５−ｄとを含んでもよい。ドライバ６０５−ａは、左のセンシング出力６１０−ａおよび左の均等化出力６１５−ａを制御するために用いられてもよい。ドライバ６０５−ｂは、右のセンシング出力６１０−ｂおよび右の均等化出力６１５−ｂを制御するために用いられてもよい。ドライバ６０５−ｃは、左のセンシング出力６１０−ｃおよび左の均等化出力６１５−ｃを制御するために用いられてもよい。ドライバ６０５−ｄは、右のセンシング出力６１０−ｄおよび右の均等化出力６１５−ｄを制御するために用いられてもよい。

図４を参照して論じられたように、ドライバ６０５−ａは、左のセンス出力６１０−ａを通じて、センシングコンポーネント１２５−ｂに電圧を印加するために用いられてもよく、ドライバ６０５−ｂは、右のセンス出力６１０−ｂを通じてセンシングコンポーネント１２５−ｃに電圧を印加してもよく、ドライバ６０５−ｃは、左のセンス出力６１０−ｃを通じてセンシングコンポーネント１２５−ｄに電圧を印加してもよく、ドライバ６０５−ｄは、右のセンス出力６１０−ｄを通じてセンシングコンポーネント１２５−ｅに電圧を印加してもよい。同様に、ドライバ６０５−ａは、左の均等化出力６１５−ａを通じてスイッチングコンポーネント４０５−ａおよびプレートスイッチングコンポーネント４１０−ａに電圧を印加するために用いられてもよく、ドライバ６０５−ｂは、右の均等化出力６１０−ｂを通じて、スイッチングコンポーネント４０５−ｂおよびプレートスイッチングコンポーネント４１０−ｂに電圧を印加してもよく、ドライバ６０５−ｃは、左の均等化出力６１５−ｃを通じて、スイッチングコンポーネント４０５−ｃおよびプレートスイッチングコンポーネント４１０−ｃに電圧を印加してもよく、ドライバ６０５−ｄは、右の均等化出力６１５−ｄを通じて、スイッチングコンポーネント４０５−ｄおよびプレートスイッチングコンポーネント４１０−ｄに電圧を印加してもよい。

ある場合には、ドライバ６０５は、例えば、マイクロコントローラからメモリコントローラ１４０−ｂにおいて生じる低電圧制御信号を増幅するために用いられてもよい。ある場合には、制御信号は、スイッチングコンポーネントを実装するために用いられるトランジスタのゲートに駆動することができる電圧を生成するために増幅されてもよい。いくつかの例においては、ドライバ６０５−ａから６０５−ｄは、同様に動作してもよいが、コントローラ１４０−ｂに対して外部で実装される。

ある場合には、ドライバ６０５−ｃおよび６０５−ｄ、左および右のセンス出力６１０−ｃおよび６１０−ｄ、ならびに、左および右の均等化出力６１５−ｃおよび６１５−ｄは、実装されなくてもよい。例えば、図４を参照して論じられたように、強誘電性メモリセル１０５−ｂから１０５−ｅは、メモリデバイスの第一の集合および第二の集合に対応してもよい。ゆえに、メモリコントローラ１４０−ｂは、左のセンス出力６１０−ａを通じて、センシングコンポーネント１２５−ｂおよび１２５−ｄの第一の集合をアクティブ化し、左の均等化出力６１０−ａを通じて、スイッチングコンポーネント４０５−ａおよび４０５−ｃならびにプレートスイッチングコンポーネント４１０−ａおよび４１０−ｃをアクティブ化するためにドライバ６０５−ａを用いてもよい。ドライバ６０５−ｂは、右のセンス出力６１０−ｂを通じて、センシングコンポーネント１２５−ｃおよび１２５−ｅの第二の集合をアクティブ化し、右の均等化出力６１０−ｂを通じてスイッチングコンポーネント４０５−ｂおよび４０５−ｄ、ならびにプレートスイッチングコンポーネント４１０−ｂおよび４１０−ｄをアクティブ化するために用いられてもよい。さらに、制御線４１５−ａおよび４１５−ｃは、共通のノード（例えば、左のセンス出力６１０−ａと左の均等化出力６１５−ａ）において接続されてもよく、制御線４１５−ｂおよび４１５−ｄは、また、共通のノード（例えば、右のセンス出力６１０−ｂおよび右の均等化出力６１５−ｂ）において接続されてもよい。

図７は、本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリアレイ１００−ａのブロック図７００を図示する。メモリアレイ１００−ａは、電子メモリ装置とも呼ばれることがあり、メモリコントローラ１４０−ｃおよびメモリセル１０５−ｆを含み、これらは、図１、図２、図４および図６を参照して記述されたメモリコントローラ１４０とメモリセル１０５の例であってもよい。メモリセル１０５−ｆは、図４から図６を参照して論じられたような、センシングコンポーネント１２５−ｆの第一、第二、第三および第四の集合に対応することがある、メモリセルの第一、第二、第三および第四の集合を含んでもよい。センシングコンポーネントの第一の集合の各センシングコンポーネント１２５−ｆは、メモリセルの第一の集合のそれぞれのメモリセル１０５−ｆと電子通信してもよく、センシングコンポーネントの第二の集合の各センシングコンポーネント１２５−ｆは、メモリセルの第二の集合のそれぞれのメモリセル１０５−ｆと電子通信してもよい。デジット線１１５−ｆは、図４から図６を参照して論じられたような、メモリセルおよびセンシングコンポーネントの第一、第二、第三および第四の集合のメモリセル１０５−ｆおよびセンシングコンポーネント１２５−ｆに対応するデジット線の第一、第二、第三および第四の集合を含んでもよい。

メモリコントローラ１４０−ｃは、センシングコンポーネント１２５−ｆの第一の集合、センシングコンポーネント１２５−ｆの第二の集合、センシングコンポーネント１２５−ｆの第三の集合、センシングコンポーネント１２５−ｆの第四の集合、またはそれらの任意の組み合わせをアクティブ化するように動作可能であってもよい。メモリコントローラ１４０−ｃは、バイアシングコンポーネント７１０を含んでもよく、タイミングコンポーネント７１５は、図１−図６に記述されたようなメモリアレイ１００−ａを動作させてもよい。メモリコントローラ１４０−ｃは、ワード線１１０−ｆ、デジット線１１５−ｆ、センスコンポーネント１２５−ｆおよびプレート線２１０と電子通信してもよく、これらは、図１、図２および図４を参照して記述されたワード線１１０、デジット線１１５、センスコンポーネント１２５およびプレート線２１０の例であってもよい。バイアシングコンポーネント７１０は、メモリアレイ１００−ａ内の他のコンポーネントに電圧を印加するためのドライバ（例えば、増幅器、ゲートドライバなど）を含むか、または電子通信してもよい。ある場合には、メモリコントローラ１４０−ｃは、センシングコンポーネントの第一の集合と電子通信する第一のドライバと、センシングコンポーネントの第二の集合と電子通信する第二のドライバと、を含む。センシングコンポーネントの第一の集合の各センシングコンポーネント１２５−ｆは、第一の制御線４１５−ｅを介して、メモリコントローラ１４０−ｃと電子通信してもよく、センシングコンポーネントの第二の集合の各センシングコンポーネント１２５−ｆは、第二の制御線４１５−ｅを介して、メモリコントローラ１４０−ｃと電子通信してもよい。

メモリアレイ１００−ａは、基準コンポーネント７２０、ラッチ７２５、スイッチングコンポーネント７３０および固定電圧７３５も含んでもよい。メモリアレイ１００−ａのコンポーネントは、相互に電子通信してもよく、図１から図６を参照して記述された機能を実施してもよい。ある場合には、基準コンポーネント７２０、センスコンポーネント１２５−ｆおよびラッチ７２５は、メモリコントローラ１４０−ｃのコンポーネントである。スイッチングコンポーネント７３０、基準コンポーネント７２０、およびラッチは、図４から図６を参照して記述されたように、それぞれ、均等化コンポーネント、基準コンポーネントおよびラッチの第一、第二、第三および第四の集合を含んでもよい。ある場合には、センシングコンポーネントの第一の集合とセンシングコンポーネントの第二の集合は、センシングコンポーネント１２５−ｆの第二の集合のうちの第一のセンシングコンポーネントおよび第二のセンシングコンポーネントに隣接して、センシングコンポーネント１２５−ｆの第一の集合のうちの第一のセンシングコンポーネントを含む交互のパターンで配列される。これは、センシングコンポーネント１２５−ｆの第三の集合および第四の集合にさらに適用されてもよい―すなわち、第一の集合のセンシングコンポーネントは、第四および第二の集合のセンシングコンポーネントに隣接してもよく、第二の集合のセンシングコンポーネントは、第一および第三の集合のセンシングコンポーネントに隣接してもよい、などである。センシングコンポーネント１２５−ｆを交互に配置することは、デジット線１１５−ｆの間のパターンノイズを低減することができる。

いくつかの例においては、デジット線１１５ーｆは、事実上のグラウンド４２０−ａ、センスコンポーネント１２５−ｆ、およびメモリセル１０５−ｆの強誘電性キャパシタと電子通信している。ワード線１１０−ｆは、メモリコントローラ１４０−ｃおよびメモリセル１０５−ｆの選択コンポーネントと電子通信してもよい。プレート線２１０−ｂは、メモリコントローラ１４０−ｃ、ならびにメモリセル１０５−ｆの第一、第二、第三および／または第四の集合の各々に対する強誘電性キャパシタのプレートと電子通信してもよい。センスコンポーネント１２５−ｆは、メモリコントローラ１４０−ｃ、基準線２２５−ａ、デジット線１１５−ｆ、およびラッチ７２５と電子通信してもよい。基準コンポーネント７２０は、メモリコントローラ１４０−ｃおよび基準線２２５−ａと電子通信してもよい。スイッチングコンポーネント７３０は、メモリコントローラ１４０−ｃおよびデジット線１１５−ｆと電子通信してもよい。事実上のグラウンド４２０−ａは、メモリコントローラ１４０−ｃ、デジット線１１５−ｆ、事実上のグラウンド４２０−ａと電子通信してもよい。これらのコンポーネントは、また、他のコンポーネント、接続もしくはバスを介して、上記に記載されないメモリアレイ１００−ａの内部と外部との双方で、他のコンポーネントと電子通信してもよい。

メモリコントローラ１４０−ｃは、ワード線１１０−ｆ、プレート線２１０−ｂ、またはデジット線１１５−ｆを、それらの様々なノードに電圧を印加することによってアクティブ化するように構成されてもよい。例えば、バイアシングコンポーネント７１０は、上述されたように、メモリセル１０５−ｆを読み出すか、または書き込むために、メモリセル１０５−ｆを動作させる電圧を印加するように構成されてもよい。ある場合には、メモリコントローラ１４０−ｃは、図１を参照して記述されたように、行デコーダ、列デコーダ、またはそれらの双方を含んでもよい。これは、メモリコントローラ１４０−ｃが一つ以上のメモリセル１０５にアクセスすることを可能にすることができる。バイアシングコンポーネント７１０は、また、センスコンポーネント１２５−ｆに対する基準信号を生成するために、基準コンポーネント７２０に電位を提供してもよい。さらに、バイアシングコンポーネント７１０は、センスコンポーネント１２５−ｆの動作のための電位を提供してもよい。ある場合には、メモリコントローラ１４０−ｃは、タイミングコンポーネント７１５を用いてその動作を実施してもよい。例えば、タイミングコンポーネント７１５は、本明細書で論じられたように、読み出しおよび書き込みなどのメモリ機能を実施するためのスイッチングや電圧印加のためのタイミングを含む、様々なワード線選択、またはプレートバイアシングのタイミングを制御してもよい。ある場合には、タイミングコンポーネント７１５は、バイアシングコンポーネント７１０の動作を制御してもよい。

スイッチングコンポーネント７３０は、デジット線１１５−ｆと、固定電圧７３５または事実上のグラウンド４２０−ａとの間に導電性経路を絶縁／確立するために、スイッチングコンポーネント（例えば、図４を参照して記述されたような、スイッチングコンポーネント４０５およびプレートスイッチングコンポーネント４１０）を含んでもよい。ある場合には、プレート線２１０−ｂの電圧は、固定電圧５３５またはその近傍の電圧であってもよい。他の場合には、固定電圧７３５およびプレート線２１０−ｂは、共通のノードにおいて接続されてもよい。スイッチングコンポーネント７３０は、メモリセルの第一の集合の各メモリセル１０５−ｆに関連付けられたデジット線１１５−ｆおよびプレート線２１０−ｂと電子通信するスイッチングコンポーネント７３０の第一の集合と、メモリセルの第二の集合の各メモリセル１０５−ｆとに関連付けられたデジット線１１５−ｆおよびプレート線２１０−ｂと電子通信するスイッチングコンポーネント７３０の第二の集合と、を含んでもよい。スイッチングコンポーネントの第一の集合の各スイッチングコンポーネントは、第一の制御線を介してコントローラと電子通信し、スイッチングコンポーネントの第二の集合の各スイッチングコンポーネントは、第二の制御線を介してコントローラと電子通信する。センスコンポーネント１２５−ｆは、基準コンポーネント７２０からの基準信号と、（デジット線１１５−ｆを通じた）メモリセル１０５−ｆからの信号を比較してもよい。論理状態を決定すると、センスコンポーネントは、その後、ラッチ７２５に出力を格納してもよく、それは、メモリアレイ１００−ａが一部である電子デバイスの動作に従って用いられてもよい。

ある場合には、メモリコントローラ１４０−ｃは、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合と電子通信するワード線１１０−ｆを用いて、読み出し動作のために、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合を選択するために、バイアシングコンポーネント７１０を用いてもよい。メモリコントローラ１４０−ｃは、読み出し動作のために、メモリセル１０５−ｆの第一の集合に対応するセンシングコンポーネント１２５−ｆの第一の集合をアクティブ化するためにバイアシングコンポーネント７１０を用いてもよく、読み出し動作中にメモリセル１０５−ｆの第二の集合に対応するセンシングコンポーネント１２５−ｆの第二の集合を非アクティブ化状態に維持するために、バイアシングコンポーネント７１０を用いることを抑制してもよい。

メモリコントローラ１４０−ｃは、読み出し動作中に、メモリセルの第二の集合の各メモリセルに対するデジット線をプレート線と短絡するために、バイアシングコンポーネント７１０と組み合わせて、第一のドライバを利用してもよく、プレート線は、メモリセルの第一の集合およびメモリセルの第二の集合と関連付けられる。メモリコントローラ１４０−ｃは、読み出し動作中に、プレート線からメモリセルの第一の集合の各メモリセルに対するデジット線を絶縁するために、バイアシングコンポーネント７１０と組み合わせて第二のドライバを利用してもよい。ある場合には、読み出し動作中に、スイッチングコンポーネント７３０をアクティブ化するためにバイアシングコンポーネント７１０を用いてもよく、メモリセル１０５−ｆの第一の集合に関連付けられたデジット線１１５−ｆの第一の集合は、スイッチングコンポーネント７３０を介してプレート線と電子通信する。メモリコントローラ１４０−ｃは、また、読み出し動作中に、スイッチングコンポーネント７３０を非アクティブ化するためにバイアシングコンポーネント７１０を用いてもよく、メモリセル１０５−ｆの第二の集合の各強誘電性メモリセル１０５−ｆと関連付けられたデジット線１１５―ｆの第二の集合は、スイッチングコンポーネント７３０を介してプレート線２１０−ｂと電子通信する。

メモリコントローラ１４０−ｃは、ワード線１１０−ｆを用いて、強誘電性メモリセル１０５−ｆの第三の集合と強誘電性メモリセル１０５−ｆの第四の集合とを選択するために、バイアシングコンポーネント７１０を用いてもよい。メモリコントローラ１４０−ｃは、また、読み出し動作のために、センシングコンポーネント１２５−ｆの第三の集合をアクティブ化するために、バイアシングコンポーネント７１０を用いてもよい。

メモリアレイ１００−ａは、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合と電子通信するワード線１１０−ｆを用いて、読み出し動作のために、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合を選択するための手段を含んでもよい。メモリアレイ１００−ａは、読み出し動作のために、メモリセル１０５−ｆの第一の集合に対応するセンシングコンポーネント１２５−ｆの第一の集合をアクティブ化するための手段を含んでもよい。いくつかの例においては、メモリアレイ１００−ａは、読み出し動作中に、メモリセル１０５−ｆの第二の集合に対応するセンシングコンポーネント１２５−ｆの第二の集合を非アクティブ化状態に維持するための手段を含んでもよい。メモリアレイ１００−ａは、読み出し動作中に、メモリセル１０５−ｆの第二の集合の各メモリセルに対するデジット線１１５−ｆを、プレート線２１０−ｂと短絡するための手段を含んでもよく、プレート線２１０−ｂは、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合に関連付けられる。追加的または代替的に、例えば、メモリアレイ１００−ａは、読み出し動作中に、メモリセル１０５−ｆの第一の集合の各メモリセルに対するデジット線１１５−ｆを、プレート線２１０−ｂから絶縁するための手段を含んでもよい。いくつかの例においては、メモリアレイ１００−ａは、読み出し動作中に、スイッチングコンポーネント７３０をアクティブ化するための手段を含んでもよい。メモリアレイ１００−ａは、読み出し動作中に、スイッチングコンポーネント７３０を非アクティブ化するための手段を含んでもよい。いくつかの例においては、メモリアレイ１００−ａは、ワード線１１０−ｆを用いて、メモリセル１０５−ｆの第三の集合およびメモリセル１０５−ｆの第四の集合を選択するための手段を含んでもよい。メモリアレイ１００−ａは、読み出し動作のために、センシングコンポーネント１２５−ｆの第三の集合をアクティブ化するための手段を含んでもよい。

メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合と電子通信するワード線１１０−ｆを用いて、読み出し動作のために、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合を選択すること、当該読み出し動作のためにメモリセル１０５−ｆの第一の集合に対応するセンシングコンポーネント１２５−ｆの第一の集合をアクティブ化すること、または、当該読み出し動作中に、メモリセル１０５−ｆの第二の集合に対応するセンシングコンポーネント１２５−ｆの第二の集合を非アクティブ化状態に維持すること、またはそれらの組み合わせのための手段は、いくつかの例においては、メモリコントローラ１４０−ｃであってもよいか、またはメモリコントローラ１４０−ｃを含んでもよい。読み出し動作中にスイッチングコンポーネント７３０をアクティブ化し、読み出し動作中にスイッチングコンポーネント７３０を非アクティブ化し、ワード線１１０−ｆを用いて、メモリセル１０５−ｆの第三の集合およびメモリセル１０５−ｆの第四の集合を選択し、または読み出し動作のためにセンシングコンポーネント１２５−ｆの第三の集合をアクティブ化する、またはその組み合わせの手段は、いくつかの例においては、メモリコントローラ１４０−ｃであってもよいし、メモリコントローラ１４０−ｃを含んでもよい。いくつかの例においては、読み出し動作中にプレート線２１０−ｂと、メモリセル１０５−ｆの第二の集合の各メモリセルに対するデジット線１１５−ｆを短絡するための手段であって、プレート線２１０−ｂは、メモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合と関連付けられ、または、読み出し動作中に、プレート線２１０−ｂからメモリセル１０５−ｆの第一の集合の各メモリセルに対するデジット線１１５−ｆを絶縁するための手段は、第一のドライバもしくは第二のドライバであってもよいし、または、第一のドライバもしくは第二のドライバを含んでもよい。いくつかの例においては、読み出し動作中に、プレート線２１０−ｂと、メモリセル１０５−ｆの第二の集合の各メモリセルに対するデジット線１１５−ｆを短絡するための手段であって、プレート線２１０−ｂはメモリセル１０５−ｆの第一の集合およびメモリセル１０５−ｆの第二の集合と関連付けられ、または、読み出し動作中にプレート線２１０−ｂからメモリセル１０５−ｆの第一の集合の各メモリセルに対しするデジット線１１５−ｆを絶縁するための手段は、いくつかの例においては、メモリコントローラ１４０−ｃであってもよいし、メモリコントローラ１４０−ｃを含んでもよい。

図８は、本開示の様々な実施形態による、電力低減センシングスキームをサポートするメモリシステム８００を図示する。システム８００は、デバイス８０５を含み、これは、様々なコンポーネントを接続または物理的に支持するプリント回路基板であってもよいし、プリント回路基板を含んでもよい。デバイス８０５は、メモリアレイ１００−ｂを含み、これは図１および図７を参照して記述されたメモリアレイ１００の例であってもよい。メモリアレイ１００−ｂは、メモリコントローラ１４０−ｄおよびメモリセル１０５−ｇを含んでもよく、これは、図１および図７を参照して記述されたメモリコントローラ１４０と、図１、図２、図４および図７を参照して記述されたメモリセル１０５の例であってもよい。デバイス８０５は、また、プロセッサ８１０、ＢＩＯＳコンポーネント８１５、周辺コンポーネント８２０および入力／出力制御コンポーネント８２５を含んでもよい。デバイス８０５のコンポーネントは、バス８３０を介して相互に電子通信してもよい。

プロセッサ８１０は、メモリコントローラ１４０−ｄを通じて、メモリアレイ１００−ｂを動作させるために構成されてもよい。ある場合には、プロセッサ８１０は、図１、図４、図６および図７を参照して記述されたメモリコントローラ１４０の機能を実施してもよい。他の場合には、メモリコントローラ１４０−ｄは、プロセッサ８１０に統合されてもよい。プロセッサ８１０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネントであってもよく、または、これらの種類のコンポーネントの組み合わせであってもよく、プロセッサ８１０は、電力低減センシングスキームを含む、本明細書に記述された様々な機能を実施することができる。プロセッサ８１０は、例えば、様々な機能またはタスクをデバイス８０５に実施させるために、メモリアレイ１００−ｂに格納されたコンピュータ可読命令を実行するように構成されてもよい。

ＢＩＯＳコンポーネント８１５は、ファームウェアとして動作するベーシック入力／出力システム（ＢＩＯＳ）を含むソフトウェアコンポーネントであってもよく、これは、システム８００の様々なハードウェアコンポーネントを初期化し実行することができる。ＢＩＯＳコンポーネント８１５は、また、プロセッサ８１０と、様々なコンポーネント、例えば、周辺コンポーネント８２０、入力／出力制御コンポーネント８２５などとの間でのデータの流れを管理してもよい。ＢＩＯＳコンポーネント８１５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、または任意の他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含んでもよい。

周辺コンポーネント８２０は、任意の入力もしくは出力デバイス、またはこのようなデバイスに対するインタフェースであってもよく、これはデバイス８０５に統合される。例は、ディスクコントローラ、サウンドコントローラ、グラフィクスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルもしくはパラレルポート、または周辺コンポーネント相互接続（ＰＣＩ）もしくはアクセラレーテッドグラフィクスポート（ＡＧＰ）スロットなどの周辺カードスロットを含んでもよい。

入力／出力制御コンポーネント８２５は、プロセッサ８１０と、周辺コンポーネント８２０、入力デバイス８３５、または出力デバイス８４０との間のデータ通信を管理してもよい。入力／出力制御コンポーネント８２５は、また、デバイス８０５に統合されていない周辺機器を管理してもよい。ある場合には、入力／出力制御コンポーネント８２５は、外部周辺機器に対する物理的接続またはポートを表してもよい。

入力８３５は、デバイス８０５またはそのコンポーネントに対する入力を提供する、デバイス８０５に対して外部のデバイスまたは信号を表してもよい。これは、ユーザインタフェースまたは他のデバイスとのインタフェース、もしくは他のデバイス間のインタフェースを含んでもよい。ある場合には、入力８３５は、周辺コンポーネント８２０を介してデバイス８０５とインタフェース接続する周辺機器であってもよく、または入力／出力制御コンポーネント８２５によって管理されてもよい。

出力８４０は、デバイス８０５またはそのコンポーネントのうちの任意のものから出力を受信するように構成された、デバイス８０５に対して外部にあるデバイスまたは信号を表してもよい。出力８４０の例は、ディスプレイ、オーディオスピーカー、プリントデバイス、別のプロセッサまたはプリント回路基板などを含んでもよい。ある場合には、出力８４０は、周辺コンポーネント８２０を介してデバイス８０５とインタフェース接続する周辺機器であってもよく、または入力／出力制御コンポーネント８２５によって管理されてもよい。

メモリコントローラ１４０−ｄ、デバイス８０５、およびメモリアレイ１００−ｂのコンポーネントは、それらの機能を実行するように設計された回路で構成されてもよい。これは、本明細書に記述された機能を実行するように構成された様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器、または他のアクティブもしくは非アクティブな素子を含んでもよい。

図９は、本開示の様々な実施形態による、電力低減センシングスキームのための方法９００を図示するフローチャートを図示する。方法９００の動作は、図１から図８を参照して記述されたように、メモリアレイ１００によって実装されてもよい。例えば、方法９００の動作は、図１、図４および図６−図８を参照して記述されたように、メモリコントローラ１４０によって実施されてもよい。いくつかの例においては、メモリコントローラ１４０は、以下に記述される機能を実施するために、メモリアレイ１００の機能的素子を制御するためのコードの集合を実行してもよい。追加的または代替的に、メモリコントローラ１４０は、専用ハードウェアを用いて、以下に記述される機能の特徴を実施してもよい。

ブロック９０５において、方法は、メモリセルの第一の集合およびメモリセルの第二の集合と電子通信するワード線を用いて、読み出し動作のために、メモリセルの第一の集合およびメモリセルの第二の集合を選択することを含んでもよい。ある例において、ブロック９０５の動作は、図７を参照して記述されたように、バイアシングコンポーネント７１０によって実施されるか、または容易にされてもよい。いくつかの例においては、ワード線は、メモリセルの第三の集合およびメモリセルの第四の集合と電子通信し、方法は、ワード線を用いて、メモリセルの第三の集合およびメモリセルの第四の集合を選択することをさらに含んでもよい。

ブロック９１０において、方法は、読み出し動作のために、メモリセルの第一の集合に対応するセンシングコンポーネントの第一の集合をアクティブ化することを含んでもよい。ある例においては、ブロック９１０の動作は、図７を参照して記述されたように、バイアシングコンポーネント７１０によって実施されるか、または容易にされてもよい。ある場合には、方法は、読み出し動作中に、プレート線から、メモリセルの第一の集合の各メモリセルに対するデジット線を絶縁することを含んでもよい。各メモリセルに対するデジット線を絶縁することは、読み出し動作中に、メモリセルの第一の集合の各メモリセルに対するプレート線およびデジット線と電子通信するスイッチングコンポーネントを非アクティブ化することを含んでもよい。いくつかの例においては、センシングコンポーネントの第三の集合は、メモリセルの第三の集合と電子通信し、センシングコンポーネントの第四の集合は、メモリセルの第四の集合と電子通信する。

ある場合には、方法は、読み出し動作の前に、メモリセルの第一の集合の各メモリセルに対するデジット線に電圧を提供することを含んでもよい。電圧は、プレート線の電圧（例えば、その電圧と等価（例えば、またはその近傍）であってもよい。ある場合には、メモリセルの第一の集合の各メモリセルに対するデジット線に電圧を提供することは、基準デジット線の対応する第一の集合と、メモリセルの第一の集合の各メモリセルに対するデジット線を短絡することを含んでもよい。ある場合には、方法は、読み出し動作の前、および／またはメモリセルの第一の集合の各メモリセルに対するデジット線に電圧を提供した後に、メモリセルの第一の集合の各メモリセルに対するデジット線を事実上グラウンドに接続することを含んでもよい。

ブロック９１５において、方法は、読み出し動作中に、第二のメモリセルに対応するセンシングコンポーネントの第二の集合を非アクティブ化状態に維持することを含んでもよい。ある例においては、ブロック９１５の動作は、図７を参照して記述されたように、バイアシングコンポーネント７１０によって実施されるか、または容易にされてもよい。メモリセルの第一の集合の各メモリセルおよびメモリセルの第二の集合の各メモリセルは、強誘電性キャパシタを含む。ある場合には、方法は、読み出し動作中に、メモリセルの第二の集合の各メモリセルに対するデジット線をプレート線と短絡することを含んでもよく、プレート線は、メモリセルの第一の集合およびメモリセルの第二の集合と電子通信する。デジット線を短絡することは、読み出し動作中に、メモリセルの第二の集合の各メモリセルに対するプレート線およびデジット線と電子通信するスイッチングコンポーネントをアクティブ化することを含んでもよい。ある場合には、プレート線の電圧は固定電圧である。ある場合には、センシングコンポーネントの第四の集合は、メモリセルの第三の集合をアクティブ化することに少なくとも部分的に基づいて、読み出し動作中に非アクティブ化状態に維持される。

ある場合には、方法は、読み出し動作の前に、メモリセルの第二の集合の各メモリセルに対するデジット線に電圧を提供することを含んでもよい。ある場合には、メモリセルの第二の集合の各メモリセルに対するデジット線に電圧を提供することは、基準デジット線の対応する第二の集合と、メモリセルの第二の集合の各メモリセルに対するデジット線を短絡することを含んでもよい。センシングコンポーネントの第一の集合およびセンシングコンポーネントの第二の集合は、交互のパターンで配列されてもよく、交互のパターンは、センシングコンポーネントの第二の集合のうちの第一のセンシングコンポーネントおよび第二のセンシングコンポーネントに隣接して、センシングコンポーネントの第一の集合のうちの第一のセンシングコンポーネントを含む。

したがって、方法９００は、電力低減センシングスキームのために強誘電性メモリアレイを動作させる方法を提供してもよい。方法９００は、可能性のある実装を記述し、動作およびステップは、他の実装が可能であるように、再配列または改変されてもよいことに留意されたい。

本明細書の記述は、実施例を提供するものであり、請求項において説明される範囲、適用範囲または実施例を限定するものではない。変更は、本開示の範囲から逸脱することなく、論じられた要素の機能および配置において行われてもよい。様々な実施例は、適宜、様々な手順またはコンポーネントを省略、置換、または追加してもよい。また、いくつかの実施例に関して記述された特徴は、他の実施例で組み合わせられてもよい。

添付の図面と組み合わせて、本明細書で説明された記述は、例示的構成を記述し、実装され得る、または請求項の範囲内にあるすべての実施例を表すものではない。本明細書で用いられるように“実施例”、“例示的”、および“実施形態”という用語は、“一実施例、例または例示として機能すること”を意味し、 “望ましい”または“他の例に対して有利”であることは意味しない。詳細な記述は、記述された技術の理解を提供する目的で、具体的詳細を含む。しかしながら、これらの技術は、これらの具体的詳細がなくても実施されてもよい。ある例においては、既知の構造およびデバイスは、記述された実施例の概念を不明瞭にすることを回避するために、ブロック図の形態で図示される。

添付の図面においては、類似のコンポーネントまたは特徴は、同一の参照ラベルを有してもよい。さらに、同一の種類の様々なコンポーネントは、参照ラベルにダッシュを付加することと、類似のコンポーネント間で区別する第二のラベルとによって区別されてもよい。第一の参照ラベルが本明細書で用いられるとき、記述は、第二の参照ラベルに関係なく、同一の第一の参照ラベルを有する類似のコンポーネントのうちの任意の一つに適用可能である。

本明細書に記述される情報および信号は、様々な異なる科学技術および技術のうちの任意の技術を用いて表されてもよい。例えば、上記の記述を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界もしくは磁粉、光場もしくは光学粒子、またはその任意の組み合わせによって表されてもよい。いくつかの図面は、単一信号として信号を図示してもよい。しかしながら、信号は信号のバスを表してもよく、バスは様々なビット幅を有してもよいことを当業者には理解されるだろう。

本明細書で用いられるように、“事実上のグラウンド”という用語は、ほぼゼロボルト（０Ｖ）の電圧で保持されるが、グラウンドと直接接続されてはいない電気回路のノードのことを称する。したがって、事実上のグラウンドの電圧は、時間的に変動し、定常状態で約０Ｖに戻ることがある。事実上のグラウンドは、ＯＰアンプおよび抵抗器で構成される分圧器などの様々な電子回路素子を用いて実装されてもよい。他の実装もまた可能である。“事実上グラウンドに接続する”または“事実上グラウンドに接続される”とは、約０Ｖに接続されていることを意味する。

“電子通信”という用語は、コンポーネント間の電子の流れを支持するコンポーネント間の関係を称する。これは、コンポーネント間の直接的な接続を含んでもよく、または中間コンポーネントを含んでもよい。電子通信しているコンポーネントは、（例えば、通電された回路において）電子もしくは信号をアクティブに交換することであってもよく、または（例えば、通電されていない回路において）電子もしくは信号をアクティブに交換しないかもしれないが、回路が通電されると電子もしくは信号を交換するように構成され、動作可能であってもよい。例示として、スイッチ（例えば、トランジスタ）を介して、物理的に接続された二つのコンポーネントは、スイッチの状態（すなわち、開か閉か）とは関係なく電子通信している。

“絶縁される”という用語は、それらの間を流れることが現在可能な電子が存在していないというコンポーネント間の関係を称し、コンポーネントは、それらの間に開回路が存在する場合、相互に絶縁される。例えば、スイッチによって物理的に接続された二つのコンポーネントは、スイッチが開かれると、相互から絶縁されてもよい。

メモリアレイ１００を含む本明細書で論じられたデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成されてもよい。ある場合には、基板は、半導体ウェーハである。他の場合には、基板は、シリコン・オン・グラスもしくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板、または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むがそれらに限定はされない、様々な化学種を用いたドーピングを通じて制御されてもよい。ドーピングは、最初の形成中、または基板の成長中に、イオン注入または任意の他のドーピング手段によって実施されてもよい。

本明細書で論じられる一つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことがあり、ソース、ドレインおよびゲートを含む三端子デバイスを含む。端子は、導電性材料、例えば金属を通じて、他の電子素子に接続されてもよい。ソースおよびドレインは、導電性を有してもよく、高濃度にドープされた例えば、縮退した半導体領域を含んでもよい。ソースおよびドレインは、低濃度にドープされた半導体領域、またはチャネルによって分離されてもよい。チャネルがｎ型である（すなわち、主たるキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、主たるキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされることがある。チャネルの導電性は、ゲートに電圧を印加することによって制御されてもよい。例えば、ｎ型ＦＥＴに正の電圧を、またはｐ型ＦＥＴに負の電圧を印加することは、それぞれ、結果として、チャネルを導電性にすることがある。トランジスタは、トランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されると、“オン”または“アクティブ化”されてもよい。トランジスタは、トランジスタの閾値電圧未満の電圧がトランジスタゲートに印加されると、“オフ”または“非アクティブ化”されてもよい。

本明細書の開示と関連して記述された様々な例示的ブロック、コンポーネントおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理回路、ディスクリートハードウェアコンポーネント、または、本明細書で記述された機能を実施するように設計されたその任意の組み合わせで実装されるか、または実施されてもよい。汎用プロセッサは、マイクロプロセッサでもよいが、代替的に、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであってもよい。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併用された一つ以上のマイクロプロセッサ、または任意の他のこのような構成）として実装されてもよい。

本明細書で記述された機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはその任意の組み合わせで実装されてもよい。プロセッサによって実行されるソフトウェアで実装される場合、その機能は、コンピュータ可読媒体における一つ以上の命令またはコードとして格納されるか、または伝送されてもよい。他の実施例および実装は、本開示および添付の請求項の範囲内である。例えば、ソフトウェアの性質によっては、上述された機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらの任意の組み合わせを用いて実装されることができる。機能を実装する特徴は、また、様々な位置で物理的に配置されてもよく、異なる物理的位置で機能の一部が実装されるように分散されることを含む。また、請求項を含む本明細書で用いられるように、項目の記載（例えば、“少なくとも一つ”または“一つ以上”などの句によって前置きされた項目の記載）において用いられるような“または（ｏｒ）”は、包括的な記載を示し、例えば、Ａ，ＢまたはＣのうちの少なくとも一つの記載は、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味する。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体と、通信媒体との双方を含む。非一時的記憶媒体は、汎用または専用コンピュータによってアクセスされることができる利用可能な任意の媒体であってもよい。例示として、限定するわけではなく、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電子消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光学ディスク記憶媒体、磁気ディスク記憶媒体もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形態で所望のプログラムコード手段を伝送もしくは格納するために用いられることができ、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによってアクセスされることができる任意の他の非一時的媒体を含むことができる。

また、任意の接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアがウェブサイト、サーバ、もしくは他のリモートソースから同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタルサブスクライバライン（ＤＳＬ）、もしくは赤外線、ラジオ波、マイクロ波などの無線技術を用いて伝送される場合には、同軸ケーブル、光ファイバケーブル、ツイストペアケーブル、デジタルサブスクライバライン（ＤＳＬ）または赤外線、ラジオ波およびマイクロ波などの無線技術が媒体の定義に含まれる。本明細書で用いられるように、ディスク（disk）およびディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタルバーサライトディスク（ＤＶＤ）、フロッピーディスク、ブルーレイディスクを含み、ディスク（disc）がレーザで光学的にデータを再生するが、通常、ディスク（disk）はデータを磁気的に再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれる。

本明細書の記述は、当業者が本開示を製造または使用することが可能となるために提供される。本開示に対する様々な改変は、当業者に容易に明らかであろうし、本明細書に定義される一般的な原則は、本開示の範囲から逸脱することなく、他の変形に適用されてもよい。したがって、本開示は、本明細書に記述された実施例および設計に限定されるものではなく、本明細書に開示された原則および新規の特徴と矛盾しない最も広い範囲と一致するべきである。

［クロスリファレンス］
本出願は、この譲受人に割り当てられ、その全体において、参照によって本明細書に明白に組み入れられた“Ｐｏｗｅｒ Ｒｅｄｕｃｔｉｏｎ ｆｏｒ ａ Ｓｅｎｓｉｎｇ Ｏｐｅｒａｔｉｏｎ ｏｆ ａ Ｍｅｍｏｒｙ Ｃｅｌｌ”と題された、Ｋａｗａｍｕｒａによる米国特許出願整理番号１５／１６１，９５２に対する優先権を享受する権利を主張する。

メモリセル１０５−ａを読み出すために使用される具体的なセンシングスキームまたはプロセスは、多くの形態をとることができる。一例においては、デジット線１１５−ａは、固有容量を有し、プレート線２１０に印加される電圧に応じて、キャパシタ２０５が充電または放電するにつれて、非ゼロ電圧を生成してもよい。固有容量は、デジット線１１５−ａの寸法を含む物理的特性に依存することがある。デジット線１１５−ａは、多くの強誘電性メモリセル１０５−ａを接続することがあるため、デジット線１１５−ａは、無視できない容量を（例えば、ピコファラド（ｐＦ）またはフェムトファラド（ｆＦ）のオーダで）結果として生じる長さを有してもよい。デジット線１１５−ａのその後の電圧は、キャパシタ２０５の初期の論理状態に依存することがあり、センシングコンポーネント１２５−ａは、基準コンポーネントによって提供される基準線２２５における電圧と、この電圧を比較してもよい。この電荷の変化を利用する他のセンシングプロセスもまた用いられてもよい。

いくつかの例においては、センシングコンポーネント１２５−ｂから１２５−ｅは、センシングコンポーネントの集合に関連付けられてもよい。例えば、センシングコンポーネント１２５−ｂは、第一の集合に関連付けられ、センシングコンポーネント１２５−ｃは、第二の集合に、センシングコンポーネント１２５−ｄは、第三の集合に、センシングコンポーネント１２５−ｅは、第四の集合に関連付けられてもよい。集合からのセンシングコンポーネント１２５は、その後、パターンノイズを低減するために、交互のパターンに配列されてもよい。例えば、第一の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｂ）は、第二の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｃ）および第四の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｅ）と隣接してもよく、第二の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｃ）は、第一の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｂ）および第三の集合からのセンシングコンポーネント（例えば、センシングコンポーネント１２５−ｄ）に隣接してもよい、などである。他の例においては、センシングコンポーネント１２５−ｂおよび１２５−ｄは、第一の集合に関連付けられてもよく、センシングコンポーネント１２５−ｃおよび１２５−ｅは、第二の集合に関連付けられてもよい。同様に、第一の集合からのセンシングコンポーネントが、第二の集合からのセンシングコンポーネントと交互に配置されてもよい。

図４を参照して論じられたように、ドライバ６０５−ａは、左のセンス出力６１０−ａを通じて、センシングコンポーネント１２５−ｂに電圧を印加するために用いられてもよく、ドライバ６０５−ｂは、右のセンス出力６１０−ｂを通じてセンシングコンポーネント１２５−ｃに電圧を印加してもよく、ドライバ６０５−ｃは、左のセンス出力６１０−ｃを通じてセンシングコンポーネント１２５−ｄに電圧を印加してもよく、ドライバ６０５−ｄは、右のセンス出力６１０−ｄを通じてセンシングコンポーネント１２５−ｅに電圧を印加してもよい。同様に、ドライバ６０５−ａは、左の均等化出力６１５−ａを通じてスイッチングコンポーネント４０５−ａおよびプレートスイッチングコンポーネント４１０−ａに電圧を印加するために用いられてもよく、ドライバ６０５−ｂは、右の均等化出力６１５−ｂを通じて、スイッチングコンポーネント４０５−ｂおよびプレートスイッチングコンポーネント４１０−ｂに電圧を印加してもよく、ドライバ６０５−ｃは、左の均等化出力６１５−ｃを通じて、スイッチングコンポーネント４０５−ｃおよびプレートスイッチングコンポーネント４１０−ｃに電圧を印加してもよく、ドライバ６０５−ｄは、右の均等化出力６１５−ｄを通じて、スイッチングコンポーネント４０５−ｄおよびプレートスイッチングコンポーネント４１０−ｄに電圧を印加してもよい。

ある場合には、ドライバ６０５−ｃおよび６０５−ｄ、左および右のセンス出力６１０−ｃおよび６１０−ｄ、ならびに、左および右の均等化出力６１５−ｃおよび６１５−ｄは、実装されなくてもよい。例えば、図４を参照して論じられたように、強誘電性メモリセル１０５−ｂから１０５−ｅは、メモリデバイスの第一の集合および第二の集合に対応してもよい。ゆえに、メモリコントローラ１４０−ｂは、左のセンス出力６１０−ａを通じて、センシングコンポーネント１２５−ｂおよび１２５−ｄの第一の集合をアクティブ化し、左の均等化出力６１５−ａを通じて、スイッチングコンポーネント４０５−ａおよび４０５−ｃならびにプレートスイッチングコンポーネント４１０−ａおよび４１０−ｃをアクティブ化するためにドライバ６０５−ａを用いてもよい。ドライバ６０５−ｂは、右のセンス出力６１０−ｂを通じて、センシングコンポーネント１２５−ｃおよび１２５−ｅの第二の集合をアクティブ化し、右の均等化出力６１５−ｂを通じてスイッチングコンポーネント４０５−ｂおよび４０５−ｄ、ならびにプレートスイッチングコンポーネント４１０−ｂおよび４１０−ｄをアクティブ化するために用いられてもよい。さらに、制御線４１５−ａおよび４１５−ｃは、共通のノード（例えば、左のセンス出力６１０−ａと左の均等化出力６１５−ａ）において接続されてもよく、制御線４１５−ｂおよび４１５−ｄは、また、共通のノード（例えば、右のセンス出力６１０−ｂおよび右の均等化出力６１５−ｂ）において接続されてもよい。

メモリコントローラ１４０−ｃは、読み出し動作中に、メモリセルの第二の集合の各メモリセルに対するデジット線をプレート線と短絡するために、バイアシングコンポーネント７１０と組み合わせて、第一のドライバを利用してもよく、プレート線は、メモリセルの第一の集合およびメモリセルの第二の集合と関連付けられる。メモリコントローラ１４０−ｃは、読み出し動作中に、プレート線からメモリセルの第一の集合の各メモリセルに対するデジット線を絶縁するために、バイアシングコンポーネント７１０と組み合わせて第二のドライバを利用してもよい。ある場合には、読み出し動作中に、メモリコントローラ１４０−ｃは、スイッチングコンポーネント７３０をアクティブ化するためにバイアシングコンポーネント７１０を用いてもよく、メモリセル１０５−ｆの第一の集合に関連付けられたデジット線１１５−ｆの第一の集合は、スイッチングコンポーネント７３０を介してプレート線と電子通信する。メモリコントローラ１４０−ｃは、また、読み出し動作中に、スイッチングコンポーネント７３０を非アクティブ化するためにバイアシングコンポーネント７１０を用いてもよく、メモリセル１０５−ｆの第二の集合の各強誘電性メモリセル１０５−ｆと関連付けられたデジット線１１５―ｆの第二の集合は、スイッチングコンポーネント７３０を介してプレート線２１０−ｂと電子通信する。

Claims (33)

1. 強誘電性メモリアレイを動作させる方法であって、
   読み出し動作のために、メモリセルの第一の集合およびメモリセルの第二の集合を、前記メモリセルの第一の集合および前記メモリセルの第二の集合と電子通信するワード線を用いて選択することと、
   前記読み出し動作のために、前記メモリセルの第一の集合に対応するセンシングコンポーネントの第一の集合をアクティブ化することと、
   前記読み出し動作中に、前記メモリセルの第二の集合に対応するセンシングコンポーネントの第二の集合を非アクティブ化状態に維持することと、
   を含む、方法。
2. 前記読み出し動作中に、プレート線と、前記メモリセルの第二の集合の各メモリセルに対するデジット線を短絡することであって、前記プレート線は、前記メモリセルの第一の集合および前記メモリセルの第二の集合と電子通信する、ことをさらに含む、請求項１に記載の方法。
3. 前記メモリセルの第二の集合の各メモリセルに対する前記デジット線は、スイッチングコンポーネントを介して前記プレート線と電子通信し、前記デジット線を短絡することは、
   前記読み出し動作中に前記スイッチングコンポーネントをアクティブ化することを含む、請求項２に記載の方法。
4. 前記プレート線の電圧は、固定電圧である、請求項２に記載の方法。
5. 前記読み出し動作中に、プレート線から、前記メモリセルの第一の集合の各メモリセルに対するデジット線を絶縁することをさらに含む、請求項１に記載の方法。
6. 前記メモリセルの第一の集合の各メモリセルに対する前記デジット線は、スイッチングコンポーネントを介して前記プレート線と電子通信し、各メモリセルに対する前記デジット線を絶縁することは、
   前記読み出し動作中に前記スイッチングコンポーネントを非アクティブ化することを含む、請求項５に記載の方法。
7. 前記ワード線は、メモリセルの第三の集合およびメモリセルの第四の集合と電子通信し、前記方法は、
   前記メモリセルの第三の集合および前記メモリセルの第四の集合を前記ワード線を用いて選択することをさらに含む、請求項１に記載の方法。
8. センシングコンポーネントの第三の集合は、前記メモリセルの第三の集合と電子通信し、センシングコンポーネントの第四の集合は、前記メモリセルの第四の集合と電子通信し、前記方法は、
   前記読み出し動作のために前記センシングコンポーネントの第三の集合をアクティブ化することをさらに含む、請求項７に記載の方法。
9. 前記メモリセルの第三の集合をアクティブ化することに少なくとも部分的に基づいて、前記読み出し動作中に、前記センシングコンポーネントの第四の集合を前記非アクティブ化状態に維持することをさらに含む、請求項８に記載の方法。
10. 前記メモリセルの第一の集合の各メモリセルおよび前記メモリセルの第二の集合の各メモリセルは、強誘電性キャパシタを含む、請求項１に記載の方法。
11. 前記センシングコンポーネントの第一の集合および前記センシングコンポーネントの第二の集合は、前記センシングコンポーネントの第二の集合のうちの第一のセンシングコンポーネントおよび第二のセンシングコンポーネントに隣接して、前記センシングコンポーネントの第一の集合のうちの第一のセンシングコンポーネントを含む交互のパターンで配列される、請求項１に記載の方法。
12. センシングコンポーネントの第一の集合に対応するメモリセルの第一の集合と、
    センシングコンポーネントの第二の集合に対応するメモリセルの第二の集合と、
    前記メモリセルの第一の集合および前記メモリセルの第二の集合と電子通信するワード線と、
    前記センシングコンポーネントの第一の集合および前記センシングコンポーネントの第二の集合と電子通信するコントローラであって、前記センシングコンポーネントの第一の集合および前記センシングコンポーネントの第二の集合を相互に独立してアクティブ化するように動作可能な前記コントローラと、
    を含む、電子メモリ装置。
13. 前記コントローラは、
    前記センシングコンポーネントの第一の集合と電子通信する第一のドライバと、
    前記センシングコンポーネントの第二の集合と電子通信する第二のドライバと、
    を含む、請求項１２に記載の電子メモリ装置。
14. 前記センシングコンポーネントの第一の集合の各センシングコンポーネントは、第一の制御線を介して、前記コントローラと電子通信し、前記センシングコンポーネントの第二の集合の各センシングコンポーネントは、第二の制御線を介して前記コントローラと電子通信する、請求項１２に記載の電子メモリ装置。
15. 前記センシングコンポーネントの第一の集合および前記センシングコンポーネントの第二の集合は、前記センシングコンポーネントの第二の集合のうちの第一のセンシングコンポーネントおよび第二のセンシングコンポーネントに隣接して、前記センシングコンポーネントの第一の集合のうちの第一のセンシングコンポーネントを含む交互のパターンで配列される、請求項１２に記載の電子メモリ装置。
16. 前記メモリセルの第一の集合および前記メモリセルの第二の集合と電子通信するプレート線をさらに含み、前記メモリセルの第一の集合および前記メモリセルの第二の集合の各メモリセルは、前記プレート線と電子通信する強誘電性キャパシタを含む、請求項１２に記載の電子メモリ装置。
17. 前記メモリセルの第一の集合の各メモリセルに関連付けられたデジット線および前記プレート線と電子通信するスイッチングコンポーネントの第一の集合と、
    前記メモリセルの第二の集合の各メモリセルに関連付けられたデジット線および前記プレート線と電子通信するスイッチングコンポーネントの第二の集合と、
    をさらに含む、請求項１６に記載の電子メモリ装置。
18. 前記スイッチングコンポーネントの第一の集合の各スイッチングコンポーネントは、第一の制御線を介して前記コントローラと電子通信し、前記スイッチングコンポーネントの第二の集合の各スイッチングコンポーネントは、第二の制御線を介して前記コントローラと電子通信する、請求項１７に記載の電子メモリ装置。
19. 前記センシングコンポーネントの第一の集合の各センシングコンポーネントは、前記メモリセルの第一の集合のそれぞれのメモリセルと電子通信し、前記センシングコンポーネントの第二の集合の各センシングコンポーネントは、前記メモリセルの第二の集合のそれぞれのメモリセルと電子通信する、請求項１２に記載の電子メモリ装置。
20. センシングコンポーネントの第三の集合に対応するメモリセルの第三の集合と、
    センシングコンポーネントの第四の集合に対応するメモリセルの第四の集合と、
    をさらに含み、
    前記ワード線は、前記メモリセルの第三の集合および前記メモリセルの第四の集合と電子通信し、
    前記コントローラは、前記センシングコンポーネントの第三の集合および前記センシングコンポーネントの第四の集合と電子通信し、
    前記コントローラは、前記センシングコンポーネントの第一の集合、前記センシングコンポーネントの第二の集合、前記センシングコンポーネントの第三の集合および前記センシングコンポーネントの第四の集合を、相互に独立してアクティブ化するように動作可能である、請求項１２に記載の電子メモリ装置。
21. メモリセルの第一の集合と、
    メモリセルの第二の集合と、
    センシングコンポーネントの第一の集合と、
    センシングコンポーネントの第二の集合と、
    前記メモリセルの第一の集合、前記メモリセルの第二の集合、前記センシングコンポーネントの第一の集合、前記センシングコンポーネントの第二の集合と電子通信するコントローラであって、
    前記メモリセルの第一の集合および前記メモリセルの第二の集合と電子通信するワード線を用いて、読み出し動作のために、前記メモリセルの第一の集合および前記メモリセルの第二の集合を選択し、
    前記読み出し動作のために、前記メモリセルの第一の集合に対応する前記センシングコンポーネントの第一の集合をアクティブ化し、
    前記読み出し動作中に、前記メモリセルの第二の集合に対応する前記センシングコンポーネントの第二の集合を非アクティブ化状態に維持する、
    ように動作可能である、前記コントローラと、
    を含む、
    電子メモリ装置。
22. 第一のドライバおよび第二のドライバをさらに含み、前記第一のドライバは、
    前記読み出し動作中に、前記メモリセルの第二の集合の各メモリセルに対するデジット線をプレート線と短絡するように動作可能であって、前記プレート線は、前記メモリセルの第一の集合および前記メモリセルの第二の集合と関連付けられ、前記第二のドライバは、
    前記読み出し動作中に、前記プレート線から、前記メモリセルの第一の集合の各メモリセルに対するデジット線を絶縁するように動作可能である、請求項２１に記載の電子メモリ装置。
23. スイッチングコンポーネントと、
    前記スイッチングコンポーネントを介してプレート線と電子通信する前記メモリセルの第一の集合の各メモリセルに関連付けられたデジット線と、をさらに含み、前記コントローラは、
    前記読み出し動作中に、前記スイッチングコンポーネントをアクティブ化するように動作可能である、請求項２１に記載の電子メモリ装置。
24. スイッチングコンポーネントと、
    前記スイッチングコンポーネントを介してプレート線と電子通信する前記メモリセルの第二の集合の各強誘電性メモリセルに関連付けられたデジット線とをさらに含み、前記コントローラは、
    前記読み出し動作中に、前記スイッチングコンポーネントを非アクティブ化するように動作可能である、請求項２１に記載の電子メモリ装置。
25. メモリセルの第三の集合と、
    メモリセルの第四の集合と、をさらに含み、前記コントローラは、
    前記ワード線を用いて、前記メモリセルの第三の集合および前記メモリセルの第四の集合を選択するように動作可能である、請求項２１に記載の電子メモリ装置。
26. 前記メモリセルの第三の集合に対応するセンシングコンポーネントの第三の集合をさらに含み、前記コントローラは、
    前記読み出し動作のために前記センシングコンポーネントの第三の集合をアクティブ化するように動作可能である、請求項２５に記載の電子メモリ装置。
27. 前記センシングコンポーネントの第一の集合および前記センシングコンポーネントの第二の集合は、前記センシングコンポーネントの第二の集合のうちの第一のセンシングコンポーネントおよび第二のセンシングコンポーネントに隣接して、前記センシングコンポーネントの第一の集合のうちの第一のセンシングコンポーネントを含む、交互のパターンで配列される、請求項２５に記載の電子メモリ装置。
28. メモリセルの第一の集合およびメモリセルの第二の集合を、前記メモリセルの第一の集合および前記メモリセルの第二の集合と電子通信するワード線を用いて、読み出し動作のために、選択するための手段と、
    前記読み出し動作のために、前記メモリセルの第一の集合に対応するセンシングコンポーネントの第一の集合をアクティブ化するための手段と、
    前記読み出し動作中に、メモリセルの第二の集合に対応するセンシングコンポーネントの第二の集合を非アクティブ化状態で維持するための手段と、
    を含む、電子メモリ装置。
29. 前記読み出し動作中に、前記メモリセルの第二の集合の各メモリセルに対するデジット線をプレート線と短絡するための手段であって、前記プレート線は、前記メモリセルの第一の集合および前記メモリセルの第二の集合に関連付けられる、手段と、
    前記読み出し動作中に、前記プレート線から、前記メモリセルの第一の集合の各メモリセルに対するデジット線を絶縁するための手段と、
    をさらに含む、請求項２８に記載の電子メモリ装置。
30. 前記読み出し動作中に、スイッチングコンポーネントをアクティブ化する手段をさらに含む、請求項２８に記載の電子メモリ装置。
31. 前記読み出し動作中に、スイッチングコンポーネントを非アクティブ化するための手段をさらに含む、請求項２８に記載の電子メモリ装置。
32. 前記ワード線を用いて、メモリセルの第三の集合およびメモリセルの第四の集合を選択するための手段をさらに含む、請求項２８に記載の電子メモリ装置。
33. 前記読み出し動作のために、センシングコンポーネントの第三の集合をアクティブ化するための手段をさらに含み、前記センシングコンポーネントの第三の集合は、前記メモリセルの第三の集合に対応する、請求項３２に記載の電子メモリ装置。