CN111338839B - 控制器、包括该控制器的存储器系统及其操作方法 - Google Patents

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Abstract

本公开涉及一种控制器。该控制器用于响应于来自主机的读取请求控制存储器装置通过使用设置的读取电压读取存储的数据来提供读取数据，该控制器包括：错误校正电路，被配置成检查读取数据中的错误位的错误位数量，并且校正错误位；读取重试范围设置电路，被配置成针对读取数据重置预设读取重试范围，并且基于错误位数量和错误校正电路的错误校正能力来设置新的读取重试范围；读取电压设置电路，被配置成重置设置的读取电压，并且对应于新的读取重试范围，将重置的读取重试范围的多个电压之中的电压设置为新的读取电压；以及闪存控制电路，被配置成控制存储器装置使用新的读取电压来对存储的数据执行读取重试操作。

Description

控制器、包括该控制器的存储器系统及其操作方法
相关申请的交叉引用
本申请要求于2018年12月19日提交的申请号为10-2018-0165616的韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
技术领域
本公开总体涉及一种电子装置，且更特别地，涉及一种控制器、包括该控制器的存储器系统以及该存储器系统的操作方法。
背景技术
近来计算机环境的范例已变成可随时随地使用计算系统的普适计算环境。这促进了诸如移动电话、数码相机、笔记本电脑等便携式电子装置的使用的增加。通常，这些便携式电子装置可包括使用存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
因为使用存储器装置的数据存储装置没有机械驱动部件，所以其具有优异的稳定性和耐用性、高信息访问速度以及低功耗。在具有这种优点的存储器系统的示例中，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。
存储器装置通常分为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置具有相对较慢的写入速度和读取速度，但即使在电力供应中断时也保留所存储的数据。因此，非易失性存储器装置用于无论是否供电都存储待保留的数据。
易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)以及铁电RAM(FRAM)。闪速存储器被分类为NOR型闪速存储器和NAND型闪速存储器。
发明内容
实施例提供了一种能够在读取操作中快速设置读取电压的控制器、包括该控制器的存储器系统以及该存储器系统的操作方法。
根据本公开的方面，提供了一种控制器，用于响应于来自主机的读取请求控制存储器装置通过使用设置的读取电压读取存储的数据来提供读取数据，该控制器包括：错误校正电路，被配置成检查读取数据中的错误位的错误位数量，并且校正错误位；读取重试范围设置电路，被配置成针对读取数据重置预设读取重试范围，并且基于错误位数量和错误校正电路的错误校正能力来设置新的读取重试范围；读取电压设置电路，被配置成重置设置的读取电压，并且对应于新的读取重试范围，将重置的读取重试范围的多个电压之中的电压设置为新的读取电压；以及闪存控制电路，被配置成控制存储器装置使用新的读取电压来对存储的数据执行读取重试操作。
根据本公开的另一方面，提供了一种存储器系统，包括：存储器装置，被配置成存储数据；以及控制器，被配置成响应于来自主机的读取请求，通过检查错误校正电路的错误校正能力来设置读取电压，并且控制存储器装置使用设置的读取电压来读取存储的数据。
根据本公开的又一方面，提供了一种操作存储器系统的方法，该方法包括：检查存储器系统的错误校正电路；基于检查结果设置包括多个电压的读取重试范围；将多个电压之中的电压设置为读取电压；使用设置的读取电压对存储器系统的存储器装置执行读取操作；对通过读取操作的读取数据执行错误校正操作，以确定读取数据的错误位数量；并且当错误位数量大于设置的值时，通过重置读取重试范围来重置读取电压。
根据本公开的另一方面，提供了一种存储器系统，包括：存储器装置，适于存储数据；以及控制器，包括错误校正码(ECC)电路，适于：基于ECC电路的类型确定包括多个读取电压的第一读取重试范围；基于多个读取电压中的读取电压来对存储器装置执行第一读取操作，以从存储器装置接收读取数据；当读取数据中的失败位的数量大于阈值数量时，将第一读取重试范围改变为比该第一读取重试范围更窄的第二读取重试范围，该第二读取重试范围包括多个读取电压；并且基于该多个读取电压中的读取电压来对存储器装置执行第二读取操作。
附图说明
现在将参照附图在下文中更全面地描述示例性实施例；然而，示例可以不同的形式来实现，并且不应被解释为限于本文阐述的实施例。相反，提供这些实施例以使本公开将是彻底且完整的，并且将示例性实施例的范围全面地传达给本领域的技术人员。
在附图中，为了说明清楚，尺寸可能被夸大。将理解的是，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的唯一元件，或者也可存在一个或多个中间元件。相同的附图标记始终表示相同的元件。
图1是示出根据本公开的实施例的存储器系统的框图。
图2是示出根据本公开的实施例的控制器的框图。
图3是示出根据本公开的实施例的读取电压设置块的框图。
图4是示出根据本公开的实施例的半导体存储器的示图。
图5是示出根据本公开的实施例的存储块的示图。
图6是示出三维配置的存储块的示例的示图。
图7是示出三维配置的存储块的另一示例的示图。
图8是示出根据本公开的实施例的存储器系统的操作的流程图。
图9是示出根据本公开的实施例的存储器系统的读取重试范围的示图。
图10是示出根据本公开的实施例的存储器系统的操作的流程图。
图11是示出根据本公开的实施例的存储器系统的示图。
图12是示出根据本公开的实施例的存储器系统的示图。
图13是示出根据本公开的实施例的存储器系统的示图。
图14是示出根据本公开的实施例的存储器系统的示图。
具体实施方式
本文公开的具体结构或功能描述仅是说明性的，以用于描述根据本公开的技术方案的实施例的目的。根据本公开的技术方案的实施例可以各种形式来实施，并且不能被解释为限于本文阐述的实施例。
根据本公开的技术方案的实施例可进行各种修改并具有各种形状。因此，这些实施例在附图中示出，并且意图在本文中被详细描述。然而，根据本公开的技术构思的实施例不被解释为限于特定公开，而是包括不脱离本公开的技术方案和技术范围的所有改变、等同方案或替代方案。
虽然诸如“第一”和“第二”的术语可用于描述各个组件，但这些组件不应被理解为限于上述术语。上述术语仅用于将一个组件与另一组件区分开。例如，在不脱离本公开的权利范围的情况下，第一组件可被称为第二组件，并且同样地，第二组件可被称为第一组件。
将理解的是，当元件被称为“连接”或“联接”至另一元件时，它可以直接连接或联接至其它元件，或也可以存在中间元件。相反地，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。同时，可类似地解释描述组件之间关系的其它表达，诸如“在～之间”、“直接在～之间”或“与～相邻”和“直接与～相邻”。
本申请中使用的术语仅用于描述特定实施例，并不旨在限制本公开。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。将进一步理解的是，诸如“包括”或“具有”等术语旨在指示本说明书中公开的特征、数字、操作、动作、组件、部件或其组合的存在，并且不旨在排除可能存在或可能添加一个或多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
只要没有被不同地定义，本文所使用的包括技术或科学术语的所有术语都具有本公开所属领域的技术人员通常理解的含义。具有如字典中所定义的定义的术语应当被理解为它们具有与相关技术的背景一致的含义。只要本申请没有明确定义，不应以理想化或过于形式化的方式来理解术语。
在描述这些实施例时，将省略对本公开所属领域公知的并且与本公开不直接相关的技术的描述。这旨在通过省略不必要的描述来更清楚地公开本公开的主旨。
在下文中，将参照附图详细地描述本公开的示例性实施例，以便本领域技术人员能够容易地实施本公开的技术方案。
图1是示出根据本公开的实施例的存储器系统的框图。
参照图1，存储器系统1000包括存储器装置1100、控制器1200和主机1300。存储器装置1100包括多个半导体存储器100。可将多个半导体存储器100划分成多个组。在本公开的实施例中示出并描述了主机1300被包括在存储器系统1000中的情况。可选地，存储器系统1000可仅包括控制器1200和存储器装置1100，并且主机1300可被设置在存储器系统1000的外部。
多个组的存储器装置1100分别通过第一至第n通道CH1至CHn与控制器1200通信。稍后将参照图4描述每个半导体存储器100。
配置有半导体存储器100的多个组中的每一个通过一个公共通道与控制器1200通信。控制器1200通过多个通道CH1至CHn控制存储器装置1100的多个半导体存储器100。
控制器1200联接在主机1300与存储器装置1100之间。控制器1200响应于来自主机1300的请求来访问存储器装置1100。例如，控制器1200响应于从主机1300接收的主机命令Host_CMD来控制存储器装置1100的读取操作、写入操作、擦除操作和后台操作。在写入操作中，主机1300可一起传输数据、地址以及主机命令Host_CMD。在读取操作中，主机1300可一起传输数据、地址以及主机命令Host_CMD。控制器1200提供存储器装置1100与主机1300之间的接口。控制器1200驱动用于控制存储器装置1100的固件。
在通电操作中，当从主机1300接收到读取请求时，或者在从执行读取操作开始经过设定时间之后，控制器1200可执行读取电压设置操作。在读取电压设置操作中，控制器1200可通过检查控制器1200中包括的错误校正电路来设置读取重试范围，通过将所设置的读取重试范围内的一个电压设置为读取电压来执行读取操作，并且当作为所执行的读取操作的结果，错误位的数量大于设置的错误位数量时，重置该读取重试范围。
主机1300包括诸如计算机、PDA、PMP、MP3播放器、照相机、摄像机和移动电话的便携式电子装置。主机1300可通过主机命令Host_CMD请求对存储器系统1000的写入操作、读取操作和擦除操作。为了执行对存储器装置1100的写入操作，主机1300可向控制器1200传输对应于写入命令的主机命令Host_CMD、数据和地址。为了执行对存储器装置1100的读取操作，主机1300可向控制器1200传输对应于读取命令的主机命令Host_CMD和地址。地址可以是逻辑地址。
控制器1200和存储器装置1100可被集成在一个半导体装置中。在示例性实施例中，控制器1200和存储器装置1100可被集成到一个半导体装置中以构成存储卡。例如，控制器1200和存储器装置1100可被集成到一个半导体装置中以构成诸如以下的存储卡：个人计算机(PC)卡(例如，个人计算机存储卡国际协会(PCMCIA)卡)、紧凑式闪存(CF)卡、智能媒体卡(例如，SM或SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC或微型MMC)、安全数字(SD)卡(例如，SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。
控制器1200和存储器装置1100可被集成到一个半导体装置中以构成半导体驱动器(例如，固态驱动器(SSD))。半导体驱动器包括被配置成将数据存储在半导体存储器中的存储装置。
在另一示例中，存储器系统1000可被设置为诸如以下的电子装置的各种组件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航系统、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中发送/接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、RFID装置或构成计算系统的各种组件之一。
在示例性实施例中，存储器装置1100或存储器系统1000可以各种形式封装。例如，存储器装置1100或存储器系统1000可以诸如以下的形式封装：堆叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(die in Waffle pack)、晶圆形式管芯(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(PMQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图2是示出根据本公开的实施例的控制器，例如图1所示的控制器1200的框图。
参照图2，控制器1200可包括主机控制电路1210、处理器1220、缓冲存储器1230、读取电压设置块1240、错误校正电路1250、闪存控制电路1260和总线1270。
总线1270可提供控制器1200的组件之间的通道。
主机控制电路1210可控制主机(例如，图1的主机1300)与缓冲存储器1230之间的数据传输。在示例中，主机控制电路1210可控制将从主机1300输入的数据缓冲到缓冲存储器1230的操作。在另一示例中，主机控制电路1210可控制将缓冲在缓冲存储器1230中的数据输出到主机1300的操作。
主机控制电路1210可包括主机接口。
处理器1220可控制控制器1200的全部操作并且执行逻辑操作。处理器1220可通过主机控制电路1210与主机1300通信，并且通过闪存控制电路1260与存储器装置(例如，图1的存储器装置1100)通信。处理器1220可通过使用缓冲存储器1230作为工作存储器、高速缓存存储器或缓冲存储器来控制存储器系统(例如，图1的存储器系统1000)的操作。处理器1220可通过生成命令队列来控制闪存控制电路1260，其中通过根据优先级顺序对从主机1300接收的多个主机命令重新排列来生成该命令队列。处理器1220可包括闪存转换层(FTL)1221和读取电压设置块1240。
FTL 1221通过驱动固件来控制存储器系统1000的全部操作。固件可存储在直接联接到缓冲存储器1230的附加存储器(未示出)或处理器1220中的存储空间中。在写入操作中，FTL 1221可将相应的物理地址映射到从主机1300接收的地址(例如，逻辑地址)。在读取操作中，FTL 1221检查映射到逻辑地址的物理地址。
FTL 1221可响应于从主机1300接收的主机命令来生成用于控制闪存控制电路1260的命令队列。
缓冲存储器1230可用作处理器1220的工作存储器、高速缓存存储器或数据缓冲存储器。缓冲存储器1230可存储由处理器1220运行的代码和命令。缓冲存储器1230可存储由处理器1220处理的数据。
缓冲存储器1230可包括写入缓冲器1231和读取缓冲器1232。在写入操作中，写入缓冲器1231临时存储从主机1300接收的数据，然后当对应于写入操作的内部命令被传输到存储器装置1100时，将临时存储的数据传输到存储器装置1100。在读取操作中，读取缓冲器1232临时存储从存储器装置1100接收的数据，然后将临时存储的数据传输到主机1300。
缓冲存储器1230可包括静态RAM(SRAM)或动态RAM(DRAM)。
在读取电压设置操作中，读取电压设置块1240检查错误校正电路1250。进一步地，读取电压设置块1240根据所检查的错误校正电路1250的错误位处理能力来设置读取重试范围，并且将所设置的读取重试范围内的一个电压设置为读取电压，从而执行读取操作。当由读取操作读取的数据中包括的错误位数量大于设置的错误位数量时，读取电压设置块1240可重置读取重试范围，并且重置的读取重试范围可被设置得比先前的读取重试范围更窄。在一些实施例中，读取电压设置块1240可被包括在处理器1220中。
错误校正电路1250可执行错误校正。错误校正电路1250可基于待通过闪存控制电路1260写入图1的存储器装置1100中的数据来执行错误校正码(ECC)编码。经ECC编码的数据可通过闪存控制电路1260传输到存储器装置1100。错误校正电路1250可对通过闪存控制电路1260从存储器装置1100接收的数据执行ECC解码。错误校正电路1250可利用多个ECC电路中的一个来配置，并且多个ECC电路可具有不同的错误校正能力。也就是说，多个ECC电路具有不同的最大错误允许位数量。错误校正电路1250可在读取操作中检测并计数从存储器装置1100接收的数据的错误位，并且将所计数的错误位数量传输到处理器1220。
在示例中，错误校正电路1250可作为内部组件而被包括在闪存控制电路1260中。
闪存控制电路1260响应于由处理器1220生成的命令队列，生成并输出用于控制存储器装置1100的内部命令。在写入操作中，闪存控制电路1260可通过将缓冲在写入缓冲器1231中的数据传输到存储器装置1100来控制写入操作。在读取操作中，闪存控制电路1260可响应于命令队列来控制将从存储器装置1100读取的数据缓冲到读取缓冲器1232中的操作。
闪存控制电路1260可包括闪存接口。
图3是示出根据本公开的实施例的读取电压设置块，例如图2所示的读取电压设置块1240的框图。
参照图3，读取电压设置块1240可包括错误校正码(ECC)电路检查电路1241、读取重试范围设置电路1242和读取电压设置电路1243。
ECC电路检查电路1241通过检查ECC电路的类型来生成并输出ECC检查信号ECC_feature。换言之，ECC电路检查电路1241检查图2的错误校正电路1250所配置的ECC电路。ECC检查信号ECC_feature可包括关于构成错误校正电路1250的ECC电路的信息和关于ECC电路的错误校正能力的信息。
读取重试范围设置电路1242响应于从ECC电路检查电路1241接收的ECC检查信号ECC_feature来设置读取重试范围。读取重试范围设置电路1242可基于在读取操作中由图2的错误校正电路1250计数的错误位数量ECC_fail_bit来设置新的读取重试范围。当错误位数量ECC_fail_bit大于设置的错误位数量时，读取重试范围设置电路1242可设置新的读取重试范围。新的读取重试范围可包括在先前的读取重试范围中，并且具有比先前的读取重试范围更窄的宽度。
读取电压设置电路1243响应于从读取重试范围设置电路1242输出的读取重试范围信号RR_sweeping，设置读取操作中使用的读取电压。例如，读取电压设置电路1243将由读取重试范围设置电路1240设置的读取重试范围内的一个电压设置为读取电压。读取电压可以是读取重试范围的中值。
图4是示出根据本公开的实施例的半导体存储器，例如图1所示的半导体存储器100的示图。
参照图4，半导体存储器100可包括用于存储数据的存储器单元阵列10。半导体存储器100可包括外围电路200，该外围电路200被配置成执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作和用于擦除所存储的数据的擦除操作。半导体存储器100可包括控制逻辑300，该控制逻辑300在控制器(例如，图1所示的控制器1200)的控制下控制外围电路200。
存储器单元阵列10可包括多个存储块MB1至MBk，多个存储块MB1至MBk包括存储块MBk(其中k为正整数)。局部线LL和位线BL1至BLm(其中m为正整数)可联接到存储块MB1至MBk 11。例如，局部线LL可包括第一选择线、第二选择线以及布置在第一选择线和第二选择线之间的多个字线。局部线LL可进一步包括布置在第一选择线和字线之间以及布置在第二选择线和字线之间的虚设(dummy)线。第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可包括字线、漏极选择线、源极选择线以及源极线SL。局部线LL可进一步包括虚设线。局部线LL可进一步包括管线。局部线LL可分别联接到存储块MB1至MBk 11。位线BL1至BLm可共同联接到存储块MB1至MBk 11。可以二维或三维结构实施存储块MB1至MBk 11。对于具有二维结构的存储块11，存储器单元可在平行于衬底的方向上布置。对于具有三维结构的存储块11，存储器单元可在垂直于衬底的方向上布置。
外围电路200可被配置成在控制逻辑300的控制下对所选择存储块11执行编程操作、读取操作和擦除操作。例如，外围电路200可包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入和输出(输入/输出)电路250、通过/失败(通过/失败)检查电路260和源极线驱动器270。
电压生成电路210可响应于操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。电压生成电路210可响应于操作信号OP_CMD选择性地使局部线LL放电。例如，电压生成电路210可在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。
行解码器220可响应于控制信号AD_signals将操作电压Vop传输到联接到所选择存储块11的局部线LL。例如，行解码器220可响应于控制信号AD_signals，选择性地将操作电压(例如，编程电压、验证电压和通过电压)施加到局部线LL之中的字线。
在编程电压施加操作中，行解码器220响应于控制信号AD_signals，将编程电压施加到局部线LL之中的所选择字线，并且将通过电压施加到其它未选择字线。在读取操作中，行解码器220响应于控制信号AD_signals，将读取电压施加到局部线LL之中的所选择字线，并且将通过电压施加到其它未选择字线。
页面缓冲器组230可包括联接到位线BL1至BLm的多个页面缓冲器PB1至PBm 231。页面缓冲器PB1至PBm 231可响应于页面缓冲器控制信号PBSIGNALS进行操作。在编程操作中，页面缓冲器PB1至PBm 231可临时存储待编程的数据。在读取或验证操作中，页面缓冲器PB1至PBm 231可感测位线BL1至BLm的电压或电流。
列解码器240可响应于列地址CADD在输入/输出电路250和页面缓冲器组230之间传输数据。例如，列解码器240可通过数据线DL与页面缓冲器231交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可将从图1的控制器1200接收的命令CMD和地址ADD传输到控制逻辑300，或者与列解码器240交换数据DATA。
在读取操作中，通过/失败检查电路260可响应于允许位VRY_BIT<#>来生成参考电流。进一步地，通过/失败检查电路260可通过将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
源极线驱动器270可通过源极线SL联接到存储器单元阵列10中包括的存储器单元，并且控制施加到源极线SL的电压。源极线驱动器270可从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL来控制施加到源极线SL的源极线电压。
控制逻辑300可响应于命令CMD和地址ADD通过输出操作信号OP_CMD、控制信号AD_signals、页面缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制外围电路200。而且，控制逻辑300可响应于通过信号PASS或失败信号FAIL来确定验证操作已经通过还是失败。
图5是示出根据本公开的实施例的存储块，例如图4所示的存储块11的示图。
参照图5，在存储块11中，彼此平行布置的多个字线可联接在第一选择线和第二选择线之间。第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。更具体地，存储块11可包括联接在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可分别联接到串ST。源极线SL可共同联接到串ST。串ST可彼此相同地配置，因此，将作为示例详细描述联接到第一位线BL1的串ST。
串ST可包括彼此串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16以及漏极选择晶体管DST。串ST可包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST。串ST可包括数量大于存储器单元F1至F16的数量的存储器单元。
源极选择晶体管SST的源极可联接到源极线SL，并且漏极选择晶体管DST的漏极可联接到第一位线BL1。存储器单元F1至F16可串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中的源极选择晶体管SST的栅极可联接到源极选择线SSL。不同串ST中的漏极选择晶体管DST的栅极可联接到漏极选择线DSL。不同串ST中的存储器单元F1至F16的栅极可联接到多个字线WL1至WL16。不同串ST中的存储器单元之中联接到相同字线的一组存储器单元可以是物理页面PPG。因此，存储块11可包括对应于字线WL1至WL16的若干物理页面PPG。
一个存储器单元可存储一位数据。通常将该一个存储器单元称为单层单元(SLC)。一个物理页面PPG可存储一个逻辑页面(LPG)数据。该一个LPG数据可包括与一个物理页面PPG中的单元的数量相对应的数据位。而且，一个存储器单元可存储两位或更多位数据。通常将该一个存储器单元称为多层单元(MLC)。一个物理页面PPG可存储两个或更多个LPG数据。
图6是示出存储器单元阵列10的三维配置的存储块11的示例的示图。
参照图6，存储器单元阵列10可包括存储块MB1至MBk，存储块MB1至MBk包括存储块11。存储块11可包括多个串ST11至ST1m和ST21至ST2m。在实施例中，多个串ST11至ST1m和ST21至ST2m中的每一个可形成为“U”形。在存储块11中，可在行方向(例如，X方向)上布置m个串。虽然图6示出了在列方向(例如，Y方向)上布置两个串的情况，但可在列方向(例如，Y方向)上布置三个或更多个串。
多个串ST11至ST1m和ST21至ST2m中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。
源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn可具有彼此相似的结构。源极选择晶体管SST和漏极选择晶体管DST以及存储器单元MC1至MCn中的每一个可包括沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层。例如，可在每个串中设置用于提供沟道层的柱(pillar)。又例如，可在每个串中设置用于提供沟道层、隧道绝缘层、电荷撷取层和阻挡绝缘层中的至少一个的柱。
每个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCp之间。
在实施例中，布置在相同行中的串的源极选择晶体管可联接到在行方向上延伸的源极选择线，并且布置在不同行中的串的源极选择晶体管可联接到不同的源极选择线。在图6中，第一行中的串ST11至ST1m的源极选择晶体管可联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可连接到第二源极选择线SSL2。
在另一实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可共同联接到一个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可被划分成第一至第p存储器单元MC1至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可顺序地布置在垂直方向(例如，Z方向)上，并且彼此串联地联接在源极选择晶体管SST和管道晶体管PT之间。第(p+1)至第n存储器单元MCp+1至MCn可顺序地布置在垂直方向(例如，Z方向)上，并且彼此串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn可通过管道晶体管PT而彼此联接。每个串的第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。当设置虚设存储器单元时，可稳定地控制相应串的电压或电流。每个串的管道晶体管PT的栅极可联接到管线PL。
每个串的漏极选择晶体管DST可联接到位线和存储器单元MCp+1至MCn。布置在行方向上的串可联接到在行方向上延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可联接到第二漏极选择线DSL2。
布置在列方向上的串可联接到在列方向上延伸的位线。在图6中，第一列中的串ST11和ST21可联接到第一位线BL1。第m列中的串ST1m和ST2m可联接到第m位线BLm。
布置在行方向上的串之中联接到相同字线的存储器单元可构成一个页面。例如，第一行中的串ST11至ST1m之中联接到第一字线WL1的存储器单元可构成一个页面。第二行中的串ST21至ST2m之中联接到第一字线WL1的存储器单元可构成另一页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可选择布置在一个行方向上的串。当选择字线WL1至WLn中的任意一个时，可选择所选择串之中的一个页面。
图7是示出存储器单元阵列10中的三维配置的存储块11的另一示例的示图。
参照图7，存储器单元阵列10可包括多个存储块MB1至MBk 11，多个存储块MB1至MBk 11包括存储块11。存储块11可包括多个串ST11'至ST1m'和ST21'至ST2m'。多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可沿垂直方向(例如，Z方向)延伸。在存储块11中，可在行方向(例如，X方向)上布置m个串。虽然图7示出了在列方向(例如，Y方向)上布置两个串的情况，但可在列方向(例如，Y方向)上布置三个或更多个串。
多个串ST11'至ST1m'和ST21'至ST2m'中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
每个串的源极选择晶体管SST可联接在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可联接到相同的源极选择线。布置在第一行上的串ST11'至ST1m'的源极选择晶体管可联接到第一源极选择线SSL1。布置在第二行上的串ST21'至ST2m'的源极选择晶体管可联接到第二源极选择线SSL2。在另一实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可共同联接到一个源极选择线。
每个串中的第一至第n存储器单元MC1至MCn可彼此串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可分别联接到第一至第n字线WL1至WLn。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可用作虚设存储器单元。当设置虚设存储器单元时，可稳定地控制相应串的电压或电流。因此，可提高存储在存储块11中的数据的可靠性。
每个串的漏极选择晶体管DST可联接在位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
图8是示出根据本公开的实施例的存储器系统，例如图1的存储器系统1000的操作的流程图。
图9是示出根据本公开的实施例的存储器系统，例如图1的存储器系统1000的读取重试范围的示图。
下面将参照图1至图9描述存储器系统1000的操作方法。
参照图8，当存储器系统1000通电时(S810)，读取电压设置块1240检查错误校正电路1250所配置的ECC电路的类型(S820)。例如，读取电压设置块1240的ECC电路检查电路1241通过检查控制器1200中的错误校正电路1250来检查ECC电路的类型，并且基于检查结果来生成并输出ECC检查信号ECC_feature。
读取重试范围设置电路1242基于接收的ECC检查信号ECC_feature来设置图9的读取重试范围RR-1(S830)。也就是说，读取重试范围设置电路1242基于ECC检查信号ECC_feature来检查错误校正电路1250的ECC电路的类型，并且根据所检查的ECC电路的错误校正能力来设置读取重试范围RR-1。当存储器装置1100的存储器单元被编程为第一编程状态PV1和第二编程状态PV2时，读取重试范围RR-1的范围从最小读取电压到最大读取电压，以将第一编程状态PV1和第二编程状态PV2彼此区分开。进一步地，可设置读取重试范围RR-1使得在使用最小读取电压的读取操作中出现的错误位数量和在使用最大读取电压的读取操作中出现的错误位数量小于错误校正电路1250的最大错误允许位数量。
读取电压设置电路1243设置由读取重试范围设置电路1242设置的读取重试范围RR-1内的一个读取电压RR-1_Vread(S840)。读取电压RR-1_Vread可以是读取重试范围RR-1的中值。
处理器1220生成对应于测试读取操作的命令队列。闪存控制电路1260响应于命令队列生成用于测试读取操作的内部命令CMD，然后将所生成的内部命令CMD输出到存储器装置1100。闪存控制电路1260还将关于由读取电压设置电路1243设置的读取电压的信息输出到存储器装置1100。
存储器装置1100响应于从控制器1200接收的内部命令CMD来执行测试读取操作。使用由控制器1200设置的读取电压来执行测试读取操作(S850)。例如，选择存储器装置1100中的多个半导体存储器100之中的一个半导体存储器，并且通过选择所选择半导体存储器中的多个存储块11之中的一个存储块(例如，MB1)来对至少一个物理页面PPG执行测试读取操作。
闪存控制电路1260将作为通过执行测试读取操作所获得的结果而读取的数据传输到控制器1200的错误校正电路1250。错误校正电路1250通过检测所接收的数据的错误位来计算错误位数量(S860)。
读取重试范围设置电路1242将由错误校正电路1250计数的错误位数量ECC_fail_bit与设置的错误位数量进行比较(S870)。例如，设置的错误位数量可以小于错误校正电路1250的最大错误允许位数量。
存储器装置1100中的存储器单元的阈值电压分布可能根据保持特性而劣化。例如，如图9所示，第二编程状态PV2的阈值电压分布可能由于阈值电压分布劣化而改变为如图9所示的阈值电压分布PV2'。当阈值电压从PV2劣化为PV2'时，在使用读取电压RR-1_Vread的读取操作中错误位数量可能会增加。也就是说，当存储器单元的阈值电压分布正常时，错误位数量ECC_fail_bit可能小于或等于设置的错误位数量。当存储器单元的阈值电压分布劣化时，错误位数量ECC_fail_bit可能大于设置的错误位数量。
在步骤S870中，将计数的错误位数量ECC_fail_bit与设置的错误位数量进行比较。当错误位数量ECC_fail_bit大于设置的错误位数量时(S870，是)，读取重试范围设置电路1242设置新的读取重试范围RR-2(S880)。换言之，读取重试范围设置电路1242重置读取重试范围RR-1。新的读取重试范围RR-2可包括在先前的读取重试范围RR-1中，并且具有比先前的读取重试范围RR-1更窄的宽度。
随后，从步骤S840开始重新执行上述步骤。也就是说，读取电压设置电路1243通过设置新的读取重试范围RR-2内的一个新的读取电压RR-2_Vread来重新执行测试读取操作。
当错误位数量ECC_fail_bit小于或等于设置的错误位数量时(S870，否)，读取重试范围设置电路1242将先前的测试读取操作中使用的读取电压设置为存储器装置1100的读取电压(S890)。
随后，当从主机1300请求读取操作时，控制器1200可控制存储器装置1100以使用设置的读取电压来执行读取操作。当从设置读取电压时起经过特定时间时，存储器装置1100中的存储器单元的阈值电压分布可能进一步劣化。因此，可通过重新执行上述步骤S830至S890来设置新的读取电压。
根据上述实施例，可通过检查构成错误校正电路1250的ECC电路，快速地设置与小于错误校正电路1250的最大错误允许位数量的错误位数量相对应的读取电压，从而可最小化存储器系统1000的延迟。
图10是示出根据本公开的实施例的存储器系统，例如图1的存储器系统1000的操作的流程图。
下面将参照图1至图7、图9和图10描述存储器系统1000的操作方法。
参照图10，当从主机1300接收到对应于读取请求的主机命令Host_CMD时(S910)，控制器1200的处理器1220通过对主机命令Host_CMD进行排列来生成命令队列。
另外，读取电压设置块1240检查错误校正电路1250所配置的ECC电路的类型(S920)。例如，读取电压设置块1240的ECC电路检查电路1241通过检查控制器1200中的错误校正电路1250来检查ECC电路的类型，并且基于检查结果来生成并输出ECC检查信号ECC_feature。
读取重试范围设置电路1242基于接收的ECC检查信号ECC_feature来设置图9的读取重试范围RR-1(S930)。也就是说，读取重试范围设置电路1242基于ECC检查信号ECC_feature来检查错误校正电路1250的ECC电路的类型。进一步地，读取重试范围设置电路1242根据所检查的ECC电路的错误校正能力来设置读取重试范围RR-1。当存储器装置1100的存储器单元被编程为第一编程状态PV1和第二编程状态PV2时，读取重试范围RR-1的范围从最小读取电压到最大读取电压，以将第一编程状态PV1和第二编程状态PV2彼此区分开。进一步地，可设置读取重试范围RR-1使得在使用最小读取电压的读取操作中出现的错误位数量和在使用最大读取电压的读取操作中出现的错误位数量小于错误校正电路1250的最大错误允许位数量。
读取电压设置电路1243设置由读取重试范围设置电路1242设置的读取重试范围RR-1内的一个读取电压RR-1_Vread(S940)。读取电压RR-1_Vread可以是读取重试范围RR-1的中值。
闪存控制电路1260响应于命令队列生成用于读取操作的内部命令CMD。然后，闪存控制电路1260将所生成的内部命令CMD输出到存储器装置1100。闪存控制电路1260还将关于由读取电压设置电路1243设置的读取电压的信息输出到存储器装置1100。
存储器装置1100响应于从控制器1200接收的内部命令CMD执行读取操作。使用由控制器1200设置的读取电压执行读取操作(S950)。例如，选择存储器装置1100中的多个半导体存储器100之中的一个半导体存储器，并且通过选择所选择半导体存储器中的多个存储块11之中的一个存储块(例如，MB1)来对一个物理页面PPG执行读取操作或对至少两个物理页面PPG执行读取操作。
闪存控制电路1260将作为通过执行读取操作所获得的结果而读取的数据传输到控制器1200的错误校正电路1250。错误校正电路1250通过检测所接收的数据的错误位来计算错误位数量(S960)。
读取重试范围设置电路1242将由错误校正电路1250计数的错误位数量ECC_fail_bit与设置的错误位数量进行比较(S970)。例如，设置的错误位数量可以小于错误校正电路1250的最大错误允许位数量。
存储器装置1100中的存储器单元的阈值电压分布可能根据保持特性而劣化。例如，如图9所示，第二编程状态PV2的阈值电压分布可能由于阈值电压分布劣化而改变为如图9所示的阈值电压分布PV2'。当阈值电压从PV2劣化为PV2'时，在使用读取电压RR-1_Vread的读取操作中错误位数量可能增加。也就是说，当存储器单元的阈值电压分布正常时，错误位数量ECC_fail_bit可小于或等于设置的错误位数量。当存储器单元的阈值电压分布劣化时，错误位数量ECC_fail_bit可能大于设置的错误位数量。
在步骤S970中，将计数的错误位数量ECC_fail_bit与设置的错误位数量进行比较。当错误位数量ECC_fail_bit大于设置的错误位数量时(S970，是)，读取重试范围设置电路1242设置新的读取重试范围RR-2(S980)。换言之，读取重试范围设置电路1242重置读取重试范围RR-1。新的读取重试范围RR-2可包括在先前的读取重试范围RR-1中，并且具有比先前的读取重试范围RR-1更窄的宽度。
随后，从步骤S940开始重新执行上述步骤。也就是说，读取电压设置电路1243设置新的读取重试范围RR-2内的一个新的读取电压RR-2_Vread，对所选择存储块(例如，MB1)的一个物理页面PPG重新执行读取操作，或者对所选择存储块的至少两个物理页面PPG重新执行读取操作。
当错误位数量ECC_fail_bit小于或等于设置的错误位数量时(S970，否)，读取重试范围设置电路1242将在先前的读取操作中使用的读取电压固定为存储器装置1100的读取电压。然后，对所选择存储块(例如，MB1)的下一物理页面PPG执行读取操作(S990)。
根据上述实施例，当检测到与小于错误校正电路1250的最大错误允许位数量的错误位数量相对应的读取电压时，可通过检查构成错误校正电路1250的ECC电路来快速地设置读取电压，从而可最小化存储器系统的延迟。
图11是示出根据本公开的实施例的存储器系统30000的示图。
参照图11，存储器系统30000可被实施为蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作、读取操作等。
编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT发送/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变成可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号，并将处理后的信号传输到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号传输到存储器装置1100。而且，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变后的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或者待由处理器3100处理的数据的装置，并且可被实施为诸如触摸板、计算机鼠标、小键盘或键盘的定点装置。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据可通过显示器3200输出。
在一些实施例中，能够控制存储器装置1100的操作的控制器1200可被实施为处理器3100的一部分，或者被实施为独立于处理器3100的芯片。而且，控制器1200可利用图2所示的控制器来实施。
图12是示出根据本公开的实施例的存储器系统40000的示图。
参照图12，存储器系统40000可被实施为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器系统40000可包括存储器装置1100和能够控制存储器装置1100的数据处理操作的控制器1200。
处理器4100可根据通过输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可被实施为诸如触摸板、计算机鼠标、小键盘或键盘的定点装置。
处理器4100可控制存储器系统40000的全部操作，并且控制控制器1200的操作。在一些实施例中，能够控制存储器装置1100的操作的控制器1200可被实施为处理器4100的一部分，或者被实施为独立于处理器4100的芯片。而且，控制器1200可利用图2所示的控制器来实施。
图13是示出根据本公开的实施例的存储器系统50000的示图。
参照图13，存储器系统50000可被实施为图像处理装置，例如数码相机、附设有数码相机的移动终端、附设有数码相机的智能电话或附设有数码相机的平板PC。
存储器系统50000可包括存储器装置1100和控制器1200，控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。
存储器系统50000的图像传感器5200可将光学图像转换成数字信号，并且转换后的数字信号可被传输到处理器5100或控制器1200。在处理器5100的控制下，转换后的数字信号可通过显示器5300输出，或通过控制器1200存储在存储器装置1100中。另外，在处理器5100或控制器1200的控制下，存储在存储器装置1100中的数据可通过显示器5300输出。
在一些实施例中，能够控制存储器装置1100的操作的控制器1200可被实施为处理器5100的一部分，或者被实施为独立于处理器5100的芯片。而且，控制器1200可利用图2所示的控制器来实施。
图14是示出根据本公开的实施例的存储器系统70000的示图。
参照图14，存储器系统70000可被实施为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100和卡接口7100之间的数据交换。在一些实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但本公开不限于此。而且，控制器1200可利用图2所示的控制器来实施。
卡接口7100可根据主机60000的协议来接口连接主机60000和控制器1200之间的数据交换。在一些实施例中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可表示能够支持由主机60000使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
当存储器系统70000联接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可在微处理器6100的控制下通过卡接口7100和控制器1200执行与存储器装置1100的数据通信。
根据本公开，基于存储器系统中包括的错误校正电路来设置读取重试范围，并且将读取重试范围内的一个电压设置为读取电压，从而可通过快速地设置读取电压来最小化存储器系统的延迟。
虽然已参照本公开的某些示例性实施例示出和描述了本公开，但本领域技术人员将理解的是，在不脱离由所附权利要求及其等同方案所限定的本公开的精神和范围的情况下，可在形式和细节上进行各种改变。因此，本公开的范围不应限于上述示例性实施例，而是，不仅应当由所附权利要求来确定，而且还应当由其等同方案来确定。
在上述实施例中，可选择性地执行所有步骤或者可执行部分步骤，并且可省略一些步骤。在每个实施例中，步骤不一定按照所描述的顺序执行，并且可被重新排列。本说明书和附图中公开的实施例仅是帮助理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员显而易见的是，可基于本公开的技术范围进行各种修改。
同时，已在附图和说明书中描述了本公开的示例性实施例。虽然本文中使用了特定的术语，但这些术语仅用于描述本公开的实施例。因此，本公开不限于上述实施例，并且在本公开的精神和范围内可进行许多变化。对于本领域技术人员显而易见的是，除本文公开的实施例之外，还可基于本公开的技术范围进行各种修改。

Claims (19)

1.一种控制器，所述控制器响应于来自主机的读取请求控制存储器装置通过使用设置的读取电压读取存储的数据来提供读取数据，所述控制器包括：
错误校正电路，检查所述读取数据中的错误位的错误位数量，并且校正所述错误位；
读取重试范围设置电路，针对所述读取数据重置预设读取重试范围，并且基于所述错误位数量和所述错误校正电路的错误校正能力来设置新的读取重试范围；
读取电压设置电路，重置所述设置的读取电压，并且对应于所述新的读取重试范围，将重置的读取重试范围的多个电压之中的电压设置为新的读取电压；以及
闪存控制电路，控制所述存储器装置使用所述新的读取电压来对所述存储的数据执行读取重试操作。
2.根据权利要求1所述的控制器，进一步包括闪存转换层，所述闪存转换层响应于所述读取请求生成用于控制所述闪存控制电路的内部命令。
3.根据权利要求1所述的控制器，其中所述读取重试范围设置电路包括：
错误校正码电路检查电路，即ECC电路检查电路，检查构成所述错误校正电路的ECC电路，并且生成ECC检查信号；以及
读取重试范围设置电路，响应于所述ECC检查信号重置所述读取重试范围，并且输出对应于所述重置的读取重试范围的重置读取重试范围信息。
4.根据权利要求3所述的控制器，其中所述读取电压设置电路将对应于所述重置读取重试范围信息的所述多个电压之中的一个电压设置为所述新的读取电压。
5.根据权利要求3所述的控制器，其中所述ECC电路检查电路生成所述ECC检查信号，所述ECC检查信号包括关于所述ECC电路的信息和关于所述ECC电路的错误校正能力的信息。
6.根据权利要求3所述的控制器，其中所述错误校正电路通过对所述读取数据之中的失败数据的错误位进行计数来输出所述错误位数量。
7.根据权利要求6所述的控制器，其中所述读取重试范围设置电路将所述错误位数量与预设阈值数量进行比较，并且基于比较结果来重置所述读取重试范围。
8.根据权利要求7所述的控制器，其中当所述错误位数量大于所述阈值数量时，所述读取重试范围设置电路重置所述读取重试范围。
9.根据权利要求7所述的控制器，其中所述预设读取重试范围包括所述新的读取重试范围。
10.根据权利要求4所述的控制器，其中所述新的读取电压包括具有所述多个电压的中值的电压。
11.一种存储器系统，包括：
存储器装置，存储数据；以及
控制器，响应于来自主机的读取请求，通过检查错误校正电路的错误校正能力来设置读取电压，并且控制所述存储器装置使用设置的读取电压来读取存储的数据，
其中所述控制器针对所述读取数据重置预设读取重试范围并且基于所述错误校正能力来设置新的读取重试范围。
12.根据权利要求11所述的存储器系统，其中所述控制器包括：
所述错误校正电路，检查读取数据中的错误位的错误位数量，并且校正所述错误位；
读取电压设置块，针对所述读取数据重置所述预设读取重试范围，基于所述错误位数量和所述错误校正能力来设置所述新的读取重试范围，并且将重置的读取重试范围的多个电压之中的电压设置为新的读取电压；以及
闪存控制电路，控制所述存储器装置使用所述新的读取电压来对所述存储的数据执行读取重试操作。
13.根据权利要求12所述的存储器系统，其中所述读取电压设置块包括：
错误校正码电路检查电路，即ECC电路检查电路，检查构成所述错误校正电路的ECC电路，并且生成ECC检查信号；
读取重试范围设置电路，响应于所述ECC检查信号重置所述读取重试范围，其中当所述错误位数量大于设置的数量时，所述读取重试范围设置电路设置所述新的读取重试范围，所述新的读取重试范围包括在所述预设读取重试范围中；以及
读取电压设置电路，将所述多个电压之中的一个电压设置为所述新的读取电压。
14.根据权利要求13所述的存储器系统，其中所述ECC检查信号包括关于所述ECC电路的信息和关于所述ECC电路的错误校正能力的信息。
15.根据权利要求12所述的存储器系统，其中所述新的读取电压包括具有所述多个电压的中值的电压。
16.一种操作存储器系统的方法，所述方法包括：
检查错误校正码电路即ECC电路和所述ECC电路的错误校正能力；
基于检查结果来设置包括多个电压的读取重试范围；
将所述多个电压之中的电压设置为读取电压；
使用设置的读取电压对所述存储器系统的存储器装置执行读取操作；
对通过所述读取操作的读取数据执行错误校正操作，以确定所述读取数据的错误位数量；并且
当所述错误位数量大于设置值时，通过重置所述读取重试范围来重置所述读取电压。
17.根据权利要求16所述的方法，其中设置所述多个电压之中的电压包括设置新的读取电压，所述新的读取电压包括具有所述多个电压的中值的电压。
18.根据权利要求16所述的方法，其中重置所述读取电压包括：重置所述读取重试范围并且设置新的读取重试范围，所述新的读取重试范围包括在所述读取重试范围中并且具有比所述读取重试范围更窄的宽度。
19.根据权利要求16所述的方法，其中当所述存储器系统通电时，当从主机接收到读取请求时，或者在从执行所述读取操作起经过设定时间之后，执行对所述读取重试范围的设置。
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