CN104575607A - 感测放大器及其感测方法 - Google Patents

Abstract

本发明公开了一种感测放大器及其感测方法，该感测放大器包括箝位电路，此箝位电路耦接于一第一节点与一第二节点之间；此箝位电路包括第一P型晶体管(P—type？Transistor)，其具有第一端，第二端以及接收第一偏压信号的控制端，此第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点，于一感测时间区段内，来自存储单元的感测电流是经由第一节点流入第二节点。

Description

感测放大器及其感测方法

技术领域

本发明是有关于一种感测放大器及其感测方法，且特别是有关于一种电流感测式的感测放大器及其感测方法。

背景技术

随着科技发展，非易失性(Non-volatile)存储器，例如是闪存(flash)系已广泛地应用在各种电子产品中。一般而言，当欲读取闪存中一存储单元(Memory Cell)中记录的储存数据时，是透过感测放大器以检测及确定所选定的存储单元的数据内容。因此，如何提供一种可有效感测存储单元数据的感测放大器，乃目前业界所致力的课题之一。

发明内容

本发明是有关于一种感测放大器及其感测方法，可以逆向电流感测(reverse current sensing)的方式感测存储单元中所储存的数据，并可针对存储单元的阈值电压(Threshold Voltage)的变异作补偿。

根据本发明一方面，提出一种感测放大器，用以感测存储单元所储存的数据，其包括箝位电路。此箝位电路耦接于一第一节点与一第二节点之间。此箝位电路包括第一P型晶体管(P-type Transistor)，其具有第一端，第二端以及接收第一偏压信号的控制端，此第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点，于一感测时间区段内，来自存储单元的感测电流是经由第一节点流入第二节点。

根据本发明另一方面，提出一种感测方法，用以感测一存储单元所储存的一数据，该感测方法包括以下步骤：提供一感测放大器，此感测放大器包括箝位电路，此箝位电路耦接于第一节点与第二节点之间；以及，提供第一偏压信号至箝位电路的第一P型晶体管的控制端，此第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点，于一感测时间区段内，来自存储单元的一感测电流是经由第一节点流入第二节点。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依据本发明的第一实施例的感测放大器与一存储单元的电路图。

图2绘示感测放大器的相关操作信号的波形图。

图3绘示绘示依据本发明的第二实施例的感测放大器与一存储单元的电路图。

图4绘示依据本发明的第三实施例的感测放大器与一存储单元的电路图。

图5绘示绘示感测放大器的相关操作信号的波形图。

图6绘示依据本发明的第四实施例的感测放大器与一存储单元的电路图。

【符号说明】

10、30、40、60：存储器

100、300、400、600：感测放大器

102、302、402、602：存储单元

104、304、404、604：箝位电路

106、306、406、606：预充感测电路

108、308、408、608：闩锁器

BL：位线

CSL：共同源极线

N1、N2、N3、SENA：节点

MP1～MP3：第一～第三P型晶体管

MNS：隔离晶体管

MNT：传输晶体管

MNL：限制晶体管

MN：晶体管

Csen：感测电容器

BLS：隔离控制信号

IPC：传输控制信号

STR：感测电压信号

CLK：脉波信号

INV：控制电位

BLC1～BLC3：第一～第三偏压信号

V(CSL)、V(N1)～V(N3)、V(SENA)：电位值

Tsen：感测时间区段

Tset：偏压设定时间区段

Tstr：数据判断时间区段

I1、I2、I3、I6：感测电流路径

具体实施方式

第一实施例

请同时参考图1及图2，图1绘示依据本发明的第一实施例的感测放大器100与一存储器10的电路图。图2绘示感测放大器100的相关操作信号的波形图。存储器10包括多个用以储存数据的存储单元102。感测放大器100用以经由一位线BL感测存储单元102所储存的数据，感测放大器100包括箝位电路104及预充感测电路106。箝位电路104耦接于第一节点N1与第二节点N2之间，用以至少于感测时间区段Tsen内使第一节点N1的电位值高于第二节点N2的电位值。箝位电路104包括第一P型晶体管MP1，其具有第一端、第二端以及接收第一偏压信号BLC1的控制端。第一P型晶体管MP1的第一端及第二端分别耦接于第一节点N1及第二节点N2，于感测时间区段Tsen内，来自存储单元102的感测电流是经由第一节点N1流入第二节点N2。预充感测电路106耦接于第二节点N2，用以于感测时间区段Tsen之后，依据第二节点N2的电位值，判断存储单元102所储存的数据。上述的第一P型晶体管MP1例如是P型金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。存储器10例如是非易失性存储器，如NAND闪存，而存储单元102例如是非易失性存储器中的一存储单元。

隔离晶体管MNS被耦接于第一节点N1与第三节点N3之间，并受控于隔离控制信号BLS，以决定是否将感测放大器100与存储单元102隔离。

预充感测电路106包括感测电容器Csen，此感测电容器Csen的一端耦接第二节点N2，另一端接收脉波信号CLK。预充感测电路106更可包括闩锁器108及传输晶体管MNT。于此例中，闩锁器108包括两个互相串接的反向器，用以输出一控制电位INV，此控制电位INV例如具有高电位以及低电位两种电位状态。传输晶体管MNT具有第一端、第二端以及接收传输控制信号IPC的控制端。传输晶体管MNT的第一端及第二端分别耦接至第二节点N2以及闩锁器108。

为清楚说明感测放大器100的作动，兹辅以图2所绘示的波形图说明如下。

首先，在偏压设定时间区段Tset内，各节点N1、N2、N3的电位值(图2中分别以V(N1)、V(N2)、V(N3)表示)是被设定成适合对存储单元102进行感测的电位值。于此偏压设定时间区段Tset内，存储单元102的共同源极线(Common Source Line)CSL的电位值(图2中以V(CSL)表示)被提升至高电位(如1.5伏特)，且第一节点N1的电位值逐渐提升至一目标电平，此目标电平是小于共同源极线CSL的电位值。换言之，此时第一节点N1耦接至存储单元102的源极端，而共同源极线CSL耦接至存储单元102的漏极端。而在偏压设定完成时，第一P型晶体管MP1的第一端的电位值(即第一节点N1的电位值)是被箝位在一个比第一偏压信号BLC1高出一阈值电压(Threshold Voltage)的电位值。且在此偏压设定时间区段Tset内，传输控制信号IPC为致能而导通传输晶体管MNT，以将具有低电位(例如是接地电位，如0伏特)的控制电位INV传送至第二节点N2，使得第一节点N1的电位值高于第二节点N2的电位值。

接着，于感测时间区段Tsen，脉波信号CLK的电位值是于感测时间区段Tsen起始时点被下拉，使得第二节点N2的电位在此时跟着被下拉，并使得第一节点N1与第二节点N2的电压差增加。之后，于感测时间区段Tsen内，假设存储单元102的阈值电压为低阈值电压，而使得感测电流得以产生，感测电流系沿着第三节点N3、隔离晶体管MNS、第一节点N1、箝位电路104的第一P型晶体管MP1、第二节点N2的路径(以图1中箭头I1代表之)对第二节点N2进行充电。如此一来，与脉波信号CLK的电位值没有于感测时间区段Tsen起始时点被下拉的作法相较，由于第一P型晶体管MP1的第一端与第二端间的电位差被加大，故加宽了第一P型晶体管MP1的饱和操作区间(saturation window)(亦即增加了第一P型晶体管MP1维持在饱和操作区操作的电压范围)，进而降低第一P型晶体管MP1操作至三极管区(triode region)的机会。

另一方面，于感测时间区段Tsen内，第一节点N1耦接至存储单元102的源极端，而感测电流自存储单元102的源极端流入感测放大器100。且由于传输控制信号IPC在此时间区段Tsen内为非致能，使得传输晶体管MNT为不导通，故当感测电流流至第二节点N2后，是对感测电容器Csen进行充电并使感测电容器Csen累积电荷，进而使第二节点N2的电位值逐渐升高。

于感测时间区段Tsen的终点时，第一偏压信号BLC1为非致能以关闭第一P型晶体管MPI，接着，脉波信号CLK的电位值被上拉(pull high)，使得第二节点N2的电位值跟着被上拉。上拉后的第二节点N2的电位值是于数据判断时间区段Tstr内被用以判断存储单元102所储存的数据。进一步地说，在数据判断时间区段Tstr，第一偏压信号BLC1为非致能，使得第一P型晶体管MP1不导通。接着，用以控制读取存储器数据的感测电压信号STR是被致能，以导通晶体管MN，使得预充感测电路106得以依据第二节点N2的电位值判断存储单元102所储存的数据。

第二实施例

图3绘示依据本发明的第二实施例的感测放大器300与一存储器30的电路图。与第一实施例的不同在于，感测放大器300的箝位电路304更包括第二P型晶体管MP2。第二P型晶体管MP2具有第一端、第二端以及接收第二偏压信号BLC2的控制端。第二P型晶体管MP2的第一端(连接至图中的节点SENA)及第二端分别耦接于第一P型晶体管MP1的第二端及第二节点N2。类似于第一P型晶体管MP1，在偏压设定完成时，第二P型晶体管MP2的第一端的电位值是被箝位至一个比第二偏压信号BLC2高出一阈值电压的电位值。其中，第二偏压信号BLC2是小于第一偏压信号BLC1(例如-0.25伏特)。于感测时间区段Tsen内，感测放大器300对存储单元302进行感测，并使来自存储单元302的感测电流沿着第三节点N3、隔离晶体管MNS、第一节点N1、箝位电路304的第一P型晶体管MP1、第二P型晶体管MP2、第二节点N2的路径(以图3中箭头I3代表之)对第二节点N2进行充电。

第三实施例

图4绘示依据本发明的第三实施例的感测放大器400与一存储器40的电路图。与第二实施例不同在于，感测放大器400的箝位电路404更包括第三P型晶体管MP3。第三P型晶体管MP3具有第一端、第二端以及接收第三偏压信号BLC3的控制端。第三P型晶体管MP3的第一端(连接至图中的节点SENA)及第二端分别耦接于第一P型晶体管MP1的第二端及预充感测电路406。其中第一偏压信号BLC1高于第三偏压信号BLC3(例如0.25伏特)，第三偏压信号BLC3高于第二偏压信号BLC2(例如0.25伏特)。

请参考图5，其绘示感测放大器400的相关操作信号的波形图。如图5所示，偏压设定时间区段Tset更包括一预充电时间区段Tpre。在此预充电时间区段Tpre内，第二偏压信号BLC2为非致能，以将第一节点N1与第二节点N2隔离。此时，预充感测电路406是透过闩锁器408、第三P型晶体管MP3、节点SENA、第一P型晶体管MP1、第一节点N1、隔离晶体管MNS、至第三节点N3的路径对第三节点N3进行充电，使得第三节点N3的电位值提升至略高于目标电平。如此一来，可缩短第三节点N3的电位值达到目标电平的所需时间。然本发明并不限于此，第三节点N3亦可透过其它的位线预充电方式来提升其电位值。或者，预充感测电路406可以不对第三节点N3进行预充电，而让第三节点N3的电位值在感测放大器400的电路稳态时逐渐提升至目标电平。

另一方面，第一偏压信号BLC1可用以决定目标电平，此目标电平是足以使来自存储单元402的感测电流自第三节点N3经由第一节点N1流入第二节点N2。由于第一节点N1耦接至存储单元402的源极端，因此，本发明实施例感测放大器400可通过调整第一偏压信号BLC1来控制存储单元402的源极端电位值。如此一来，通过控制存储单元402的栅极端与源极端的电压，可有效地补偿存储单元402因阈值电压变异所产生的感测电流变化，进而使感测电流维持一致，以让感测放大器400可更加准确地判别存储单元402所储存的数据。

在预充电时间区段Tpre的终点时，控制电压INV被设定为0伏特，接着，传输控制信号IPC为致能而导通传输晶体管MNT，以将具有低电位(例如是接地电位，如0伏特)的控制电位INV传输至第二节点N2，使得第一节点N1的电位值高于第二节点N2的电位值。

在偏压设定完成时，第一P型晶体管MP1的第一端的电位值(即第一节点N1的电位值)是被箝位在一个比第一偏压信号BLC1高出一阈值电压的电位。第二P型晶体管MP2的第一端的电位值(即节点SEAN的电位值)是被箝位在一个比第二偏压信号BLC2高出一阈值电压的电位值。且因为第三偏压信号BLC3高于第二偏压信号BLC2，故当各节点的偏压设定完成时，第三P型晶体管MP3是不导通的。

接着，在感测时间区段Tsen的起始时点，脉波信号CLK的电位值是被下拉，使得第二节点N2的电位值在此时跟着被下拉。同时，感测放大器400对存储单元402进行感测。假设存储单元402的阈值电压为低阈值电压，而使得感测电流得以产生。此时，来自存储单元402的感测电流沿着第三节点N3、隔离晶体管BLS、第一节点N1、箝位电路404的第一P型晶体管MP1、第二P型晶体管MP2、第二节点N2的路径(以图4中箭头I4代表之)对第二节点N2进行充电。于此感测时间区段Tsen内，传输控制信号IPC为非致能，以使传输晶体管MNT为不导通。如此一来，当感测电流流至第二节点N2后，是对感测电容器Csen进行充电并使感测电容器Csen累积电荷，进而使第二节点N2的电位值逐渐升高。

由于第二节点N2的电位值的升高可能造成节点SENA的电位值(图5中以V(SENA)表示)被拉高，在此情况下，若节点SENA的电位值升高至足以使第三P型晶体管MP3被导通的电平，被导通的第三P型晶体管MP3可使节点SENA的电位值被箝制在一个比第三偏压信号BLC3高出一阈值电压的电位值。如此一来，可降低节点SENA的电位值因第二节点N2的电位值提高而产生的变动。

接着，于感测时间区段Tsen的终点时，脉波信号CLK的电位值被上拉(pull high)，使得第二节点N2的电位值跟着被上拉。之后，用以控制读取存储器数据的感测电压信号STR是被致能，以导通晶体管MN，使得预充感测电路406得以依据第二节点N2的电位值判断存储单元402所储存的数据。

第四实施例

图6绘示依据本发明的第四实施例的感测放大器600与一存储单元602的电路图。与第三实施例不同在于，箝位电路604更包括限制晶体管MNL。限制晶体管MNL具有第一端、第二端以及接收第二节点N2的电位值(图中以V(N2)表示)的控制端。限制晶体管MNL的第一端及第二端分别耦接于第三P型晶体管MP3的第二端及预充感测电路606。其中，第一偏压信号BLC1高于第二偏压信号BLC2，第二偏压信号BLC2可实质上等于或小于第三偏压信号BLC3。于感测时间区段Tsen内，感测放大器600对存储单元602进行感测，并使来自存储单元602的感测电流沿着第三节点N3、隔离晶体管MNS、第一节点N1、箝位电路304的第一P型晶体管MP1、第二P型晶体管MP2、第二节点N2的路径(以图6中箭头I6代表之)对第二节点N2进行充电。

于此实施例中，倘若第二节点N2的电位值提高而使限制晶体管MNL导通，如此将使节点SENA的电位值被箝制在一个比第二偏压信号BLC3高出一阈值电压的电位值。因此，本实施例的箝位电路604可避免节点SENA的电位值因第二节点N2的电位值提高而受到影响。

本发明实施例更提出一种感测放大器的感测方法。此感测方法用以感测一存储单元所储存的一数据。此感测方法包括以下步骤。首先，提供一感测放大器，此感测放大器包括一箝位电路。此箝位电路耦接于一第一节点与一第二节点之间。接着，提供一第一偏压信号至箝位电路的一第一P型晶体管的控制端。第一P型晶体管的第一端及第二端分别耦接于第一节点及第二节点。于感测时间区段内，来自存储单元的一感测电流是经由第一节点流入第二节点。

综上所述，本发明实施例透过包含至少一P型晶体管的箝位电路使第一节点的电位值至少在感测时间区段内高于第二节点的电位值，让来自存储器单元的感测电流可对感测放大器的第二节点进行充电，以达成逆向电流感测。另一方面，基于逆向电流感测的架构，感测放大器可通过改变箝位电路弹性地调整存储单元的源极端电位值，藉此补偿存储单元因阈值电压变异所产生的感测电流变化，使得感测放大器可更准确地判别出存储单元所储存的数据。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种感测放大器，用以感测一存储单元所储存的一数据，包括：

一箝位电路，耦接于一第一节点与一第二节点之间，该箝位电路包括一第一P型晶体管(P—type Transistor)，具有一第一端，一第二端以及接收一第一偏压信号的一控制端，该第一P型晶体管的该第一端及该第二端分别耦接于该第一节点及该第二节点，于一感测时间区段内，来自该存储单元的一感测电流是经由该第一节点流入该第二节点。

2.根据权利要求1所述的感测放大器，其中该箝位电路更包括：

一第二P型晶体管，具有一第一端，一第二端以及接收一第二偏压信号的一控制端，该第二P型晶体管的该第一端及该第二端分别耦接于该第一P型晶体管的该第二端及该第二节点。

3.根据权利要求2所述的感测放大器，其中该箝位电路更包括一第三P型晶体管，该第三P型晶体管耦接于该第一P型晶体管的该第二端，并受控于一第三偏压信号。

4.根据权利要求3所述的感测放大器，其中该第一偏压信号高于该第三偏压信号，该第三偏压信号高于该第二偏压信号。

5.根据权利要求3所述的感测放大器，其中该箝位电路更包括一限制晶体管，该限制晶体管耦接于该第三P型晶体管，并受控于该第二节点的电位值。

6.一种感测方法，用以感测一存储单元所储存的一数据，该感测方法包括：

提供一感测放大器，该感测放大器包括一箝位电路，该箝位电路耦接于一第一节点与一第二节点之间；以及

提供一第一偏压信号至该箝位电路的一第一P型晶体管的一控制端，该第一P型晶体管的一第一端及一第二端分别耦接于该第一节点及该第二节点，于一感测时间区段内，来自该存储单元的一感测电流是经由该第一节点流入该第二节点。

7.根据权利要求6所述的感测方法，其中，该箝位电路更包括一第二P型晶体管，该感测方法更包括：

提供一第二偏压信号至该箝位电路的该第二P型晶体管的一控制端，该第二P型晶体管的一第一端及一第二端分别耦接于该第一P型晶体管的该第二端及该第二节点。

8.根据权利要求7所述的感测方法，其中该箝位电路更包括一第三P型晶体管，该感测方法更包括：

提供一第三偏压信号至该箝位电路的该第三P型晶体管的一控制端，该第三P型晶体管耦接于该第一P型晶体管的该第二端。

9.根据权利要求8所述的感测方法，其中该第一偏压信号高于该第三偏压信号，该第三偏压信号高于该第二偏压信号。

10.根据权利要求8所述的感测方法，其中该箝位电路更包括一限制晶体管，该感测方法更包括：

提供该第二节点的电位值至该箝位电路的该限制晶体管的一控制端，该限制晶体管耦接于该第三P型晶体管。