CN103165164A - 电流感测型感测放大器及其方法 - Google Patents

Abstract

本发明公开了一种电流感测型感测放大器及其方法，该感测放大器包含一开关电路具一主控开关、一感测开关与一保持开关，其中该三开关分别具有一第一偏压、一第二偏压与一第三偏压，以及一辅助控制开关，电连接于该保持开关以控制该保持开关的操作。

Description

电流感测型感测放大器及其方法

技术领域

本发明涉及电流感测型感测放大器(sense amplifier)，尤指一种具较佳效率与较低功率损耗的电流感测型感测放大器及用于该感测放大器的方法。

背景技术

非易失性存储器，例如一NAND闪存或者一NOR闪存，其储存单元中的数据的读出是由一感测放大器透过一与该储存单元相连接的位线来完成的。图1(a)所示为一已知的感测放大器与一NAND闪存的电路图。

在图1(a)中，显示一NAND闪存10与包括一箝位电路21的一感测放大器。该NAND闪存10包括一DGS(drain gate select)、一SGS(sourcegate select)与多个储存单元。该感测放大器包括开关sw1-sw3与sw5-sw8，电容C，以及包括两个对接反相器IN1与IN2的一栓锁电路。其中开关sw1-sw3是用于位线箝位，分别接收一第一至一第三位线箝位偏压BLC1、BLC2与BLC3。开关sw5接收一信号LPC。当开关sw5导通时，该栓锁电路的第二端节点SENB处的电位值将被转移至节点SEN处。该感测放大器更包括一感测和预充路径(sensing and pre-charging path)sw8-sw1-sw3-sw7、一保持路径(holding path)sw8-sw1-sw2-栓锁电路与一选通脉冲路径(strobe path)sw6-sw7-SENB。该感测和预充路径用于在节点SEN处感测该NAND闪存中与一位线相连的一特定的储存单元的一电位值以显示该储存单元是处于一导通状态(conductive status)或者一关断状态(non-conductive status)。当该储存单元是处于一导通状态时，其将产生一电流，且其电位值是一相对较低值。而当该储存单元是处于一关断状态时，其将不产生电流，且其电位值是一相对较高值。由于一电荷分享状态，节点SEN处将显示该特定被读出的储存单元的该电位值。该保持路径使该位线被预充至一第一预定电位值。该选通脉冲路径之SW6接收一电源电压VDD，而该选通脉冲路径的SW7则用于判断该感测电路是处于一导通状态，还是处于一非导通状态。图1(a)更显示一金属位线(metal bit line)与连接DGS和多个储存单元的一位线及sw8相交于一节点MBL以及显示一共源极线CSL(common source line)。

图1(b)则显示如图1(a)所示电路图中BLC1、BLC2、BLC3与LPC等讯号以及在节点MBL、SEN与SENA等处的电位值：v(BLC1)、v(BLC2)、v(BLC3)、v(LPC)、v(MBL)、v(SEN)与v(SENA)等的波形图。在v(SENA)波形图的标示区域更显示一较大的电压降。此一电压降是由于如图1(a)所示的该电路具有三个位线的箝位偏压值BLC1、BLC2、BLC3以及两条串接路径(two cascade paths)的设计所造成的。在该标示区域中具较大的电压降处，由于当VDD不够大时，需要提升SEN处的电压，以致于造成额外的升压的功率损耗，此为必须设法改进之处。

职是之故，发明人鉴于已知技术的缺失，乃思及改良发明的意念，终能发明出本发明的「电流感测型感测放大器及其方法」。

发明内容

本发明的主要目的在于提供一种具较佳效率与较低损耗的电流感测型感测放大器，通过增加一辅助控制开关以更精确地控制保持路径，以提升效率与降低损耗。

本发明的又一主要目的在于提供一种感测放大器，包含一第一开关，具一第一端、一第二端与一接收一第一偏压的控制端，一第二开关，具一第一端、一第二端与一接收一第二偏压的控制端，其中该第二开关的该第一端电连接于该第一开关的该第一端，一第三开关，具一第一端、一第二端与一接收一第三偏压的控制端，其中该第三开关的该第二端电连接于该第一开关的该第一端，一保持路径(holding path)，包含该第二开关，以及一第四开关，具一第一端、一第二端与一接收一感测信号的控制端，其中该第四开关用于控制该保持路径的导通与关断，且该第四开关的该第一端电连接于该第二开关的该第二端。

本发明的下一主要目的在于提供一种用于一感测放大器的方法，包含下列步骤：当该第二开关与该第四开关导通时，使该保持路径导通，且透过该保持路径使该位线被预充至一第一预定电位值；以及当该第一开关与该第三开关导通时，使该感测和预充路径导通，其中该感测节点的该电位值即为该储存单元的一电位值。

本发明的再一主要目的在于提供一种感测放大器，具一箝位电路，该箝位电路包含一主控开关具一第一偏压以决定该箝位电路是否工作，一感测开关电连接于该主控开关，并具一第二偏压，以及一保持开关电连接于该主控开关以及该感测开关，并具一第三偏压，其中该第一偏压不同于该第二偏压，且该第二偏压等于该第三偏压。

本发明的另一主要目的在于提供一种感测放大器，包含一开关电路具一主控开关、一感测开关与一保持开关，其中该三开关分别具有一第一偏压、一第二偏压与一第三偏压，以及一辅助控制开关，电连接于该保持开关以控制该保持开关的操作。

本发明的又一主要目的在于提供一种用于一感测放大器的方法，包含：形成一保持路径，包括一主控开关及一保持开关；以及提供一辅助控制开关，用以控制该保持路径的导通与关断。

为了让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1(a)：其是显示一已知的感测放大器与一NAND闪存的电路图；

图1(b)：其是显示一如图1(a)所示的位线箝位讯号BLC1、BLC2和BLC3及节点MBL、SEN与SENA处电位值的模拟波形图；

图2(a)：其是显示一依据本发明第一较佳实施例的感测放大器与一NAND闪存的电路图；

图2(b)：其是显示一如图2(a)所示位线箝位讯号BLC1、(BLC2)1和(BLC2)2及节点MBL、SEN与SENA处电位值的模拟波形图；

图3：其是显示一依据本发明第二较佳实施例的感测放大器与一NAND闪存的电路图；

图4：其是显示一依据本发明第三较佳实施例的感测放大器与一NAND闪存的电路图；以及

图5：其是显示一依据本发明第四较佳实施例的感测放大器与一NAND闪存的电路图。

【主要元件符号说明】

10：NAND闪存21：已知感测放大器的箝位电路

22-25：依据本发明构想第一至第四较佳实施例的箝位电路

具体实施方式

图2(a)显示一依据本发明第一较佳实施例的感测放大器与一NAND闪存的电路图。在图2(a)中，其显示该NAND闪存10与包括一箝位电路22的一感测放大器，其与前述图1(a)所示的包括一箝位电路21的已知的感测放大器的不同处，在于箝位电路22中仅有两个位线箝位偏压，亦即BLC1与BLC2，且增加了一个辅助控制开关sw4。该开关sw4是用以更精确地控制保持路径sw8-sw1-sw2-sw4-栓锁电路的导通与关断。本较佳实施例亦运用不同的通道长度(channel length)以解决开关sw2的门限电压VT的补偿议题(offset issue)。

图2(b)则显示如图2(a)所示电路图中BLC1、(BLC2)1(开关sw2处)、(BLC2)2(开关sw3处)与LPC等讯号以及在节点MBL、SEN与SENA等处的电位值：v(BLC1)、v(BLC2)1、v(BLC2)2、v(LPC)、v(MBL)、v(SEN)与v(SENA)等的波形图。在v(SENA)波形图的标示区域更显示一电压降较图1(b)中v(SENA)的标示区域的电压降约小了一个次方，避免了如前述已知感测放大器的由升压所引致的额外的功率损耗。

图3显示一依据本发明第二较佳实施例的感测放大器与一NAND闪存的电路图。在图3中，其显示该NAND闪存10与包括一箝位电路23的一感测放大器，其与前述图2(a)所示的包括一箝位电路22的感测放大器的不同处，在于该箝位电路23中更加入了一个开关sw9，以通过开关sw9的栅极所接收的偏压SENBIAS，以更精确地控制保持路径sw8-sw1-sw2-sw4-sw9-栓锁电路的导通时间点。

图4显示一依据本发明第三较佳实施例的感测放大器与一NAND闪存的电路图。在图4中，其显示该NAND闪存10与包括一箝位电路24的一感测放大器，其与前述图3所示的包括一箝位电路23的感测放大器的不同处，在于该箝位电路24中以一个二极管D来取代开关sw9。二极管D的电压降是固定的，其效果可能较图3中的开关sw9稍差，但一个二极管的成本通常较一个开关低廉，因此是一个可行的替代方案。

图5显示一依据本发明第四较佳实施例的感测放大器与一NAND闪存的电路图。在图5中，其显示该NAND闪存10与包括一箝位电路25的一感测放大器，其与前述图1(a)所示的包括一箝位电路21的已知感测放大器的不同处，在于该箝位电路25中增加了一个辅助控制开关sw4，该开关sw4是用以更精确地控制预充电路sw8-sw1-sw2-sw4-栓锁电路的导通与关断。

综上所述，本发明提供一种具较佳效率与较低损耗的电流感测型感测放大器及其方法，通过增加一辅助控制开关以更精确地控制保持路径，以提升效率与降低损耗，故其确实具有进步性与新颖性。

是以，纵使本发明已由上述的实施例所详细叙述而可由熟悉本技艺的人士任施匠思而为诸般修饰，然皆不脱随附权利要求所欲保护的范围。

Claims (10)

1.一种感测放大器，包含：

一第一开关，具一第一端、一第二端与一接收一第一偏压的控制端；

一第二开关，具一第一端、一第二端与一接收一第二偏压的控制端，其中该第二开关的该第一端电连接于该第一开关的该第一端；

一第三开关，具一第一端、一第二端与一接收一第三偏压的控制端，其中该第三开关的该第二端电连接于该第一开关的该第一端；

一保持路径(holding path)，包含该第二开关；以及

一第四开关，具一第一端、一第二端与一接收一感测信号的控制端，其中该第四开关用于控制该保持路径的导通与关断，且该第四开关的该第一端电连接于该第二开关的该第二端。

2.根据权利要求1所述的感测放大器，其中该保持路径用于预充一存储器，该第一偏压不同于该第二偏压，且该第二偏压等于该第三偏压。

3.根据权利要求1所述的感测放大器，更包括一具一感测节点的一感测和预充路径(sensing and pre-charging path)与一具一第一端与一第二端的电容器，其中该保持路径用于预充一存储器，该第一偏压与该第二偏压分别为一第一位线偏压与一第二位线偏压，该电容器的该第一端电连接于该感测节点及该第三开关的该第一端，且该电容器的该第二端接地，该存储器包括一位线与一连接于该位线的储存单元，当该第一开关与该第三开关导通，且该感测节点的一电位值为一相对较低电位时，该储存单元是处于一导通状态，而当该第一开关与该第三开关导通，且该感测节点的该电位值为一相对较高电位时，该储存单元是处于一关断状态，该感测节点的该电位值形成该感测信号，当该第二开关与该第四开关导通时，该保持路径导通，且该保持路径透过该位线被预充至一第一预定电位值。

4.根据权利要求3所述的感测放大器，更包括各具一第一端、一第二端与一控制端的第五至第八开关、一具一第一端、一第二端与两个对接反相器的栓锁电路与一选通脉冲路径(strobe path)，其中该第五开关的该第一端电连接该感测节点，该第五开关的该第二端电连接该第四开关的该第二端与该栓锁电路的该第一端，该第六开关的该第一端接收一电源电压，该第六开关的该第二端电连接该第七开关的该第一端，该第七开关的该第二端电连接该栓锁电路的该第二端，该第八开关的该第一端电连接该第一开关的该第二端，该第八开关的该第二端电连接该位线，该第八开关的该控制端接收一位线选择讯号，用于选择性地连接该第八开关至某一特定的位线，当该第五开关导通时，该栓锁电路的该第二端的该电位值被转移至该感测节点处，该第七开关是用于侦测该感测和预充路径是否导通，该感测和预充路径连接该第八开关、该第一开关、该第三开关及该第七开关的该控制端，该保持路径连接该第八开关、该第一开关、该第二开关、该第四开关及该栓锁电路，且该选通脉冲路径连接该第六开关、该第七开关及该栓锁电路的该第二端。

5.根据权利要求4所述的感测放大器，更包括一具一第一端、一第二端与一控制端的第九开关，其中该第九开关的该第一端电连接该第四开关的该第二端，该第九开关的该第二端电连接该第五开关的该第二端，该第九开关的该控制端接收一第四偏压，用以控制该保持路径的导通时间，该第四开关、该第六开关与该第七开关各为一P型金属氧化物半导体场效晶体管(PMOS)，且该第一开关至该第三开关、该第五开关、该第八开关与该第九开关各为一N型金属氧化物半导体场效晶体管(NMOS)。

6.根据权利要求4所述的感测放大器，更包括一具一阳极与一阴极的二极管，用以控制该保持路径的导通时间，该二极管的该阴极电连接该第四开关的该第二端，且该二极管的该阳极电连接该第五开关的该第二端。

7.根据权利要求3所述的感测放大器，其中该存储器为一快闪存储器，该位线连接于一DGS(drain gate select)、一SGS(source gate select)与多个储存单元。

8.根据权利要求7所述的感测放大器，其中该快闪存储器为一NAND闪存或一NOR存储器。

9.一种感测放大器，包含：

一开关电路具一主控开关、一感测开关与一保持开关，其中该三开关分别具有一第一偏压、一第二偏压与一第三偏压；以及

一辅助控制开关，电连接于该保持开关以控制该保持开关的操作。

10.一种用于一感测放大器的方法，包含：

形成一保持路径，包括一主控开关及一保持开关；以及

提供一辅助控制开关，用以控制该保持路径的导通与关断。

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