CN106463159B - 用于嵌入式闪存装置的改进的通电次序 - Google Patents

用于嵌入式闪存装置的改进的通电次序 Download PDF

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Abstract

本发明公开了用于嵌入式闪存装置内的改进的通电次序的系统和方法。

Description

用于嵌入式闪存装置的改进的通电次序
技术领域
本发明公开了用于嵌入式闪存装置内的改进的通电次序的系统和方法。
背景技术
使用浮栅来在其上存储电荷的闪存单元以及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列，在现有技术中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。
图1中示出一种现有技术的非易失性存储器单元10。分裂栅超快闪(SuperFlash,SF)存储器单元10包括第一导电类型(诸如P型)的半导体衬底1。衬底1具有表面，在该表面上形成第二导电类型(诸如N型)的第一区2(也称为源极线SL)。同样属于第二导电类型(诸如N型)的第二区3(也称为漏极线)形成在衬底1的该表面上。第一区2和第二区3之间是沟道区4。位线(BL)9连接到第二区3。字线(WL)8(也称为选择栅)被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG)5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG)7(也称为控制栅)位于浮栅5上方并与其绝缘。擦除栅(EG)6在第一区2上方并与浮栅5和耦合栅7相邻，且与浮栅和耦合栅绝缘。擦除栅6也与第一区2绝缘。
现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅EG 6上施加高电压而使其他端子等于零伏来擦除单元10。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而打开处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。通过在擦除栅EG 6上施加正电压Vegp、在耦合栅CG 7上施加负电压Vcgn，并使其他端子等于零伏，得到擦除的另一个实施例。负电压Vcgn负耦合浮栅FG 5，因此擦除操作所需的正电压Vcgp较小。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而打开处于读取状态(单元状态‘1’)的单元10。或者，字线WL 8(Vwle)和源极线SL 2(Vsle)可以为负，以进一步降低擦除栅FG 5上用于擦除操作所需的正电压。本例中负电压Vwle和Vsle的幅值小到不足以使p/n结正向偏置。通过源极侧热电子编程机制，借助在耦合栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中等电压以及在位线BL 9上施加编程电流，来对单元10编程。流经字线WL 8与浮栅FG 5之间的间隙的一部分电子获得足够的能量而注入浮栅FG 5之中，导致浮栅FG 5带负电，从而关闭处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。
可在编程中，通过在位线BL 9上施加抑制电压来抑制单元10(例如，如果将要对与单元10位于同一行中的另一单元进行编程，但不对单元10进行编程)。分裂栅闪存操作和各种电路在Hieu Van Tran等人的标题为“Sub VoltFlash Memory System”(亚电压闪存系统)的美国专利No.7,990,773，以及HieuVan Tran等人的标题为“Array of Non-VolatileMemory Cells Including Embedded Local and Global Reference Cells and Systems”(包括嵌入式本地和全局基准单元和系统的非易失性存储器单元阵列)的美国专利No.8,072,815中有所描述，所述专利以引用方式并入本文。
图2示出了二维现有技术闪存系统的典型现有技术架构。管芯12包括：用于存储数据的存储器阵列15和存储器阵列20，存储器阵列任选地利用如图1中的存储器单元10；用于使管芯12的其他部件通常与焊线(未示出)之间能够电连通的垫35和垫80，所述焊线继而连接到用于从封装芯片外部触及集成电路的引脚(未示出)或封装凸块或者用于互连到SOC(片上系统)上的其他宏的宏接口引脚(未示出)；用于为系统提供正负电压源的高电压电路75；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑70；模拟电路65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，分别用于访问存储器阵列15和存储器阵列20中的将要读取或写入的行；列译码器55和列译码器56，分别用于访问存储器阵列15和存储器阵列20的将要读取或写入的列；电荷泵电路50和电荷泵电路51，分别用于为存储器阵列15和存储器阵列20提供用于编程和擦除操作的升高电压；由存储器阵列15和存储器阵列20共享的、用于读取和写入(擦除/编程)操作的高电压驱动器电路30；存储器阵列15在读取和写入操作期间使用的高电压驱动器电路25，以及存储器阵列20在读取和写入(擦除/编程)操作期间使用的高电压驱动器电路26；以及位线抑制电压电路40和位线抑制电压电路41，分别用于取消选择在存储器阵列15和存储器阵列20的写入操作期间不打算编程的位线。本领域的技术人员理解这些功能块，并且图2中所示的块布局在现有技术中是已知的。
参考图3，其中示出了现有技术嵌入式闪存系统100。嵌入式闪存系统100包括：电源管理单元101、微控制器单元核心102、外围设备103(USBx、SPI、I2C、UART、ADC、DAC、PWM、MC、HMI)、SRAM 104、嵌入式闪存装置105和电源总线106。如上所述，嵌入式闪存装置105任选地可遵循图1和图2的设计。电源管理单元101产生在电源总线106上提供的多个电压。在电源总线106上提供的电压的三个示例是VDD、VDDCORE和VDDFLASH。VDD通常是相对高的(诸如2.5V)，VDDCore是相对低的(诸如1.2V)，并且VDDFLASH也是相对高的(诸如2.5V)，在一些情况下等于VDDCORE。VDDCORE通常用于为嵌入式闪存系统100的控制逻辑供电。VDD通常用于为所有其他功能供电。
参考图4，其中示出了用于现有技术嵌入式闪存系统100的典型通电次序操作。在加电序列期间，在时间TU0处，电压401的电压开始斜线上升。在时间TU1处，电压402的电压开始斜线上升。在时间TU2处，电压401的电压开始平稳。在时间TU3处，电压402的电压开始平稳。此时，电压401可以是VDD，并且电压402可以是VDDFLASH。
在断电序列期间，在时间TD0处，电压402的电压开始斜线下降。在时间TD1处，电压401的电压开始斜线下降。在时间TD2处，电压402的电压达到0V。在时间TD3处，电压401的电压达到0V。
图4的现有技术通电次序可能是有问题的。具体地讲，在时间TU0与TU1之间的时段中，电压401可达到足够的操作电平，而电压402未处于足够的操作电平。具体地讲，在时间TU1与TU2之间的时段中，电压401可处于足够的操作电平，而电压402尚未处于足够的操作电平。在时间TD0与TD1之间的时段中，电压401将仍处于足够的操作电平，但电压402可能下降低于足够的操作电平。在时间TD1与TD2之间，电压402将低于足够的操作电平并持续该时段的至少一部分，而电压401将仍高于足够的操作电平。在时间TD2与TD3之间，电压402将低于足够的操作电平下，并且电压401可仍处于足够的操作电平并持续该时段的至少一部分。电压401和电压402的这些状态不一致性可导致现有技术嵌入式闪存系统100的操作中的问题。例如，逻辑电路可能不能在其他电路(诸如电荷泵)准备好操作之前操作。
发明内容
所需要的是一种改进的电源管理单元，以产生用于多个电压源的改进的通电次序。
附图说明
图1示出现有技术分裂栅闪存单元。
图2示出现有技术闪存阵列的布局。
图3示出现有技术嵌入式闪存系统。
图4示出用于嵌入式闪存系统内的两个电压源的现有技术通电次序。
图5示出嵌入式闪存系统的实施例。
图6示出通电次序实施例。
图7示出另一个通电次序实施例。
图8示出另一个通电次序实施例。
图9示出另一个通电次序实施例。
图10示出另一个通电次序实施例。
图11示出另一个通电次序实施例。
图12示出通电就绪电路。
图13示出通电序列使能电路。
图14示出电压电平移位器系统。
图15示出通电禁用系统。
具体实施方式
参考图5，其中示出了嵌入式闪存系统500的实施例。嵌入式闪存系统500包括：电源管理单元501、微控制器单元核心502、外围设备503、SRAM 504、嵌入式闪存装置505和电源总线506。如上所述，嵌入式闪存装置505任选地可遵循图1和图2的设计。电源管理单元501包括：产生VDD(主电源，通常为最高电压电平，通常为IO电压电平，例如2.5V或1.8V)的电压源507、产生VDDFLASH(通常为IO电压电平，例如2.5V或1.8V)的电压源509、产生VDDCORE(通常为核心逻辑电压电平，例如1.2V或0.8V)的电压源508、以及产生VDDCOREFLASH(通常为核心逻辑电压电平，例如1.2V或0.8V)的电压源510，其中的每一个在电源总线506上提供。VDDCOREFLASH和VDDFLASH通常分别用于为嵌入式闪存装置505的核心逻辑和(混合电压或IO电压)电路供电，VDDCORE通常用于为嵌入式闪存系统500的所有其他核心控制逻辑供电，并且VDD通常用于为所有其他功能(诸如模拟功能和IO功能)供电。如以下所讨论，图5的实施例遵循与图3的现有技术系统中不同的通电次序。
参考图6，其中示出了通电次序模式600。电压源507产生电压601(VDD)和603(VDDFLASH)，并且电压源508产生电压602(VDDCORE)。此时，VDD和VDDFLASH是相同的。时间TU0与TU4之间的时段示出上电(又称加电)序列，并且时间TD0与TD3之间的时段示出断电序列。与现有技术不同，电压601(VDD、VDDFLASH)和电压602(VDDCORE)在加电序列期间在相同时间(或大致在相同时间)、时间TU0开始斜线上升，并且电压601(VDD、VDDFLASH)和电压602(VDDCORE)在相同时间(或大致在相同时间)、时间TD3达到0V。在一个实施例中，在斜线上升时段期间，电压602(VDDCORE)通过NMOS源极跟随器电路遵循电压601(VDD)。在一个实施例中，在斜线下降时段期间，电压602(VDDCORE)通过PMOS源极跟随器电路或二极管连接电路(连接在VDDCORE与VDD之间的二极管)遵循电压601(VDD)。在时间TU1与TU2之间，以及在时间TD1与TD2之间，电压602(VDDCORE)在中间电平VDDCOREINT处平稳。中间电平VDDCOREINT使得基本逻辑门(例如，NAND、NOR、INV、DFF等)可以开始以数字方式运行。通常，此电平至少等于或大于Vtn(NMOS阈值电压)或Vtp(PMOS阈值电压)值的最大值，例如为约0.3-0.7伏特。在TU3与TD1之间，电压602(VDDCORE)通过精度调节电路来调节为最终期望电压电平。
参考图7，其中示出了通电次序模式700。电压源507产生电压701(VDD)，电压源508产生电压702(VDDCORE)，并且电压源509产生电压703(VDDFLASH)。时间TU0与TU5之间的时段示出上电序列，并且时间TD0与TD2之间的时段示出断电序列。与现有技术不同，电压701(VDD)和电压703(VDDFLASH)在断电序列期间在相同时间(或大致在相同时间)、时间TD0开始斜线下降，并且电压701(VDD)、电压702(VDDCORE)和电压703(VDDFLASH)在相同时间、时间TD1(或大致在相同时间)斜线下降，并且在相同时间、时间TD2(或大致在相同时间)达到0V。在斜线上升期间，电压702(VDDCORE)斜线上升，在时间TU3达到最终期望电压，随后一段时间后在TU4，电压703(VDDFLASH)开始斜线上升，在时间TU5达到最终期望电压。在此实施例中，电压702(VDDCORE)在电压703(VDDFLASFH)之前是激励的，意味着电压702先达到期望电平，然后电压703才开始斜线上升。在这种情况下，嵌入式闪存505的控制逻辑将能够在电压703(VDDFLASH)的电路开始运行之前运行并因此控制芯片功能。通常，电压703(VDFLASH)的电路主要由电压702(VDDCORE)所供电的控制逻辑控制。在一个实施例中，在斜线上升时间TU0和TU4期间，电压703(VDDFLASH)处于浮动电平(高-Z，未被驱动)。
参考图8，其中示出了通电次序模式800。电压源507产生电压801(VDD)，电压源508产生电压802(VDDCORE)，并且电压源509产生电压803(VDDFLASH)。时间TU0与TU3之间的时段示出上电序列，并且时间TD0与TD2之间的时段示出断电序列。与现有技术不同，电压801(VDD)和电压803(VDDFLASH)在加电序列期间在相同时间、时间TU0开始斜线上升，并且电压801(VDD)、电压802(VDDCORE)和电压803(VDDFLASH)在相同时间、时间TD2达到0V。在加电阶段期间，尽管电压801和电压803(VDDFLASH)在时间TU0与TU1之间斜线上升并稳定在最终电压，电压802(VDDCORE)基本上停留在零伏特并且在时间TU2开始斜线上升，在时间TU3稳定。在时间TU0和TU3期间，电压803(VDDFLASH)的电路和电压802(VDDCORE)的电路由电压801(VDD)所供电的VDD控制逻辑启用或禁用。在一个实施例中，在TU0与TU1之间的电压801(VDD)斜线上升时段期间，电压802(VDDCORE)处于浮动电平(高-Z)。
参考图9，其中示出了通电次序模式900。电压源507产生电压901(VDD)，电压源508产生电压902(VDDCORE)，并且电压源509产生电压903(VDDFLASH)。时间TU0与TU5之间的时段示出上电序列，并且时间TD0与TD4之间的时段示出断电序列。该加电序列类似于加电序列模式700的加电序列。断电序列是加电序列的镜像序列。
参考图10，其中示出了通电次序模式1000。电压源507产生电压1001(VDD)，电压源508产生电压1002(VDDCORE)，电压源509产生电压1003(VDDFLASH)，并且电压源510产生电压1004(VDDCOREFLASH)。时间TU0与TU4之间的时段示出上电序列，并且时间TD0与TD4之间的时段示出断电序列。与现有技术不同，电压1001(VDD)和电压1002(VDDCORE)在相同时间、时间TD4达到0V。电压1003(VDDFLASH)和电压1004(VDDCOREFLASF)和/或电压1001(VDD)和/或电压1002(VDDCORE)被供应到嵌入式闪存装置505。电压1003(VDDFLASH)和电压1004(VDDCOREFLASF)都在相同时间(或大致在相同时间)斜线上升和斜线下降。
在上述通电序列模式600、700、800、900、1000和1100中，嵌入式闪存装置505接收电压603/703/803/903/1003/1103(VDDFLASH)、电压1004(VDDCOREFLASH)、和/或电压601/701/801/901/1001/1101(VDD)和/或电压602/702/802/902/1002/1102(VDDCORE)。在一个实施例中，从电压601/701/801/901/1001/1101VDD为闪存(诸如用于编程和擦除)所需的高电压电荷泵电路供电。在另一个实施例中，从电压603/703/803/903/1003/1103VDDFLASH为闪存(诸如用于编程和擦除)所需的高电压电荷泵电路供电。
参考图11，其中示出了通电次序模式1100。电压源507产生电压1101(VDD)，电压源508产生电压1102(VDDCORE)，并且电压源509产生电压1103(VDDFLASH)。时间TU0与TU4之间的时段示出上电序列，并且时间TD0与TD4之间的时段示出断电序列。与现有技术不同，电压1102(VDDCORE)和电压1103(VDDFLASH)在上电序列期间在相同时间、时间TU2开始斜线上升，在断电序列期间在相同时间、时间TD3开始斜线下降，并且电压1101(VDD)、电压1102(VDDCORE)和电压1103(VDDFLASH)在相同时间、时间TD2达到0V。断电序列是加电序列的镜像序列。在电压1102(VDDCORE)稳定之后，电压1103(VDDFLASH)开始斜线上升。
参考图12，其中示出了电源管理单元501的控制系统1200。重置信号1210耦合到电压源507、电压源508、电压源509和电压源510。当重置信号1210有效时，电压源507、电压源508、电压源509和电压源510被重置，这可包括进入断电模式。检测器电路1207接收来自电压源507的电压(VDD)，检测器电路1208接收来自电压源508的电压(VDDCORE)，检测器电路1209接收来自电压源509的电压(VDDFLASH)，并且检测器电路1210接收来自电压源510的电压(VDDCOREFLASH)。
检测器电路1207确定来自电压源507的电压是否高于阈值V1A和V1B(V1B>V1A)，并且分别输出检测就绪信号1217A和1217B。如果信号1217A/1217B处于高水平，那么来自电压源507的电压(VDD)高于阈值V1A/V1B。
检测器电路1208确定来自电压源508的电压是否高于阈值V2A和V2B(V2B>V2A)，并且分别输出检测就绪信号1218A和1218B。如果信号1218A/1218B处于高水平，那么来自电压源508的电压(VDDCORE)高于阈值V2A/V2B。
检测器电路1209确定来自电压源509的电压是否高于阈值V3A和V3B(V3B>V3A)，并且分别输出检测就绪信号1219A和1219B。如果信号1219A/1219B处于高水平，那么来自电压源509的电压(VDDFLASH)高于阈值V3A/V3B。
检测器电路1210确定来自电压源510的电压是否高于阈值V4A和V4B(V4B>V4A)，并且分别输出检测就绪信号1220A和1220B。如果信号1220A/1220B处于高水平，那么来自电压源510的电压(VDDCOREFLASH)高于阈值V4A/V4B。
信号1217A/1217B、1218A/1218B、1219A/1219B、1220A/1220B用于在加电序列的斜线上升期间以及在断电序列的斜线下降期间控制电路和芯片功能，诸如以避免电路竞争和不期望的电源消耗。
参考图13，其中示出了通电序列使能电路1300。通电序列使能电路1300包括如图13所示耦合的PMOS晶体管1301、NMOS晶体管1302、NMOS晶体管1303和任选的NMOS晶体管1304。当VDD1306存在并且ENVDDFLASH_N 1307有效时，产生VDDFLASH 1305。基于PMOS晶体管1301上的电压降，VDDFLASH 1305将小于VDD 1306。当ENVDDFLASH_N 1307不是有效的时，VDDFLASH 1305将降低到VDDFLASH-BIAS 1308和NMOS晶体管1302上的电压降所确定的较小电压。由此，VDDFLASH 1305将降低到VDDFLASH-BIAS 1308附近的电压，而不是降低到0V。在另一个实施例中，VDDFLASH-BIAS 1308等于核心逻辑电源VDD，诸如通电次序模式700的电压702(VDDCORE)。在另一个实施例中，VDDFLASH-BIAS 1308是浮动的(高-Z)。在另一个实施例中，未连接晶体管1302、1303和1304，意味着当未启用PMOS晶体管1301时，VDDFLASH 1305是浮动的(高-Z)。
参考图14，其中示出了VDD电平移位器系统1400。VDD电平移位器系统1400包括如图所示耦合到NMOS晶体管1402的PMOS晶体管1401。VDD电平移位器系统1400还包括如图所示耦合的NMOS晶体管1403、PMOS晶体管1404，NMOS晶体管1405、PMOS晶体管1406、NMOS晶体管1407、PMOS晶体管1408、NMOS晶体管1409、PMOS晶体管1410和NMOS晶体管1411。PMOS晶体管1410和NMOS晶体管1411由核心逻辑电源1414(VDDCORE)供电。PMOS晶体管1401和NMOS晶体管1402由IO电源1415(VDD)供电。PMOS晶体管1404/1406和NMOS晶体管1405/1407由IO电源1415(VDD)供电。晶体管1401、1402、1403、1409和1408构成VDD电平移位器1400的电源控制元件。晶体管1404、1406、1405、1407、1410和1411构成正常的电平移位器。当DIS_VDD1412设置到“1”时，OUT_VDD 1413将为VDD，并且OUTB_VDD 1414将为0。在一个实施例中，晶体管1401和信号DIS_VDD 1412的电源电平大于或等于晶体管1404、1406和1408的电源电平。在此电路构造下，输出1414和1413处于已知状态，其中控制信号DIS_VDD 1412是有效的。
参考图15，其中示出了通电禁用系统1500。通电禁用系统1500包括如图所示耦合的PMOS晶体管1501和NMOS晶体管1502。通电禁用系统1500还包括如图所示耦合作为电源电平移位器的PMOS晶体管1503、NMOS晶体管1504、NMOS晶体管1505、NMOS晶体管1506、PMOS晶体管1507、NMOS晶体管1508、PMOS晶体管1509、NMOS晶体管1510和PMOS晶体管1511。由于类似的电源控制元件，晶体管1501、1502、1504、1506和1511将导致此电平移位器的输出处于与电路1400的输出类似的已知状态。通电禁用系统1500还包括如图所示耦合的PMOS晶体管1512(其块体连接到其源极)、PMOS晶体管1513(其块体连接到其漏极)、PMOS晶体管1514(其块体连接到其源极)和PMOS晶体管1515(其块体连接到其漏极)。当DIS_VDD 1516为“1”时，VDDxVDDCORE 1517等于VDDCORE。
本文中对本发明的引用并非旨在限制任何权利要求或权利要求条款的范围，而仅仅是对可由一项或多项权利要求涵盖的一个或多个特征的引用。上文所述的材料、工艺和数值的例子仅为示例性的，而不应视为限制权利要求。应当指出的是，如本文所用，术语“在…上面”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。同样，术语“邻近”包括“直接邻近”(两者间未设置中间材料、元件或空间)和“间接邻近”(两者间设置有中间材料、元件或空间)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (2)

1.一种电源管理单元，所述电源管理单元包括被构造成执行上电序列的第一电压源和第二电压源，其中：
在第一时间段期间，来自所述第一电压源的电压输出向上斜升，并且来自所述第二电压源的电压输出向上斜升；
在紧接着所述第一时间段的第二时间段期间，来自所述第一电压源的电压输出向上斜升，并且来自所述第二电压源的电压输出保持在恒定电平使得提供足够的电力给一个或多个逻辑门；
在紧接着所述第二时间段的第三时间段期间，来自所述第一电压源的电压输出向上斜升，并且来自所述第二电压源的电压输出向上斜升；并且
在紧接着所述第三时间段的第四时间段期间，来自所述第一电压源的电压输出向上斜升，并且来自所述第二电压源的电压输出保持在恒定电平。
2.根据权利要求1所述的电源管理单元，其中所述第一电压源和所述第二电压源被构造成执行断电序列，其中：
在第五时间段期间，来自所述第一电压源的电压输出向下斜降，并且来自所述第二电压源的电压输出保持在恒定电平；
在紧接着所述第五时间段的第六时间段期间，来自所述第一电压源的电压输出向下斜降，并且来自所述第二电压源的电压输出向下斜降，并随后保持在恒定电平使得提供足够的电力给一个或多个逻辑门；并且
在紧接着所述第六时间段的第七时间段期间，来自所述第一电压源的电压输出向下斜降，并且来自所述第二电压源的电压输出向下斜降。
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