JPH1195877A - コントローラ用パワーシーケンス回路装置 - Google Patents
コントローラ用パワーシーケンス回路装置Info
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- JPH1195877A JPH1195877A JP9256447A JP25644797A JPH1195877A JP H1195877 A JPH1195877 A JP H1195877A JP 9256447 A JP9256447 A JP 9256447A JP 25644797 A JP25644797 A JP 25644797A JP H1195877 A JPH1195877 A JP H1195877A
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- power supply
- diode
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Abstract
(57)【要約】
【課題】制御用コントローラあるいは情報処理装置の異
種電源混在ＩＣの電源投入時，遮断時において異種電源
間の電位差を正に維持すると共に極力小さく制御させる
こと。 【解決手段】制御用コントローラあるいは情報処理装置
にて、異種電源間にダイオードを構成し、電源投入時お
よび遮断時のみ動作させて電圧レベルを一定とする制御
動作させる回路構成とする。
種電源混在ＩＣの電源投入時，遮断時において異種電源
間の電位差を正に維持すると共に極力小さく制御させる
こと。 【解決手段】制御用コントローラあるいは情報処理装置
にて、異種電源間にダイオードを構成し、電源投入時お
よび遮断時のみ動作させて電圧レベルを一定とする制御
動作させる回路構成とする。
Description
【０００１】
【発明の属する技術分野】制御用コントローラあるいは
情報処理装置のパワーシーケンス回路装置に係り、特に
異種電源混在システムにおける電源投入および遮断時に
異種電源間の電位差による、搭載したＬＳＩの耐圧保護
を目的とするコントローラ用パワーシーケンス回路装置
に関する。
情報処理装置のパワーシーケンス回路装置に係り、特に
異種電源混在システムにおける電源投入および遮断時に
異種電源間の電位差による、搭載したＬＳＩの耐圧保護
を目的とするコントローラ用パワーシーケンス回路装置
に関する。
【０００２】
【従来の技術】近年、制御用コントローラあるいは情報
処理装置において、電源電圧が例えば５Ｖ，３.３Ｖ が
混在する異種電源混在システムが使用され要求されてき
ている。この際、各々ＬＳＩ耐圧の保護等のため、電源
投入あるいは遮断時に異種電源間の投入，遮断の順序そ
して相互の電位差を留意せねばならず、この点が問題と
なっている。
処理装置において、電源電圧が例えば５Ｖ，３.３Ｖ が
混在する異種電源混在システムが使用され要求されてき
ている。この際、各々ＬＳＩ耐圧の保護等のため、電源
投入あるいは遮断時に異種電源間の投入，遮断の順序そ
して相互の電位差を留意せねばならず、この点が問題と
なっている。
【０００３】その異種電源混在システムにおける問題点
の一例を、図６のコントローラ用異種電源ＩＣ回路に示
す。その構成および動作を説明する。同図においてコン
トローラ用ボード１内に電圧レベルの異なる信号あるい
は電源を混在する例えば論理ＩＣ１４，ＡＳＩＣ３３等
が搭載される。このスイッチＯＮ／ＯＦＦ回路の論理Ｉ
Ｃ１４内には例えば５Ｖ対応入力回路１４１が構成さ
れ、電源はＶＣＣ３.３が印加、入力には例えば５Ｖ系
の信号ここでは電源遮断予告信号ＰＯＰが印加される。
この５Ｖ対応入力回路１４１には電源ＶＣＣ３.３ より
高い電圧レベルの５Ｖ系信号が印加するが、入力保護ダ
イオードがＶＣＣ３.３ 側にない構成のため電流パスが
生じず、入力端子であるゲートとＶＣＣ３.３ 電源端で
あるサブストレート（ソース）間の耐圧だけが問題とな
り得る。特に５Ｖ系信号とＶＣＣ３.３ の電位差の最大
のケースはＶＣＣ３.３ が印加されない時点に５Ｖ系信
号や５Ｖ系のプルアップ信号が印加される時であり最大
５Ｖ近傍となる。しかし、この５Ｖ対応入力回路１４１
はＶＣＣ３.３ が印加されない時でも５Ｖ系入力信号を
保証するトレラントタイプであるため電源が混在しても
問題はない。
の一例を、図６のコントローラ用異種電源ＩＣ回路に示
す。その構成および動作を説明する。同図においてコン
トローラ用ボード１内に電圧レベルの異なる信号あるい
は電源を混在する例えば論理ＩＣ１４，ＡＳＩＣ３３等
が搭載される。このスイッチＯＮ／ＯＦＦ回路の論理Ｉ
Ｃ１４内には例えば５Ｖ対応入力回路１４１が構成さ
れ、電源はＶＣＣ３.３が印加、入力には例えば５Ｖ系
の信号ここでは電源遮断予告信号ＰＯＰが印加される。
この５Ｖ対応入力回路１４１には電源ＶＣＣ３.３ より
高い電圧レベルの５Ｖ系信号が印加するが、入力保護ダ
イオードがＶＣＣ３.３ 側にない構成のため電流パスが
生じず、入力端子であるゲートとＶＣＣ３.３ 電源端で
あるサブストレート（ソース）間の耐圧だけが問題とな
り得る。特に５Ｖ系信号とＶＣＣ３.３ の電位差の最大
のケースはＶＣＣ３.３ が印加されない時点に５Ｖ系信
号や５Ｖ系のプルアップ信号が印加される時であり最大
５Ｖ近傍となる。しかし、この５Ｖ対応入力回路１４１
はＶＣＣ３.３ が印加されない時でも５Ｖ系入力信号を
保証するトレラントタイプであるため電源が混在しても
問題はない。
【０００４】他方、ＡＳＩＣ３３内においては、５Ｖ／
３Ｖ混在Ｉ／Ｏ回路３３１と５Ｖ対応入力回路３３３が
構成されている。５Ｖ／３Ｖ混在Ｉ／Ｏ回路３３１はこ
の出力回路のＰＭＯＳの基板であるサブストレートに高
い方の電源ＶＣＣ５が印加され、ソース端には低い方の
電源ＶＣＣ３が加えられる構成であるので、端子に５Ｖ
系の信号が印加しても順方向の電位差が生じないので寄
生ダイオードを介しての電流パスはなくラッチアップも
生じない。又、耐圧に関してもこの出力回路は５Ｖ系信
号を扱うので耐圧の問題はない。
３Ｖ混在Ｉ／Ｏ回路３３１と５Ｖ対応入力回路３３３が
構成されている。５Ｖ／３Ｖ混在Ｉ／Ｏ回路３３１はこ
の出力回路のＰＭＯＳの基板であるサブストレートに高
い方の電源ＶＣＣ５が印加され、ソース端には低い方の
電源ＶＣＣ３が加えられる構成であるので、端子に５Ｖ
系の信号が印加しても順方向の電位差が生じないので寄
生ダイオードを介しての電流パスはなくラッチアップも
生じない。又、耐圧に関してもこの出力回路は５Ｖ系信
号を扱うので耐圧の問題はない。
【０００５】これらより、寄生ダイオードの逆バイアス
を維持遵守するため異種電源の投入，遮断の順序は高い
方の電源ＶＣＣ５を速く立ち上げ，立ち下げを遅くする
条件が必要となる。
を維持遵守するため異種電源の投入，遮断の順序は高い
方の電源ＶＣＣ５を速く立ち上げ，立ち下げを遅くする
条件が必要となる。
【０００６】一方、保護回路３３４を備えた５Ｖ対応入
力回路３３３では電位差による電流パスはないが、電源
端ＶＣＣ３が印加されていない時の５Ｖ系の入力信号レ
ベルを耐圧上保証されないケースがある。この条件下で
はＶＣＣ３の電源は信号（５Ｖ系）より速くそして最後
まで整定していなければならない。従ってこのケースを
含めたシステム上では高い電圧ＶＣＣ５を立ち上げ時に
速くし、立ち下げ時に遅くする手順を遵守するとＶＣＣ
３が印加されない時点で入力端に５Ｖ系信号や５Ｖ系の
プルアップ信号が印加してしまい、耐圧的な問題を生
じ、５Ｖ／３Ｖ混在Ｉ／Ｏ回路３３１と５Ｖ対応入力回
路３３３では矛盾してしまう。
力回路３３３では電位差による電流パスはないが、電源
端ＶＣＣ３が印加されていない時の５Ｖ系の入力信号レ
ベルを耐圧上保証されないケースがある。この条件下で
はＶＣＣ３の電源は信号（５Ｖ系）より速くそして最後
まで整定していなければならない。従ってこのケースを
含めたシステム上では高い電圧ＶＣＣ５を立ち上げ時に
速くし、立ち下げ時に遅くする手順を遵守するとＶＣＣ
３が印加されない時点で入力端に５Ｖ系信号や５Ｖ系の
プルアップ信号が印加してしまい、耐圧的な問題を生
じ、５Ｖ／３Ｖ混在Ｉ／Ｏ回路３３１と５Ｖ対応入力回
路３３３では矛盾してしまう。
【０００７】この対策として、電源投入遮断は投入は高
い方の電圧ＶＣＣ５を速くし、遮断は遅くする。さらに
この時間差を小さくし、システム上におけるＩＣの耐圧
保護をより確保することである。
い方の電圧ＶＣＣ５を速くし、遮断は遅くする。さらに
この時間差を小さくし、システム上におけるＩＣの耐圧
保護をより確保することである。
【０００８】その一例を図７コントローラ用パワーシー
ケンス回路装置に示す。コントローラ用ボード１，電源
ユニット２，前記コントローラ用ボード１内にはＣＰＵ
３１，メモリ３２，ＡＳＩＣ３３，通信コントローラ３
４とパワーシーケンス回路１９となる５Ｖ／３.３Ｖ 変
換器１０，パワーマネージメントスイッチＩＣ１２，電
圧レベル検出器１３，スイッチＯＮ／ＯＦＦ回路１４か
ら構成されている。その動作はＣＰＵ３１，メモリ３
２，ＡＳＩＣ３３，通信コントローラ３４間でデータお
よび制御信号のやりとりを行い、これらのＩＣへパワー
シーケンス回路１９により両電源を順序制御し供給，遮
断の動作をする。次に、このパワーシーケンス回路１９
の動作をタイミング動作図図８に示す。電源ユニット２
から電源ＶＣＣ５と電源遮断予告信号ＰＯＰ（あるいは
電源有効信号）を受ける。この電源ＶＣＣ５より５Ｖ／
３.３Ｖ 変換器１０にて電源ＶＣＣ３.３ を生成し、こ
の電源ＶＣＣ３.３ の電圧レベルを電圧レベル検出器１
３でＶＣＣ３.３ の電源有効レベルを検知してＶＣＣ
３.３ ・ＳＥＮＳＥ信号を抽出し、この信号より任意の
時間を挿入しＶＣＣ３・ＯＮ／ＯＦＦ信号としパワーマ
ネージメントスイッチＩＣ１２をＯＮ−ＯＦＦしてＶＣ
Ｃ５に対する供給ＶＣＣ３の電源投入遮断の時間的制御
を行っている。このタイミング動作図ではＶＣＣ５がＶ
ＣＣ３に対し、投入時で速く、遮断時で遅くなってい
る。この時間差は電源混在ＩＣの耐圧保護のため小さく
制御したい訳であるが、これはパワーマネージメントス
イッチＩＣ１２の遅延時間と各々の電源負荷容量により
遅延を生じ有限値を有する。
ケンス回路装置に示す。コントローラ用ボード１，電源
ユニット２，前記コントローラ用ボード１内にはＣＰＵ
３１，メモリ３２，ＡＳＩＣ３３，通信コントローラ３
４とパワーシーケンス回路１９となる５Ｖ／３.３Ｖ 変
換器１０，パワーマネージメントスイッチＩＣ１２，電
圧レベル検出器１３，スイッチＯＮ／ＯＦＦ回路１４か
ら構成されている。その動作はＣＰＵ３１，メモリ３
２，ＡＳＩＣ３３，通信コントローラ３４間でデータお
よび制御信号のやりとりを行い、これらのＩＣへパワー
シーケンス回路１９により両電源を順序制御し供給，遮
断の動作をする。次に、このパワーシーケンス回路１９
の動作をタイミング動作図図８に示す。電源ユニット２
から電源ＶＣＣ５と電源遮断予告信号ＰＯＰ（あるいは
電源有効信号）を受ける。この電源ＶＣＣ５より５Ｖ／
３.３Ｖ 変換器１０にて電源ＶＣＣ３.３ を生成し、こ
の電源ＶＣＣ３.３ の電圧レベルを電圧レベル検出器１
３でＶＣＣ３.３ の電源有効レベルを検知してＶＣＣ
３.３ ・ＳＥＮＳＥ信号を抽出し、この信号より任意の
時間を挿入しＶＣＣ３・ＯＮ／ＯＦＦ信号としパワーマ
ネージメントスイッチＩＣ１２をＯＮ−ＯＦＦしてＶＣ
Ｃ５に対する供給ＶＣＣ３の電源投入遮断の時間的制御
を行っている。このタイミング動作図ではＶＣＣ５がＶ
ＣＣ３に対し、投入時で速く、遮断時で遅くなってい
る。この時間差は電源混在ＩＣの耐圧保護のため小さく
制御したい訳であるが、これはパワーマネージメントス
イッチＩＣ１２の遅延時間と各々の電源負荷容量により
遅延を生じ有限値を有する。
【０００９】さらに、この点をパワーシーケンス回路動
作図図９にて説明する。パワーシーケンス回路の電源の
順序制御により時間差を作り出しているが、投入時も、
遮断時も高い方の電圧ＶＣＣ５が整定時にパワーマネー
ジメントスイッチＩＣ１２によりＶＣＣ３は立ち上が
り、又立ち下がるので時間差を小さく制御しても時間差
内でＶＣＣ５−０Ｖの高い電位差が必ず生じてしまう欠
点が残り、システム上の電源混在ＩＣ耐圧保護対策は万
全ではない。
作図図９にて説明する。パワーシーケンス回路の電源の
順序制御により時間差を作り出しているが、投入時も、
遮断時も高い方の電圧ＶＣＣ５が整定時にパワーマネー
ジメントスイッチＩＣ１２によりＶＣＣ３は立ち上が
り、又立ち下がるので時間差を小さく制御しても時間差
内でＶＣＣ５−０Ｖの高い電位差が必ず生じてしまう欠
点が残り、システム上の電源混在ＩＣ耐圧保護対策は万
全ではない。
【００１０】
【発明が解決しようとする課題】上記の従来技術のコン
トローラ用パワーシーケンス回路装置では、搭載する異
種電源対応ＩＣの耐圧保護のため、電源ＶＣＣ５を電源
投入時、ＶＣＣ３より速く、遮断時に遅く時間的に制御
するので、この時間差を極力小さく制御してもＶＣＣ５
−０Ｖと大きい電源差が生じてしまう。この電源投入，
遮断時の異種電源間の電位差を常にＶＣＣ５−０Ｖより
小さく一定レベル制御とし、同時に電位差を常に正値を
保つシーケンス制御とする。
トローラ用パワーシーケンス回路装置では、搭載する異
種電源対応ＩＣの耐圧保護のため、電源ＶＣＣ５を電源
投入時、ＶＣＣ３より速く、遮断時に遅く時間的に制御
するので、この時間差を極力小さく制御してもＶＣＣ５
−０Ｖと大きい電源差が生じてしまう。この電源投入，
遮断時の異種電源間の電位差を常にＶＣＣ５−０Ｖより
小さく一定レベル制御とし、同時に電位差を常に正値を
保つシーケンス制御とする。
【００１１】
【課題を解決するための手段】本発明のコントローラ用
パワーシーケンス回路装置は、電源投入時，遮断時には
ＶＣＣ５とＶＣＣ３間に構成させたダイオードによりク
ランプ動作にて一定レベル電位差を維持して立ち上が
り，立ち下がらせる動作をさせ、両電圧レベル確定後は
精度の良い電源ＶＣＣ３.３ をスイッチ制御によりＯＮ
−ＯＦＦし印加，断とさせる構成でしかも、このＶＣＣ
３.３ が印加時はダイオードは逆バイアスとなる設定に
より非動作状態とさせる手段とする。
パワーシーケンス回路装置は、電源投入時，遮断時には
ＶＣＣ５とＶＣＣ３間に構成させたダイオードによりク
ランプ動作にて一定レベル電位差を維持して立ち上が
り，立ち下がらせる動作をさせ、両電圧レベル確定後は
精度の良い電源ＶＣＣ３.３ をスイッチ制御によりＯＮ
−ＯＦＦし印加，断とさせる構成でしかも、このＶＣＣ
３.３ が印加時はダイオードは逆バイアスとなる設定に
より非動作状態とさせる手段とする。
【００１２】本発明によれば、制御用コントローラの異
種電源混在対応ＩＣへの電源投入，遮断時にＶＣＣ５＞
ＶＣＣ３の電圧レベルを常に保ちながら、同時にＶＣＣ
５，ＶＣＣ３の電位差もＶＣＣ５−０Ｖより小さい一定
レベルに抑えることが可能になり、システム上での異種
電源混在対応ＩＣの耐圧保護に対し著しい向上させたコ
ントローラ用パワーシーケンス回路装置が実現できる。
種電源混在対応ＩＣへの電源投入，遮断時にＶＣＣ５＞
ＶＣＣ３の電圧レベルを常に保ちながら、同時にＶＣＣ
５，ＶＣＣ３の電位差もＶＣＣ５−０Ｖより小さい一定
レベルに抑えることが可能になり、システム上での異種
電源混在対応ＩＣの耐圧保護に対し著しい向上させたコ
ントローラ用パワーシーケンス回路装置が実現できる。
【００１３】
【発明の実施の形態】以下、本発明の一実施例を図１に
より説明する。コントローラ用ボード１，電源ユニット
２、前記コントローラ用ボード１内にはＣＰＵ３１，メ
モリ３２，ＡＳＩＣ３３,通信コントローラ３４とパワ
ーシーケンス回路となる５Ｖ／３.３Ｖ変換器１０，ダ
イオード１１ｎ個，パワーマネージメントスイッチＩＣ
１２，電圧レベル検出器１３，スイッチＯＮ／ＯＦＦ回
路１４から構成されている。その動作はＣＰＵ３１，メ
モリ３２，ＡＳＩＣ３３，通信コントローラ３４間でデ
ータおよび制御信号のやりとりを行い、これらの各々の
ＩＣにパワーシーケンス回路１９により電源投入，遮断
の順序制御を行い電源供給をする。このパワーシーケン
ス回路１９の動作をタイミング動作図図２に示す。電源
ユニット２から電源ＶＣＣ５と電源遮断予告信号ＰＯＰ
（あるいは電源有効信号）を受ける。この電源ＶＣＣ５
より５Ｖ／３.３Ｖ変換器１０にて電源ＶＣＣ３.３を生
成し、この電源ＶＣＣ３.３の電圧レベルを電圧レベル
検出器１３でＶＣＣ３.３の有効レベルを検知してＶＣ
Ｃ３.３・ＳＥＮＳＥ信号を抽出し、この信号で任意の時
間を挿入しＶＣＣ３・ＯＮ／ＯＦＦ信号によりパワーマ
ネージメントスイッチＩＣ１２をＯＮ−ＯＦＦしてＶＣ
Ｃ５に対するＶＣＣ３の電源投入遮断の時間的制御を行
うが、これはＶＣＣ５，ＶＣＣ３の両電源が整定後であ
る。その立ち上がり，立ち下がりの動作はＶＣＣ５がＶ
ＣＣ３に対し、投入時及び遮断時にダイオード１１ｎ
個、ここでは３個を介しダイオードの順電圧ＶF×３ の
レベル低下でＶＣＣ５とＶＣＣ３がクランプ動作し一定
電圧レベル差のＶF×３ となる。しかも、両電源電圧が
確定後パワーマネージメントスイッチＩＣ１２をＯＮ−
ＯＦＦ制御により、精度良い電源ＶＣＣ３.３ をＶＣＣ
３に供給することができる。この時ＶＣＣ３にはＶＣＣ
３.３が印加し、ＶＣＣ３.３＞ＶＣＣ５−(ＶF×３）の
設定によりダイオード１１ｎ個には逆バイアスが加わり
非動作状態になる。すなわち、ＶＣＣ３は投入時，遮断
時にＶＣＣ５を介しダイオード１１ｎ個よりＶＣＣ５−
(ＶF×３）が印加され、両電源が確定後は精度良い電源
ＶＣＣ３.３が印加される動作構成を採用している。
より説明する。コントローラ用ボード１，電源ユニット
２、前記コントローラ用ボード１内にはＣＰＵ３１，メ
モリ３２，ＡＳＩＣ３３,通信コントローラ３４とパワ
ーシーケンス回路となる５Ｖ／３.３Ｖ変換器１０，ダ
イオード１１ｎ個，パワーマネージメントスイッチＩＣ
１２，電圧レベル検出器１３，スイッチＯＮ／ＯＦＦ回
路１４から構成されている。その動作はＣＰＵ３１，メ
モリ３２，ＡＳＩＣ３３，通信コントローラ３４間でデ
ータおよび制御信号のやりとりを行い、これらの各々の
ＩＣにパワーシーケンス回路１９により電源投入，遮断
の順序制御を行い電源供給をする。このパワーシーケン
ス回路１９の動作をタイミング動作図図２に示す。電源
ユニット２から電源ＶＣＣ５と電源遮断予告信号ＰＯＰ
（あるいは電源有効信号）を受ける。この電源ＶＣＣ５
より５Ｖ／３.３Ｖ変換器１０にて電源ＶＣＣ３.３を生
成し、この電源ＶＣＣ３.３の電圧レベルを電圧レベル
検出器１３でＶＣＣ３.３の有効レベルを検知してＶＣ
Ｃ３.３・ＳＥＮＳＥ信号を抽出し、この信号で任意の時
間を挿入しＶＣＣ３・ＯＮ／ＯＦＦ信号によりパワーマ
ネージメントスイッチＩＣ１２をＯＮ−ＯＦＦしてＶＣ
Ｃ５に対するＶＣＣ３の電源投入遮断の時間的制御を行
うが、これはＶＣＣ５，ＶＣＣ３の両電源が整定後であ
る。その立ち上がり，立ち下がりの動作はＶＣＣ５がＶ
ＣＣ３に対し、投入時及び遮断時にダイオード１１ｎ
個、ここでは３個を介しダイオードの順電圧ＶF×３ の
レベル低下でＶＣＣ５とＶＣＣ３がクランプ動作し一定
電圧レベル差のＶF×３ となる。しかも、両電源電圧が
確定後パワーマネージメントスイッチＩＣ１２をＯＮ−
ＯＦＦ制御により、精度良い電源ＶＣＣ３.３ をＶＣＣ
３に供給することができる。この時ＶＣＣ３にはＶＣＣ
３.３が印加し、ＶＣＣ３.３＞ＶＣＣ５−(ＶF×３）の
設定によりダイオード１１ｎ個には逆バイアスが加わり
非動作状態になる。すなわち、ＶＣＣ３は投入時，遮断
時にＶＣＣ５を介しダイオード１１ｎ個よりＶＣＣ５−
(ＶF×３）が印加され、両電源が確定後は精度良い電源
ＶＣＣ３.３が印加される動作構成を採用している。
【００１４】さらに、この電位差一定動作についてパワ
ーシーケンス回路動作図図３にて説明する。投入時のｔ
１と遮断時のｔ４ではパワーマネージメントスイッチＩ
Ｃ12のＯＦＦ制御により、電源ＶＣＣ３にはＶＣＣ５が
ダイオード１１ｎ個、ここでは３個を介してＶF×３ 低
下した電位が印加されＶＣＣ５とＶＣＣ３はクランプ動
作により一定レベルで追随する動作を行う。この電位差
はＶＣＣ５−０ＶよりＶF×３ と小さくできる。なお、
ダイオードによるＶF×ｎ はＶＣＣ３.３ より小さく、
しかもこの電位差は小さい方が望ましい。
ーシーケンス回路動作図図３にて説明する。投入時のｔ
１と遮断時のｔ４ではパワーマネージメントスイッチＩ
Ｃ12のＯＦＦ制御により、電源ＶＣＣ３にはＶＣＣ５が
ダイオード１１ｎ個、ここでは３個を介してＶF×３ 低
下した電位が印加されＶＣＣ５とＶＣＣ３はクランプ動
作により一定レベルで追随する動作を行う。この電位差
はＶＣＣ５−０ＶよりＶF×３ と小さくできる。なお、
ダイオードによるＶF×ｎ はＶＣＣ３.３ より小さく、
しかもこの電位差は小さい方が望ましい。
【００１５】図４に本発明の他の一実施例であるコント
ローラ用パワーシーケンス回路装置を示す。図１と同一
番号は同一部品であり、同一動作をする。異なる構成動
作の部分について説明する。コントローラの形態で電源
ユニット２からＶＣＣ３.３を直接受ける構成において
も、本発明の効果は発揮できる。
ローラ用パワーシーケンス回路装置を示す。図１と同一
番号は同一部品であり、同一動作をする。異なる構成動
作の部分について説明する。コントローラの形態で電源
ユニット２からＶＣＣ３.３を直接受ける構成において
も、本発明の効果は発揮できる。
【００１６】図５に本発明の他の一実施例であるコント
ローラ用パワーシーケンス回路装置を示す。図１と同一
番号は同一部品であり、同一動作をする。異なる構成動
作の部分について説明する。パワーシーケンス回路１９
内のダイオードは順電圧ＶFの低いショットキーダイオ
ード１１１で構成しても、本発明の効果は発揮できる。
ローラ用パワーシーケンス回路装置を示す。図１と同一
番号は同一部品であり、同一動作をする。異なる構成動
作の部分について説明する。パワーシーケンス回路１９
内のダイオードは順電圧ＶFの低いショットキーダイオ
ード１１１で構成しても、本発明の効果は発揮できる。
【００１７】
【発明の効果】本発明によれば、制御用コントローラあ
るいは情報処理装置において異種電源混在ＩＣの耐圧保
護の著しい効果向上を発揮し、異種電源システムの構築
が容易に実現できる。
るいは情報処理装置において異種電源混在ＩＣの耐圧保
護の著しい効果向上を発揮し、異種電源システムの構築
が容易に実現できる。
【図１】本発明の一実施例のコントローラ用パワーシー
ケンス回路装置。
ケンス回路装置。
【図２】本発明の一実施例のタイミング動作図。
【図３】本発明の一実施例のコントローラ用パワーシー
ケンス動作図。
ケンス動作図。
【図４】本発明の一実施例のコントローラ用パワーシー
ケンス回路装置。
ケンス回路装置。
【図５】本発明の一実施例のコントローラ用パワーシー
ケンス回路装置。
ケンス回路装置。
【図６】従来の一実施例のコントローラ用異種電源ＩＣ
回路。
回路。
【図７】従来の一実施例のコントローラ用パワーシーケ
ンス回路装置。
ンス回路装置。
【図８】従来の一実施例のタイミング動作図。
【図９】従来の一実施例のコントローラ用パワーシーケ
ンス動作図。
ンス動作図。
１…コントローラ用ボード、２…電源ユニット、１０…
５Ｖ／３.３Ｖ 変換器、１１…ダイオード、１２…パワ
ーマネージメントスイッチＩＣ、１３…電圧レベル検出
器、１４…スイッチＯＮ／ＯＦＦ回路、３１…ＣＰＵ、
３２…メモリ、３３…ＡＳＩＣ、３４…通信コントロー
ラ、１４１…５Ｖ対応入力回路、３３３…５Ｖ／３.３
Ｖ 混在Ｉ／Ｏ回路、３３３…５Ｖ対応入力回路、３３
４…保護回路。
５Ｖ／３.３Ｖ 変換器、１１…ダイオード、１２…パワ
ーマネージメントスイッチＩＣ、１３…電圧レベル検出
器、１４…スイッチＯＮ／ＯＦＦ回路、３１…ＣＰＵ、
３２…メモリ、３３…ＡＳＩＣ、３４…通信コントロー
ラ、１４１…５Ｖ対応入力回路、３３３…５Ｖ／３.３
Ｖ 混在Ｉ／Ｏ回路、３３３…５Ｖ対応入力回路、３３
４…保護回路。
フロントページの続き (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内
Claims (4)
- 【請求項１】ＬＳＩへ複数電源を印加あるいは遮断する
異種電源混在システムのコントローラ用パワーシーケン
ス回路装置において、異種電源ライン間に少なくとも１
つ以上のダイオードを接続構成することを特徴とするコ
ントローラ用パワーシーケンス回路装置。 - 【請求項２】請求項１において、 前記ダイオードのカソード側に投入遮断を有する低電圧
側となる電源ラインを接続構成することを特徴とするコ
ントローラ用パワーシーケンス回路装置。 - 【請求項３】請求項１において、 前記ダイオードを介しての電圧値は前記低電圧側となる
電源の電圧値より小さいことを特徴とするコントローラ
用パワーシーケンス回路装置。 - 【請求項４】請求項１において、 前記ダイオードをショットキーダイオードで構成するこ
とを特徴とするコントローラ用パワーシーケンス回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256447A JPH1195877A (ja) | 1997-09-22 | 1997-09-22 | コントローラ用パワーシーケンス回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256447A JPH1195877A (ja) | 1997-09-22 | 1997-09-22 | コントローラ用パワーシーケンス回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1195877A true JPH1195877A (ja) | 1999-04-09 |
Family
ID=17292784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9256447A Pending JPH1195877A (ja) | 1997-09-22 | 1997-09-22 | コントローラ用パワーシーケンス回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1195877A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606896B1 (ko) | 2004-08-10 | 2006-08-01 | 엘지노텔 주식회사 | 전압 공급 순서 자동 제어 장치 및 방법 |
| JP2007325452A (ja) * | 2006-06-02 | 2007-12-13 | Denso Corp | 電子制御装置 |
| JP2008061481A (ja) * | 2006-09-04 | 2008-03-13 | Ricoh Co Ltd | 電源電圧制御回路 |
| JP2017518600A (ja) * | 2014-05-29 | 2017-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 内蔵フラッシュメモリデバイス用の改良された電力シーケンシング |
| CN113253152A (zh) * | 2021-05-20 | 2021-08-13 | 青岛中科英泰商用系统股份有限公司 | 一种产品异常断电测试方法及装置 |
-
1997
- 1997-09-22 JP JP9256447A patent/JPH1195877A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100606896B1 (ko) | 2004-08-10 | 2006-08-01 | 엘지노텔 주식회사 | 전압 공급 순서 자동 제어 장치 및 방법 |
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| JP4750653B2 (ja) * | 2006-09-04 | 2011-08-17 | 株式会社リコー | 電源電圧制御回路 |
| JP2017518600A (ja) * | 2014-05-29 | 2017-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 内蔵フラッシュメモリデバイス用の改良された電力シーケンシング |
| US10216242B2 (en) | 2014-05-29 | 2019-02-26 | Silicon Storage Technology, Inc. | Power sequencing for embedded flash memory devices |
| CN113253152A (zh) * | 2021-05-20 | 2021-08-13 | 青岛中科英泰商用系统股份有限公司 | 一种产品异常断电测试方法及装置 |
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