JP2008061481A

JP2008061481A - 電源電圧制御回路

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Publication number: JP2008061481A
Application number: JP2006238931A
Authority: JP
Inventors: Yasukazu Nakatani; 寧一中谷
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-09-04
Filing date: 2006-09-04
Publication date: 2008-03-13
Anticipated expiration: 2026-09-04
Also published as: JP4750653B2

Abstract

【課題】電源遮断時に各電源ラインの電圧の降下を適切に管理する電源電圧制御回路を提供する。
【解決手段】時刻ｔ１においてＶｃｃ１ライン及びＶｃｃ２ラインへの電源供給が停止される。電源供給が停止されると、Ｖｃｃ１ライン及びＶｃｃ２ラインの電圧は降下し始める。このとき、電圧検出器１０３から出力される電圧ＲＲ及び電圧ＴＴは、電圧ＲＲ＞電圧ＴＴの関係を保持するため、電圧比較器１０４からはHighレベル信号が出力され、放電回路１０６はオフされる。そして、時刻ｔ２において電圧出力器１０３から出力される電圧ＲＲ及び電圧ＴＴの関係が逆転して電圧ＲＲ＜電圧ＴＴになると、電圧比較器１０５からはLowレベル信号が出力され、放電回路１０７がオンされる。すると、Ｖｃｃ２ラインの放電が放電回路１０７を通じて行われ、Ｖｃｃ２ラインの電圧を急速に降下させることができる。
【選択図】図１

Description

本発明は、電源電圧制御回路に関し、特に、電源遮断時に各電源ラインの電圧の降下を適切に管理する電源電圧制御回路に関する。

従来、特許文献１の様に、コンデンサ等を用いて各異種電源の切断タイミングをずらす方法がよく知られている。まず、この電源シーケンス実現手段について簡単に説明する。

各電源供給回路に対して電圧比較器を用意する。電圧比較器の入力は全電圧比較器に対して充電される単一のコンデンサの正端子と各電圧を投入するタイミングを決める基準電圧とからなる。各電圧比較器は、各電源供給回路の投入信号に接続され、コンデンサの充電電圧により、各々の電源供給回路が順番に投入されていく仕組みを提供している。

この技術の位置づけを、図４を用いて説明する。図４において回路部分１'は大元の電源供給部分を表している。また、電源部２，３は、それぞれ電源ラインＶｃ１，Ｖｃ２へ電源を供給する電源回路である。付加容量（付加静電容量）４，６は、それぞれ電源ラインＶｃ１，Ｖｃ２に接続されている静電容量成分の総量を表している。また、付加抵抗５，６はそれぞれ電源ラインＶｃ１，Ｖｃ２に接続される付加抵抗成分の総量を表している。

回路部分２０は、電源部２，３をオンオフできるパワーシーケンス回路を提供している。この回路部分２０を用いてパワーシーケンスを実現する手段が特許文献１において実現されているパワーシーケンス回路である。

しかしながら、パワーシーケンス回路を用いた電圧の制御は次の問題点を有している。なお、ここでは問題点を説明するため、図４において電源ラインＶｃ１の方が電源ラインＶｃ２よりも先に放電させたい場合を想定して説明する。

図４において付加容量４が大きく、かつ付加抵抗５の抵抗値が大きい場合には、回路部分２０による切断タイミングをずらす方式では、電源ラインＶｃ１の放電時間が非常に長くなる。そのため、電源ラインＶｃ２の方が先に放電してしまい、パワーシーケンスを守れない場合がある。このことを表したのが図５のタイミング図である。

図５に示すタイミング図について説明する。図５のグラフは、図４における電源ラインＶｃ１，Ｖｃ２の電圧推移を時間軸上で表している。電源切断時、時刻Ｔ１に電源ラインＶｃ１は切断される。次に、従来のパワーシーケンス回路により電源ラインＶｃ２を後に落とす為に、時刻Ｔ１よりも遅れた時刻Ｔ２に電源ラインＶｃ２が切断される。

電源ラインＶｃ２は、付加容量６と付加抵抗７とにより決まる時刻Ｔ３に０Ｖ付近まで電圧を降下させる。しかし、付加容量４と付加抵抗５とにより決まる電源ラインＶｃ１が０Ｖ付近まで降下する時刻が時刻Ｔ３よりも後になっている。

次に、上記の解決策として広く知られているパワーシーケンス用放電回路について図６を用いて説明する。

図６において、抵抗３０は付加容量４の電荷を引き抜く経路を提供する。付加抵抗３０は、極端に付加容量４が大きいわりに付加抵抗５の抵抗値が大きい電源ラインＶｃ１の全体の付加抵抗を増やして、パワーシーケンスを保つ。

特許文献２にも放電回路を用いて電圧を制御する例が記載されている。図７は、特許文献２において提案されているパワーシーケンス回路装置の回路図である。

電源供給回路７１は、電源スイッチ回路に電源供給機能を付加したブロックである。レギュレータ７２，７３は、電源ラインＶｃｃ２及び電源ラインＶｃｃ３を供給し、機能は上述した電源部２，３と同じである。デバイス１３０は、電源ラインＶｃｃ２の電圧を監視する電源電圧レベル検出器であり、デバイス１５にその結果を通知する。デバイス１４０は、電源ラインＶｃｃ１の電圧を監視する電源電圧レベル検出器であり、デバイス１５にその結果を通知する。デバイス１５は、状態保持回路（レジスタ）であり、デバイス１３０及びデバイス１４０からの出力信号を受けて半導体スイッチ５０，６０のオンオフを制御する。

デバイス１３０は、電源切断時に電源ラインＶｃｃ１が設定電圧以下になったことを検出すると、デバイス１５は電源切断を受信し、半導体スイッチ５０，６０をオンさせ、放電動作を開始させる。
特開昭６０−１２０４１４号公報特開２０００−１５２４９７号公報特開２００２−２７１９７８号公報特開平１１−９５８７７号公報特開２００５−２６９８１２号公報

しかし、上記の発明は以下の問題を有している。

異なる複数の電源ラインを有する回路において、電源の緊急切断や活線挿抜により、負荷容量に電荷が蓄えられたまま回路動作を停止した場合、低電圧動作回路部に高電圧電源が印加されてしまう恐れがあるため、電源切断時に速やかに高電圧電源を放電させる必要がある。

従来技術では、電源の緊急切断時のパワーシーケンスを保持する為に、常時の消費電力の増大を招く回路構成となっている。その理由は、各電源系統に付属する付加容量（静電容量）と付加抵抗が異なることに起因する。

図４において電源が切断される際の放電時間は各電源ライン電源ラインＶｃ１及び電源ラインＶｃ２の付加容量（静電容量）４，６と付加抵抗５，７の積で決まる。しかし、例えば、付加容量（静電容量）４に対して付加抵抗６の抵抗値が大きい場合には、電源ラインＶｃ１の放電時間は長くなる。

図６において付加抵抗３０を並列に接続する方式により、放電時間を短くする手段が一般に採られているが、この付加抵抗３０を付加する場合、付加抵抗３０に常時電流が流れるため、消費電力の増大を招く。

また、複数の電源間に対する従来のパワーシーケンス回路を使用する場合は、パワーシーケンスを必要とする電源以外にもパワーシーケンス保持回路用電源との間で、新たにパワーシーケンスの制御が必要になることである。

その理由は、パワーシーケンスを保持する回路を用意した場合、例えば、図７に示す構成が知られているが、従来のパワーシーケンス回路には回路部１５の動作を維持するために別電源ラインＶｃｃ１が必要となり、この電源ラインＶｃｃ１と、本来パワーシーケンスを必要とする電源ラインＶｃｃ２及び電源ラインＶｃｃ３との間で電源切断の順番を守る必要がでてくるからである。

特許文献３には、放電回路部を設け、制御回路により電源回路をオン／オフすると共に、放電回路をオン／オフして、電源オフ時のシーケンスを制御する技術が開示されている。この構成では、放電回路をオン／オフする制御回路を別電源にて動作させる必要がある。これは特許文献２でも問題となっている点である。

特許文献４には、異電源間にダイオードを配置し、ダイオードの閾値の合計を越える電圧が異電源に掛かった場合に、ダイオードを通して放電させることにより、電源オフ時のシーケンスを守る技術が開示されている。

以上に示した問題点を解決する手段として、特許文献５において図８に示すようなパワーシーケンス回路が開示されている。しかし、電源切断による電源電圧低下を検出する電源レベル検出器に入力される基準電圧源が必要であるが、特許文献５では開示されていない。また、電源レベル検出器に用いられている電圧比較器への電源供給元も明示されておらず、電源レベル検出器の入力電圧について解決できていない。

本発明は、電圧検出器により低電圧が印加されるＶｃｃラインの電圧を検出し、緊急電源遮断や活線挿抜により電源供給が停止されたとき、Ｖｃｃラインの電圧の降下に応じて高電圧が印加されるＶｃｃラインの電圧を放電する放電回路をオン／オフすることにより、高電圧が印加されるＶｃｃラインの電圧を急速に降下させることができる電源電圧制御回路を提案することを目的としている。

請求項１記載の発明は、回路群と接続された複数の電源ラインへの電源の供給／遮断を制御する電源電圧制御回路において、前記電源ラインの電圧の低下を検知する電圧検出回路と、前記電圧検出回路において検出した電圧の低下に応じて出力を反転させる電圧比較回路と、前記電圧比較回路からの出力に応じて高電位が印加される前記電源ラインを放電させる放電回路とを有することを特徴とする。

請求項２記載の発明は、請求項１記載の電源電圧制御回路において、前記電圧検出回路は、低電位が印加される電源ラインの電圧を検出することを特徴とする。

請求項３記載の発明は、請求項１又は２記載の電源電圧制御回路において、前記電圧検出回路は、電圧降下の傾きが異なる２つの電圧を出力し、前記電圧比較回路は、前記電圧検出回路から入力された２つの電圧の反転を検出することを特徴とする。

請求項４記載の発明は、請求項３記載の電源電圧制御回路において、前記電圧検出回路は、一端が接地された抵抗と、一端が接地されたダイオード又はトランジスタと、ゲート電圧が等しく、かつソースが低電位の前記電源ラインに接続された２つのトランジスタとを有し、前記２つのトランジスタのうち一方のトランジスタのドレインに前記抵抗が接続され、他方のトランジスタのドレインに前記ダイオード又は前記トランジスタが接続され、前記２つのトランジスタのそれぞれのドレイン電圧を出力することを特徴とする。

請求項５記載の発明は、請求項１から４のいずれか１項記載の電源電圧制御回路において、前記放電回路は、トランジスタと、該トランジスタに直列に接続された電流制限抵抗とを有することを特徴とする。

請求項６記載の発明は、請求項５記載の電源電圧制御回路において、前記電圧比較器からの出力に応じて、前記放電回路に高電位の前記電源ラインの電圧、又は低電位の前記電源ラインの電圧を入力し、前記放電回路は、低電位の前記電源ラインの電圧が印加されたとき、前記トランジスタをオンすることを特徴とする。

本発明は、電圧検出器により低電圧が印加されるＶｃｃラインの電圧を検出し、緊急電源遮断や活線挿抜により電源供給が停止されたとき、Ｖｃｃラインの電圧の降下に応じて高電圧が印加されるＶｃｃラインの電圧を放電する放電回路をオン／オフすることにより、高電圧が印加されるＶｃｃラインの電圧を急速に降下させることができる。

以下、本発明の一実施形態に係る電源電圧制御回路について説明する。

まず、本実施形態に係る電源電圧制御回路の構成について図１を用いて説明する。

本実施形態に係る電源電圧制御回路は、電源スイッチ回路１００、電源部１０１，１０２、電圧検出器１０３、電圧比較回路１０４、レベルシフト１０５、放電回路１０６、負荷回路１０７，１０８、Ｖｃｃ１ライン、及びＶｃｃ２ラインを有して構成される。なお、本実施形態においては、Ｖｃｃ１ラインの電圧がＶｃｃ２ラインの電圧よりも高い場合について説明する。

電源スイッチ回路１００は、電源をオンオフする回路である。電源１０１は、Ｖｃｃ１を生成し、Ｖｃｃ１をＶｃｃ１ラインに供給する。電源１０２は、Ｖｃｃ２を生成し、Ｖｃｃ２をＶｃｃ２ラインに供給する。電源スイッチ回路１００、及び電源１０２，１０３は、よく知られた構成であり、内部動作も本発明と直接関係しないため詳細な説明は省略する。

電圧検出器１０３は、Ｖｃｃ１ラインの電圧の変動を監視し、Ｖｃｃ１ラインの電圧の検出結果を電圧比較器１０４に入力する。具体的には、電圧検出器１０３は、図２に示すように、ゲート電圧が等しく、かつソースがＶｃｃ１ラインに接続されている２つのＰｃｈ−ＭＯＳトランジスタ、一端が接地された抵抗及びダイオード（又は、Ｎｃｈ−ＭＯＳトランジスタ）を有して構成される。なお、抵抗及びダイオードには、２つのＰｃｈ−ＭＯＳトランジスタのいずれかのドレインが接続されている。本実施形態においては、２つのＰｃｈ−ＭＯＳトランジスタのドレインに電圧降下時の傾きが異なる抵抗とダイオードとを接続し、電圧降下時の傾きが異なる２つの電圧ＲＲ及び電圧ＴＴを電圧比較器１０４へ出力する。よって、電圧検出器１０３を流れる電流、抵抗値、ダイオードに接続されたトランジスタのサイズを変更することにより、電圧ＲＲ及び電圧ＴＴの電圧降下時の傾きを変更することができる。また、電圧比較器１０４において電圧ＲＲ及び電圧ＴＴが入力される端子を変更することにより、放電回路１０６のオン／オフの設定を容易に変更することができる。

電圧比較器１０４は、電圧検出器１０３から入力された電圧ＲＲと電圧ＴＴとを比較し、電圧ＲＲと電圧ＴＴの関係に応じた信号を発信する。定常（通電）状態ではＶｃｃ１ラインに低電位電源電圧、Ｖｃｃ２ラインに高電位電源電圧が印加され、それぞれ負荷回路１０７，１０８を駆動している。定常状態において電圧ＲＲと電圧ＴＴとの関係は、ＲＲ＞ＴＴとなっており、電圧比較器１０４はHighレベル信号を出力して放電回路１０６をオフする。一方、緊急電源切断や活線挿抜により、Ｖｃｃ１ライン及びＶｃｃライン２への電圧の印加が切断されると、負荷回路１０７，１０８の電圧は放電により低下する。Ｖｃｃ１が低下し始めると電圧検出器１０３で検出される電圧ＲＲと電圧ＴＴとの関係は、ＲＲ＜ＴＴとなり、電圧比較器１０４はLowレベル信号を出力して放電回路１０７をオンする。

レベルシフト１０５は、電圧比較器１０４から出力されたレベル信号に応じた電圧を放電回路１０６へ入力する。具体的には、電圧比較器１０４からHighレベル信号が出力されたとき、レベルシフト１０５はＶｃｃ２を放電回路１０６へ入力して放電をオフする。一方、電圧比較器１０４からLowレベル信号が出力されたとき、レベルシフト１０５はＶｃｃ１を放電回路１０６へ入力して放電をオンする。

放電回路１０６は、図９に示すように、ゲートが電圧比較器１０４の出力と接続されたＰｃｈ−ＭＯＳトランジスタ、及び該Ｐｃｈ−ＭＯＳトランジスタと直列に接続された抵抗を有して構成される。Ｐｃｈ−ＭＯＳトランジスタは、電圧比較器１０４からのHighレベル信号によりゲートを閉じ、Lowレベル信号によりゲートを開いてＶｃｃ２ラインを放電させる。なお、Ｐｃｈ−ＭＯＳトランジスタ及び抵抗のサイズ及び抵抗値を変更することにより、放電速度を任意に設定することができる。

負荷回路１０７は、Ｖｃｃ１ラインから電圧の供給を受ける回路であり、負荷容量１０７ａ及び負荷抵抗１０７ｂを有して構成される。ここで、負荷容量１０７ａは、負荷容量１０８ａよりも容量が小さいものとする。また、負荷抵抗１０７ｂは、負荷抵抗１０８ｂよりも抵抗が小さいものとする。

負荷回路１０８、Ｖｃｃ２ラインから電圧の供給を受ける回路であり、負荷容量１０８ａ及び負荷抵抗１０８ｂを有して構成される。ここで、負荷容量１０８ａは、負荷容量１０７ａよりも容量が大きいものとする。また、負荷抵抗１０８ｂは、負荷抵抗１０７ａよりも抵抗が小さいものとする。したがって、従来のパワーシーケンス回路によれば、負荷回路１０８は、放電時間が非常に長くなり、負荷回路１０７の方が先に放電する。しかし、本実施形態に係る電源電圧制御回路によれば、Ｖｃｃ１ラインの電圧の降下を検出して、Ｖｃｃ２ラインの電圧を放電回路１０６から放電することにより、Ｖｃｃ１ラインから電圧の供給を受ける回路に高電圧がかかり、破壊させることを防止することができる。

次に、図３を用いて図１に示す電源電圧制御回路による電源電圧の推移を説明する。時刻ｔ１においてＶｃｃ１ライン及びＶｃｃ２ラインへの電源供給が停止される。電源供給が停止されると、Ｖｃｃ１ライン及びＶｃｃ２ラインの電圧は降下し始める。このとき、電圧検出器１０３から出力される電圧ＲＲ及び電圧ＴＴは、電圧ＲＲ＞電圧ＴＴの関係を保持するため、電圧比較器１０４からはHighレベル信号が出力され、放電回路１０６はオフされる。

そして、時刻ｔ２において電圧出力器１０３から出力される電圧ＲＲ及び電圧ＴＴの関係が逆転して電圧ＲＲ＜電圧ＴＴになると、電圧比較器１０５からはLowレベル信号が出力され、放電回路１０７がオンされる。すると、Ｖｃｃ２ラインの放電が放電回路１０７を通じて行われ、Ｖｃｃ２ラインの電圧を急速に降下させることができる。

上述の構成によれば、電圧検出器により低電圧が印加されるＶｃｃラインの電圧を検出し、緊急電源遮断や活線挿抜により電源供給が停止されたとき、Ｖｃｃラインの電圧の降下に応じて高電圧が印加されるＶｃｃラインの電圧を放電する放電回路をオン／オフすることにより、高電圧が印加されるＶｃｃラインの電圧を急速に降下させることができる。また、高電圧が印加されるＶｃｃラインの電圧を急速に降下させることにより、低電圧が印加されるＶｃｃライン等へ不用意に高電圧がかかり、破壊されることを防止することができる。また、低電圧が印加されるＶｃｃラインの電圧の変動に基づいて、放電回路をオン／オフして高電圧が印加されるＶｃｃラインの電圧を放電しているため、低電圧が印加されるＶｃｃラインに接続される回路を安定して保護することができる。また、

次に、他の実施形態に係る電源電圧制御回路について図１０に示す図を用いて説明する。

本実施形態に係る電源電圧制御回路は、Ｖｃｃ１ライン及びＶｃｃ２ラインに加え、高電圧が印加されるＶｃｃ３ラインの電圧を制御する。そのため、図１に示す電源電圧制御回路の構成に加え、レベルシフト１０９、放電回路１１０、及び負荷回路１１１が追加され、電圧比較器１０４からのレベル信号は、レベルシフト１０５及び放電回路１０６に加え、レベルシフト１０９及び放電回路１１０に入力される。

本実施形態に係る電源電圧制御回路においても、上述の実施形態と同様に低電圧が印加されるＶｃｃ１ラインの電圧の変動に応じてＶｃｃ２ライン及びＶｃｃ３ラインの放電を制御している。そのため、制御するＶｃｃラインが増えた場合でも、電圧比較器１０４に接続されるレベルシフト及び放電回路を追加するだけで、複数のＶｃｃラインの放電を制御することができる。

なお、電圧検出回路１０３、電圧比較器１０４、レベルシフト１０５、放電回路１０６の詳細な動作については、上述の実施形態と同様であるため、ここでは、説明を省略する。

本実施形態に係る電源電圧制御回路の構成を示す回路図である。電圧検出器の具体的な回路の構成を示す回路図である。本実施形態に係る電源電圧制御回路の電圧の変動を示す図である。従来のパワーシーケンス回路の構成を示す回路図である。従来のパワーシーケンス回路の電圧の変動を示す図である。従来のパワーシーケンス回路の構成を示す回路図である。従来のパワーシーケンス回路の構成を示す回路図である。従来のパワーシーケンス回路の構成を示す回路図である。放電回路の具体的な回路構成を示す回路図である。他の実施形態に係る電源電圧制御回路の構成を示す回路図である。

符号の説明

１００電源スイッチ回路
１０１，１０２電源部
１０３電圧検出器
１０４電圧比較器
１０５，１０９レベルシフト
１０６，１１０放電回路
１０７，１０８，１１１負荷回路

Claims

回路群と接続された複数の電源ラインへの電源の供給／遮断を制御する電源電圧制御回路において、
前記電源ラインの電圧の低下を検知する電圧検出回路と、
前記電圧検出回路において検出した電圧の低下に応じて出力を反転させる電圧比較回路と、
前記電圧比較回路からの出力に応じて高電位が印加される前記電源ラインを放電させる放電回路とを有することを特徴とする電源電圧制御回路。
前記電圧検出回路は、低電位が印加される電源ラインの電圧を検出することを特徴とする請求項１記載の電源電圧制御回路。
前記電圧検出回路は、電圧降下の傾きが異なる２つの電圧を出力し、
前記電圧比較回路は、前記電圧検出回路から入力された２つの電圧の反転を検出することを特徴とする請求項１又は２記載の電源電圧制御回路。
前記電圧検出回路は、
一端が接地された抵抗と、一端が接地されたダイオード又はトランジスタと、ゲート電圧が等しく、かつソースが低電位の前記電源ラインに接続された２つのトランジスタとを有し、
前記２つのトランジスタのうち一方のトランジスタのドレインに前記抵抗が接続され、他方のトランジスタのドレインに前記ダイオード又は前記トランジスタが接続され、前記２つのトランジスタのそれぞれのドレイン電圧を出力することを特徴とする請求項３記載の電源電圧制御回路。
前記放電回路は、トランジスタと、該トランジスタに直列に接続された電流制限抵抗とを有することを特徴とする請求項１から４のいずれか１項記載の電源電圧制御回路。
前記電圧比較器からの出力に応じて、前記放電回路に高電位の前記電源ラインの電圧、又は低電位の前記電源ラインの電圧を入力し、
前記放電回路は、低電位の前記電源ラインの電圧が印加されたとき、前記トランジスタをオンすることを特徴とする請求項５記載の電源電圧制御回路。