JP2000152497A - パワーシーケンス回路装置 - Google Patents
パワーシーケンス回路装置Info
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- JP2000152497A JP2000152497A JP10330152A JP33015298A JP2000152497A JP 2000152497 A JP2000152497 A JP 2000152497A JP 10330152 A JP10330152 A JP 10330152A JP 33015298 A JP33015298 A JP 33015298A JP 2000152497 A JP2000152497 A JP 2000152497A
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Abstract
(57)【要約】
【課題】 異種電源混在システムの特に電源遮断時にお
ける異種電源間電位差をほぼ一定の低位電位差に維持さ
せる回路構成とし、システム中のＬＳＩ群の耐圧保護を
図り、ＬＳＩを破壊から保護することにある。 【解決手段】 ＬＳＩ群に複数電源を印加及び遮断する
異種電源システムのパワーシーケンス回路において、最
高位電源ＶＣＣ１から上位電源ＶＣＣ２と低位電源ＶＣ
Ｃ３を生成する各ボルテージレギュレータ２，３と、上
位電源ラインまたは最高位電源ラインの電圧を入力する
電源レベル検出器１３，１４を有し、上位電源ラインと
低位側電源ライン間にＭＯＳスイッチ５と電流制限抵抗
８とダイオード１２を直列接続し、低位側電源ラインに
ＭＯＳスイッチ６と放電電流用抵抗１０と接地端子を直
列接続し、各電源レベル検出器の検出信号を用いて各Ｍ
ＯＳスイッチのオンオフ制御を行ない、各電源電圧を平
行放電動作させる。
ける異種電源間電位差をほぼ一定の低位電位差に維持さ
せる回路構成とし、システム中のＬＳＩ群の耐圧保護を
図り、ＬＳＩを破壊から保護することにある。 【解決手段】 ＬＳＩ群に複数電源を印加及び遮断する
異種電源システムのパワーシーケンス回路において、最
高位電源ＶＣＣ１から上位電源ＶＣＣ２と低位電源ＶＣ
Ｃ３を生成する各ボルテージレギュレータ２，３と、上
位電源ラインまたは最高位電源ラインの電圧を入力する
電源レベル検出器１３，１４を有し、上位電源ラインと
低位側電源ライン間にＭＯＳスイッチ５と電流制限抵抗
８とダイオード１２を直列接続し、低位側電源ラインに
ＭＯＳスイッチ６と放電電流用抵抗１０と接地端子を直
列接続し、各電源レベル検出器の検出信号を用いて各Ｍ
ＯＳスイッチのオンオフ制御を行ない、各電源電圧を平
行放電動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、制御用コントロー
ラあるいは情報処理装置のパワーシーケンス回路装置に
関する。
ラあるいは情報処理装置のパワーシーケンス回路装置に
関する。
【０００２】
【従来の技術】近年、制御用コントローラあるいは情報
処理装置において、システム中の電源電圧が複数必要で
ある異種電源混在システムが要求され、構築されてい
る。この際、搭載されたＬＳＩ保護のため、特に電源遮
断時における異種電源相互電位差および電位逆転の動作
に留意せねばならず、これが問題点となっている。その
異種電源混在システムにおける問題点の例を図８に示
す。複数の異種電源は、ＶＣＣ１＞ＶＣＣ２＞ＶＣＣ３
を示し、例えば、ＶＣＣ１＝５Ｖ，ＶＣＣ２＝３．３
Ｖ，ＶＣＣ３＝１．８Ｖあるいは２．５Ｖとする。一般
的に異種電源システムにおいては、電源投入時の手順は
ＶＣＣ１−＞ＶＣＣ２−＞ＶＣＣ３であり、遮断時は、
逆にＶＣＣ３−＞ＶＣＣ２−＞ＶＣＣ１とされ、これは
各ＬＳＩに順バイアスを印加しないように順守するため
である。図中、ＬＳＩ１７０は電源受給側の電源ＶＣＣ
２で動作する一例を示し、入出力端子１７１にＶＣＣ２
より高い電圧ＶＣＣ１が印加されたケースでは、入力バ
ッファ回路１７５の入力にＶＣＣ２より高い電圧ＶＣＣ
１が印加されてゲート耐圧が問題となる。又、出力バッ
ファ回路を構成するＰチャンネルＭＯＳ１７２のソース
−ドレイン間にＶＣＣ１−ＶＣＣ２の高電界が印加さ
れ、ホットキャリアによる素子の劣化、破壊が問題とな
る。特に、ＶＣＣ２がゼロの時がワーストとなる。さら
に、ＰチャンネルＭＯＳ１７２の寄生ダイオード１７４
に順バイアスによる電流パスが生じてしまう。これらの
問題を対策するためには、電源投入、遮断時でも、動作
電圧より高い電圧ＶＣＣ１を印加させないか、または、
電源ＶＣＣ１で動作するが、内部回路で対策したトレラ
ント回路を有するＬＳＩを使用することである。その一
例を図９に示す。トレラント回路を有したＬＳＩ１７９
は、入力端子１７８に許容範囲内でＶＣＣ２より高いＶ
ＣＣ１が印加されても問題はない。しかし、このトレラ
ント回路は、ＶＣＣ２が印加されている状態か、あるい
は、ＶＣＣ２が多少低下時までの許容であって、ＶＣＣ
２＝０Ｖの状態でのＶＣＣ１まで許容できないＬＳＩが
存在する。この場合、電源遮断時は手順に従いＶＣＣ２
を先に低下させ、続いてＶＣＣ１を低下させるが、この
時間差が大きい時はＶＣＣ１＝０Ｖの状態でＶＣＣ１が
ほぼまだ低下していないケースが生じる。ＶＣＣ１で動
作するＬＳＩ１６０の出力電圧ＶＯＨｍｉｎがＶＣＣ１
より小さくても、ＶＣＣ１でのプルアップ抵抗１６６が
構成されていると、端子１７８にはＶＣＣ２＝０ＶでＶ
ＣＣ１の高電圧ＶＣＣ１が印加されてしまうので、ＬＳ
Ｉ１７９は耐圧上問題となる。すなわち、これらの異種
電源システムでは、次の対策が必要となってくる。これ
を図１０に示す。（ａ）のケースはＶＣＣ１とＶＣＣ２
が逆転するケースであり、このケースは、前記の手順で
述べたように、ＶＣＣ１＞ＶＣＣ２の電位は正常動作
時、投入時、遮断時共常に逆転してはならない構成とし
なければならない。（ｂ）のケースはＶＣＣ１とＶＣＣ
２の電位差が大きいケースであり、このケースは、遮断
時に時間差を順守したにしてもＶＣＣ１とＶＣＣ２の電
位差を大きくさせない構成とする必要がある。（ｃ）の
ケースは、（ｂ）の最適対策ケースとなり、遮断時に電
位差を極力小さく、ＶＣＣ１とＶＣＣ２を平行放電動作
させる構成とすることである。
処理装置において、システム中の電源電圧が複数必要で
ある異種電源混在システムが要求され、構築されてい
る。この際、搭載されたＬＳＩ保護のため、特に電源遮
断時における異種電源相互電位差および電位逆転の動作
に留意せねばならず、これが問題点となっている。その
異種電源混在システムにおける問題点の例を図８に示
す。複数の異種電源は、ＶＣＣ１＞ＶＣＣ２＞ＶＣＣ３
を示し、例えば、ＶＣＣ１＝５Ｖ，ＶＣＣ２＝３．３
Ｖ，ＶＣＣ３＝１．８Ｖあるいは２．５Ｖとする。一般
的に異種電源システムにおいては、電源投入時の手順は
ＶＣＣ１−＞ＶＣＣ２−＞ＶＣＣ３であり、遮断時は、
逆にＶＣＣ３−＞ＶＣＣ２−＞ＶＣＣ１とされ、これは
各ＬＳＩに順バイアスを印加しないように順守するため
である。図中、ＬＳＩ１７０は電源受給側の電源ＶＣＣ
２で動作する一例を示し、入出力端子１７１にＶＣＣ２
より高い電圧ＶＣＣ１が印加されたケースでは、入力バ
ッファ回路１７５の入力にＶＣＣ２より高い電圧ＶＣＣ
１が印加されてゲート耐圧が問題となる。又、出力バッ
ファ回路を構成するＰチャンネルＭＯＳ１７２のソース
−ドレイン間にＶＣＣ１−ＶＣＣ２の高電界が印加さ
れ、ホットキャリアによる素子の劣化、破壊が問題とな
る。特に、ＶＣＣ２がゼロの時がワーストとなる。さら
に、ＰチャンネルＭＯＳ１７２の寄生ダイオード１７４
に順バイアスによる電流パスが生じてしまう。これらの
問題を対策するためには、電源投入、遮断時でも、動作
電圧より高い電圧ＶＣＣ１を印加させないか、または、
電源ＶＣＣ１で動作するが、内部回路で対策したトレラ
ント回路を有するＬＳＩを使用することである。その一
例を図９に示す。トレラント回路を有したＬＳＩ１７９
は、入力端子１７８に許容範囲内でＶＣＣ２より高いＶ
ＣＣ１が印加されても問題はない。しかし、このトレラ
ント回路は、ＶＣＣ２が印加されている状態か、あるい
は、ＶＣＣ２が多少低下時までの許容であって、ＶＣＣ
２＝０Ｖの状態でのＶＣＣ１まで許容できないＬＳＩが
存在する。この場合、電源遮断時は手順に従いＶＣＣ２
を先に低下させ、続いてＶＣＣ１を低下させるが、この
時間差が大きい時はＶＣＣ１＝０Ｖの状態でＶＣＣ１が
ほぼまだ低下していないケースが生じる。ＶＣＣ１で動
作するＬＳＩ１６０の出力電圧ＶＯＨｍｉｎがＶＣＣ１
より小さくても、ＶＣＣ１でのプルアップ抵抗１６６が
構成されていると、端子１７８にはＶＣＣ２＝０ＶでＶ
ＣＣ１の高電圧ＶＣＣ１が印加されてしまうので、ＬＳ
Ｉ１７９は耐圧上問題となる。すなわち、これらの異種
電源システムでは、次の対策が必要となってくる。これ
を図１０に示す。（ａ）のケースはＶＣＣ１とＶＣＣ２
が逆転するケースであり、このケースは、前記の手順で
述べたように、ＶＣＣ１＞ＶＣＣ２の電位は正常動作
時、投入時、遮断時共常に逆転してはならない構成とし
なければならない。（ｂ）のケースはＶＣＣ１とＶＣＣ
２の電位差が大きいケースであり、このケースは、遮断
時に時間差を順守したにしてもＶＣＣ１とＶＣＣ２の電
位差を大きくさせない構成とする必要がある。（ｃ）の
ケースは、（ｂ）の最適対策ケースとなり、遮断時に電
位差を極力小さく、ＶＣＣ１とＶＣＣ２を平行放電動作
させる構成とすることである。
【０００３】ここで、図１１に従来例の一つを示す。電
源ユニット１はＶＣＣ１を生成し、コンデンサ（ＣＬ
５）１９は電源ユニット１内出力端子に接続される容
量、ボルテージレギュレータ２は電源ＶＣＣ１からＶＣ
Ｃ２を生成するＩＣ、ボルテージレギュレータ３は電源
ＶＣＣ１からＶＣＣ３を生成するＩＣ、負荷容量（ＣＬ
５）１６は電源ＶＣＣ１を受給する負荷ＬＳＩの負荷容
量、負荷抵抗（ＲＬ５）２０は電源ＶＣＣ１を受給する
負荷ＬＳＩの消費電流（ｉ５）に対する負荷抵抗、負荷
容量（ＣＬ３．３）１７は電源ＶＣＣ２を受給する負荷
ＬＳＩの負荷容量、負荷抵抗（ＲＬ３．３）２１は電源
ＶＣＣ２を受給する負荷ＬＳＩの消費電流（ｉ３．３）
に対する負荷抵抗、負荷容量（ＣＬ１．８）１８は電源
ＶＣＣ３を受給する負荷ＬＳＩの負荷容量、負荷抵抗
（ＲＬ１．８）２２は電源ＶＣＣ３を受給する負荷ＬＳ
Ｉの消費電流（ｉ１．８）に対する負荷抵抗である。電
源ユニット１がオフ時の遮断時は、遮断当初はボルテー
ジレギュレータ２および３においてアクテーブ動作によ
りＶＣＣ１＞ＶＣＣ２あるいはＶＣＣ２＞ＶＣＣ３を維
持するが、電源電圧の低下に伴い、非アクテーブ状態で
は自然対数放電となり、負荷側の条件（ＣＬ５，ＲＬ
５，ＣＬ３．３，ＲＬ３．３，ＣＬ１．８，ＲＬ１．
８）により各電源電圧の放電動作が定まってしまう。従
って、前記の図１０（ａ），（ｂ），（ｃ）に示した、
ＶＣＣ１＞ＶＣＣ２＞ＶＣＣ３の電位逆転等、確保でき
ないばかりか、小電圧差を維持する平行放電動作も当然
できない回路構成となっている。
源ユニット１はＶＣＣ１を生成し、コンデンサ（ＣＬ
５）１９は電源ユニット１内出力端子に接続される容
量、ボルテージレギュレータ２は電源ＶＣＣ１からＶＣ
Ｃ２を生成するＩＣ、ボルテージレギュレータ３は電源
ＶＣＣ１からＶＣＣ３を生成するＩＣ、負荷容量（ＣＬ
５）１６は電源ＶＣＣ１を受給する負荷ＬＳＩの負荷容
量、負荷抵抗（ＲＬ５）２０は電源ＶＣＣ１を受給する
負荷ＬＳＩの消費電流（ｉ５）に対する負荷抵抗、負荷
容量（ＣＬ３．３）１７は電源ＶＣＣ２を受給する負荷
ＬＳＩの負荷容量、負荷抵抗（ＲＬ３．３）２１は電源
ＶＣＣ２を受給する負荷ＬＳＩの消費電流（ｉ３．３）
に対する負荷抵抗、負荷容量（ＣＬ１．８）１８は電源
ＶＣＣ３を受給する負荷ＬＳＩの負荷容量、負荷抵抗
（ＲＬ１．８）２２は電源ＶＣＣ３を受給する負荷ＬＳ
Ｉの消費電流（ｉ１．８）に対する負荷抵抗である。電
源ユニット１がオフ時の遮断時は、遮断当初はボルテー
ジレギュレータ２および３においてアクテーブ動作によ
りＶＣＣ１＞ＶＣＣ２あるいはＶＣＣ２＞ＶＣＣ３を維
持するが、電源電圧の低下に伴い、非アクテーブ状態で
は自然対数放電となり、負荷側の条件（ＣＬ５，ＲＬ
５，ＣＬ３．３，ＲＬ３．３，ＣＬ１．８，ＲＬ１．
８）により各電源電圧の放電動作が定まってしまう。従
って、前記の図１０（ａ），（ｂ），（ｃ）に示した、
ＶＣＣ１＞ＶＣＣ２＞ＶＣＣ３の電位逆転等、確保でき
ないばかりか、小電圧差を維持する平行放電動作も当然
できない回路構成となっている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、パワ
ーシーケンス回路装置において、異種電源混在システム
の特に電源遮断時における異種電源間電位差をほぼ一定
の低位電位差に維持させる回路構成とし、システム中の
電源受給側ＬＳＩ群の耐圧保護を図り、ＬＳＩを破壊か
ら保護することにある。
ーシーケンス回路装置において、異種電源混在システム
の特に電源遮断時における異種電源間電位差をほぼ一定
の低位電位差に維持させる回路構成とし、システム中の
電源受給側ＬＳＩ群の耐圧保護を図り、ＬＳＩを破壊か
ら保護することにある。
【０００５】
【課題を解決するための手段】上記課題は、ＬＳＩ群に
複数電源を印加および遮断する異種電源システムのパワ
ーシーケンス回路装置において、異種電源ライン間にＭ
ＯＳスイッチと電流制限抵抗およびダイオードを直列接
続し、低位側電源ラインにＭＯＳスイッチと放電電流用
抵抗および接地端子を直列接続し、電源レベル検出器の
検出信号を用いて両ＭＯＳスイッチのオンオフ制御を行
ない、各電源電圧を平行放電動作させることによって、
解決される。また、最高位電源ラインと上位側電源ライ
ン間にＭＯＳスイッチと電流制限抵抗およびダイオード
を直列接続し、上位側電源ラインにＭＯＳスイッチと放
電電流用抵抗および接地端子を直列接続し、上位電源ラ
インと低位側電源ライン間にＭＯＳスイッチと電流制限
抵抗およびダイオードを直列接続し、低位側電源ライン
にＭＯＳスイッチと放電電流用抵抗および接地端子を直
列接続し、電源レベル検出器の検出信号を用いて各ＭＯ
Ｓスイッチのオンオフ制御を行ない、各電源電圧を平行
放電動作させることによって、解決される。
複数電源を印加および遮断する異種電源システムのパワ
ーシーケンス回路装置において、異種電源ライン間にＭ
ＯＳスイッチと電流制限抵抗およびダイオードを直列接
続し、低位側電源ラインにＭＯＳスイッチと放電電流用
抵抗および接地端子を直列接続し、電源レベル検出器の
検出信号を用いて両ＭＯＳスイッチのオンオフ制御を行
ない、各電源電圧を平行放電動作させることによって、
解決される。また、最高位電源ラインと上位側電源ライ
ン間にＭＯＳスイッチと電流制限抵抗およびダイオード
を直列接続し、上位側電源ラインにＭＯＳスイッチと放
電電流用抵抗および接地端子を直列接続し、上位電源ラ
インと低位側電源ライン間にＭＯＳスイッチと電流制限
抵抗およびダイオードを直列接続し、低位側電源ライン
にＭＯＳスイッチと放電電流用抵抗および接地端子を直
列接続し、電源レベル検出器の検出信号を用いて各ＭＯ
Ｓスイッチのオンオフ制御を行ない、各電源電圧を平行
放電動作させることによって、解決される。
【０００６】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明のパワーシーケンス回
路装置の一実施形態を示す。電源ユニット１はＶＣＣ１
を生成し、コンデンサ（Ｃ５）１９は電源ユニット１内
出力端子に接続される容量、ボルテージレギュレータ２
は電源ＶＣＣ１からＶＣＣ２を生成するＩＣ、ボルテー
ジレギュレータ３は電源ＶＣＣ１からＶＣＣ３を生成す
るＩＣ、負荷容量（ＣＬ５）１６は電源ＶＣＣ１を受給
する負荷ＬＳＩの負荷容量、負荷抵抗（ＲＬ５）２０は
電源ＶＣＣ１を受給する負荷ＬＳＩの消費電流（ｉ５）
に対する負荷抵抗、負荷容量（ＣＬ３．３）１７は電源
ＶＣＣ２を受給する負荷ＬＳＩの負荷容量、負荷抵抗
（ＲＬ３．３）２１は電源ＶＣＣ２を受給する負荷ＬＳ
Ｉの消費電流（ｉ３．３）に対する負荷抵抗、負荷容量
（ＣＬ１．８）１８は電源ＶＣＣ３を受給する負荷ＬＳ
Ｉの負荷容量、負荷抵抗（ＲＬ１．８）２２は電源ＶＣ
Ｃ３を受給する負荷ＬＳＩの消費電流（ｉ１．８）に対
する負荷抵抗、電圧レベル検出ＩＣ１３はＶＣＣ２の遮
断時の電源低下をセンスするＩＣ、電圧レベル検出ＩＣ
１４はＶＣＣ１の投入時の電源上昇をセンスするＩＣ、
フリップフロップ１５は電圧レベル検出ＩＣ１３の電源
低下信号の立下がりを受信し、セット信号を出力、又、
電圧レベル検出ＩＣ１４の電源が規定上昇値（＜電源低
下規定値）までの信号でクリア信号を出力、ＭＯＳスイ
ッチ５は電源低下ＶＣＣ２の電位をＶＣＣ３に連結させ
るスイッチ、ＭＯＳスイッチ６は電源低下ＶＣＣ３の電
位を接地に連結させるスイッチ、抵抗８、１０は放電、
電源電流制限用、ダイオード１２は低電位一定電位差確
保用である。
用いて説明する。図１は、本発明のパワーシーケンス回
路装置の一実施形態を示す。電源ユニット１はＶＣＣ１
を生成し、コンデンサ（Ｃ５）１９は電源ユニット１内
出力端子に接続される容量、ボルテージレギュレータ２
は電源ＶＣＣ１からＶＣＣ２を生成するＩＣ、ボルテー
ジレギュレータ３は電源ＶＣＣ１からＶＣＣ３を生成す
るＩＣ、負荷容量（ＣＬ５）１６は電源ＶＣＣ１を受給
する負荷ＬＳＩの負荷容量、負荷抵抗（ＲＬ５）２０は
電源ＶＣＣ１を受給する負荷ＬＳＩの消費電流（ｉ５）
に対する負荷抵抗、負荷容量（ＣＬ３．３）１７は電源
ＶＣＣ２を受給する負荷ＬＳＩの負荷容量、負荷抵抗
（ＲＬ３．３）２１は電源ＶＣＣ２を受給する負荷ＬＳ
Ｉの消費電流（ｉ３．３）に対する負荷抵抗、負荷容量
（ＣＬ１．８）１８は電源ＶＣＣ３を受給する負荷ＬＳ
Ｉの負荷容量、負荷抵抗（ＲＬ１．８）２２は電源ＶＣ
Ｃ３を受給する負荷ＬＳＩの消費電流（ｉ１．８）に対
する負荷抵抗、電圧レベル検出ＩＣ１３はＶＣＣ２の遮
断時の電源低下をセンスするＩＣ、電圧レベル検出ＩＣ
１４はＶＣＣ１の投入時の電源上昇をセンスするＩＣ、
フリップフロップ１５は電圧レベル検出ＩＣ１３の電源
低下信号の立下がりを受信し、セット信号を出力、又、
電圧レベル検出ＩＣ１４の電源が規定上昇値（＜電源低
下規定値）までの信号でクリア信号を出力、ＭＯＳスイ
ッチ５は電源低下ＶＣＣ２の電位をＶＣＣ３に連結させ
るスイッチ、ＭＯＳスイッチ６は電源低下ＶＣＣ３の電
位を接地に連結させるスイッチ、抵抗８、１０は放電、
電源電流制限用、ダイオード１２は低電位一定電位差確
保用である。
【０００７】この回路構成により、遮断時に平行放電動
作をさせることが可能となる。電源ユニット１がオフの
電源遮断動作をすると、ＶＣＣ１が低下し、ボルテージ
レギュレータ２のアクテーブ動作電圧までＶＣＣ２も低
下する。又、ボルテージレギュレータ３もアクテーブ動
作電圧までＶＣＣ３も低下する。これ以降は非アクテー
ブ動作となり、各電源のＶＣＣ１，ＶＣＣ２，ＶＣＣ３
の負荷条件となる各負荷容量と各消費電流（各負荷抵抗
分に対応）により自然対数で放電する。この時、（ある
いは、以前に）電圧レベル検出ＩＣ１３の立下がり信号
によりフリップフロップ１５の出力からのセット信号で
ＭＯＳスイッチ５、６をオンさせる。従って、平行放電
動作方式の回路が作動し、ＶＣＣ２とＶＣＣ３がダイオ
ード１２、抵抗８を介して接続され、さらにＶＣＣ３が
抵抗１０を介して接地に接続され、電流制限をした強制
放電動作およびＶＣＣ２，ＶＣＣ３間の電位差をほぼ一
定とする放電動作が行なわれる。これは、上位電源側が
非アクテーブ状態であっても、下位電源側強制放電動作
とさせたために、各電源相互間をアクテーブ放電動作と
することができる。この電位差一定とさせる動作は、Ｖ
ＣＣ２−ＶＣＣ３よりも小さく、ダイオード１２のフォ
アードドロップ電圧ＶＦ＋抵抗８でのドロップ電圧とな
る。抵抗８、抵抗１０は、ＶＣＣ２，ＶＣＣ３の電源受
給側の負荷条件の大小の値から定め、時定数ｔ３．３＞
ｔ１．８となるように値を選択する。すなわち、ＶＣＣ
２よりＶＣＣ３の方が放電時間が速くなるようにする。
又、抵抗８、抵抗９は、強制放電動作時、電流を制限
し、各負荷側のＬＳＩから大きな電流を放出させないよ
うにして、ＬＳＩを保護するものでもある。なお、この
抵抗８、さらには抵抗１０は抵抗値が小さく、ＭＯＳス
イッチのオン抵抗で代行動作ができれば、削除しても同
じ効果が得られる。一方、ＶＣＣ１とＶＣＣ２間の非ア
クテーブ時の放電動作は電源ユニット１内のコンデンサ
１９が通常大きい値であるので、ＶＣＣ１，ＶＣＣ２の
負荷条件によらず、ｔ５＞ｔ３．３はおおよその平行放
電動作が得られる。
作をさせることが可能となる。電源ユニット１がオフの
電源遮断動作をすると、ＶＣＣ１が低下し、ボルテージ
レギュレータ２のアクテーブ動作電圧までＶＣＣ２も低
下する。又、ボルテージレギュレータ３もアクテーブ動
作電圧までＶＣＣ３も低下する。これ以降は非アクテー
ブ動作となり、各電源のＶＣＣ１，ＶＣＣ２，ＶＣＣ３
の負荷条件となる各負荷容量と各消費電流（各負荷抵抗
分に対応）により自然対数で放電する。この時、（ある
いは、以前に）電圧レベル検出ＩＣ１３の立下がり信号
によりフリップフロップ１５の出力からのセット信号で
ＭＯＳスイッチ５、６をオンさせる。従って、平行放電
動作方式の回路が作動し、ＶＣＣ２とＶＣＣ３がダイオ
ード１２、抵抗８を介して接続され、さらにＶＣＣ３が
抵抗１０を介して接地に接続され、電流制限をした強制
放電動作およびＶＣＣ２，ＶＣＣ３間の電位差をほぼ一
定とする放電動作が行なわれる。これは、上位電源側が
非アクテーブ状態であっても、下位電源側強制放電動作
とさせたために、各電源相互間をアクテーブ放電動作と
することができる。この電位差一定とさせる動作は、Ｖ
ＣＣ２−ＶＣＣ３よりも小さく、ダイオード１２のフォ
アードドロップ電圧ＶＦ＋抵抗８でのドロップ電圧とな
る。抵抗８、抵抗１０は、ＶＣＣ２，ＶＣＣ３の電源受
給側の負荷条件の大小の値から定め、時定数ｔ３．３＞
ｔ１．８となるように値を選択する。すなわち、ＶＣＣ
２よりＶＣＣ３の方が放電時間が速くなるようにする。
又、抵抗８、抵抗９は、強制放電動作時、電流を制限
し、各負荷側のＬＳＩから大きな電流を放出させないよ
うにして、ＬＳＩを保護するものでもある。なお、この
抵抗８、さらには抵抗１０は抵抗値が小さく、ＭＯＳス
イッチのオン抵抗で代行動作ができれば、削除しても同
じ効果が得られる。一方、ＶＣＣ１とＶＣＣ２間の非ア
クテーブ時の放電動作は電源ユニット１内のコンデンサ
１９が通常大きい値であるので、ＶＣＣ１，ＶＣＣ２の
負荷条件によらず、ｔ５＞ｔ３．３はおおよその平行放
電動作が得られる。
【０００８】これらの電源電圧遷移時の動作を次に示
す。図２は、電源投入時の動作である。立上げ時はボル
テージレギュレータ２、３のアクテーブ動作により、Ｖ
ＣＣ１＞ＶＣＣ２＞ＶＣＣ３およびＶＣＣ１，ＶＣＣ２
間、ＶＣＣ２，ＶＣＣ３間には一定電位差を確保でき
る。図３は、電源遮断時の動作である。ａ点は電源ユニ
ット１の遮断による電源ＶＣＣ１の低下開始点、ｂ点は
ボルテージレギュレータ２のドロップ最小電圧によるＶ
ＣＣ２の低下点、ｃ点はＶＣＣ１の出力停止点であり、
非アクテーブ状態の平行放電動作開始点である。この開
始点は電圧レベル検出ＩＣ１３のセンスレベル値により
ｂ点側にも移動可能である。図４は、各電源の負荷条件
による非アクテーブ状態の放電特性である。その時定数
はｔ５＞ｔ３．３＞ｔ１．８を保たねばならない。負荷
容量ＣＬが大きい程放電時間が長くなり、負荷抵抗が大
きい程放電時間が長くなること（負荷の消費電流が大き
い程放電時間は短くなる）を示している。又、電圧項は
電源電圧が大きい程放電時間は長く、ＶＣＣ５＞ＶＣＣ
３．３＞ＶＣＣ１．８の比較上、放電時間はｔ５＞ｔ
３．３＞ｔ１．８となる。接地へのプルダウン抵抗ＲＰ
Ｄ１．８は、負荷抵抗（ＲＬ１．８）２２以外に流れる
放電電流経路となる抵抗１０、ＭＯＳスイッチ６から構
成する。又、プルダウン抵抗ＲＰＤ３．３は、ＶＣＣ２
からＶＣＣ３、接地までの抵抗で、負荷抵抗２１以外に
流れる放電電流経路となる抵抗８以下の抵抗分となる。
この状態でのＶＣＣ２，ＶＣＣ３の電圧低下動作は、各
々独自の自然対数放電ではなく、ＶＣＣ２とＶＣＣ３が
ダイオードで連結接続した強制した平行放電動作をす
る。
す。図２は、電源投入時の動作である。立上げ時はボル
テージレギュレータ２、３のアクテーブ動作により、Ｖ
ＣＣ１＞ＶＣＣ２＞ＶＣＣ３およびＶＣＣ１，ＶＣＣ２
間、ＶＣＣ２，ＶＣＣ３間には一定電位差を確保でき
る。図３は、電源遮断時の動作である。ａ点は電源ユニ
ット１の遮断による電源ＶＣＣ１の低下開始点、ｂ点は
ボルテージレギュレータ２のドロップ最小電圧によるＶ
ＣＣ２の低下点、ｃ点はＶＣＣ１の出力停止点であり、
非アクテーブ状態の平行放電動作開始点である。この開
始点は電圧レベル検出ＩＣ１３のセンスレベル値により
ｂ点側にも移動可能である。図４は、各電源の負荷条件
による非アクテーブ状態の放電特性である。その時定数
はｔ５＞ｔ３．３＞ｔ１．８を保たねばならない。負荷
容量ＣＬが大きい程放電時間が長くなり、負荷抵抗が大
きい程放電時間が長くなること（負荷の消費電流が大き
い程放電時間は短くなる）を示している。又、電圧項は
電源電圧が大きい程放電時間は長く、ＶＣＣ５＞ＶＣＣ
３．３＞ＶＣＣ１．８の比較上、放電時間はｔ５＞ｔ
３．３＞ｔ１．８となる。接地へのプルダウン抵抗ＲＰ
Ｄ１．８は、負荷抵抗（ＲＬ１．８）２２以外に流れる
放電電流経路となる抵抗１０、ＭＯＳスイッチ６から構
成する。又、プルダウン抵抗ＲＰＤ３．３は、ＶＣＣ２
からＶＣＣ３、接地までの抵抗で、負荷抵抗２１以外に
流れる放電電流経路となる抵抗８以下の抵抗分となる。
この状態でのＶＣＣ２，ＶＣＣ３の電圧低下動作は、各
々独自の自然対数放電ではなく、ＶＣＣ２とＶＣＣ３が
ダイオードで連結接続した強制した平行放電動作をす
る。
【０００９】図５は、本発明の他の実施形態を示す。同
一番号は同じ動作をする。図１の実施形態と異なる回路
構成はボルテージレギュレータ３の入力をＶＣＣ２ライ
ンから得る点にある。ボルテージレギュレータ３の入力
をＶＣＣ２ラインから得ても、図１の実施形態と同様な
動作と同じ効果が得られる。
一番号は同じ動作をする。図１の実施形態と異なる回路
構成はボルテージレギュレータ３の入力をＶＣＣ２ライ
ンから得る点にある。ボルテージレギュレータ３の入力
をＶＣＣ２ラインから得ても、図１の実施形態と同様な
動作と同じ効果が得られる。
【００１０】図６は、本発明の他の実施形態を示す。同
一番号は同じ動作をする。図１の実施形態と異なる回路
構成は電圧レベル検出ＩＣ１３の入力をＶＣＣ１ライン
から得る点にある。電圧レベル検出ＩＣ１３の入力をＶ
ＣＣ１ラインから得ても、このレベルセンス値は選択で
きるため、図１の実施形態と同様な動作と同じ効果が得
られる。
一番号は同じ動作をする。図１の実施形態と異なる回路
構成は電圧レベル検出ＩＣ１３の入力をＶＣＣ１ライン
から得る点にある。電圧レベル検出ＩＣ１３の入力をＶ
ＣＣ１ラインから得ても、このレベルセンス値は選択で
きるため、図１の実施形態と同様な動作と同じ効果が得
られる。
【００１１】図７は、本発明の他の実施形態を示す。同
一番号は同じ動作をする。図１の実施形態と異なる回路
構成は、ＭＯＳスイッチ４と電流制限抵抗７とダイオー
ド１１をＶＣＣ１とＶＣＣ２間に接続し、一方に、放電
電流用抵抗９を接地間に接続する点にある。これは、コ
ンデンサ１９の値が小さく、平行放電動作とＶＣＣ１＞
ＶＣＣ２が確保できないケースにおいては、ＶＣＣ２，
ＶＣＣ３間と同様な構成とする。これにより、図１の実
施形態と同様な動作と同じ効果が得られる。
一番号は同じ動作をする。図１の実施形態と異なる回路
構成は、ＭＯＳスイッチ４と電流制限抵抗７とダイオー
ド１１をＶＣＣ１とＶＣＣ２間に接続し、一方に、放電
電流用抵抗９を接地間に接続する点にある。これは、コ
ンデンサ１９の値が小さく、平行放電動作とＶＣＣ１＞
ＶＣＣ２が確保できないケースにおいては、ＶＣＣ２，
ＶＣＣ３間と同様な構成とする。これにより、図１の実
施形態と同様な動作と同じ効果が得られる。
【００１２】
【発明の効果】以上説明したように、本発明によれば、
制御用コントローラあるいは情報処理装置等の複数の異
種電源のシステムにおいて、異種電源間に非アクテーブ
状態でも平行放電動作をさせるため、ＭＯＳスイッチ、
負荷条件に依存させない放電用の放電／電流制限抵抗と
低位電圧確保用のダイオードを採用することにより、オ
ーバーヘッドの少ないシンプルな平行放電動作回路を実
現することができる。また、異種電源の非アクテーブ状
態でも、各電源電圧を平行放電動作させるので、システ
ム中のＬＳＩ群の耐圧保護を図り、ＬＳＩ群を破壊から
保護することができる。
制御用コントローラあるいは情報処理装置等の複数の異
種電源のシステムにおいて、異種電源間に非アクテーブ
状態でも平行放電動作をさせるため、ＭＯＳスイッチ、
負荷条件に依存させない放電用の放電／電流制限抵抗と
低位電圧確保用のダイオードを採用することにより、オ
ーバーヘッドの少ないシンプルな平行放電動作回路を実
現することができる。また、異種電源の非アクテーブ状
態でも、各電源電圧を平行放電動作させるので、システ
ム中のＬＳＩ群の耐圧保護を図り、ＬＳＩ群を破壊から
保護することができる。
【図１】本発明の一実施形態によるパワーシーケンス回
路装置
路装置
【図２】本発明の一実施形態の動作波形
【図３】本発明の一実施形態の動作波形
【図４】本発明の一実施形態の放電特性
【図５】本発明の他の実施形態によるパワーシーケンス
回路装置
回路装置
【図６】本発明の他の実施形態によるパワーシーケンス
回路装置
回路装置
【図７】本発明の他の実施形態によるパワーシーケンス
回路装置
回路装置
【図８】異種電源における動作図
【図９】異種電源における動作図
【図１０】異種電源における動作波形図
【図１１】従来例のパワーシーケンス回路装置
１…電源ユニット、２、３…ボルテージレギュレータ、
４、５、６…ＭＯＳスイッチ、７、８、９、１０…抵
抗、１１、１２…ダイオード、１６、１７、１８…負荷
容量、２０、２１、２２…負荷の消費電流に対する負荷
抵抗、１９、１７１…コンデンサ、１３、１４…電圧レ
ベル検出ＩＣ、１５…フリップフロップ論理回路
４、５、６…ＭＯＳスイッチ、７、８、９、１０…抵
抗、１１、１２…ダイオード、１６、１７、１８…負荷
容量、２０、２１、２２…負荷の消費電流に対する負荷
抵抗、１９、１７１…コンデンサ、１３、１４…電圧レ
ベル検出ＩＣ、１５…フリップフロップ論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒沢 憲一 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 石倉 秀司 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 (72)発明者 松田 光司 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか工場内 Ｆターム(参考） 5G065 BA01 BA03 DA07 EA01 FA02 GA06 HA01 HA16 JA02 KA02 LA01 MA10 NA02 NA06
Claims (7)
- 【請求項１】 ＬＳＩ群に複数電源を印加および遮断す
る異種電源システムのパワーシーケンス回路装置におい
て、異種電源ライン間にＭＯＳスイッチと電流制限抵抗
およびダイオードを直列接続し、低位側電源ラインにＭ
ＯＳスイッチと放電電流用抵抗および接地端子を直列接
続し、電源レベル検出器の検出信号を用いて前記両ＭＯ
Ｓスイッチのオンオフ制御を行ない、各電源電圧を平行
放電動作させることを特徴とするパワーシーケンス回路
装置。 - 【請求項２】 ＬＳＩ群に複数電源を印加および遮断す
る異種電源システムのパワーシーケンス回路装置におい
て、最高位電源ラインと上位側電源ライン間にＭＯＳス
イッチと電流制限抵抗およびダイオードを直列接続し、
上位側電源ラインにＭＯＳスイッチと放電電流用抵抗お
よび接地端子を直列接続し、上位電源ラインと低位側電
源ライン間にＭＯＳスイッチと電流制限抵抗およびダイ
オードを直列接続し、低位側電源ラインにＭＯＳスイッ
チと放電電流用抵抗および接地端子を直列接続し、電源
レベル検出器の検出信号を用いて前記各ＭＯＳスイッチ
のオンオフ制御を行ない、各電源電圧を平行放電動作さ
せることを特徴とするパワーシーケンス回路装置。 - 【請求項３】 請求項１または請求項２において、前記
電流制限抵抗としてＭＯＳスイッチのオン抵抗を代行さ
せることを特徴とするパワーシーケンス回路装置。 - 【請求項４】 請求項１または請求項２において、前記
異種電源としてボルテージレギュレータを用いて上位電
源または低位電源を生成することを特徴とするパワーシ
ーケンス回路装置。 - 【請求項５】 請求項４において、前記各ボルテージレ
ギュレータの入力は、最高位電源ラインから、または、
上位電源ラインから得ることを特徴とするパワーシーケ
ンス回路装置。 - 【請求項６】 請求項１または請求項２において、前記
電源レベル検出器として第１と第２の電源電圧低下検出
用電源レベル検出器を有し、前記第１の検出器の入力は
上位電源ラインから、前記第２の検出器の入力は最高位
電源ラインから得ることを特徴とするパワーシーケンス
回路装置。 - 【請求項７】 請求項１または請求項２において、前記
電源レベル検出器として第１と第２の電源電圧低下検出
用電源レベル検出器を有し、前記第１と第２の検出器の
入力はいずれも最高位電源ラインから得ることを特徴と
するパワーシーケンス回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330152A JP2000152497A (ja) | 1998-11-05 | 1998-11-05 | パワーシーケンス回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330152A JP2000152497A (ja) | 1998-11-05 | 1998-11-05 | パワーシーケンス回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000152497A true JP2000152497A (ja) | 2000-05-30 |
Family
ID=18229405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330152A Pending JP2000152497A (ja) | 1998-11-05 | 1998-11-05 | パワーシーケンス回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000152497A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008061481A (ja) * | 2006-09-04 | 2008-03-13 | Ricoh Co Ltd | 電源電圧制御回路 |
| JP2009153294A (ja) * | 2007-12-20 | 2009-07-09 | Canon Inc | 電源装置 |
| JP2010211788A (ja) * | 2009-02-10 | 2010-09-24 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2012157151A (ja) * | 2011-01-26 | 2012-08-16 | Rohm Co Ltd | 電源装置及びこれを用いた電子機器 |
| US9356450B2 (en) | 2012-02-14 | 2016-05-31 | Samsung Electronics Co., Ltd. | Power supply circuits with discharge capability and methods of operating same |
| JP2017518600A (ja) * | 2014-05-29 | 2017-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 内蔵フラッシュメモリデバイス用の改良された電力シーケンシング |
-
1998
- 1998-11-05 JP JP10330152A patent/JP2000152497A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008061481A (ja) * | 2006-09-04 | 2008-03-13 | Ricoh Co Ltd | 電源電圧制御回路 |
| JP4750653B2 (ja) * | 2006-09-04 | 2011-08-17 | 株式会社リコー | 電源電圧制御回路 |
| JP2009153294A (ja) * | 2007-12-20 | 2009-07-09 | Canon Inc | 電源装置 |
| JP2010211788A (ja) * | 2009-02-10 | 2010-09-24 | Seiko Instruments Inc | ボルテージレギュレータ |
| JP2012157151A (ja) * | 2011-01-26 | 2012-08-16 | Rohm Co Ltd | 電源装置及びこれを用いた電子機器 |
| US9356450B2 (en) | 2012-02-14 | 2016-05-31 | Samsung Electronics Co., Ltd. | Power supply circuits with discharge capability and methods of operating same |
| JP2017518600A (ja) * | 2014-05-29 | 2017-07-06 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 内蔵フラッシュメモリデバイス用の改良された電力シーケンシング |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040325 |