CN110120660B - 过电压/能量保护装置 - Google Patents

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Abstract

本发明提供了一种过电压/能量保护装置，包括电压检测电路、控制电路、反相电路和箝位晶体管。电压检测电路用于检测电源线上是否发生过电压事件，以产生开关控制信号；控制电路具有耦接于该电压检测电路的开关单元，该开关单元根据该开关控制信号接通/断开，以产生电压控制信号；反相电路具有输出和耦接于从该控制电路传送过来的该电压控制信号的输入；以及，箝位晶体管具有耦接于该反相电路的该输出的控制端，且被配置为在该电源线上发生过电压事件时是被接通的。采用本发明，能够对电源线上的异常能量或异常电压进行放电。

Description

过电压/能量保护装置
技术领域
本发明通常涉及一种静电放电(electrostatic discharge，ESD)保护电路，以及更特别地，涉及一种能够准确地区别由异常能量而非系统电源接通/断开(ON/OFF)造成的过电压事件的过电压/能量保护装置。
背景技术
一般而言，传统的过能量(over energy)保护电路，诸如静电放电保护电路，被布置为基于R-C(resistor-capacitor，电阻-电容)时间常数执行过能量保护。传统电路被设置为采用RC时间常数将异常能量事件与正常的系统电源接通/断开事件区分开，使得传统电路被布置为不对正常的系统电源接通/断开造成的在电源供给线上上升的能量进行释放或泄漏。然而，由于一般规范中未指定想不到的(unexpected)的EOS(电过应力，electricalover stress)事件，因此，传统电路实际上不能执行过能量保护来释放由想不到的EOS事件引起的异常能量，且基于RC时间常数的解决方案不能够区分该EOS事件与正常系统电源接通/断开事件。例如，ESD事件被定义为在较短时间(例如短于10微秒)内导致过度能量异常上升的事件，而EOS事件或正常系统电源接通/断开事件在较长时间(比如超过100微秒)内导致过度能量上升。EOS事件与正常系统电源接通/断开事件之间的唯一区别是EOS事件将造成过高电压上升，而传统的基于R-C时间常数的解决方案无法检测到这种过高电压上升。
发明内容
有鉴于此，本发明的目的之一在于提供一种用于EOS事件和/或ESD事件的过电压/能量保护装置，以解决上述问题。
根据本发明的一些实施例，提供了一种过电压/能量保护装置，该装置包括电压检测电路、控制电路、反相电路以及箝位晶体管。电压检测电路用于检测电源线上是否发生过电压事件，以产生开关控制信号。控制电路具有耦接于该电压检测电路的开关单元，该开关单元根据该开关控制信号接通/断开，以产生电压控制信号。反相电路具有输出和耦接于从该控制电路传送过来的该电压控制信号的输入；以及，箝位晶体管具有耦接于该反相电路的该输出的控制端，且被配置为在该电源线上发生过电压事件时是被接通的。
本发明提供的保护装置能够对电源线上的异常能量或异常电压进行放电。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明。
图1是根据本发明实施例示出的过电压/能量保护装置的方框示意图。
图2是根据本发明第一实施例示出的如图1所示的过电压/能量保护装置的电路示意图。
图3是图1的电压检测电路的另一示例的电路示意图。
图4是图1的电压检测电路的另一示例的电路示意图。
图5是图1的电压检测电路的另一示例的电路示意图。
图6是图1的电压检测电路的另一示例的电路示意图。
图7根据本发明另一实施例示出了图1所示的过电压/能量保护装置的电路示意图。
图8根据本发明另一实施例示出了图1所示的过电压/能量保护装置的另一电路示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。
本发明旨在提供一种ESD(electrostatic discharge，静电放电)和/或EOS(electrical over stress，电过应力)保护装置/解决方案，其能够保护集成电路芯片的部件免受过电压/能量(over voltage/energy)或电源线(power supply line)VDD上异常(abnormal)能量上升的损坏。所提供的ESD/EOS保护装置/解决方案能够快速或迅速地将异常能量从电源线VDD释放到地。另外，所提供的ESD/EOS保护装置/解决方案能够准确地区别过电压事件与由于系统电源接通/断开(ON/OFF)引起的正常电源电压上升。根据本发明实施例，所提供的保护装置被布置为释放由ESD事件或EOS事件造成的在电源线上出现的异常能量。例如，ESD事件指示目前已被指定在ESD规范中的过电压状况/事件，而EOS事件指示ESD规范中未指定或非预期的过电压状况/事件；但是，这并不意味着对本发明的限制。
图1是根据本发明实施例示出的过电压/能量(过电压或过能量)保护装置100的方框示意图。装置100包括电压检测电路(voltage detection circuit)105，控制电路(controlling circuit)110，反相电路(inverter circuit)115和箝位晶体管(clamptransistor)120。例如，装置100可被设置在要保护的集成电路芯片101内，或者可独立于芯片101设置而位于其外部，再例如，装置100可以是一集成电路芯片，具体地，本发明实施例不做限制。
电压检测电路105被配置为检测电源线/电源信号VDD上是否发生(occur)过电压事件，以产生开关控制信号(switch control signal)SWC。例如，当检测到电源线VDD上没有发生过电压事件时，产生具有第一电压的开关控制信号；以及，当检测到电源线VDD上发生过电压事件时，产生具有第二电压的开关控制信号，其中，第一电压和第二电压中的其中一者低于特定电压阈值，而另一者高于该特定电压阈值。在本发明一实施例中，该特定电压阈值可以是晶体管的阈值电压。控制电路110耦接于电压检测电路105，且被配置为根据开关控制信号SWC产生电压控制信号(voltage control signal)SVC。在图1所示的示意图中，控制电路110包括导电单元/电路(conductive unit/circuit)1101和开关单元/电路(switch unit/circuit)1102。反相电路115具有输出和耦接于从控制电路110传送过来的电压控制信号SVC的输入，如图1所示，反相电路115的输入耦接于控制电路110的输出，反相电路115的输出耦接于箝位晶体管120的控制端。箝位晶体管120的控制端耦接于反相电路115的输出，且箝位晶体管120被配置为：当电源线VDD上发生过电压事件时是被接通的；以及，当电源线VDD上没有发生过电压事件时是被断开的。
在本实施例中，过电压事件可以是ESD(静电放电)事件或EOS(电过应力)事件。
电压检测电路105被布置为检测电源线VDD上是否出现异常电压上升，以确定是否发生过电压事件进而产生开关控制信号SWC。异常电压上升指(indicate)与系统电源接通/断开引起的电压上升不同的瞬时升高的异常电压。例如，过电压事件的发生可通过电源电压的电压电位变得高于特定电压电位(该特定电压电位可由用户/设计者配置)的方式来定义。例如，该特定电压电位可被设置为晶体管的阈值电压(threshold voltage)Vt的预定数量倍(如三倍)，通常，阈值电压Vt介于0-1V之间，一般来说，MOS晶体管的阈值电压Vt和二极管的正向偏置电压大致为0.7V，本发明实施例通过迭加使用二极管和/或MOS晶体管能够达到倍数效果。为便于理解与说明，例如，如果阈值电压Vt大致为0.7V，则该特定电压电位大致为2.1V。也就是说，在该示例中，当/若(when/if)电压检测电路105检测到电源线VDD上的电压电位变得高于2.1V时，电压检测电路105确定电源线VDD上发生异常电压上升，而不是正常的系统电源接通/断开造成的电压上升。应当说明的是，特定电压电位和晶体管的阈值电压并不限于上述示例描述，具体实现中可根据实际需求和设计进行调整。
当检测到过电压事件发生时，电压检测电路105被配置为产生开关控制信号SWC去启用(enable)或接通(turn on)开关单元1102(即，将开关单元1102控制在闭合状态)，以控制开关单元1102变成是闭合的/导通的。当开关单元1102变为闭合或导通时，电压控制信号SVC的电压电位降至(is dropped to)地电压GND或大致接近地电压GND。反相电路115被布置为向箝位晶体管120的控制极(例如，栅极)输出或产生较高的电压电位(例如，表示逻辑1的高电位)，以接通箝位晶体管120，从而释放过电压事件引起的异常能量/电压，以保护芯片101。应当说明的是，本发明实施例在图1中将箝位晶体管120示出为NMOS晶体管，从而为方便理解与说明，部分描述是基于NMOS晶体管的特定示例进行的，例如，当发生过电压事件时，开关控制信号SVC表现为低电位(如地电压GND)，以及，反相电路115产生高电压电位，从而箝位晶体管120被接通。应当说明的是，本发明并不限于图1所示的特定示例，所属技术领域中具有通常知识者可基于图1和本发明实施例的构思做出其它变型，例如，箝位晶体管120可以由PMOS晶体管实现等，具体地，本发明实施例不做限制。
相反，当检测到没有过电压事件发生时，电压检测电路105被配置为产生开关控制信号SWC去断开(turn off)开关单元1102(即，将开关单元1102控制在打开状态)，以控制开关单元1102是打开的或不导通的。当开关单元1102变为打开或不导通时，电压控制信号SVC的电压电位凭借(through)导电单元1101的导通而被升高到电源线VDD的电压电位或大致接近电源线VDD的电压电位。由于电压控制信号SVC具有较高的电位，因此，反相电路115被配置为向箝位晶体管120的控制极(例如，栅极)输出或产生较低的电压电位，以关断箝位晶体管120，从而不释放电源线VDD上的能量/电压。
图2是根据本发明第一实施例示出的如图1所示的过电压(或过能量，如EOS/ESD)保护装置100的电路示意图。例如，在该实施例中，电压检测电路105包括第一晶体管(如NMOS晶体管MN1)以及至少一个二极管(如串联连接的两个二极管D1和D2)。二极管D1的阳极耦接于电源线VDD。第一晶体管(如NMOS晶体管MN1)具有耦接于电源线VDD的控制端(例如，栅极)，耦接于该至少一个二极管的阴极(例如，二极管D2的阴极)的第一端(例如，漏极)，以及耦接于地电压GND的第二端(例如，源极)。开关控制信号SWC被产生在第一晶体管(如NMOS晶体管MN1)的第一端(即漏极)处，且被传输到控制电路110。应当说明的是，图2中以NMOS晶体管MN1为例进行示出，在一种变型实现中，可以用PMOS晶体管来实现，其电路结构如图5所示。从图2和图5可以获知，电压检测电路105包括第一晶体管以及至少一个二极管(如仅具有一个二极管，或具有串联连接的多个二极管)，第一晶体管和串联连接的至少一个二极管串联设置在第一供给电压(如电源线VDD和地电压GND中的其中一者)和第二供给电压(如电源线VDD和地电压GND中的另一者)之间，至少一个二极管具有耦接于第一供给电压的第一极(如阳极和阴极中的其中一者)，第一晶体管的控制端耦接于第一供给电压，第一晶体管的第一端耦接于该至少一个二极管的第二极(如阳极和阴极中的另一者)，第一晶体管的第二端耦接于第二供给电压，其中，开关控制信号SWC被产生在该至少一个二极管中的其中一个二极管的第二极上(如图2所示的其中一个二极管D2的阴极处、图5所示的其中一个二极管D1的阳极处)。具体实现中可根据晶体管的阈值电压、二极管的正向偏置电压和/或特定电压电位确定开关控制信号SWC被产生在哪一个二极管的第二极上。
控制电路110包括导电单元1101和开关单元1102，其中，在该实施例中，导电单元1101由晶体管(如PMOS晶体管MP1)实现，以及，开关单元1102通过使用晶体管(如NMOS晶体管MN2)来实现，为便于理解，本实施例以该特定示例进行描述，但本发明并不限于此。如图2所示，PMOS晶体管MP1具有耦接于地电压GND的控制端(如栅极)，耦接于电源线VDD的第一端(如源极)，耦接于开关单元1102(如NMOS晶体管MN2)的第二端(如漏极)。在图2所示的示例中，如果电源线VDD被提供电源电压，则PMOS晶体管MP1总是接通的，因为其栅极直接耦接于地电压GND。此外，在图2所示的示例中，开关单元1102通过使用晶体管(如NMOS晶体管MN2)来实现，NMOS晶体管MN2具有耦接于开关控制信号SWC的控制端(如栅极)，耦接于PMOS晶体管MP1的漏极的第一端(如，漏极)，以及耦接于地电压GND的第二端(如，源极)。开关控制信号SWC被布置为接通/断开开关单元1102(如NMOS晶体管MN2)，以在第二晶体管MN2的第一端(如，漏极)处产生电压控制信号SVC。此外，在图2所示的示例中，反相电路115包括PMOS晶体管MP2和NMOS晶体管MN3，然而，本发明并不限于该示例。应当说明的是，本发明实施例对晶体管不做任何限制，其可以是PMOS晶体管、NMOS晶体管等等，可以理解地，所属技术领域中具有通常知识者基于附图中所示的各特定示例可以做出其相应地变型实现，因此，为简洁起见，本发明实施例对各种变型实现不再一一讨论。
关于操作，电压检测电路105被配置为：当检测到电源线VDD上没有发生过电压事件时，产生具有低于(lower than)NMOS晶体管MN2的阈值电压Vt的电压的开关控制信号SWC，以控制/使得NMOS晶体管MN2截止/不导通。相反，当检测到电源线VDD上发生过电压事件时，电压检测电路105被配置为产生具有高于(higher than)该阈值电压Vt的电压的开关控制信号SWC，以接通NMOS晶体管MN2。也就是说，电压检测电路105产生的开关控制信号SWC被布置为启用或禁用开关单元1102(如NMOS晶体管MN2)。
例如，当/如果电源线/信号VDD上没有发生过电压事件时，例如，假设电源线/信号VDD的电压为1V(正常电源电位)，由于晶体管MN1的栅极直接耦接于电源线VDD，因此，晶体管MN1是被接通的，且晶体管MN1的栅极和源极之间的电压降高于阈值电压Vt(例如0.7V)，以及，晶体管MN1的漏极上的电压大致等于地电压GND。在这种情况下，由于二极管D1和D2两端的电压降不够，因此，二极管D1和D2不被正向偏置(forward biased)。也就是说，二极管D1和D2不导通。因此，开关控制信号SWC的电压电位(即晶体管MN2的漏极电位)大致等于地电压GND，例如低于阈值电压Vt的零V。在这种情况下，晶体管MN2不被开关控制信号SWC接通(或保持断开)。也就是说，开关单元1102断开或打开。几乎没有电流通过晶体管MP1。由于晶体管MP1是接通的，在这种情况下，电压控制信号SVC的电压电位升高并变得大致等于电源线VDD的电位，如1V。因此，反相电路115的输入上的电压大致等于1V，即高逻辑电位，以及，晶体管MN3被接通，而晶体管MP2截止。反相电路115的输出上的电压处于低逻辑电位。箝位晶体管120被保持在断开状态或是断开的。在这种情况下，保护装置100被设置为不将能量从电源线VDD释放到地电压。
例如，当/如果电源线VDD上的电压处于大约1.4-1.5V到大约2.1V的范围内时(例如，VDD的电位因系统电源接通/断开上升)，电压检测电路105同样判定电源线/信号VDD上没有发生过电压事件。在这种情况下，晶体管MN1仍然被接通，以及，二极管D1和D2被正向偏置，因为二极管D1和D2两端的电压降足够。因此，开关控制信号SWC的电压电位(即晶体管MN2的漏极电压)大致处于从零V到小于阈值电压Vt的电压的范围内(即低于0.7V)。晶体管MN2仍然保持在断开状态或是断开的。几乎没有电流通过导电单元1101。在这种情况下，箝位晶体管120仍然保持在断开状态或是断开的。在这种情况下，保护装置100被设置为不将能量从电源线/信号VDD释放到地电压。
例如，当/如果电源线/信号VDD上的电压瞬间且显著上升并变得高于2.1V(如变得高于阈值电压Vt的三倍)时，电压检测电路105判定电源线/信号VDD上发生过电压事件(通过开关控制信号SWC体现)。在这种情况下，晶体管MN1接通，二极管D1和D2正向偏置。另外，电压检测电路105产生的开关控制信号SWC的电压电位变得高于阈值电压(如0.7V)。晶体管MN2被接通。在这种情况下，分压被产生在晶体管MN2的漏极上，例如，该分压被设计成大致等于0V。也就是说，电压控制信号SVC的电压电位低于阈值电压。因此，晶体管NM3是断开的，而晶体管MP2是接通的。反相电路115的输出上的电压处于高逻辑电位(例如，大致等于2.1V或更高)。箝位晶体管120被接通。在这种情况下，保护装置100被触发以将异常能量从信号VDD放电到地电压。
实际上，应当指出的是，在本实施例中，箝位晶体管120被接通且在早期电导阶段中能够被认为是具有电阻值大致为零的电阻，因为反相电路115的输出上的电压因异常能量或过电压事件被升高到接近2.1V或更高的电压。与传统方案相比，装置100的性能得到显著改善。
此外，应当指出的是，在其它实施例中，开关单元1102可通过使用其它电路组件来实现，因此，开关控制信号SWC可被设计为具有不同的电压电位来接通/断开开关单元1102内的一个或多个电路组件。这些修改也属于本发明的范围。
此外，在一实施例中，电压检测电路105中串联连接的二极管的数量可以是其它值，例如一个，三个或四个等。这可以由用户或电路设计者配置或设置。本发明对此并不做任何限制。
此外，在一实施例中，电压检测电路105还可以包括另一晶体管(第二晶体管)，例如，在第一晶体管为NMOS晶体管的情形中，第二晶体管如图3所示的PMOS晶体管MP3，其耦接在电源线VDD和上述串联连接的二极管D1和D2之间。类似地，在第一晶体管为PMOS晶体管的情形中(如图6)，第二晶体管为NMOS晶体管，其中，NMOS晶体管耦接在二极管(如D1)和地电压GND之间，以及，NMOS晶体管的栅极耦接于电源线VDD。图3是电压检测电路105的另一示例的电路示意图。PMOS晶体管MP3具有耦接于地电压GND的栅极，耦接于电源线VDD的源极，以及耦接于二极管D1的阳极的漏极。PMOS晶体管MP3处于常开(always-on)状态，因为其栅极端直接耦接于地电压GND。另外，在其它变型中，设置在图3中的晶体管MN1和MP3之间的串联二极管的数量可以是不同的。例如，二极管的数量可以等于一个，三个或四个。这些修改都属于本发明的范围。
此外，在其它实施例中，为了响应开关单元1102的不同电路设计来实现开关控制信号SWC的不同实现，图2或图3中的开关控制信号SWC被产生在二极管D2的阳极处。也就是说，开关控制信号SWC被产生在多个串联连接的二极管中的底部二极管的阴极处，其中，底部二极管是指阴极直接耦接于晶体管MN1的二极管。另外，在其它示例中，多个串联连接的二极管的数量可以是不同的。在由不同类型的晶体管实现的变型实现中，开关控制信号SWC可被产生在多个串联连接的二极管中的顶部二极管的杨极处(如图5)。
另外，在其它实施例中，电压检测电路105可以包括串联连接的多个二极管而不包括任何晶体管，以产生开关控制信号SWC。图4是图1的电压检测电路105的另一示例的电路示意图。电压检测电路105被设计成包括串联连接的至少一个第一二极管和串联连接并位于该至少一个第一二极管和地电压GND之间的至少一个第二二极管，其中，开关控制信号SWC被产生在该至少一个第一二极管和该至少一个第二二极管之间的中间节点处(如二极管D3的阳极处)。例如，在图4中，电压检测电路105包括两个第一二极管(由D1和D2表示)和一个第二二极管(由D3表示)。开关控制信号SWC被产生在二极管D3的阳极处，即二极管D2的阴极处。当/如果电源线VDD上的电压电位上升并变得高于特定电压电位(如2.1V，如二极管的正向偏置电压的三倍)时，图4的电压检测电路105能够检测到过电压事件发生。在这种情况下，二极管D1，D2和D3被正向偏置，因为二极管D1，D2和D3两端的电压降足够。开关控制信号SWC的电压电位等于二极管D3两端的电压降(如0.7V)，因此，这样的开关控制信号SWC能被设置为接通开关单元1102，使得箝位晶体管120接通，以释放电源线VDD上出现的异常能量。
另外，当/若电源线VDD上的电压电位低于特定电压电位(如2.1V，如二极管的正向偏置电压的三倍)时，图4的电压检测电路105能够确定出没有过电压事件发生。在这种情况下，二极管D1，D2和D3不被正向偏置，因为电压降不够。根据二极管的特性曲线，即使电压降不足以使三个二极管正向偏置，但实际上存在二极管D3的较小漏电流，以及二极管D3两端的电压降低于PN结电压(如0.7V)。也就是说，在这种情况下，开关控制信号SWC具有小于阈值电压Vt的电压电位，以及，如果开关单元1102是通过使用图2的晶体管MN2实现的话，则开关单元1102不能够变为闭合或导通。箝位晶体管120不被接通或保持为断开，且设置为不释放能量。因此，当电源线VDD上的电压电位上升且因系统电源接通/断开而变高(例如，但不高于2.1V)时，图4的电压检测电路105能够准确地出没有过电压事件发生。
此外，在其它实施例中，该至少一个第一二极管的数量和该至少一个第二二极管的数量可以被设计或配置为不同值。例如，该至少一个第一二极管的数量可以等于一个，三个或四个。响应于开关单元1102的不同电路设计，该至少一个第二二极管的数量也可以被设计为不同值。在一些实施例中，图4所示的结构还可以包括被串联设置在电源线VDD和地电压GND之间PMOS晶体管和/或NMOS晶体管，为简洁起见，以PMOS晶体管为例进行说明。在一实施例中，PMOS晶体管可具有耦接于地电压GND的控制端、耦接于电源线VDD的第一端以及耦接于该至少一个第一二极管的阳极(如二极管D1的阳极)的第二端，PMOS晶体管耦接在电源线VDD和该至少一个第一二极管(如D1、D2)之间。
此外，响应于控制电路110内的开关单元1102的不同电路设计，图5是图1的电压检测电路105的另一示例的电路示意图。电压检测电路105包括PMOS晶体管MP3和串联连接的两个二极管D1和D2。PMOS晶体管MP3具有耦接于地电压GND的栅极，耦接于电源线VDD的源极，以及耦接于二极管D1的阳极的漏极。开关控制信号SWC被产生在二极管D1的阳极处。
当电源线VDD上的电压电位上升且变得较高而使得二极管D1和D2正向偏置时，图5的电压检测电路105能够确定出电源线VDD上的电位受异常能量的影响。电压检测电路105输出开关控制信号SWC(开关控制信号SWC的电位大致等于PN结电压的两倍，如1.4V)来接通开关单元1102，从而接通箝位晶体管120。相反，如果电源线VDD上的电压电位不足以使得二极管D1和D2正向偏置，则图5的电压检测电路105能够确定出没有过电压事件发生。电压检测电路105用于输出开关控制信号SWC(开关控制信号SWC的电位大致等于电源线VDD的电位减去晶体管MP3的漏极和源极之间的电压降)来断开开关单元1102，从而断开或保持关断箝位晶体管120。
此外，在其它实施例中，图5的电压检测电路105还可以包括被配置或放置在二极管D1和晶体管MP3之间的至少一个特定二极管，其中，该至少一个特定二极管和二极管D1、D2串联连接。开关控制信号SWC被产生在二极管D1的阳极处。
此外，在其它实施例中，响应于开关单元1102的不同电路设计，开关控制信号SWC可以是被产生在二极管D1和D2之间的中间节点处的信号，即图5中的二极管D2的阳极。这些修改也属于本发明的范围。
图6是图1的电压检测电路105的另一示例的电路示意图。图6中的电压检测电路105包括PMOS晶体管MP3，二极管D1和NMOS晶体管MN1。PMOS晶体管MP3具有耦接于地电压GND的栅极，耦接于电源线VDD的源极，以及耦接于二极管D1的阳极的漏极。NMOS晶体管MN1具有耦接于电源线VDD的栅极，耦接于地电压GND的源极，以及耦接于二极管D1的阴极的漏极。开关控制信号SWC被产生在二极管D1的阳极处。晶体管MN1和MP3被设计成在电路芯片通电及被提供正常电源电压时接通。当电源线VDD上的电压电位上升且变得较高而使得二极管D1正向偏置时，图6的电压检测电路105能够确定出电源线VDD上的电位受异常能量的影响，即发生过电压事件。电压检测电路105用于输出开关控制信号SWC来接通开关单元1102，以接通箝位晶体管120。相反，如果电源线VDD上的电压电位不足以使得二极管D1正向偏置，则图6的电压检测电路105能够确定出没有过电压事件发生。电压检测电路105被配置为输出开关控制信号SWC来断开开关单元1102，以断开或保持关断箝位晶体管120。
此外，在其它实施例中，图6的电压检测电路105还可以包括被配置或放置在二极管D1和晶体管MP3之间的至少一个特定二极管，其中，该至少一个特定二极管和二极管D1串联连接。开关控制信号SWC被产生在二极管D1的阳极处。此修改也将落入本申请的范围。
此外，控制电路110的导电单元1101可以通过使用其它电路组件来实现。例如，导电单元1101可以是耦接在电源线VDD和开关单元1102(如开关单元1102可以由晶体管实现)之间的电阻。例如，导电单元1101可以包括电阻，该电阻具有耦接于电源线VDD的第一端和耦接于图2的晶体管MN2的漏极的第二端。或者，在其它实施例中，图2中的导电单元1101包括PMOS晶体管MP1和电阻，该电阻具有耦接于PMOS晶体管MP1的漏极的第一端和耦接于晶体管MN2的漏极的第二端。这些修改也符合本发明的精神。
此外，在其它实施例中，为了避免一个或多个寄生电容器的影响，图2的反相电路115可进一步包括放置在电源线VDD和PMOS晶体管MP2之间的另一个PMOS晶体管和/或还包括放置在地电压GND和NMOS晶体管MN3之间的另一个NMOS晶体管。该另一PMOS晶体管具有耦接于地电压GND的栅极，耦接于电源线VDD的源极，以及耦接于PMOS晶体管MP2的源极的漏极。该另一NMOS晶体管具有耦接于电源线VDD的栅极，耦接于地电压GND的源极，以及耦接于NMOS晶体管MN3的源极的漏极。
此外，在另一实施例中，电阻电路(resistor circuit)R1可设置在图2所示的晶体管MN1的源极和地电压GND之间。图7标出了基于这种电阻电路的变型的示意图。在另一实施例中，电阻电路R1可设置在图5所示的晶体管MP3的源极和电源线VDD之间。
此外，在其它实施例中，图2中所示的晶体管MP1的栅极可被配置为连接到开关控制信号SWC。也就是说，晶体管MP1和MN2的栅极端都连接到开关控制信号SWC，例如，图2中的晶体管MN1的漏极处的信号。图8标出了基于这种电路设计的变型的示意图。
与传统的基于RC时间常数的ESD方案相比，本发明实施例提供的EOS/ESD装置/解决方案能够有效且准确地确定正是由于异常能量而非系统电源接通/断开造成的过电压事件的发生。例如，由于系统电源接通/断开，电源线VDD上的电位可能从诸如1V的正常电源电压上升到1.8V，而本实施例提供的EOS/ESD装置不会导通箝位晶体管。在这种情况下，电源线VDD上的正常电压电位不会被放电，且几乎不会出现电流泄漏。另外，当电源线VDD上的电位由于异常能量而上升到特定电压电位(如2.1V或3V)时，所提供的EOS/ESD装置能够立即接通箝位晶体管来释放异常能量。在箝位晶体管被接通的早期阶段中，上述实施例中的箝位晶体管能被认为是具有阻抗大致为零的电阻。也就是说，上述实施例中的箝位晶体管的性能被显著提高。
在不脱离本发明的精神以及范围内，本发明可以其它特定格式呈现。所描述的实施例在所有方面仅用于说明的目的而并非用于限制本发明。本发明的保护范围当视所附的权利要求所界定者为准。本领域技术人员皆在不脱离本发明之精神以及范围内做些许更动与润饰。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (17)

1.一种过电压/能量保护装置，包括：
电压检测电路，用于检测电源线上是否发生过电压事件，以产生开关控制信号；
控制电路，具有耦接于该电压检测电路的开关单元，该开关单元根据该开关控制信号接通/断开，以产生电压控制信号；
反相电路，具有输出和耦接于从该控制电路传送过来的该电压控制信号的输入；以及，
箝位晶体管，具有耦接于该反相电路的该输出的控制端，且被配置为在该电源线上发生过电压事件时是被接通的；
其中，该电压检测电路包括：
至少一个二极管，具有耦接于第一供给电压的第一极；以及，
第一晶体管，具有耦接于该第一供给电压的控制端、耦接于该至少一个二极管的第二极的第一端以及耦接于第二供给电压的第二端；
其中，控制该控制电路中的该开关单元的该开关控制信号被产生在该至少一个二极管中的其中一个二极管的该第二极上，以及，该第一供给电压和该第二供给电压为该电源线的电压和地电压中的不同者，该第一极和该第二极为阳极和阴极中的不同者。
2.根据权利要求1所述的装置，其特征在于，该电压检测电路具体用于：
当检测到该电源线上没有发生过电压事件时，产生具有第一电压的开关控制信号；以及，当检测到该电源线上发生过电压事件时，产生具有第二电压的开关控制信号，其中，该第一电压和该第二电压中的其中一者低于特定电压阈值，而另一者高于该特定电压阈值。
3.根据权利要求2所述的装置，其特征在于，该特定电压阈值是晶体管的阈值电压。
4.根据权利要求1所述的装置，其特征在于，该电压检测电路还包括：
电阻电路，被设置在该第一晶体管的第二端和该第二供给电压之间，该第一晶体管的第二端通过该电阻电路连接到该第二供给电压。
5.根据权利要求1所述的装置，其特征在于，该至少一个二极管包括串联连接的多个二极管。
6.根据权利要求1所述的装置，其特征在于，该电压检测电路还包括：
第二晶体管，具有耦接于该第二供给电压的控制端，耦接于该第一供给电压的第一端，以及耦接于该至少一个二极管的该第一极的第二端，该第二晶体管耦接在该第一供给电压和该至少一个二极管之间；
其中，该第一晶体管和该第二晶体管为NMOS晶体管和PMOS晶体管中的不同者。
7.根据权利要求1所述的装置，其特征在于，该控制电路包括：
导电单元，具有第二端和耦接于该电源线的第一端；
其中，该开关单元是第三晶体管，具有耦接于该开关控制信号的控制端、耦接于该导电电路单元的第二端的第一端以及耦接于该地电压的第二端；该开关控制信号用于接通/断开该第三晶体管，以在该第三晶体管的第一端处产生该电压控制信号。
8.根据权利要求7所述的装置，其特征在于，该导电单元是耦接在该电源线和该第三晶体管之间的电阻。
9.根据权利要求7所述的装置，其特征在于，该导电单元包括PMOS晶体管，该PMOS晶体管具有耦接于该地电压或该开关控制信号的栅极、耦接于该电源线的源极以及耦接于该第三晶体管的第一端的漏极。
10.根据权利要求9所述的装置，其特征在于，该导电单元还包括耦接在该PMOS晶体管的漏极和该第三晶体管的第一端之间的电阻。
11.一种过电压/能量保护装置，其特征在于，包括：
电压检测电路，用于检测电源线上是否发生过电压事件，以产生开关控制信号；
控制电路，具有耦接于该电压检测电路的开关单元，该开关单元根据该开关控制信号接通/断开，以产生电压控制信号；
反相电路，具有输出和耦接于从该控制电路传送过来的该电压控制信号的输入；以及，
箝位晶体管，具有耦接于该反相电路的该输出的控制端，且被配置为在该电源线上发生过电压事件时是被接通的；
其中，该电压检测电路包括：
至少一个第一二极管，具有耦接于该电源线的阳极；以及，
至少一个第二二极管，具有耦接于该至少一个第一二极管的阴极的阳极以及耦接于该地电压的阴极；
其中，控制该控制电路中的该开关单元的该开关控制信号被产生在该至少一个第二二极管的该阳极处。
12.根据权利要求11所述的装置，其特征在于，该至少一个第一二极管包括串联连接的多个第一二极管，和/或，该至少一个第二二极管包括串联连接的多个第二二极管。
13.根据权利要求11所述的装置，其特征在于，该电压检测电路还包括：
PMOS晶体管，具有耦接于地电压的控制端、耦接于该电源线的第一端以及耦接于该至少一个第一二极管的该阳极的第二端，该PMOS晶体管耦接在该电源线和该至少一个第一二极管之间。
14.根据权利要求11所述的装置，其特征在于，该控制电路包括：
导电单元，具有第二端和耦接于该电源线的第一端；
其中，该开关单元是第三晶体管，具有耦接于该开关控制信号的控制端、耦接于该导电电路单元的第二端的第一端以及耦接于该地电压的第二端；该开关控制信号用于接通/断开该第三晶体管，以在该第三晶体管的第一端处产生该电压控制信号。
15.根据权利要求14所述的装置，其特征在于，该导电单元是耦接在该电源线和该第三晶体管之间的电阻。
16.根据权利要求14所述的装置，其特征在于，该导电单元包括PMOS晶体管，该PMOS晶体管具有耦接于该地电压或该开关控制信号的栅极、耦接于该电源线的源极以及耦接于该第三晶体管的第一端的漏极。
17.根据权利要求16所述的装置，其特征在于，该导电单元还包括耦接在该PMOS晶体管的漏极和该第三晶体管的第一端之间的电阻。
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