KR102002678B1 - 임베디드 플래시 메모리 디바이스들에 대한 개선된 전력 시퀀싱 - Google Patents

임베디드 플래시 메모리 디바이스들에 대한 개선된 전력 시퀀싱 Download PDF

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Abstract

임베디드 플래시 메모리 디바이스 내에서의 개선된 전력 시퀀싱을 위한 시스템 및 방법이 개시된다.

Description

임베디드 플래시 메모리 디바이스들에 대한 개선된 전력 시퀀싱{IMPROVED POWER SEQUENCING FOR EMBEDDED FLASH MEMORY DEVICES}
임베디드 플래시 메모리 디바이스 내에서의 개선된 전력 시퀀싱을 위한 시스템 및 방법이 개시된다.
플로팅 게이트(floating gate)를 사용하여 전하들을 저장하는 플래시 메모리 셀들 및 반도체 기판에 형성되는 그러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 주지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 분리형 게이트 유형(split gate type) 또는 적층형 게이트 유형(stacked gate type)의 것이었다.
종래 기술의 하나의 비휘발성 메모리 셀(10)이 도 1에 도시되어 있다. 분리형 게이트 수퍼플래시(SF) 메모리 셀(10)은 P형과 같은 제1 전도성 유형의 반도체 기판(1)을 포함한다. 기판(1)은 N형과 같은 제2 전도성 유형의 제1 영역(2)(소스 라인(SL)으로도 알려져 있음)이 형성되어 있는 표면을 갖는다. 또한 N형과 같은 제2 전도성 유형의 제2 영역(3)(드레인 라인으로도 알려져 있음)이 기판(1)의 표면 상에 형성된다. 제1 영역(2)과 제2 영역(3) 사이에는 채널 영역(4)이 있다. 비트 라인(BL)(9)이 제2 영역(3)에 접속된다. 워드 라인(WL)(8)(선택 게이트로도 지칭됨)이 채널 영역(4)의 제1 부분 위에 위치되고 그로부터 절연된다. 워드 라인(8)은 제2 영역(3)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(FG)(5)가 채널 영역(4)의 다른 부분 위에 있다. 플로팅 게이트(5)는 그로부터 절연되고, 워드 라인(8)에 인접한다. 플로팅 게이트(5)는 또한 제1 영역(2)에 인접한다. 커플링 게이트(CG)(7)(제어 게이트로도 알려져 있음)가 플로팅 게이트(5) 위에 있고 그로부터 절연된다. 소거 게이트(EG)(6)가 제1 영역(2) 위에 있고, 플로팅 게이트(5) 및 커플링 게이트(7)에 인접하며, 그들로부터 절연된다. 소거 게이트(6)는 또한 제1 영역(2)으로부터 절연된다.
종래 기술의 비휘발성 메모리 셀(10)의 소거 및 프로그램에 대한 한가지 예시적인 동작은 다음과 같다. 셀(10)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(EG)(6) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 소거에 대한 다른 실시예는 소거 게이트(EG)(6) 상에 포지티브(positive) 전압(Vegp)을, 커플링 게이트(CG)(7) 상에 네거티브(negative) 전압(Vcgn)을, 그리고 다른 단자에는 0 볼트를 인가하는 것에 의한 것이다. 네거티브 전압(Vcgn)은 플로팅 게이트(FG)(5)에 네거티브로 커플링하며, 이 때문에 소거에 더 적은 포지티브 전압(Vcgp)이 요구된다. 전자들은 플로팅 게이트(FG)(5)로부터 소거 게이트(EG)(6) 내로 터널링하여 플로팅 게이트(FG)(5)가 포지티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴온(셀 상태 '1')시킨다. 대안적으로, 워드 라인(WL)(8)(Vwle) 및 소스 라인(SL)(2)(Vsle)은 네거티브여서 소거에 필요한 소거 게이트(FG)(5) 상의 포지티브 전압을 추가로 감소시킬 수 있다. 이러한 경우에 네거티브 전압(Vwle, Vsle)의 크기는 p/n 접합을 포워드시키지 않을 정도로 충분히 작다. 셀(10)은, 커플링 게이트(CG)(7) 상에 고전압을, 소스 라인(SL)(2) 상에 고전압을, 소거 게이트(EG)(6) 상에 중간 전압을, 그리고 비트 라인(BL)(9) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(WL)(8)과 플로팅 게이트(FG)(5) 사이의 갭을 가로질러 유동하는 전자들 중 일부가 플로팅 게이트(FG)(5) 내에 주입할 충분한 에너지를 획득하여 플로팅 게이트(FG)(5)가 네거티브로 대전되게 하여, 셀(10)을 판독 상태에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
셀(10)은 비트 라인(BL)(9) 상에 억제 전압을 인가함으로써 (예를 들어, 그의 로우(row) 내의 다른 셀은 프로그래밍될 것이지만 셀(10)은 프로그래밍되지 않아야 하는 경우에) 프로그래밍이 금지될 수 있다. 분리형 게이트 플래시 메모리 동작 및 다양한 회로가 Hieu Van Tran 등에 의한 미국 특허 제7,990,773호 "Sub Volt Flash Memory System", 및 Hieu Van Tran 등에 의한 미국 특허 제8,072,815호 "Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems"에 기재되어 있으며, 이들은 본 명세서에 참고로 포함된다.
도 2는 종래 기술의 2차원 플래시 메모리 시스템에 대한 전형적인 종래 기술의 아키텍처를 도시한다. 다이(12)는, 데이터를 저장하기 위한 메모리 어레이(15) 및 메모리 어레이(20) - 메모리 어레이는 도 1에서와 같은 메모리 셀(10)을 선택적으로 활용함 -; 다이(12)의 다른 컴포넌트들과 전형적으로 와이어 본드들(도시되지 않음) - 와이어 본드들은, 이어서, SOC(system on chip) 상의 다른 매크로들에 상호접속하기 위한 패키징된 칩 또는 매크로 인터페이스 핀들(도시되지 않음) 외부로부터 집적 회로에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들에 접속함 - 사이의 전기적 전달을 가능하게 하기 위한 패드(35) 및 패드(80); 시스템에 포지티브 및 네거티브 전압 서플라이들을 제공하는 데 사용되는 고전압 회로(75); 리던던시 및 빌트인 자가 테스팅과 같은 다양한 제어 기능들을 제공하기 위한 제어 로직(70); 아날로그 회로(65); 메모리 어레이(15) 및 메모리 어레이(20)로부터 데이터를 판독하는 데 각각 사용되는 감지 회로들(60, 61); 판독 또는 기록될 메모리 어레이(15) 및 메모리 어레이(20) 내의 로우에 액세스하는 데 각각 사용되는 로우 디코더 회로(45) 및 로우 디코더 회로(46); 판독 또는 기록될 메모리 어레이(15) 및 메모리 어레이(20) 내의 컬럼(column)에 액세스하는 데 각각 사용되는 컬럼 디코더(55) 및 컬럼 디코더(56); 메모리 어레이(15) 및 메모리 어레이(20)에 프로그램 및 소거 동작들을 위한 증가된 전압들을 제공하는 데 각각 사용되는 전하 펌프 회로(50) 및 전하 펌프 회로(51); 판독 및 기록(소거/프로그램) 동작들을 위해 메모리 어레이(15) 및 메모리 어레이(20)에 의해 공유되는 고전압 드라이버 회로(30); 판독 및 기록 동작들 동안에 메모리 어레이(15)에 의해 사용되는 고전압 드라이버 회로(25), 및 판독 및 기록(소거/프로그램) 동작들 동안에 메모리 어레이(20)에 의해 사용되는 고전압 드라이버 회로(26); 및 메모리 어레이(15) 및 메모리 어레이(20)에 대한 기록 동작 동안에 프로그래밍되도록 의도되지 않는 비트 라인들을 선택해제하는 데 각각 사용되는 비트 라인 금지 전압 회로(40) 및 비트 라인 금지 전압 회로(41)를 포함한다. 이러한 기능 블록들은 당업자에 의해 이해되며, 도 2에 도시된 블록 레이아웃은 종래 기술에서 공지되어 있다.
도 3을 참조하면, 종래 기술의 임베디드 플래시 메모리 시스템(100)이 도시되어 있다. 임베디드 플래시 메모리 시스템(100)은 전력 관리 유닛(101), 마이크로제어기 유닛 코어(102), 주변기기들(103)(USBx, SPI, I2C, UART, ADC, DAC, PWM, MC, HMI), SRAM(104), 임베디드 플래시 디바이스(105), 및 전원 버스(106)를 포함한다. 임베디드 플래시 디바이스(105)는, 선택적으로, 전술된 도 1 및 도 2의 설계를 따를 수 있다. 전력 관리 유닛(101)은 전원 버스(106) 상에 제공되는 복수의 전압들을 생성한다. 전원 버스(106) 상에 제공되는 전압들의 세 가지 예들은 VDD, VDDCORE, 및 VDDFLASH이다. VDD는, 보통, 2.5 V와 같이 상대적으로 높고, VDDCore는 1.2 V와 같이 상대적으로 낮고, VDDFLASH는 2.5 V와 같이 또한 상대적으로 높고 일부 경우들에 있어서는 VDDCORE와 같다. VDDCORE는, 종종, 임베디드 플래시 메모리 시스템(100)의 제어 로직에 전력을 공급하는 데 사용된다. VDD는, 종종, 모든 다른 기능부들에 전력을 공급하는 데 사용된다.
도 4를 참조하면, 종래 기술의 임베디드 플래시 메모리 시스템(100)에 대한 전형적인 전력 시퀀스 동작이 도시되어 있다. 전력 인가(power-up) 시퀀스 동안, 시간 TU0에서, 전압(401)에 대한 전압이 램프업(상승, ramp up)하기 시작한다. 시간 TU1에서, 전압(402)에 대한 전압이 램프업하기 시작한다. 시간 TU2에서, 전압(401)에 대한 전압이 안정상태를 유지(plateau)하기 시작한다. 시간 TU3에서, 전압(402)에 대한 전압이 안정상태를 유지하기 시작한다. 여기서, 전압(401)은 VDD일 수 있고, 전압(402)은 VDDFLASH일 수 있다.
전력 차단(power-down) 시퀀스 동안, 시간 TD0에서, 전압(402)에 대한 전압이 램프다운(하강, ramp down)하기 시작한다. 시간 TD1에서, 전압(401)에 대한 전압이 램프다운하기 시작한다. 시간 TD2에서, 전압(402)에 대한 전압이 0 V에 도달한다. 시간 TD3에서, 전압(401)에 대한 전압이 0 V에 도달한다.
도 4의 종래 기술의 전력 시퀀싱은 문제가 많을 수 있다. 구체적으로, 시간 TU0과 TU1 사이의 기간 내에서, 전압(401)은 충분한 동작 레벨에 도달할 수 있지만, 전압(402)은 충분한 동작 레벨에 있지 않다. 유사하게, 시간 TU1과 TU2 사이의 기간 내에서, 전압(401)은 충분한 동작 레벨에 있을 수 있지만, 전압(402)은 아직 충분한 동작 레벨에 있지 않다. 시간 TD0과 TD1 사이의 기간 내에서, 전압(401)은 여전히 충분한 동작 레벨에 있을 것이지만, 전압(402)은 충분한 동작 레벨 미만으로 감소할 수 있다. 시간 TD1과 TD2 사이에서, 전압(402)은 그 기간 중 적어도 일부 동안 충분한 동작 레벨 미만일 것이지만, 전압(401)은 여전히 충분한 동작 레벨 초과일 것이다. 시간 TD2와 TD3 사이에서, 전압(402)은 충분한 동작 레벨 미만일 것이고, 전압(401)은 여전히 그 기간 중 적어도 일부 동안 충분한 동작 레벨에 있을 수 있다. 전압(401) 및 전압(402)에 대한 이들 상태 불일치들은 종래 기술의 임베디드 플래시 메모리 시스템(100)의 동작 시에 문제들을 야기할 수 있다. 예를 들어, 로직 회로들은 다른 회로들(예컨대, 전하 펌프)이 동작할 준비가 되기 전에 동작할 수 없을 수도 있다.
복수의 전압원들에 대한 개선된 전력 시퀀싱을 생성하기 위한 개선된 전력 관리 유닛이 필요하다.
도 1은 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 2는 종래 기술의 플래시 메모리 어레이의 레이아웃을 도시한다.
도 3은 종래 기술의 임베디드 플래시 메모리 시스템을 도시한다.
도 4는 임베디드 플래시 메모리 시스템 내에서의 2개의 전압원들에 대한 종래 기술의 전력 시퀀싱을 도시한다.
도 5는 임베디드 플래시 메모리 시스템의 일 실시예를 도시한다.
도 6은 전력 시퀀싱 실시예를 도시한다.
도 7은 다른 전력 시퀀싱 실시예를 도시한다.
도 8은 다른 전력 시퀀싱 실시예를 도시한다.
도 9는 다른 전력 시퀀싱 실시예를 도시한다.
도 10은 다른 전력 시퀀싱 실시예를 도시한다.
도 11은 다른 전력 시퀀싱 실시예를 도시한다.
도 12는 전력 준비 회로를 도시한다.
도 13은 전력 시퀀스 인에이블링 회로를 도시한다.
도 14는 전압 레벨 시프터(shifter) 시스템을 도시한다.
도 15는 전력 디스에이블링 시스템을 도시한다.
도 5를 참조하면, 임베디드 플래시 메모리 시스템(500)의 일 실시예가 도시되어 있다. 임베디드 플래시 메모리 시스템(500)은 전력 관리 유닛(501), 마이크로제어기 유닛 코어(502), 주변기기들(503), SRAM(504), 임베디드 플래시 디바이스(505), 및 전원 버스(506)를 포함한다. 임베디드 플래시 디바이스(505)는, 선택적으로, 전술된 도 1 및 도 2의 설계를 따를 수 있다. 전력 관리 유닛(501)은 VDD(주 전원, 전형적으로 최고 전압 레벨, 전형적으로 IO 전압 레벨, 예컨대, 2.5 V 또는 1.8 V)를 생성하는 전압원(507), VDDFLASH(전형적으로 IO 전압 레벨, 예컨대, 2.5 V 또는 1.8 V)를 생성하는 전압원(509), VDDCORE(전형적으로 코어 로직 전압 레벨, 예컨대, 1.2 V 또는 0.8 V)를 생성하는 전압원(508), 및 VDDCOREFLASH(전형적으로 코어 로직 전압 레벨, 예컨대, 1.2 V 또는 0.8 V)를 생성하는 전압원(510)을 포함하고, 이들 각각은 전원 버스(506) 상에 제공된다. VDDCOREFLASH 및 VDDFLASH는, 종종, 임베디드 플래시 디바이스(505)의 코어 로직 및 (혼합된 전압 또는 IO 전압) 회로들에 각각 전력을 공급하는 데 사용되고, VDDCORE는, 종종, 임베디드 플래시 메모리 시스템(500)의 모든 다른 코어 제어 로직에 전력을 공급하는 데 사용되고, VDD는, 종종, 아날로그 기능부들 및 IO 기능부들과 같은 모든 다른 기능부들에 전력을 공급하는 데 사용된다. 하기에 논의되는 바와 같이, 도 5의 실시예는 도 3의 종래 기술의 시스템에서와는 상이한 전력 시퀀싱을 따른다.
도 6을 참조하면, 전력 시퀀싱 모드(600)가 도시되어 있다. 전압원(507)은 전압(601)(VDD) 및 전압(603)(VDDFLASH)을 생성하고, 전압원(508)은 전압(602)(VDDCORE)을 생성한다. 여기서, VDD 및 VDDFLASH는 동일하다. 시간 TU0과 TU4 사이의 기간은 전력 인가(power-on)(power-up으로도 알려져 있음) 시퀀스를 나타내고, 시간 TD0과 TD3 사이의 기간은 전력 차단 시퀀스를 나타낸다. 종래 기술에서와는 달리, 전압(601)(VDD, VDDFLASH) 및 전압(602)(VDDCORE)이 전력 인가 시퀀스 동안 시간 TU0에서 동시에(또는 거의 동시에) 램프업하기 시작하고, 전압(601)(VDD, VDDFLASH) 및 전압(602)(VDDCORE)이 시간 TD3에서 동시에(또는 거의 동시에) 0 V에 도달한다. 일 실시예에서, 램프업 기간 동안, 전압(602)(VDDCORE)은 NMOS 소스 팔로워 회로에 의해 전압(601)(VDD)을 따른다. 일 실시예에서, 램프다운 기간 동안, 전압(602)(VDDCORE)은 PMOS 소스 팔로워 회로 또는 다이오드 접속 회로(VDDCORE와 VDD 사이에 접속된 다이오드)에 의해 전압(601)(VDD)을 따른다. 전압(602)(VDDCORE)은 시간 TU1과 시간 TU2 사이 그리고 시간 TD1과 시간 TD2 사이의 중간 레벨 VDDCOREINT에서 안정상태로 유지된다. 중간 레벨 VDDCOREINT는 기본 로직 게이트들(예컨대, NAND, NOR, INV, DFF 등)이 디지털식으로 기능하기 시작할 수 있도록 한다. 전형적으로, 이러한 레벨은, 적어도, Vtn(NMOS 임계 전압) 또는 Vtp(PMOS 임계 전압) 값의 최대치 이상, 예를 들어 = ~ 0.3 내지 0.7 볼트이다. TU3과 TD1 사이에서, 전압(602)(VDDCORE)은 정밀도 조절 회로에 의해 최종 희망 전압 레벨로 조절된다.
도 7을 참조하면, 전력 시퀀싱 모드(700)가 도시되어 있다. 전압원(507)은 전압(701)(VDD)을 생성하고, 전압원(508)은 전압(702)(VDDCORE)을 생성하고, 전압원(509)은 전압(703)(VDDFLASH)을 생성한다. 시간 TU0과 TU5 사이의 기간은 전력 인가 시퀀스를 나타내고, 시간 TD0과 TD2 사이의 기간은 전력 차단 시퀀스를 나타낸다. 종래 기술에서와는 달리, 전압(701)(VDD) 및 전압(703)(VDDFLASH)이 전력 차단 시퀀스 동안 시간 TD0에서 동시에(또는 거의 동시에) 램프다운하기 시작하고, 전압(701)(VDD), 전압(702)(VDDCORE), 및 전압(703)(VDDFLASH)이 시간 TD1에서 동시에(또는 거의 동시에) 램프다운하고, 시간 TD2에서 동시에(또는 거의 동시에) 0 V에 도달한다. 램프업 동안, 전압(702)(VDDCORE)이 램프업하여 시간 TU3에서 최종 희망 전압으로 되고, 이어서, 얼마 뒤, TU4에서, 전압(703)(VDDFLASH)이 램프업하기 시작하여 시간 TU5에서 최종 희망 전압으로 된다. 이러한 실시예에서, 전압(702)(VDDCORE)은 전압(703)(VDDFLASFH)에 앞서 활성화되는데, 이는 전압(703)이 램프업하기 시작하기 전에 전압(702)이 희망 레벨에 도달하는 것을 의미한다. 이러한 경우에 있어서, 전압(703)(VDDFLASH)의 회로들이 기능하기 시작하기 전, 임베디드 플래시(505)의 제어 로직이 기능할 수 있을 것이고, 그런 이유로 칩 기능을 제어할 수 있을 것이다. 전형적으로, 전압(703)(VDFLASH)의 회로들은, 주로, 전압(702)(VDDCORE)에 의해 전력을 공급받는 제어 로직에 의해 제어된다. 일 실시예에서, 램프업 시간 TU0 및 TU4 동안, 전압(703)(VDDFLASH)은 부동 레벨(floating level)(하이 Z, 구동되지 않음)에 있다.
도 8을 참조하면, 전력 시퀀싱 모드(800)가 도시되어 있다. 전압원(507)은 전압(801)(VDD)을 생성하고, 전압원(508)은 전압(802)(VDDCORE)을 생성하고, 전압원(509)은 전압(803)(VDDFLASH)을 생성한다. 시간 TU0과 TU3 사이의 기간은 전력 인가 시퀀스를 나타내고, 시간 TD0과 TD2 사이의 기간은 전력 차단 시퀀스를 나타낸다. 종래 기술에서와는 달리, 전압(801)(VDD) 및 전압(803)(VDDFLASH)이 전력 인가 시퀀스 동안 시간 TU0에서 동시에 램프업하기 시작하고, 전압(801)(VDD), 전압(802)(VDDCORE), 및 전압(803)(VDDFLASH)이 시간 TD2에서 동시에 0 V에 도달한다. 전력 인가 단계 동안, 전압(801, 803)(VDDFLASH)은 시간 TU0과 TU1 사이에서 램프업하여 최종 전압에서 안정화되지만, 전압(802)(VDDCORE)은 본질적으로 0 볼트에서 유지되고, 시간 TU2에서 램프업하기 시작하고 시간 TU3에서 안정화된다. 시간 TU0 및 TU3 동안, 전압(803)(VDDFLASH)의 회로들 및 전압(802)(VDDCORE)의 회로들은 전압(801)(VDD)에 의해 전력을 공급받는 VDD 제어 로직에 의해 인에이블링되거나 디스에이블링된다. 일 실시예에서, 전압(802)(VDDCORE)은 전압(801)(VDD)이 TU0과 TU1 사이의 기간에서 램프업하는 동안에 부동 레벨(하이 Z)에 있다. 여기서, 다른 실시예로서, 전압(801)(VDD)가 먼저 램프업되다가 일정하게 유지되는 동안 전압(801, 803)(VDDFLASH)와 전압(802)(VDDCORE)가 램프업되었다가 일정하게 유지되는 구간을 가질 수 있다.
도 9를 참조하면, 전력 시퀀싱 모드(900)가 도시되어 있다. 전압원(507)은 전압(901)(VDD)을 생성하고, 전압원(508)은 전압(902)(VDDCORE)을 생성하고, 전압원(509)은 전압(903)(VDDFLASH)을 생성한다. 시간 TU0과 TU5 사이의 기간은 전력 인가 시퀀스를 나타내고, 시간 TD0과 TD4 사이의 기간은 전력 차단 시퀀스를 나타낸다. 전력 인가 시퀀스는 전력 인가 시퀀스 모드(700)와 유사하다. 전력 차단 시퀀스는 전력 인가 시퀀스의 미러링된 시퀀스이다.
도 10을 참조하면, 전력 시퀀싱 모드(1000)가 도시되어 있다. 전압원(507)은 전압(1001)(VDD)을 생성하고, 전압원(508)은 전압(1002)(VDDCORE)을 생성하고, 전압원(509)은 전압(1003)(VDDFLASH)을 생성하고, 전압원(510)은 전압(1004)(VDDCOREFLASH)을 생성한다. 시간 TU0과 TU4 사이의 기간은 전력 인가 시퀀스를 나타내고, 시간 TD0과 TD4 사이의 기간은 전력 차단 시퀀스를 나타낸다. 종래 기술에서와는 달리, 전압(1001)(VDD) 및 전압(1002)(VDDCORE)은 시간 TD4에서 동시에 0 V에 도달한다. 전압(1003)(VDDFLASH) 및 전압(1004)(VDDCOREFLASF) 및/또는 전압(1001)(VDD) 및/또는 전압(1002)(VDDCORE)은 임베디드 플래시 디바이스(505)에 공급된다. 전압(1003)(VDDFLASH) 및 전압(1004)(VDDCOREFLASF)은 양측 모두가 동시에(또는 거의 동시에) 램프업 및 램프다운하고 있다.
전술된 전력 시퀀스 모드들(600, 700, 800, 900, 1000, 1100)에서, 임베디드 플래시 디바이스(505)는 전압(603/703/803/903/1003/1103)(VDDFLASH), 전압(1004)(VDDCOREFLASH), 및/또는 전압(601/701/801/901/1001/1101)(VDD) 및/또는 전압(602/702/802/902/1002/1102)(VDDCORE)을 수신한다. 일 실시예에서, 프로그래밍 및 소거와 같은 플래시에 필요한 고전압 전하 펌프 회로들은 전압(601/701/801/901/1001/1101)(VDD)으로부터 전력을 공급받는다. 다른 실시예에서, 프로그래밍 및 소거와 같은 플래시에 필요한 고전압 전하 펌프 회로들은 전압(603/703/803/903/1003/1103)(VDDFLASH)으로부터 전력을 공급받는다.
도 11을 참조하면, 전력 시퀀싱 모드(1100)가 도시되어 있다. 전압원(507)은 전압(1101)(VDD)을 생성하고, 전압원(508)은 전압(1102)(VDDCORE)을 생성하고, 전압원(509)은 전압(1103)(VDDFLASH)을 생성한다. 시간 TU0과 TU4 사이의 기간은 전력 인가 시퀀스를 나타내고, 시간 TD0과 TD4 사이의 기간은 전력 차단 시퀀스를 나타낸다. 종래 기술에서와는 달리, 전압(1102)(VDDCORE) 및 전압(1103)(VDDFLASH)은 전력 인가 시퀀스 동안 시간 TU2에서 동시에 램프업하기 시작하고, 전력 차단 시퀀스 동안 시간 TD3에서 동시에 램프다운하기 시작하고, 전압(1101)(VDD), 전압(1102)(VDDCORE), 및 전압(1103)(VDDFLASH)은 시간 TD2에서 동시에 0 V에 도달한다. 전력 차단 시퀀스는 전력 인가 시퀀스에 미러링된다. 전압(1103)(VDDFLASH)은 전압(1102)(VDDCORE)이 안정화된 후에 램프업하기 시작한다.
도 12를 참조하면, 전력 관리 유닛(501)에 대한 제어 시스템(1200)이 도시되어 있다. 리셋 신호(1210)가 전압원(507), 전압원(508), 전압원(509), 및 전압원(510)에 커플링된다. 리셋 신호(1210)가 활성 상태인 경우, 전압원(507), 전압원(508), 전압원(509), 및 전압원(510)은 리셋되는데, 이는 전력 차단 모드에 진입하는 것을 포함할 수 있다. 검출기 회로(1207)는 전압원(507)으로부터 전압(VDD)을 수신하고, 검출기 회로(1208)는 전압원(508)으로부터 전압(VDDCORE)을 수신하고, 검출기 회로(1209)는 전압원(509)으로부터 전압(VDDFLASH)을 수신하고, 검출기 회로(1210)는 전압원(510)으로부터 전압(VDDCOREFLASH)을 수신한다.
검출기 회로(1207)는 전압원(507)으로부터의 전압이 임계치들 V1A 및 V1B(V1B > V1A) 초과인지 여부를 판정하고, 검출 준비 신호들(1217A, 1217B)을 각각 출력한다. 신호(1217A/1217B)가 하이인 경우, 전압원(507)으로부터의 전압(VDD)은 임계치 V1A/V1B 초과이다.
검출기 회로(1208)는 전압원(508)으로부터의 전압이 임계치들 V2A 및 V2B(V2B > V2A) 초과인지 여부를 판정하고, 검출 준비 신호들(1218A, 1218B)을 각각 출력한다. 신호(1218A/1218B)가 하이인 경우, 전압원(508)으로부터의 전압(VDDCORE)은 임계치 V2A/V2B 초과이다.
검출기 회로(1209)는 전압원(509)으로부터의 전압이 임계치들 V3A 및 V3B(V3B > V3A) 초과인지 여부를 판정하고, 검출 준비 신호들(1219A, 1219B)을 각각 출력한다. 신호(1219A/1219B)가 하이인 경우, 전압원(509)으로부터의 전압(VDDFLASH)은 임계치 V3A/V3B 초과이다.
검출기 회로(1210)는 전압원(510)으로부터의 전압이 임계치들 V4A 및 V4B(V4B > V4A) 초과인지 여부를 판정하고, 검출 준비 신호들(1220A, 1220B)을 각각 출력한다. 신호(1220A/1220B)가 하이인 경우, 전압원(510)으로부터의 전압(VDDCOREFLASH)은 임계치 V4A/V4B 초과이다.
신호들(1217A/1217B, 1218A/1218B, 1219A/1219B, 1220A/1220B)은, 예컨대 회로 컨텐션(contention) 및 바람직하지 못한 전력 소비를 피하도록, 전력 인가 시퀀스의 램프업 동안 그리고 전력 차단 시퀀스의 램프다운 동안 회로들 및 칩 기능을 제어하는 데 사용된다.
도 13을 참조하면, 전력 시퀀스 인에이블링 회로(1300)가 도시되어 있다. 전력 시퀀스 인에이블링 회로(1300)는, 도 13에 도시된 바와 같이 커플링된, PMOS 트랜지스터(1301), NMOS 트랜지스터(1302), NMOS 트랜지스터(1303), 및 선택적인 NMOS 트랜지스터(1304)를 포함한다. VDD(1306)가 존재하고 ENVDDFLASH_N(1307)이 활성 상태인 경우, VDDFLASH(1305)가 생성된다. VDDFLASH(1305)는 PMOS 트랜지스터(1301)에 걸친 전압 강하에 기초하여 VDD(1306) 미만이 될 것이다. ENVDDFLASH_N(1307)이 활성 상태가 아닌 경우, VDDFLASH(1305)는 VDDFLASH-BIAS(1308) 및 NMOS 트랜지스터(1302)에 걸친 전압 강하에 의해 결정되는 더 작은 전압으로 강하할 것이다. 따라서, VDDFLASH(1305)는 0 V가 아니라 VDDFLASH-BIAS(1308) 근처의 전압으로 강하할 것이다. 다른 실시예에서, VDDFLASH-BIAS(1308)는 전력 시퀀싱 모드(700)의 전압(702)(VDDCORE)과 같은 코어 로직 전원 VDD와 같다. 다른 실시예에서, VDDFLASH-BIAS(1308)는 부동(하이 Z)이다. 다른 실시예에서, 트랜지스터들(1302, 1303, 1304)은 접속되지 않는데, 이는 PMOS 트랜지스터(1301)가 인에이블링되지 않는 경우에 VDDFLASH(1305)가 부동(하이 Z)이라는 것을 의미한다.
도 14를 참조하면, VDD 레벨 시프터 시스템(1400)이 도시되어 있다. VDD 레벨 시프터 시스템(1400)은 도시된 바와 같이 NMOS 트랜지스터(1402)에 커플링된 PMOS 트랜지스터(1401)를 포함한다. VDD 레벨 시프터 시스템(1400)은, 도시된 바와 같이 커플링된, NMOS 트랜지스터(1403), PMOS 트랜지스터(1404), NMOS 트랜지스터(1405), PMOS 트랜지스터(1406), NMOS 트랜지스터(1407), PMOS 트랜지스터(1408), NMOS 트랜지스터(1409), PMOS 트랜지스터(1410), 및 NMOS 트랜지스터(1411)를 추가로 포함한다. PMOS 트랜지스터(1410) 및 NMOS 트랜지스터(1411)는 코어 로직 전원(1414)(VDDCORE)에 의해 전력을 공급받는다. PMOS 트랜지스터(1401) 및 NMOS 트랜지스터(1402)는 IO 전원(1415)(VDD)에 의해 전력을 공급받는다. PMOS 트랜지스터들(1404/1406) 및 NMOS 트랜지스터들(1405/1407)은 IO 전원(1415)(VDD)에 의해 전력을 공급받는다. 트랜지스터들(1401, 1402, 1403, 1409, 1408)은 VDD 레벨 시프터(1400)에 대한 전력 제어 요소를 구성한다. 트랜지스터들(1404, 1406, 1405, 1407, 1410, 1411)은 일반 레벨 시프터를 구성한다. DIS_VDD(1412)가 "1"로 설정되는 경우, OUT_VDD(1413)는 VDD가 될 것이고, OUTB_VDD(1414)는 0이 될 것이다. 일 실시예에서, 트랜지스터(1401) 및 신호 DIS_VDD(1412)에 대한 전원 레벨은 트랜지스터들(1404, 1406, 1408)에 대한 전원 레벨 이상이다. 이러한 회로 구성에 의해, 출력들(1414, 1413)은 공지된 상태에 있고, 이때 제어 신호 DIS_VDD(1412)는 활성 상태이다.
도 15를 참조하면, 전력 디스에이블링 시스템(1500)이 도시되어 있다. 전력 디스에이블링 시스템(1500)은, 도시된 바와 같이 커플링된, PMOS 트랜지스터(1501) 및 NMOS 트랜지스터(1502)를 포함한다. 전력 디스에이블링 시스템(1500)은, 전원 레벨 시프터로서 도시된 바와 같이 커플링된, PMOS 트랜지스터(1503), NMOS 트랜지스터(1504), NMOS 트랜지스터(1505), NMOS 트랜지스터(1506), PMOS 트랜지스터(1507), NMOS 트랜지스터(1508), PMOS 트랜지스터(1509), NMOS 트랜지스터(1510), 및 PMOS 트랜지스터(1511)를 추가로 포함한다. 트랜지스터(1501, 1502, 1504, 1506, 1511)는 유사한 전력 제어 요소들로 인해 이러한 레벨 시프터의 출력들이 회로(1400)의 것과 유사한 공지된 상태에 있게 할 것이다. 전력 디스에이블링 시스템(1500)은, 도시된 바와 같이 커플링된, PMOS 트랜지스터(1512)(그의 벌크(bulk)는 그의 소스에 접속됨), PMOS 트랜지스터(1513)(그의 벌크는 그의 드레인에 접속됨), PMOS 트랜지스터(1514)(그의 벌크는 그의 소스에 접속됨), 및 PMOS 트랜지스터(1515)(그의 벌크는 그의 드레인에 접속됨)를 추가로 포함한다. DIS_VDD(1516)가 "1"인 경우, VDDxVDDCORE(1517)는 VDDCORE와 동일하다.
본 명세서에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하려는 것이 아니라, 대신, 청구항들 중 하나 이상에 의해 포괄될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 전력 인가(power-on) 시퀀스를 수행하도록 구성된, 제1 전압원 및 제2 전압원을 포함하는 전력 관리 유닛으로서,
    제1 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 램프업(ramp upward)하고, 상기 제2 전압원으로부터 출력된 전압이 램프업하고;
    상기 제1 기간 직후의 제2 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프업하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제2 기간 직후의 제3 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 램프업하고, 상기 제2 전압원으로부터 출력된 전압이 램프업하고;
    상기 제3 기간 직후의 제4 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프업하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되는, 전력 관리 유닛.
  2. 청구항 1에 있어서,
    상기 제1 전압원 및 상기 제2 전압원은 전력 차단(power-down) 시퀀스를 수행하도록 구성되며,
    제5 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운(ramp downward)하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제5 기간 직후의 제6 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 램프다운하고 이어서 일정한 레벨로 유지되고;
    상기 제6 기간 직후의 제7 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 램프다운하고, 상기 제2 전압원으로부터 출력된 전압이 램프다운하는, 전력 관리 유닛.
  3. 전력 인가 시퀀스를 수행하도록 구성된, 제1 전압원, 제2 전압원, 및 제3 전압원을 포함하는 전력 관리 유닛으로서,
    제1 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프업하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제1 기간 직후의 제2 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원이 일정한 레벨로 유지되고;
    상기 제2 기간 직후의 제3 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 램프업하고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제3 기간 직후의 제4 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원은 일정한 레벨로 유지되고;
    상기 제4 기간 직후의 제5 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프업하는, 전력 관리 유닛.
  4. 청구항 3에 있어서,
    상기 제1 전압원, 상기 제2 전압원, 및 상기 제3 전압원은 전력 차단 시퀀스를 수행하도록 구성되며,
    제6 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하고;
    상기 제6 기간 직후의 제7 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 램프다운하고, 상기 제2 전압원으로부터 출력된 전압이 램프다운하고, 상기 제3 전압원으로부터 출력된 전압이 램프다운하는, 전력 관리 유닛.
  5. 청구항 3에 있어서,
    상기 제1 전압원, 상기 제2 전압원, 및 상기 제3 전압원은 전력 차단 시퀀스를 수행하도록 구성되며,
    제6 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하고;
    상기 제6 기간 직후의 제7 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고;
    상기 제7 기간 직후의 제8 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제8 기간 직후의 제9 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하는, 전력 관리 유닛.
  6. 전력 인가 시퀀스를 수행하도록 구성된, 제1 전압원, 제2 전압원, 및 제3 전압원을 포함하는 전력 관리 유닛으로서,
    제1 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프업하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프업하고;
    상기 제1 기간 직후의 제2 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원은 일정한 레벨로 유지되고;
    상기 제2 기간 직후의 제3 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 램프업하고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되는, 전력 관리 유닛.
  7. 청구항 6에 있어서,
    상기 제1 전압원, 상기 제2 전압원, 및 상기 제3 전압원은 전력 차단 시퀀스를 수행하도록 구성되며,
    제4 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하고;
    상기 제4 기간 직후의 제5 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 램프다운하고, 상기 제2 전압원으로부터 출력된 전압이 램프다운하고, 상기 제3 전압원으로부터 출력된 전압이 램프다운하는, 전력 관리 유닛.
  8. 전력 인가 시퀀스를 수행하도록 구성된, 제1 전압원, 제2 전압원, 제3 전압원, 및 제4 전압원을 포함하는 전력 관리 유닛으로서,
    제1 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프업하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제4 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제1 기간 직후의 제2 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제4 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고;
    상기 제2 기간 직후의 제3 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 램프업하고 이어서 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제4 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제3 기간 직후의 제4 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프업하고, 상기 제4 전압원으로부터 출력된 전압은 램프업하는, 전력 관리 유닛.
  9. 청구항 8에 있어서,
    상기 제1 전압원, 상기 제2 전압원, 상기 제3 전압원, 및 상기 제4 전압원은 전력 차단 시퀀스를 수행하도록 구성되며,
    제5 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하고, 상기 제4 전압원으로부터 출력된 전압은 일정하게 유지되고 이어서 램프다운하고;
    상기 제5 기간 직후의 제6 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제4 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고;
    상기 제6 기간 직후의 제7 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제4 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제7 기간 직후의 제8 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 램프다운하고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제4 전압원으로부터 출력된 전압은 일정한 레벨로 유지되는, 전력 관리 유닛.
  10. 전력 인가 시퀀스를 수행하도록 구성된, 제1 전압원, 제2 전압원, 및 제3 전압원을 포함하는 전력 관리 유닛으로서,
    제1 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프업하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제1 기간 직후의 제2 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원이 일정한 레벨로 유지되고;
    상기 제2 기간 직후의 제3 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 램프업하고 이어서 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프업하고 이어서 일정한 레벨로 유지되고;
    상기 제3 기간 직후의 제4 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 램프업하고 이어서 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프업하는, 전력 관리 유닛.
  11. 청구항 10에 있어서,
    상기 제1 전압원, 상기 제2 전압원, 및 상기 제3 전압원은 전력 차단 시퀀스를 수행하도록 구성되며,
    제5 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하고;
    상기 제5 기간 직후의 제6 기간 동안, 상기 제1 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제2 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압이 일정한 레벨로 유지되고;
    상기 제6 기간 직후의 제7 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고, 상기 제3 전압원으로부터 출력된 전압은 일정한 레벨로 유지되고;
    상기 제7 기간 직후의 제8 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 램프다운하고, 상기 제2 전압원으로부터 출력된 전압은 램프다운하고, 상기 제3 전압원으로부터 출력된 전압은 램프다운하는, 전력 관리 유닛.
  12. 주 전원, 코어 로직 전원, 및 전력 제어 유닛을 포함하는 전력 관리 제어 시스템을 동작시키는 방법으로서,
    상기 주 전원으로부터의 출력 전압이 미리 결정된 제1 레벨을 통과하는 경우에 제1 검출 준비 출력 신호를 제공하는 단계;
    상기 코어 로직 전원으로부터의 출력 전압이 미리 결정된 제2 레벨을 통과하는 경우에 제2 검출 준비 출력 신호를 제공하는 단계;
    상기 제1 검출 준비 출력 신호에 응답하여, 상기 전력 제어 유닛에 의해, 상기 주 전원으로부터 임베디드 플래시 메모리 디바이스로의 전력 공급을 인에이블링하는 단계; 및
    상기 제2 검출 준비 출력 신호에 응답하여, 상기 전력 제어 유닛에 의해, 상기 코어 로직 전원으로부터 상기 임베디드 플래시 메모리 디바이스로의 전력 공급을 인에이블링하는 단계를 포함하는, 방법.
  13. 청구항 12에 있어서,
    상기 전력 제어 유닛에 의해, 상기 주 전원으로부터 전하 펌프 회로로의 전력 공급을 인에이블링하는 단계를 추가로 포함하는, 방법.
  14. 전력 시퀀스 인에이블링 회로로서,
    PMOS 트랜지스터;
    상기 PMOS 트랜지스터에 연결되는 제1 NMOS 트랜지스터;
    상기 제1 NMOS 트랜지스터에 직렬로 연결되는 제2 NMOS 트랜지스터- 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 NMOS 트랜지스터의 드레인에 연결됨-; 및
    전력 인가 시퀀스를 수행하도록 구성되고, 상기 제1 NMOS 트랜지스터로 전압을 인가하는 제1 전압원을 포함하며,
    전력 인가(power up) 기간 동안, 상기 제1 전압원으로부터 출력된 전압은 상기 PMOS 트랜지스터를 통해 제2 전압원으로부터 출력된 전압을 향해 램프업하고,
    전력 차단 기간 동안, 상기 제2 전압원을 향하여 램프업된 전압은 상기 제1 NMOS 트랜지스터를 통해 0 볼트 초과의 중간 전압을 향해 램프다운하는, 전력 시퀀스 인에이블링 회로.
  15. 청구항 14에 있어서,
    상기 제1 전압원 및 제2 전압원에 대한 인에이블링 회로를 제어하는 전력 관리 제어 시스템을 추가로 포함하는, 전력 시퀀스 인에이블링 회로.
  16. 청구항 15에 있어서,
    상기 전력 관리 제어 시스템은 복수의 검출 준비 출력 신호들을 제공하여 상기 인에이블링 회로를 제어하는, 전력 시퀀스 인에이블링 회로.
  17. 청구항 14에 있어서,
    상기 중간 전압은 부동(floating)인, 전력 시퀀스 인에이블링 회로
  18. 삭제
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