TWI597598B - 用於嵌入式快閃記憶體裝置的改善電力定序 - Google Patents

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TWI597598B TW104115041A TW104115041A TWI597598B TW I597598 B TWI597598 B TW I597598B TW 104115041 A TW104115041 A TW 104115041A TW 104115041 A TW104115041 A TW 104115041A TW I597598 B TWI597598 B TW I597598B
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Description

用於嵌入式快閃記憶體裝置的改善電力定序
本發明揭示一種用於嵌入式快閃記憶體裝置內之改善電力定序的系統與方法。
使用浮閘來儲存其中電荷的快閃記憶體單元，以及在半導體基板中形成此種非揮發性記憶體單元的記憶體陣列，在本技術領域中已廣為所知。一般而言，此種浮閘記憶體單元一直以來係為分離閘類型或堆疊閘類型。
圖1顯示習知的非揮發性記憶體單元10。分離閘超快閃(SF)記憶體單元10包含半導體基板1，其為第一導電類型，如P型。基板1具有表面，其上形成有第一區域2(亦已知為源極線(SL))，其為第二導電類型，如N型。在基板1的表面上形成有第二區域3(亦已知為汲極線)，其亦為第二導電類型，如N型。在第一區域2及第二區域3之間係通道區域4。位元線(BL)9係連接至第二區域3。字線(WL)8(亦稱為選擇閘)係位在通道區域4的第一部分上且與其絕緣。字線8極少或完全沒有與第二區域3重疊。浮閘(FG)5係在通道區域4的另一部分之上。浮閘5與字線8相鄰且與其絕緣。浮閘 5亦與第一區域2相鄰。耦合閘(CG)7(亦已知為控制閘)係在浮閘5之上且與其絕緣。抹除閘(EG)6係在第一區域2之上，並與浮閘5和耦合閘7相鄰且與其絕緣。抹除閘6亦與第一區域2絕緣。
下文說明習知非揮發性記憶體單元10之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘(EG)6上施加高電壓來抹除單元10。從浮閘(FG)5穿隧至抹除閘(EG)6的電子致使浮閘(FG)5帶正電，使單元10在讀取條件中為接通狀態。所得的單元抹除狀態已知為「1」狀態。藉由在該抹除閘(EG)6上施加正電壓Vegp、在該耦合閘(CG)7上施加負電壓Vcgn，並且令其他端子等於零伏特，來達成用於抹除之另一實施例。負電壓Vcgn負耦合浮閘(FG)5，因此用於抹除所需的正電壓Vcgp較小。從浮閘(FG)5穿隧至抹除閘(EG)6的電子致使浮閘(FG)5帶正電，使單元10在讀取狀態(單元狀態「1」)中為接通狀態。或者，該字線(WL)8(Vwle)及該源極線(SL)2(Vsle)可為負性，用以進一步降低該抹除閘(FG)5上抹除所需要的該正電壓。本例中負電壓Vwle及Vsle的大小小到不足以使p/n接面順偏。透過源極側熱電子程式化機制，藉由在耦合閘(CG)7上施加高電壓、在源極線(SL)2上施加高電壓、在抹除閘(EG)6施加中電壓、及在位元線(BL)9上施加程式化電流來程式化單元10。流過字線(WL)8和浮閘(FG)5之間間隙的一部分電子獲得足夠的能量以注入到浮閘(FG)5，致使浮閘(FG)5帶負電，使單元10在讀取條件中為關斷狀態。所得的單元程式化狀態係已知為「0」狀態。
藉由在位元線(BL)9上施加抑制電壓可在程式化期間抑制單元10(例如，若欲程式化單元列中的另一單元但卻不要程式化單元10之時)。分離式閘極快閃記憶體操作及各種電路系統的描述請參閱Hieu Van Tran等人之美國專利第7,990,773號(名稱為「Sub Volt Flash Memory System」)、以及Hieu Van Tran等人之美國專利第8,072,815號(名稱為「Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems」)，兩者係以引用方式併入本文中。
圖2描繪一典型習知技術之二維習知技術快閃記憶體系統的架構。晶粒12包含：用於儲存資料的記憶體陣列15及記憶體陣列20，該記憶體陣列視需要地利用如圖1之記憶體單元10；用於致能晶粒12的其他組件與下列者之間電性連通的墊片35及墊片80：通常是，依序連接至接腳(未顯示)的導線接合(未顯示)，或用以從封裝晶片外面接取積體電路的封裝凸塊，或用於互連至SOC(系統單晶片)上之其他大型物(macro)的大型界面接腳(macro interface pin)(未顯示)；用以為該系統提供正及負電壓供應的高電壓電路75；用於提供如冗餘及內建自我測試之各種控制功能的控制邏輯70；類比電路65；用以分別自記憶體陣列15及記憶體陣列20讀取資料的感測電路60及61；用以分別在記憶體陣列15及記憶體陣列20中存取欲讀取或欲寫入之列的列解碼器電路45及列解碼器電路46；用以分別在記憶體陣列15及記憶體陣列20中存取欲讀取或欲寫入之行的行解碼器55及行解碼器56；用以分別為記憶體陣列15及記憶體陣列20的程式化 及抹除操作提供增高電壓的電荷泵電路50及電荷泵電路51；由記憶體陣列15及記憶體陣列20共用以用於讀寫(抹除/程式化)操作的高電壓驅動器電路30；在讀寫操作期間由記憶體陣列15使用的高電壓驅動器電路25、以及在讀寫(抹除/程式化)操作期間由記憶體陣列20使用的高電壓驅動器電路26；以及用以分別在記憶體陣列15及記憶體陣列20寫入操作期間取消選取不需要程式化之位元線的位元線抑制電壓電路40及位元線抑制電壓電路41。在所屬技術領域中具有通常知識者應已理解此等功能區塊，且在先前技術中已知圖2所示之區塊布局。
參考圖3，其描繪先前技術的嵌入式快閃記憶體系統100。嵌入式快閃記憶體系統100包含電力管理單元101、微控制器單元核心102、周邊設備103(USBx,SPI,I2C,UART,ADC,DAC,PWM,MC,HMI)、SRAM 104、嵌入式快閃裝置105、以及電力供應匯流排106。嵌入式快閃裝置105選擇性地可遵循上述圖1與圖2的設計。電力管理單元101產生提供於電力供應匯流排106上的複數電壓。提供於電力供應匯流排106上之電壓的三項實例為VDD、VDDCORE、以及VDDFLASH。VDD通常相對高(譬如2.5V)，VDDCore相對低(譬如1.2V)，而VDDFLASH亦相對高(譬如2.5V)，且在一些情形中VDDFLASH等於VDDCORE。VDDCORE經常用以供電給嵌入式快閃記憶體系統100的控制邏輯。VDD經常用以供電給所有其他功能。
參考圖4，其描繪用於先前技術的嵌入式快閃記憶體系統100之典型電力序列操作。在供電(power-up)序列期間內，在時間TU0，電壓401的電壓開始斜線上升。在時間TU1，電壓402的電壓開始斜線上升。在時間TU2，電壓401的電壓開始為平線區。在時間TU3，電壓402的電壓開始為平線區。在此，電壓401可為VDD，且電壓402可為VDDFLASH。
在斷電(power-down)序列的期間內，在時間TD0，電壓402的電壓開始斜線下降。在時間TD1，電壓401的電壓開始斜線下降。在時間TD2，電壓402的電壓達到0V。在時間TD3，電壓401的電壓達到0V。
圖4之先前技術電力定序可能是有問題的。具體來說，在時間TU0與TU1之間的時期，電壓401可達到充分的操作位準，然而電壓402卻不在充分的操作位準。相似地，在時間TU1與TU2之間的時期，電壓401可在充分的操作位準，然而電壓402卻尚未在充分的操作位準。在時間TD0與TD1之間的時段中，電壓401將仍在充分的操作位準上，但是電壓402卻可能落到充分的操作位準以下。在時間TD1與TD2之間，電壓402將在充分的操作位準以下達至少該時期的一部份，然而電壓401卻仍將在充分的操作位準以上。在時間TD2與TD3之間，電壓402將在充分的操作位準以下，且電壓401可能仍在充分的操作位準達至少該時期的一部份。這些電壓401與電壓402狀態的不一致性會導致在操作先前技術之嵌入式快閃 記憶體系統100時的問題。例如，在其他電路(譬如電荷泵)就緒好運作之前，邏輯電路無法運作。
所需要的是一種針對複數個電壓源產生改善電力定序的改善電力管理單元。
1‧‧‧半導體基板
2‧‧‧源極線/第一區域
3‧‧‧第二區域
4‧‧‧通道區域
5‧‧‧浮閘
6‧‧‧抹除閘
7‧‧‧耦合閘
8‧‧‧字線
9‧‧‧位元線
10‧‧‧非揮發性記憶體單元/分離閘超快閃記憶體單元
12‧‧‧晶粒
15‧‧‧記憶體陣列
20‧‧‧記憶體陣列
25‧‧‧高電壓驅動器電路
26‧‧‧高電壓驅動器電路
30‧‧‧高電壓驅動器電路
35‧‧‧墊片
40‧‧‧位元線抑制電壓電路
41‧‧‧位元線抑制電壓電路
45‧‧‧列解碼器電路
46‧‧‧列解碼器電路
50‧‧‧電荷泵電路
51‧‧‧電荷泵電路
55‧‧‧行解碼器
56‧‧‧行解碼器
60‧‧‧感測電路
61‧‧‧感測電路
65‧‧‧類比電路
70‧‧‧控制邏輯
75‧‧‧高電壓電路
80‧‧‧墊片
100‧‧‧嵌入式快閃記憶體系統
101‧‧‧電力管理單元
102‧‧‧微控器單元核心
103‧‧‧周邊設備
104‧‧‧靜態隨機存取記憶體
105‧‧‧嵌入式快閃裝置
106‧‧‧電力供應匯流排
401‧‧‧電壓
402‧‧‧電壓
500‧‧‧嵌入式快閃記憶體系統
501‧‧‧電力管理單元
502‧‧‧微控器單元核心
503‧‧‧周邊設備
504‧‧‧靜態隨機存取記憶體
505‧‧‧嵌入式快閃裝置
506‧‧‧電力供應匯流排
507‧‧‧電壓源
508‧‧‧電壓源
509‧‧‧電壓源
510‧‧‧電壓源
600‧‧‧電力定序模式
601‧‧‧電壓
602‧‧‧電壓
603‧‧‧電壓
700‧‧‧電力定序模式
701‧‧‧電壓
702‧‧‧電壓
703‧‧‧電壓
800‧‧‧電力定序模式
801‧‧‧電壓
802‧‧‧電壓
803‧‧‧電壓
900‧‧‧電力定序模式
901‧‧‧電壓
902‧‧‧電壓
903‧‧‧電壓
1000‧‧‧電力定序模式
1001‧‧‧電壓
1002‧‧‧電壓
1003‧‧‧電壓
1004‧‧‧電壓
1100‧‧‧電力定序模式
1101‧‧‧電壓
1102‧‧‧電壓
1103‧‧‧電壓
1200‧‧‧控制系統
1207‧‧‧偵測器電路
1208‧‧‧偵測器電路
1209‧‧‧偵測器電路
1210‧‧‧偵測器電路/重設信號
1217A‧‧‧偵測就緒信號
1217B‧‧‧偵測就緒信號
1218A‧‧‧偵測就緒信號
1218B‧‧‧偵測就緒信號
1219A‧‧‧偵測就緒信號
1219B‧‧‧偵測就緒信號
1220A‧‧‧偵測就緒信號
1220B‧‧‧偵測就緒信號
1300‧‧‧電力定序致能電路
1301‧‧‧PMOS電晶體
1302‧‧‧NMOS電晶體
1303‧‧‧NMOS電晶體
1304‧‧‧選擇性的NMOS電晶體
1305‧‧‧VDDFLASH
1306‧‧‧VDD
1307‧‧‧ENVDDFLASH_N
1308‧‧‧VDDFLASH-BIAS
1400‧‧‧VDD位準偏移器系統
1401‧‧‧PMOS電晶體
1402‧‧‧NMOS電晶體
1403‧‧‧NMOS電晶體
1404‧‧‧PMOS電晶體
1405‧‧‧NMOS電晶體
1406‧‧‧PMOS電晶體
1407‧‧‧NMOS電晶體
1408‧‧‧PMOS電晶體
1409‧‧‧NMOS電晶體
1410‧‧‧PMOS電晶體
1411‧‧‧NMOS電晶體
1412‧‧‧DIS_VDD
1413‧‧‧OUT_VDD
1414‧‧‧OUTB_VDD/核心邏輯電力供應
1415‧‧‧IO電力供應
1500‧‧‧電力去能系統
1501‧‧‧PMOS電晶體
1502‧‧‧NMOS電晶體
1503‧‧‧PMOS電晶體
1504‧‧‧NMOS電晶體
1505‧‧‧NMOS電晶體
1506‧‧‧NMOS電晶體
1507‧‧‧PMOS電晶體
1508‧‧‧NMOS電晶體
1509‧‧‧PMOS電晶體
1510‧‧‧NMOS電晶體
1511‧‧‧PMOS電晶體
1512‧‧‧PMOS電晶體
1513‧‧‧PMOS電晶體
1514‧‧‧PMOS電晶體
1515‧‧‧PMOS電晶體
1516‧‧‧DIS_VDD
1517‧‧‧VDDxVDDCORE
圖1描繪先前技術的分離閘快閃記憶體單元。
圖2描繪先前技術的快閃記憶體陣列之布局。
圖3描繪先前技術的嵌入式快閃記憶體系統。
圖4描繪在嵌入式快閃記憶體系統內之兩電壓源的先前技術電力定序。
圖5描繪嵌入式快閃記憶體系統的一項實施例。
圖6描繪一項電力定序實施例。
圖7描繪另一項電力定序實施例。
圖8描繪另一項電力定序實施例。
圖9描繪另一項電力定序實施例。
圖10描繪另一項電力定序實施例。
圖11描繪另一項電力定序實施例。
圖12描繪電力就緒(power-ready)電路。
圖13描繪電力序列致能電路。
圖14描繪電壓位準偏移器系統。
圖15描繪電力去能系統。
參考圖5，其描繪嵌入式快閃記憶體系統500的一項實施例。嵌入式快閃記憶體系統500包含電力管理單元501、微控制器單元核心502、周邊設備503、SRAM 504、嵌入式快閃裝置505、以及電力供應匯流排506。嵌入式快閃裝置505選擇性地可遵循上述圖1與圖2的設計。電力管理單元501包含：產生VDD(主要電力供應，一般為最高電壓位準，一般為IO電壓位準，例如，2.5V或1.8V)的電壓源507；產生VDDFLASH(一般為IO電壓位準，例如，2.5V或1.8V)的電壓源509；產生VDDCORE(一般為核心邏輯電壓位準，例如，1.2V或0.8V)的電壓源508；以及產生VDDCOREFLASH(一般為核心邏輯電壓位準，例如，1.2V或0.8V)的電壓源510，該等電壓源之各者皆提供在電力供應匯流排506上。VDDCOREFLASH與VDDFLASH經常用以分別供電給嵌入式快閃裝置505的核心邏輯與(混合電壓或IO電壓)電路，VDDCORE經常用以供電給嵌入式快閃記憶體系統500的所有其他核心控制邏輯，且VDD經常用以供電給所有其他功能，譬如類比功能以及IO功能。如以下所討論，圖5的實施例遵循與圖3之先前技術系統不同的電力定序。
參考圖6，其描繪電力定序模式600。電壓源507產生電壓601(VDD)與603(VDDFLASH)，且電壓源508產生電壓602(VDDCORE)。此處，VDD與VDDFLASH係相等。時間TU0與TU4之間的時期描繪電力開啟(power-on)(又稱作，供電)序列，且 時間TD0與TD3之間的期間描繪斷電序列。與先前技術不同的是，在供電序列期間，電壓601(VDD,VDDFLASH)與電壓602(VDDCORE)在時間TU0同時(或大約同時)開始斜線上升，且電壓601(VDD,VDDFLASH)與電壓602(VDDCORE)在時間TD3同時(或大約同時)達到0V。在一項實施例中，在斜線上升時期的期間，藉由NMOS源極隨耦電路，電壓602(VDDCORE)跟隨電壓601(VDD)。在一項實施例中，在斜線下降時期的期間，藉由PMOS源極隨耦電路或二極體連接電路(在VDDCORE與VDD之間連接的二極體)，電壓602(VDDCORE)跟隨電壓601(VDD)。在時間TU1與TU2之間以及在時間TD1與TD2之間，電壓602(VDDCORE)係在中間位準VDDCOREINT的平線區。中間位準VDDCOREINT使得基礎邏輯閘(例如，NAND、NOR、INV、DFF等等)可開始以數位方式作用。一般來說，此位準至少等於或大於Vtn(NMOS臨界電壓)或Vtp(PMOS臨界電壓)值的最大值，例如=~0.3-0.7伏特。在TU3與TD1之間，電壓602(VDDCORE)藉由精度調整電路而被調整至最終期望之電壓位準。
參考圖7，其描繪電力定序模式700。電壓源507產生電壓701(VDD)，電壓源508產生電壓702(VDDCORE)，以及電壓源509產生電壓703(VDDFLASH)。時間TU0與TU5之間的時期描繪電力開啟序列，而時間TD0與TD2之間的時期描繪斷電序列。與先前技術不同的是，在斷電序列期間，電壓701(VDD)與電壓703(VDDFLASH)在時間TD0同時(或大約同時)開始斜線下降，且 電壓701(VDD)、電壓702(VDDCORE)、及電壓703(VDDFLASH)在時間TD1同時(或大約同時)斜線下降，並在時間TD2同時(或大約同時)達到0V。在斜線上升期間，電壓702(VDDCORE)斜線上升至時間TU3處的最終期望電壓，然後在稍後某個時間，在TU4，電壓703(VDDFLASH)開始斜線上升至時間TU5處的最終期望電壓。在本實施例中，電壓702(VDDCORE)在電壓703(VDDFLASFH)以前是帶電的(alive)，其意味著電壓702在電壓703開始斜線上升以前首先達到期望位準。在此情形中，嵌入式快閃裝置505的控制邏輯將能夠作用，並因而在電壓703(VDDFLASH)的電路開始作用以前控制晶片功能性。一般來說，電壓703(VDFLASH)的電路主要受到由電壓702(VDDCORE)供電之控制邏輯所控制。在一項實施例中，在斜線上升時間TU0與TU4的期間，電壓703(VDDFLASH)係在浮動位準(高-Z，未被驅動)。
參考圖8，其描繪電力定序模式800。電壓源507產生電壓801(VDD)，電壓源508產生電壓802(VDDCORE)，以及電壓源509產生電壓803(VDDFLASH)。時間TU0與TU3之間的時期描繪電力開啟序列，而時間TD0與TD2之間的時期描繪斷電序列。與先前技術不同的是，在供電序列期間，電壓801(VDD)以及電壓803(VDDFLASH)在時間TU0同時開始斜線上升，且電壓801(VDD)、電壓802(VDDCORE)、以及電壓803(VDDFLASH)在時間TD2同時達到0V。在供電階段期間，電壓801與803(VDDFLASH)正在斜線上升且於時間TU0與TU1之間穩定至最終電壓，而電壓 802(VDDCORE)基本上停留在零伏特並且在時間TU2開始斜線上升並在時間TU3穩定。在時間TU0與TU3期間，電壓803(VDDFLASH)的電路與電壓802(VDDCORE)的電路係由電壓801(VDD)所供電之VDD控制邏輯而致能或去能。在一項實施例中，在TU0與TU1之間之電壓801(VDD)斜線上升時期的期間，電壓802(VDDCORE)係在浮動位準上(高-Z)。
參考圖9，其描繪電力定序模式900。電壓源507產生電壓901(VDD)，電壓源508產生電壓902(VDDCORE)，以及電壓源509產生電壓903(VDDFLASH)。時間TU0與TU5之間的時期描繪電力開啟序列，而時間TD0與TD4之間的時期描繪斷電序列。該供電序列與供電序列模式700之供電序列相似。該斷電序列係該供電序列的鏡像序列。
參考圖10，其描繪電力定序模式1000。電壓源507產生電壓1001(VDD)，電壓源508產生電壓1002(VDDCORE)，電壓源509產生電壓1003(VDDFLASH)，以及電壓源510產生電壓1004(VDDCOREFLASH)。時間TU0與TU4之間的時期描繪電力開啟序列，而時間TD0與TD4之間的時期描繪斷電序列。與先前技術不同的是，電壓1001(VDD)與電壓1002(VDDCORE)在時間TD4同時達到0V。電壓1003(VDDFLASH)與電壓1004(VDDCOREFLASF)及/或電壓1001(VDD)及/或電壓1002(VDDCORE)被供應至嵌入式快閃裝置505。電壓1003(VDDFLASH)與電壓1004(VDDCOREFLASF)兩者同時(或大約同時)斜線上升與下降。
在以上所說明的電力序列模式600、700、800、900、1000、及1100中，嵌入式快閃裝置505接收電壓603/703/803/903/1003/1103(VDDFLASH)、電壓1004(VDDCOREFLASH)、及/或電壓601/701/801/901/1001/1101(VDD)及/或電壓602/702/802/902/1002/1102(VDDCORE)。在一項實施例中，快閃存取(譬如程式化與拭除)所需的高電壓電荷泵電路係由電壓601/701/801/901/1001/1101VDD所供電。在另一項實施例中，快閃存取(譬如程式化與拭除)所需的高電壓電荷泵電路係由電壓603/703/803/903/1003/1103VDDFLASH所供電。
參考圖11，其描繪電力定序模式1100。電壓源507產生電壓1101(VDD)，電壓源508產生電壓1102(VDDCORE)，以及電壓源509產生電壓1103(VDDFLASH)。時間TU0與TU4之間的時期描繪電力開啟序列，而時間TD0與TD4之間的時期描繪斷電序列。與先前技術不同的是，在電力開啟序列期間內，電壓1102(VDDCORE)與電壓1103(VDDFLASH)在時間TU2同時開始斜線上升，且在斷電序列期間內，在時間TD3同時開始斜線下降，且電壓1101(VDD)、電壓1102(VDDCORE)、及電壓1103(VDDFLASH)在時間TD2同時達到0V。該斷電序列係該供電序列的鏡像序列。在電壓1102(VDDCORE)穩定以後，電壓1103(VDDFLASH)開始斜線上升。
參考圖12，其描繪用於電力管理單元501的控制系統1200。重設信號1210耦合到電壓源507、電壓源508、電壓源509、以及電壓源510。當重設信號1210作用時，電壓源507、電壓源 508、電壓源509、以及電壓源510被重設，其可包含進入斷電模式。偵測器電路1207接收來自電壓源507的電壓(VDD)，偵測器電路1208接收來自電壓源508的電壓(VDDCORE)，偵測器電路1209接收來自電壓源509的電壓(VDDFLASH)，以及偵測器電路1210接收來自電壓源510的電壓(VDDCOREFLASH)。
偵測器電路1207判定來自電壓源507的電壓是否在臨界V1A與V1B以上(V1B>V1A)，並且分別輸出偵測就緒信號1217A與1217B。若信號1217A/1217B為高，則來自電壓源507的電壓(VDD)是在臨界V1A/V1B以上。
偵測器電路1208判定來自電壓源508的電壓是否在臨界V2A與V2B以上(V2B>V2A)，並且分別輸出偵測就緒信號1218A與1218B。若信號1218A/1218B為高，則來自電壓源508的電壓(VDDCORE)是在臨界V2A/V2B以上。
偵測器電路1209判定來自電壓源509的電壓是否在臨界V3A與V3B以上(V3B>V3A)，並且分別輸出偵測就緒信號1219A與1219B。若信號1219A/1219B為高，則來自電壓源509的電壓(VDDFLASH)是在臨界V3A/V3B以上。
偵測器電路1210判定來自電壓源510的電壓是否在臨界V4A與V4B以上(V4B>V4A)，並且分別輸出偵測就緒信號1220A與1220B。若信號1220A/1220B為高，則來自電壓源510的電壓(VDDCOREFLASH)是在臨界V4A/V4B以上。
在供電序列之斜線上升期間內以及在斷電序列之斜線下降期間內，使用信號1217A/1217B、1218A/1218B、1219A/1219B、1220A/1220B來控制電路與晶片功能，譬如以避免電路競爭與不希望的功率損耗。
參考圖13，其描繪電力序列致能電路1300。電力序列致能電路1300包含PMOS電晶體1301、NMOS電晶體1302、NMOS電晶體1303、以及選擇性的NMOS電晶體1304，其如圖13所示地耦合。當VDD 1306存在且ENVDDFLASH_N 1307作用時，會產生VDDFLASH 1305。基於橫跨PMOS電晶體1301的電壓降，VDDFLASH 1305將小於VDD 1306。當ENVDDFLASH_N 1307非作用時，VDDFLASH 1305將降至由VDDFLASH-BIAS 1308與橫跨NMOS電晶體1302之電壓降所決定的更小電壓。因此，VDDFLASH 1305將降到大約VDDFLASH-BIAS 1308的電壓，而不是0V。在另一項實施例中，VDDFLASH-BIAS 1308等於核心邏輯電力供應VDD，譬如電力定序模式700的電壓702(VDDCORE)。在另一項實施例中，VDDFLASH-BIAS 1308係為浮動的(高-Z)。在另一項實施例中，電晶體1302、1303、以及1304沒有連接，其意味著當PMOS電晶體1301未致能時，VDDFLASH 1305是浮動的(高-Z)。
參考圖14，其描繪VDD位準偏移器系統1400。VDD位準偏移器系統1400包含耦合到NMOS電晶體1402的PMOS電晶體1401，如所示。VDD位準偏移器系統1400進一步包含NMOS電晶體1403、PMOS電晶體1404、NMOS電晶體1405、PMOS電晶體 1406、NMOS電晶體1407、PMOS電晶體1408、NMOS電晶體1409、PMOS電晶體1410、以及NMOS電晶體1411，其係如所示地耦合。PMOS電晶體1410與NMOS電晶體1411係由核心邏輯電力供應1414(VDDCORE)所供電。PMOS電晶體1401與NMOS電晶體1402係由IO電力供應1415(VDD)所供電。PMOS電晶體1404/1406與NMOS電晶體1405/1407係由IO電力供應1415(VDD)所供電。電晶體1401、1402、1403、1409以及1408構成用於VDD位準偏移器1400的功率控制元件。電晶體1404、1406、1405、1407、1410、以及1411構成正常位準偏移器。當DIS_VDD 1412設定為「1」時，OUT_VDD 1413將是VDD，且OUTB_VDD 1414將是0。在一項實施例中，用於電晶體1401與信號DIS_VDD 1412的電力供應位準大於或等於用於電晶體1404、1406、以及1408的電力供應位準。在此電路組態下，輸出1414與1413係處於控制信號DIS_VDD 1412作用中的已知狀態。
參考圖15，其描繪電力去能系統1500。電力去能系統1500包含PMOS電晶體1501與NMOS電晶體1502，其如所示地耦合。電力去能系統1500進一步包含PMOS電晶體1503、NMOS電晶體1504、NMOS電晶體1505、NMOS電晶體1506、PMOS電晶體1507、NMOS電晶體1508、PMOS電晶體1509、NMOS電晶體1510、以及PMOS電晶體1511，其如所示地耦合，以作為電力供應位準偏移器。電晶體1501、1502、1504、1506、以及1511將由於相似的功率控制元件而導致此位準偏移器的輸出處於與電路1400相似的 已知狀態。電力去能系統1500進一步包含PMOS電晶體1512(其主體連接到其源極)、PMOS電晶體1513(其主體連接到其汲極)、PMOS電晶體1514(其主體連接到其源極)、以及PMOS電晶體1515(其主體連接到其汲極)，其如所示地耦合。當DIS_VDD 1516為「1」時，VDDxVDDCORE 1517等於VDDCORE。
本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上述之材料、製程及數值之實例僅為例示之用，且不應視為對申請專利範圍之限制。應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，用語「相鄰」包括「直接相鄰」(二者之間無設置任何中間材料、元件或間隔)和「間接相鄰」(二者之間設置有中間材料、元件或間隔)。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
500‧‧‧嵌入式快閃記憶體系統
501‧‧‧電力管理單元
502‧‧‧微控器單元核心
503‧‧‧周邊設備
504‧‧‧靜態隨機存取記憶體
505‧‧‧嵌入式快閃裝置
506‧‧‧電力供應匯流排
507‧‧‧電壓源
508‧‧‧電壓源
509‧‧‧電壓源
510‧‧‧電壓源

Claims (18)

  1. 一種電力管理單元，其包含經組態以執行電力開啟序列(power-on sequence)的第一電壓源及第二電壓源，其中：在第一時段內，來自該第一電壓源的電壓輸出斜線上升，且來自該第二電壓源的電壓輸出斜線上升；在緊跟著該第一時段的第二時段內，來自該第一電壓源的電壓輸出斜線上升，且來自該第二電壓的電壓輸出維持在恆定位準；在緊跟著該第二時段的第三時段內，來自該第一電壓源的電壓輸出斜線上升，且來自該第二電壓源的電壓輸出斜線上升；以及在緊跟著該第三時段的第四時段內，來自該第一電壓源的電壓輸出斜線上升，且來自該第二電壓源的電壓輸出維持在恆定位準。
  2. 如請求項1之電力管理單元，其中該第一電壓源及該第二電壓源經組態以執行斷電序列(power-down sequence)，其中：在第五時段內，來自該第一電壓源的電壓輸出斜線下降，且來自該第二電壓的電壓輸出維持在恆定位準；在緊跟著該第五時段的第六時段內，來自該第一電壓源的電壓輸出斜線下降，且來自該第二電壓的電壓輸出斜線下降且接著維持在恆定位準；以及在緊跟著該第六時段的第七時段內，來自該第一電壓源的電壓輸出斜線下降，且來自該第二電壓源的電壓輸出斜線下降。
  3. 一種電力管理單元，其包含經組態以執行電力開啟序列的第一電壓源、第二電壓源、以及第三電壓源，其中： 在第一時段內，來自該第一電壓源的電壓輸出斜線上升，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出維持在恆定位準；在緊跟著該第一時段的第二時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，且該第三電壓源維持在恆定位準；在緊跟著該第二時段的第三時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出斜線上升，且來自該第三電壓源的電壓輸出維持在恆定位準；在緊跟著該第三時段的第四時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，且該第三電壓源維持在恆定位準；以及在緊跟著該第四時段的第五時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓源的電壓輸出斜線上升。
  4. 如請求項3之電力管理單元，其中該第一電壓源、該第二電壓源、以及該第二電壓源經組態以執行斷電序列，其中：在第六時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓的電壓輸出維持在恆定位準，且來自該第三電壓源的電壓輸出斜線下降；在緊跟著該第六時段的第七時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓源的電壓輸出斜線下降，且來自該 第三電壓的電壓輸出斜線下降。
  5. 如請求項3之電力管理單元，其中該第一電壓源、該第二電壓源、以及該第二電壓源經組態以執行斷電序列，其中：在第六時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，且來自該第三電壓源的電壓輸出斜線下降；在緊跟著該第六時段的第七時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出維持在恆定位準；在緊跟著該第七時段的第八時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出維持在恆定位準；以及在緊跟著該第八時段的第九時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出斜線下降。
  6. 一種電力管理單元，其包含經組態以執行電力開啟序列的第一電壓源、第二電壓源、以及第三電壓源，其中：在第一時段內，來自該第一電壓源的電壓輸出斜線上升，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出斜線上升；在緊跟著該第一時段的第二時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位 準，且該第三電壓源維持在恆定位準；在緊跟著該第二時段的第三時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出斜線上升，且來自該第三電壓源的電壓輸出維持在恆定位準。
  7. 如請求項6之電力管理單元，其中該第一電壓源、該第二電壓源、以及該第二電壓源經組態以執行斷電序列，其中：在第四時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓的電壓輸出維持在恆定位準，且來自該第三電壓源的電壓輸出斜線下降；在緊跟著該第四時段的第五時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓源的電壓輸出斜線下降，且來自該第三電壓的電壓輸出斜線下降。
  8. 一種電力管理單元，其包含經組態以執行電力開啟序列的第一電壓源、第二電壓源、第三電壓源、及第四電壓源，其中：在第一時段內，來自該第一電壓源的電壓輸出斜線上升，來自該第二電壓源的電壓輸出維持在恆定位準，來自該第三電壓的電壓輸出維持在恆定位準，且來自第四電壓的電壓輸出維持在恆定位準；在緊跟著該第一時段的第二時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，來自該第三電壓源的電壓輸出維持在恆定位準，且來自該第四電壓源的電壓輸出維持在恆定位準； 在緊跟著該第二時段的第三時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出斜線上升且接著維持在恆定位準，來自該第三電壓源的電壓輸出維持在恆定位準，且來自該第四電壓源的電壓輸出維持在恆定位準；以及在緊跟著該第三時段的第四時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，來自該第三電壓源的電壓輸出斜線上升，且來自該第四電壓源的電壓輸出斜線上升。
  9. 如請求項8之電力管理單元，其中該第一電壓源、該第二電壓源、該第三電壓源、以及該第四電壓源經組態以執行斷電序列，其中：在第五時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，來自該第三電壓源的電壓輸出斜線下降，且來自該第四電壓源的電壓輸出維持恆定且接著斜線下降；在緊跟著該第五時段的第六時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，來自該第三電壓源的電壓輸出維持在恆定位準，且來自該第四電壓源的電壓輸出維持在恆定位準；在緊跟著該第六時段的第七時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓的電壓輸出維持在恆定位準，來自該第三電壓源的電壓輸出維持在恆定位準，且來自該第四電壓源的電壓輸出維持在恆定位準；以及 在緊跟著該第七時段的第八時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓的電壓輸出斜線下降，來自該第三電壓源的電壓輸出維持在恆定位準，且來自該第四電壓源的電壓輸出維持在恆定位準。
  10. 一種電力管理單元，其包含經組態以執行電力開啟序列的第一電壓源、第二電壓源、以及第三電壓源，其中：在第一時段內，來自該第一電壓源的電壓輸出斜線上升，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出斜升維持在恆定位準；在緊跟著該第一時段的第二時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓的電壓輸出維持在恆定位準，且該第三電壓源維持在恆定位準；在緊跟著該第二時段的第三時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出斜線上升且接著維持在恆定位準，且來自該第三電壓源的電壓輸出斜線上升且接著維持在恆定位準；以及在緊跟著該第五時段的第四時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出斜線上升且接著維持在恆定位準，且來自該第三電壓源的電壓輸出斜線上升。
  11. 如請求項10之電力管理單元，其中該第一電壓源、該第二電壓源、以及該第二電壓源經組態以執行斷電序列，其中：在第五時段內，來自該第一電壓源的電壓輸出維持在恆定位 準，來自該第二電壓的電壓輸出維持在恆定位準，且來自該第三電壓源的電壓輸出斜線下降；在緊跟著該第五時段的第六時段內，來自該第一電壓源的電壓輸出維持在恆定位準，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出維持在恆定位準；在緊跟著該第六時段的第七時段內，來自該第一電壓源的電壓輸出斜線下降，來自該第二電壓源的電壓輸出維持在恆定位準，且來自該第三電壓的電壓輸出維持在恆定位準；以及在緊跟著該第七時段的第八時段內，來自該第一電壓源的電壓輸出維持斜線下降，來自該第二電壓源的電壓輸出斜線下降，且來自該第三電壓的電壓輸出斜線下降。
  12. 一種操作包含主要電源、核心邏輯電源、以及電力控制單元之電力管理控制系統的方法，其包含：當來自該主要電源的輸出電壓超過第一預定位準時，提供第一偵測就緒輸出信號；當來自該核心邏輯電源的輸出電壓超過第二預定位準時，提供第二偵測就緒輸出信號；回應於該第一偵測就緒輸出信號，藉由該電力控制單元，致能自該主要電源至嵌入式快閃記憶體裝置之電力供應；以及回應於該第二偵測就緒輸出信號，藉由該電力控制單元，致能自該核心邏輯電源至該嵌入式快閃記憶體裝置之電力供應。
  13. 如請求項12之方法，其進一步包含： 藉由該電力控制單元，致能自該主要電源至電荷泵電路之電力供應。
  14. 一種電力序列致能電路，其包含：PMOS電晶體；第一NMOS電晶體；第一電壓源，其經組態以執行電源開啟序列，其中：在供電時段內，來自該第一電壓源的電壓輸出透過該PMOS電晶體朝向來自第二電壓源的電壓輸出而斜線上升，以及在斷電時期內，來自該第二電壓源的電壓透過該第一NMOS電晶體朝向大於零伏特的中間電壓而斜線下降。
  15. 如請求項14之電路，其進一步包含：用以控制該第一電壓源與第二電壓源之致能電路的電力管理控制系統。
  16. 如請求項15之電路，其中該電力管理控制系統提供複數個偵測就緒輸出信號以控制該致能電路。
  17. 如請求項14之電路，其中該中間電壓為浮動的。
  18. 一種電力去能系統，其包含：第一組，其包含第一PMOS電晶體及第二PMOS電晶體，其中該第一PMOS電晶體的主體連接到該第一PMOS電晶體的源極，該第二PMOS電晶體的主體連接到該第二PMOS電晶體的汲極，且該第一PMOS電晶體的汲極連接到該第二PMOS電晶體的 源極；第二組，其包含第三PMOS電晶體及第四PMOS電晶體，其中該第三PMOS電晶體的主體連接到該第三PMOS電晶體的源極，該第四PMOS電晶體的主體連接到該第四PMOS電晶體的汲極，且該第三PMOS電晶體的汲極連接到該第四PMOS電晶體的源極；其中該第二PMOS電晶體的汲極連接到該第四PMOS電晶體的汲極；第一電壓源，其連接到該第一PMOS電晶體的源極；第二電壓源，其連接到該第三PMOS電晶體的源極；以及電力位準偏移電路，其具有控制該第一組與該第二組的已知狀態輸出。
TW104115041A 2014-05-29 2015-05-12 用於嵌入式快閃記憶體裝置的改善電力定序 TWI597598B (zh)

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