CN101263560A - 非易失性存储器读取操作中的补偿电流 - Google Patents
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Abstract
存储在非易失性存储器单元的浮动栅极上的表观电荷可能因为基于存储在邻近浮动栅极中的电荷的电场的耦合的缘故而发生移动。表观电荷的所述移动可通过升高表观阈值电压且因此降低存储器单元的感测传导电流而导致错误的读数。针对选定存储器单元的读取过程考虑一个或一个以上邻近存储器单元的状态。如果邻近存储器单元处于一组预定编程状态中的一者或一者以上中，那么可提供补偿电流来增加所述选定存储器单元的表观传导电流。将初始化电压提供到所述已编程的邻近存储器单元的位线，以在所述已编程的邻近存储器单元的位线与所述选定存储器单元的位线之间诱发补偿电流。
Description
技术领域
本发明涉及用于非易失性存储器的技术。
背景技术
半导体存储器已经变得越来越普遍用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)(包含快闪EEPROM)和电可编程只读存储器(EPROM)是最普遍的非易失性半导体存储器。
EEPROM和EPROM是可被擦除且将新数据写入或“编程”到其存储器单元中的非易失性存储器。所述两者均利用定位在半导体衬底中的沟道区上方并与所述沟道区绝缘的晶体管结构中的浮动栅极。所述浮动栅极定位在源极与漏极区之间。控制栅极提供在浮动栅极上方并与浮动栅极绝缘。晶体管的阈值电压由保留在浮动栅极上的电荷量控制。对于浮动栅极上的给定电平电荷，在晶体管“接通”以允许其源极与漏极区之间的传导之前，存在必须施加到控制栅极的相应阈值电压。
浮动栅极可保持一定电荷范围，且因此可编程到阈值电压窗内的任何阈值电压电平。阈值电压窗的大小由装置的最小和最大阈值电平定界，所述最小和最大阈值电平又对应于可编程到浮动栅极上的电荷的范围。阈值电压窗通常取决于存储器装置的特征、操作条件和历史。所述窗内的每一相异可解析阈值电压电平范围原则上可用于表示单元的确切存储器状态。
一些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因此可在两个状态(擦除状态与编程状态)之间编程/擦除存储器单元。此类快闪存储器装置有时称为二元快闪存储器装置。
通过识别由禁止范围分离的多个相异的容许/有效编程阈值电压范围来实施多状态快闪存储器装置。每一相异的阈值电压范围对应于存储器装置中所编码的数据位组的预定值。
当编程EEPROM(例如NAND快闪存储器装置)时，通常将编程电压施加到控制栅极且将位线接地。将来自沟道的电子注入到浮动栅极中。当电子聚集在浮动栅极中时，浮动栅极变为带负电，且存储器单元的阈值电压升高使得存储器单元处于编程状态中。关于编程的更多信息可参阅2003年3月5日申请的题为“Self Boosting Technique”的美国专利申请案10/379,608和2003年7月29日申请的题为“Detecting Over ProgrammedMemory”的美国专利申请案10/629,068，所述两个申请案均以全文引用的方式并入本文中。
存储在浮动栅极上的表观电荷可能由于基于存储在邻近浮动栅极中的电荷的电场耦合而发生移动。美国专利5,867,429中描述了这种浮动栅极到浮动栅极的耦合现象，所述专利以全文引用的方式并入本文中。与目标浮动栅极邻近的浮动栅极可包含处于同一位线上的相邻浮动栅极、处于同一字线上的相邻浮动栅极或处于相邻位线和相邻字线两者上且因此在对角线方向上在彼此对面的相邻浮动栅极。
浮动栅极到浮动栅极的耦合现象最显著地(但不排除其它地)发生于已经在不同时间被编程的数组邻近存储器单元之间。举例来说，可编程第一存储器单元以将某一电荷电平添加到其对应于某一数据组的浮动栅极。随后，编程一个或一个以上邻近存储器单元以将某一电荷电平添加到其对应于某一数据组的浮动栅极。在编程邻近存储器单元中的一者或一者以上之后，由于电荷对耦合到第一存储器单元的邻近存储器单元的影响，从第一存储器单元读取的电荷电平可能看上去不同于其被编程时的电荷电平。来自邻近存储器单元的耦合可使从选定存储器单元读取的表观电荷电平移动足够量，从而导致所存储数据的错误读取。
对于多状态装置来说，浮动栅极到浮动栅极的耦合效应受到较大关注，因为在多状态装置中，容许阈值电压范围和禁止范围(表示相异存储器状态的两个相异阈值电压范围之间的范围)比在二元装置中狭窄。因此，浮动栅极到浮动栅极的耦合可导致存储器单元从容许阈值电压范围向禁止范围移动。
随着存储器单元尺寸继续缩减，由于短沟道效应、较大的氧化物厚度/耦合比率变化和较多的沟道掺杂波动的缘故，预期阈值电压的固有编程和擦除分布会增加，从而减小邻近状态之间的可用分离。这种效应对于多状态存储器比对于仅使用两个状态的二元存储器更为重要。此外，字线之间以及位线之间的空间的减小还将增加邻近浮动栅极之间的耦合。
因此，需要具有一种有效处理前述浮动栅极耦合问题的非易失性存储器。
发明内容
对于选定存储器单元的读取过程考虑一个或一个以上邻近存储器单元的状态。如果邻近存储器单元处于一组预定编程状态中的一者或一者以上中，那么可提供补偿电流来增加所述选定存储器单元的表观传导电流。将初始化电压提供到已编程的邻近存储器单元的位线，以在邻近存储器单元的位线与选定存储器单元的位线之间诱发电流。可基于已编程的邻近存储器单元的实际状态而使用感测期间的各种初始化电压和取样周期。
在一个实施例中，提供一种从非易失性存储装置读取数据的方法，其包含读取第一群组非易失性存储元件的第一非易失性存储元件以确定第一非易失性存储元件是否被编程到第一编程状态。如果确定第一非易失性存储元件处于第一编程状态，那么将初始化电压提供到第一群组的位线。通过提供初始化电压，在第二群组的位线中产生第一电流。如果第一非易失性存储元件被编程，那么当第一电流处于第二群组的位线中时读取第二群组的第二非易失性存储元件。
在读取第一非易失性存储元件期间可考虑一个以上状态，且如果第一非易失性存储元件处于所考虑的状态中的任一者中，那么提供初始化电压。在感测期间可使用相同的初始化电压和恢复时间，或者可基于第一非易失性存储元件的实际状态而使用各种初始化电压和恢复时间。此外，可读取额外的非易失性存储元件以确定是否应提供初始化电压或额外的初始化电压。在一个实施例中，第一群组非易失性存储元件是第一NAND串，且第二群组非易失性存储元件是邻近于第一NAND串的第二NAND串。
实施例适用于使用多种类型的编程和读取的多种类型的存储器结构。借助于非限定性实例，可使用包含全部位线结构或奇/偶结构的实施例。在这些结构的任一者中，可使用本文体现的原理来读取使用全序列编程、各种类型的上部/下部页编程以及其它编程技术编程的存储器单元。
在一个实施例中，提供一种非易失性存储器系统，其包含耦合到第一位线的第一群组非易失性存储元件、耦合到第二位线的第二群组非易失性存储元件以及与所述第一群组非易失性存储元件和所述第二群组非易失性存储元件通信的至少一个感测区块。所述至少一个感测区块读取第一群组非易失性存储元件的第一非易失性存储元件以确定第一非易失性存储元件是否被编程到第一编程状态，且如果确定第一非易失性存储元件处于第一编程状态，那么将初始化电压提供到第一位线。所述初始化电压在第二位线中产生第一电流。如果第一非易失性存储元件被编程到第一编程状态，那么当第二电流处于第二位线中时，所述至少一个感测区块读取第二群组的第二非易失性存储元件。
附图说明
图1是NAND串的俯视图。
图2是NAND串的等效电路图。
图3是NAND串的横截面图。
图4是NAND快闪存储器单元阵列的方框图。
图5是非易失性存储器系统的方框图。
图6是非易失性存储器系统的方框图。
图7是描绘图5和6的感测区块的一个实施例的方框图。
图8是图7的感测模组的一个实施例的示意图。
图9是描述用于编程非易失性存储器的过程的一个实施例的流程图。
图10是施加到非易失性存储器单元的控制栅极的示范性波形。
图11描绘一组示范性阈值电压分布。
图12描绘一组示范性阈值电压分布。
图13A到13C展示示范性阈值电压分布并描述用于编程非易失性存储器的示范性过程。
图14展示示范性阈值电压分布和源极线偏压效应。
图15是阐释感测模块的操作的一部分的时序图。
图16是描述用于读取非易失性存储器的过程的一个实施例的流程图。
图17是描述用于从非易失性存储器读取数据页的过程的一个实施例的流程图。
图18A到18B描绘存储在一群示范性存储器单元的浮动栅极上的表观电荷由于基于存储在邻近浮动栅极中的电荷的电场耦合而发生的移动。
图19A到19B描绘由于基于存储在邻近浮动栅极中的电荷的电场耦合而对示范性存储器单元的传导电流的影响。
图20是根据一个实施例的描绘补偿电流的存储器系统简化电路图。
图21是描绘当使用补偿电流时由感测放大器观察到的示范性存储器单元的传导电流的曲线图。
图22是当使用补偿电流感测时感测模块的操作的时序图。
图23是描述用于使用补偿电流读取数据的过程的一个实施例的流程图。
图24是描述用于在全部位线结构中从上部页读取数据的过程的一个实施例的流程图。
图25是描述用于在奇/偶位线结构中从上部页读取数据的过程的一个实施例的流程图。
图26是描述用于在奇/偶位线结构中从上部页读取数据的过程的一个实施例的流程图。
具体实施方式
适于实施本发明实施例的存储器系统的一个实例使用NAND快闪存储器结构，其包含将多个晶体管串联布置在两个选择栅极之间。所述串联的晶体管和所述选择栅极被称为NAND串。图1是展示示范性NAND串50的俯视图。图2是其等效电路。图1和2中所描绘的NAND串包含串联并夹在第一选择栅极S1与第二选择栅极S2之间的晶体管M0、M1、M2和Mn。在一个实施例中，晶体管M0、M1、M2和Mn每一者形成NAND串的各个存储器单元。在其它实施例中，NAND串的存储器单元可包含多个晶体管，或可不同于图1和2中所描绘的存储器单元。存储器单元Mn如此标记是为了指示NAND串可包含任何数目(n)的存储器单元，其小于或大于所描绘的四个(例如，2、8、16、32等)。此处的论述不限于NAND串中任何特定数目的存储器单元。选择栅极S1将NAND串连接到漏极端子22，漏极端子22又连接到位线(未图示)。选择栅极S2将NAND串连接到源极端子24，源极端子24又连接到源极线(未图示)。通过经由选择线SGD将适当电压施加到控制栅极18CG来控制选择栅极S1，且通过经由选择线SGS将适当电压施加到控制栅极20CG来控制选择栅极S2。晶体管M0、M1、M2和Mn中的每一者均具有控制栅极和浮动栅极。晶体管M0包含控制栅极10CG和浮动栅极10FG。晶体管M1包含控制栅极12CG和浮动栅极12FG。晶体管M2包含控制栅极14CG和浮动栅极14FG。晶体管Mn包含控制栅极16CG和浮动栅极16FG。控制栅极10CG连接到字线WL0，控制栅极12CG连接到字线WL1，控制栅极14CG连接到字线WL2，且控制栅极16CG连接到字线WLn。
图3提供上述NAND串的横截面图，其中假定NAND串中存在四个存储器单元。同样，此处的论述不限于NAND串中任何特定数目的存储器单元。如图3所描绘，NAND串的晶体管形成在p阱区40中。每一晶体管包含由控制栅极(10CG、12CG、14CG和16CG)和浮动栅极(10FG、12FG、14FG和16FG)组成的堆叠栅极结构。浮动栅极形成在氧化物或其它介电膜上面的p阱的表面上。控制栅极在浮动栅极上方，其中中间多晶硅介电层分离控制栅极与浮动栅极。存储器单元(M0、M1、M2和Mn)的控制栅极形成字线。N+掺杂层30、32、34、36和38在相邻单元之间共享，借此所述单元彼此串联连接以形成NAND串。这些N+掺杂层形成所述串的每一元件的源极和漏极。举例来说，N+掺杂层30用作晶体管S2的漏极和晶体管M0的源极，N+掺杂层32用作晶体管M0的漏极和晶体管M1的源极，N+掺杂层34用作晶体管M1的漏极和晶体管M2的源极，N+掺杂层36用作晶体管M2的漏极和晶体管Mn的源极，且N+掺杂层38用作晶体管Mn的漏极和晶体管S1的源极。N+掺杂层22形成漏极端子并连接到多个NAND串的共同位线，而N+掺杂层24形成源极端子并连接到多个NAND串的共同源极线。
每一存储器单元均可存储以模拟或数字形式表示的数据。当存储一个数字数据位时，存储器单元的可能阈值电压范围被划分为表示相异存储器状态的两个范围。存储器状态被分配有逻辑数据“1”和“0”。通常建立至少一个电流断点电平以便将存储器单元的传导窗分割为两个范围。当通过施加预定固定电压来读取单元时，其源极/漏极传导电流通过与断点电平(或参考电流)进行比较而被解析为所述存储器状态中的一者。如果所读取的电流高于断点电平的电流，那么确定单元被“接通”且处于一种逻辑状态。如果所述电流小于断点电平，那么确定单元被“切断”且处于另一逻辑状态。在NAND型快闪存储器的一个实例中，在存储器单元被擦除之后，电压阈值为负，并被定义为逻辑“1”。在编程操作之后，阈值电压为正，并被定义为逻辑“0”。当阈值电压为负且通过将0伏施加到控制栅极来试图进行读取时，存储器单元将接通以指示正存储逻辑1。当阈值电压为正且通过将0伏施加到控制栅极来试图进行读取操作时，存储器单元将不接通以指示正存储逻辑0。
存储器单元还可通过利用两个以上阈值电压范围来表示相异存储器状态而存储多个数字数据位。可将阈值电压窗划分为所需存储器状态和用于解析各个状态的多个断点电平的数目。举例来说，如果使用四个状态，那么将存在表示四个相异存储器状态的四个阈值电压范围，所述四个存储器状态被分配有数据值“11”、“10”、“01”和“00”。在NAND型存储器的一个实例中，在擦除操作之后，阈值电压为负并被定义为“11”。正阈值电压用于状态“10”、“01”和“00”。在一些实施方案中，使用格雷码分配将所述数据值(例如，逻辑状态)分配到阈值范围，使得在浮动栅极的阈值电压错误地移动到其相邻物理状态时，只有一个位将受到影响。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于针对存储器单元所采用的数据编码方案。举例来说，第6,222,762号美国专利和2003年6月13日申请的题为“Tracking Cells For A MemorySystem”的第10/461,244号美国专利申请案(所述两者均以全文引用的方式并入本文中)描述用于多状态快闪存储器单元的各种数据编码方案。
以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的有关实例，所有专利/专利申请案均以全文引用的方式并入本文中：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第5,386,422号美国专利；第6,456,528号美国专利；以及第09/893,277号(公开号US2003/0002348)美国专利申请案。除NAND快闪存储器以外，根据实施例还可使用其它类型的非易失性存储器。
可用于快闪EEPROM系统中的另一类型的存储器单元利用非传导介电材料代替传导浮动栅极来以非易失性方式存储电荷。Chan等人的论文“A True Single-TransistorOxide-Nitride-Oxide EEPROM Device”(IEEE Electron Device Letters，第EDL-8卷，第3期，1987年3月，第93到95页)中描述了此类单元。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质夹在传导控制栅极与处于存储器单元沟道上方的半传导衬底的表面之间。通过将电子从单元沟道注入到氮化物中来对单元进行编程，其中所述电子被捕获并存储在有限区域中。此存储的电荷接着以可检测的方式改变单元沟道的一部分的阈值电压。通过将热空穴注入到氮化物中来擦除单元。同样参见Nozaki等人的“A1-Mb EEPROMwith MONOS Memory Cell for Semiconductor Disk Application”(IEEE Journal ofSolid-State Circuits，第26卷，第4期，1991年4月，第497到501页)，其描述了分离栅极配置中的类似单元，其中掺杂多晶硅栅极在存储器单元沟道的一部分上方延伸以形成单独的选择晶体管。以上两篇论文以全文引用的方式并入本文中。以引用方式并入本文中的由William D.Brown和Joe E.Brewer编辑的“Nonvolatile Semiconductor MemoryTechnology”(IEEE Press，1998)的章节1.2中所提及的编程技术在所述章节中还描述为适用于介电电荷捕获装置。此段落中所描述的存储器单元也可与本发明一起使用。因此，本文描述的技术还适用于不同存储器单元的介电区之间的耦合。
Eitan等人的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”(IEEE Electron Device Letters，第21卷，第11期，2000年11月，第543到545页)已经描述了用以将两个位存储在每一单元中的另一方法。ONO介电层延伸越过源极与漏极扩散之间的沟道。针对一个数据位的电荷局限在介电层中邻近于漏极处，且针对另一数据位的电荷局限在介电层中邻近于源极处。通过单独读取电介质内空间上分离的电荷存储区的二元状态来实现多状态数据存储。此段落中所描述的存储器单元也可与本发明一起使用。
图4说明例如图1到3所示的NAND串50的阵列100的实例。沿着每一列，位线42耦合到NAND串50的漏极选择栅极的漏极端子(例如22)。沿着NAND串的每一行，源极线44可连接NAND串的源极选择栅极的所有源极端子(例如24)。NAND结构阵列及其作为存储器系统的一部分的操作的实例可查阅第5,570,315、5,774,397和6,046,935号美国专利，所有所述美国专利以全文引用的方式并入本文中。
存储器单元的阵列100被划分为大量存储器单元区块。如对于快闪EEPROM系统常见的情况，区块是擦除单位。也就是说，每一区块含有被一起擦除的最小数目的存储器单元。每一区块通常被划分为许多页。页是编程或读取单位，但在单个操作中可编程或读取一个以上页。在一个实施例中，各个页可被划分为若干片段，且片段可含有作为基本编程操作一次写入的最少数目的单元。一个或一个以上数据页通常存储在一行存储器单元中。页可存储一个或一个以上数据扇区，所述数据扇区的大小通常由主机系统界定。扇区包含用户数据和额外开销数据。额外开销数据通常包含已经依据扇区的用户数据计算得的误差校正码(ECC)。控制器(下文描述)的一部分在将数据编程到阵列中时计算ECC，并且还在从阵列中读取数据时检查所述ECC。或者，ECC和/或其它额外开销数据存储在与其所涉及的用户数据不同的页或甚至不同的区块中。
用户数据扇区通常为512字节，这对应于磁盘驱动器中的扇区的大小。额外开销数据通常为额外的16到20字节。大量页形成区块，页的数目为(例如)从8页直到32、64或更多页的任何数目。在一些实施例中，一行NAND串包括一区块。
在一个实施例中，在源极线和位线浮动时，通过将p阱升高到擦除电压(例如，20伏)持续足够的时间周期并将所选择的区块的字线接地来擦除存储器单元。由于电容性耦合的缘故，未选择的字线、位线、选择线和c源极也升高到擦除电压的较大分数。因此，将强电场施加到所选择的存储器单元的隧穿氧化层，且当浮动栅极的电子发射到衬底侧时，擦除所选择的存储器单元的数据。当电子从浮动栅极转移到p阱区域时，所选择的单元的阈值电压降低。可对整个存储器阵列、单独区块或另一单位的单元执行擦除。
图5说明根据一个实施例具有用于并行读取和编程一页存储器单元的读取/写入电路的存储器装置110。存储器装置110可包含一个或一个以上存储器电路小片112。存储器电路小片112包含存储器单元的二维阵列100、控制电路120和读取/写入电路130。存储器阵列100可由字线经由行解码器140并由位线经由列解码器142寻址。读取/写入电路130包含多个感测区块200并允许并行读取或编程一页存储器单元。通常，控制器144包含在与所述一个或一个以上存储器电路小片112相同的存储器装置110(例如，可移除存储卡)中。在主机与控制器144之间经由线132且在控制器与所述一个或一个以上存储器电路小片112之间经由线134传送命令和数据。
控制电路120与读取/写入电路130协同操作以对存储器阵列100执行存储器操作。控制电路120包含状态机122、芯片上地址解码器124和功率控制模块126。状态机122提供对存储器操作的芯片级控制。芯片上地址解码器124提供由主机或存储器控制器使用的地址到由解码器140和130使用的硬件地址之间的地址接口。功率控制模块126控制在存储器操作期间供应到字线和位线的功率和电压。
图6说明图5所示的存储器装置110的另一配置。各种外围电路对存储器阵列100的存取在阵列的相对侧以对称方式实施，使得每一侧上的存取线和电路的密度减半。因此，行解码器分裂为行解码器140A和140B，且列解码器分裂为列解码器142A和142B。类似地，读取/写入电路分裂为从阵列100的底部连接到位线的读取/写入电路130A和从阵列100的顶部连接到位线的读取/写入电路130B。以此方式，读取/写入模块的密度基本上减半。图6的装置还可包含控制器，如上文针对图5的装置所描述的。
图7是分割为核心部分(称为感测模块210)和共同部分220的各个感测区块200的方框图。在一个实施例中，将存在用于每一位线的单独感测模块210和用于一组多个感测模块210的一个共同部分220。在一个实例中，感测区块将包含一个共同部分220和八个感测模块210。一群组中的感测模块的每一者将经由数据总线202与相关联的共同部分通信。更多细节请参考2004年12月29日申请的题为“Non-Volatile Memory &Method with Shared Processing for an Aggregate of Sense Amplifiers”的美国专利申请案11/026,536，所述专利申请案以全文引用的方式并入本文中。
感测模块210包括感测电路212，其确定所连接的位线中的传导电流高于还是低于预定阈值电平。感测模块210还包含位线锁存器214，其用于设定所连接位线上的电压条件。举例来说，位线锁存器214中所锁存的预定状态将导致所连接的位线被拉到表示编程抑制的状态(例如，Vdd)。
共同部分220包括处理器222、一组数据锁存器224和耦合在所述组数据锁存器224与数据总线132之间的I/O接口226。处理器222执行计算。举例来说，其功能之一是确定存储在所感测的存储器单元中的数据并将所确定的数据存储在所述组数据锁存器中。处理器222还可依据来自状态机的指令和/或锁存器224中的数据而执行某些功能，例如基于正执行的操作的类型来设定位线锁存器214中的适当条件。所述组数据锁存器224用于存储在读取操作期间由处理器222确定的数据位。其还用于存储在编程操作期间从数据总线132输入的数据位。所输入的数据位表示计划要编程到存储器中的写入数据。I/O接口226提供数据锁存器224与数据总线132之间的接口。
在读取或感测期间，系统的操作处于状态机122的控制下，所述状态机122控制将不同控制栅极电压供应到所寻址的单元。随着感测模块210步进通过对应于存储器所支持的各种存储器状态的各种预定义控制栅极电压，感测模块210将在这些电压中的一者处跳变，且将从感测模块210经由总线202向处理器222提供输出。在那点处，处理器222通过考虑感测模块的跳变事件和关于经由输入线228从状态机施加的控制栅极电压的信息来确定所得存储器状态。其接着计算所述存储器状态的二进制编码并将所得数据位存储到数据锁存器224中。在核心部分的另一实施例中，位线锁存器214起到双重用途，作为用于锁存感测模块210的输出的锁存器且还作为如上所述的位线锁存器。
预期一些实施方案将包含多个处理器222。在一个实施例中，每一处理器222将包含输出线(图7中未描绘)，使得所述输出线的每一者被线或在一起。在一些实施例中，输出线在连接到线或线之前反转。此配置实现在编程检验过程期间快速确定何时已经完成编程过程，因为接收线或的状态机可确定正被编程的所有位已经达到所需电平。举例来说，当每一位已经达到其所需电平时，针对所述位的逻辑0将被发送到线或线(或数据1反转)。当所有位均输出数据0(或数据1反转)时，接着状态机知道应终止编程过程。因为每一处理器与八个感测模块通信，所以状态机需要读取线或线八次。
在编程或检验期间，将待编程的数据从数据总线132存储在所述组数据锁存器224中。在状态机的控制下，编程操作包括施加到所寻址存储器单元的控制栅极的一系列编程电压脉冲。在每一编程脉冲之后进行读回(检验)，以确定单元是否已经编程到所需存储器状态。处理器222对照所需存储器状态来监视读回存储器状态。当两者一致时，处理器222设定位线锁存器214，以便促使将位线拉到表示编程抑制的状态。即使编程脉冲出现在耦合到位线的单元的控制栅极上，这也抑制所述单元被进一步编程。在其它实施例中，处理器初始加载位线锁存器214，且在检验过程期间感测电路将其设定为抑制值。
数据锁存器堆叠224含有对应于感测模块的数据锁存器堆叠。在一个实施例中，对于每个感测模块210来说存在三个数据锁存器。举例来说，可能存在用于存储用于下部页读取或写入的数据的下部数据锁存器、用于存储用于上部页读取或写入的数据的上部数据锁存器和一个额外的锁存器。依照根据实施例的具体实施方案可使用额外的或更少的数据锁存器。在一些实施方案(但不是必需的)中，数据锁存器被实施为移位寄存器，使得将存储在其中的并行数据转换为针对数据总线132的串行数据，且反之亦然。在一个实施例中，对应于具有n个存储器单元的读取/写入区块的所有数据锁存器可链接在一起以形成区块移位寄存器，使得可通过串行传送来输入或输出数据区块。明确地说，修改一排r个读取/写入模块，使得其数据锁存器组中的每一者将循序地将数据移进和移出数据总线，就像它们是用于整个读取/写入区块的移位寄存器的一部分。
图8说明感测模块210的实例，然而，根据实施例也可使用其它实施方案。感测模块210包括位线隔离晶体管284、位线下拉电路290、位线电压钳280、读出总线转移栅极293和感测放大器230，在这个实施方案中，所述感测放大器230含有位线锁存器214。请注意，图8中的存储器单元和页控制器298与感测模块210相关联，但在结构上并不是感测模块210的一部分。
一般来说，以并行方式对存储器单元页进行操作。因此，相应数目的感测模块以并行方式操作。在一个实施例中，页控制器298便利地将控制和定时信号提供到以并行方式操作的感测模块。
当位线隔离晶体管284通过信号BLS启用时，感测模块210可连接到存储器单元的位线285。感测模块210借助于感测放大器230来感测存储器单元的传导电流，并将读取结果作为数字电压电平SEN2锁存在感测节点294处且经由栅极293将其输出到读出总线292。
感测放大器230基本上包括第二电压钳232、预充电电路240、鉴别器或比较电路250以及锁存器214。鉴别器电路250包含专用电容器252。在一个实施例中，将参考电压施加到正被读取的存储器单元的控制栅极。如果参考电压大于存储器单元的阈值电压，那么存储器单元将接通并在其源极与漏极之间传导电流。如果参考电压不大于存储器单元的阈值电压，那么存储器单元将不接通且将不在其源极与漏极之间传导电流。在许多实施方案中，接通/切断可以是连续的转变，使得存储器单元将响应于不同的控制栅极电压来传导不同的电流。如果存储器单元接通并传导电流，那么所传导的电流将促使节点SEN 244上的电压减小，从而有效地对电容器252(其另一端子处于Vdd)充电或增加电容器252上的电压。如果节点SEN上的电压在预定感测周期期间放电到预定电平，那么感测放大器230报告存储器单元响应于控制栅极电压而接通。
感测模块210的一个特征是，包含在感测期间对位线的恒定电压供应。这优选地通过位线电压钳280来实施。位线电压钳280如同二极管钳那样操作，其中晶体管282与位线285串联。其栅极被偏压为等于比其阈值电压VT高的所需位线电压VBL的恒定电压BLC。以此方式，其将位线与感测节点294隔离，并在编程检验或读取期间为所述位线设定恒定电压电平，例如所需VBL＝0.5到0.7伏。一般来说，将位线电压电平设定为某一电平，使得其足够低以避免较长预充电时间，但还足够高以避免接地噪声和其它因素。
感测放大器230感测穿过感测节点294的传导电流，并确定传导电流高于还是低于预定值。感测放大器将感测结果以数字形式作为感测节点294处的信号SEN2输出到读出总线292。
还输出数字控制信号INV(其本质上是读取之后信号SEN2的反转状态)以控制下拉电路290。当所感测的传导电流高于预定值时，INV将为高且SEN2将为低。此结果由下拉电路290加强。下拉电路290包含由控制信号INV控制的n型晶体管292和由控制信号GRS控制的另一n型晶体管286。GRS信号当为低时允许位线285浮动，而不管INV信号的状态如何。在编程期间，GRS信号变高以允许位线285被拉到接地并由INV控制。当位线需要浮动时，GRS信号变低。
图9是描述用于编程非易失性存储器的方法的一个实施例的流程图。在一个实施方案中，存储器单元在编程之前被擦除(以区块或其它单位)。在图9的步骤300中，控制器发布“数据加载”命令，且控制电路120接收输入。在步骤302中，将表示页地址的地址数据从控制器或主机输入到解码器124。在步骤304中，将所寻址页的编程数据页输入到数据缓冲器以用于编程。所述数据锁存在所述组适当的数据锁存器224中。在步骤306中，控制器向状态机122发布“编程”命令。
受“编程”命令触发，将使用图10的施加到适当字线的步进脉冲来把步骤304中所锁存的数据编程到由状态机122控制的选定存储器单元中。在步骤308中，将施加到选定字线的编程脉冲电压电平Vpgm初始化为起动脉冲(例如，12V)，且将由状态机122维持的编程计数器PC初始化为0。在步骤310中，将第一Vpgm脉冲施加到选定字线。如果逻辑“0”存储在特定数据锁存器中从而指示应编程相应的存储器单元，那么将相应位线接地。另一方面，如果逻辑“1”存储在特定锁存器中从而指示相应的存储器单元应保持处于其当前数据状态，那么将相应位线连接到Vdd以抑制编程。
在步骤312中，检验选定存储器单元的状态。如果检测到选定单元的目标阈值电压已经达到适当电平，那么存储在相应数据锁存器中的数据改变为逻辑“1”。如果检测到阈值电压尚未达到适当电平，那么存储在相应数据锁存器中的数据不变。以此方式，存储在其相应数据锁存器中的具有逻辑“1”的位线不需要进行编程。当所有数据锁存器均存储逻辑“1”时，状态机(经由上文描述的线或型机制)知道所有选定单元均已经被编程。在步骤314中，检查是否所有数据锁存器均存储逻辑“1”。如果是的话，那么编程过程完成且成功，因为所有选定存储器单元均被编程并检验到其目标状态。在步骤316中，报告“通过”状态。
如果在步骤314中，确定并非所有数据锁存器均存储逻辑“1”，那么编程过程继续。在步骤318中，对照编程极限值检查编程计数器PC。编程极限值的一个实例为20，然而，其它值可用于各种实施方案中。如果编程计数器PC不小于20，那么在步骤319处确定尚未成功编程的位的数目是否等于或小于预定数目。如果未成功编程的位的数目等于或小于预定数目，那么将编程过程标记为通过，且在步骤321处报告通过状态。可在读取过程期间使用误差校正来校正未成功编程的位。然而，如果未成功编程的位的数目大于预定数目，那么将编程过程标记为失败，且在步骤320处报告失败状态。如果编程计数器PC小于20，那么在步骤322中将Vpgm电平增加步长并使编程计数器PC递增。在步骤322之后，过程沿回路返回到步骤310以施加下一Vpgm脉冲。
在成功编程过程结束时，存储器单元的阈值电压视需要应在已编程存储器单元的一个或一个以上阈值电压分布内或在已擦除存储器单元的阈值电压分布内。图11说明当每一存储器单元存储两个数据位时存储器单元阵列的阈值电压分布。图11展示已擦除存储器单元的第一阈值电压分布E。还描绘已编程存储器单元的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压为负，且A、B和C分布中的阈值电压为正。
图11的每一相异阈值电压范围对应于所述组数据位的预定值。编程到存储器单元中的数据与单元的阈值电压电平之间的特定关系取决于针对所述单元采用的数据编码方案。举例来说，第6,222,762号美国专利和2003年6月13日申请的第10/461,244号美国专利申请案“Tracking Cells For A Memory System”(所述两者以全文引用的方式并入本文中)描述用于多状态快闪存储器单元的各种数据编码方案。在一个实施例中，使用格雷码分配将数据值分配到阈值电压范围，使得如果浮动栅极的阈值电压错误地移动到其相邻物理状态，那么只有一个位将受到影响。一个实例将“11”分配到阈值电压范围E(状态E)，将“10”分配到阈值电压范围A(状态A)，将“00”分配到阈值电压范围B(状态B)，且将“01”分配到阈值电压范围C(状态C)。然而，在其它实施例中，不使用格雷码。尽管图11展示四个状态，但本发明也可用于其它多状态结构，包括包含多于或少于四个状态的结构。
图11还展示用于从存储器单元读取数据的三个读取参考电压Vra、Vrb和Vrc。通过测试给定存储器单元的阈值电压高于还是低于Vra、Vrb和Vrc，系统可确定存储器单元处于什么状态。图11还展示三个检验参考电压Vva、Vvb和Vvc。当将存储器单元编程到状态A时，系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将确定存储器单元是否具有大于或等于Vvc的阈值电压。
在如图11中所描绘的一个实施例(称为全序列编程)中，存储器单元可从擦除状态E直接编程到编程状态A、B或C中的任一者。举例来说，可首先擦除一群待编程的存储器单元，使得所述群中的所有存储器单元均处于擦除状态E。接着将使用图9中所描绘的过程(其使用图10中所描绘的控制栅极电压序列)来将存储器单元直接编程到状态A、B或C中。将一些存储器单元从状态E编程到状态A，而将其它存储器单元从状态E编程到状态B和/或从状态E编程到状态C。在此类实施例中，针对存储器单元的特定存储器状态而编码的两个位均可视为单个数据页的一部分。
图12说明编程存储两个不同页(下部页和上部页)的数据的多状态存储器单元的两遍技术的实例。描绘四个状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两个页均存储“1”。对于状态A，下部页存储“0”且上部页存储“1”。对于状态B，两个页均存储“0”。对于状态C，下部页存储“1”且上部页存储“0”。请注意，尽管已经将特定位样式分配到所述状态中的每一者，但也可分配不同的位样式。在第一遍编程中，根据待编程到下部逻辑页中的位来设定单元的阈值电压电平。如果所述位是逻辑“1”，那么阈值电压不变，因为其由于先前已经被擦除的缘故而处于适当状态。然而，如果待编程的位是逻辑“0”，那么单元的阈值电平增加为处于状态A，如箭头330所示。这样结束第一遍编程。
在第二遍编程中，根据正编程到上部逻辑页中的位来设定单元的阈值电压电平。如果上部逻辑页位将存储逻辑“1”，那么不发生编程，因为单元依据对下部页位的编程而处于状态E或A的一者中，所述状态两者均载有上部页位“1”。如果上部页位将为逻辑“0”，那么阈值电压移动。如果第一遍导致单元保持在擦除状态E，那么在第二阶段对单元进行编程，使得阈值电压增加为处于状态C内，如箭头334所描绘。如果单元由于第一遍编程的缘故已经被编程到状态A中，那么在第二遍中对存储器单元进行进一步编程，使得阈值电压增加为处于状态B内，如箭头332所描绘。第二遍的结果是将单元编程到指定为针对上部页存储逻辑“0”的状态中而不改变下部页的数据。
在一个实施例中，如果写入足够的数据以填满整个页，那么可建立系统来执行全序列写入。如果未针对完整页写入足够的数据，那么编程过程可安排用所接收的数据进行下部页编程。当接收到后续数据时，系统接着将对上部页进行编程。在又一实施例中，系统可在对下部页进行编程的模式中开始写入，并在随后接收到足够数据来填满整个(或大部分)字线的存储器单元时转换为全序列编程模式。2004年12月14日申请的题为“Pipelined Programming of Non-Volatile Memories Using Early Data”的第11/013,125号美国专利申请案(发明人Sergy Anatolievich Gorobets和Yan Li，以全文引用的方式并入本文中)中揭示了此类实施例的更多细节。
图13A到13C揭示用于编程非易失性存储器的另一过程，其通过(针对任何特定存储器单元)在针对先前页对邻近存储器单元进行写入之后相对于特定页对所述特定存储器单元进行写入来减少浮动栅极到浮动栅极的耦合。在图13A到13C所教示的过程的实施方案的一个实例中，非易失性存储器单元对于每个存储器单元存储两个数据位，从而使用四个数据状态。举例来说，假定状态E是擦除状态且状态A、B和C是编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非格雷编码的实例，因为两个位均在邻近状态A与B之间变化。也可使用其它编码方法将数据编码到物理数据状态。每一存储器单元存储用于两个页的数据。出于参考目的，这些数据页将称为上部页和下部页，然而，其可被给予其它标志。针对图13A到13C的过程参考状态A，上部页存储位0且下部页存储位1。参考状态B，上部页存储位1且下部页存储位0。参考状态C，两个页均存储位数据0。图13A到13C的编程过程是两步骤过程。在第一步骤中，编程下部页。如果下部页将保留数据1，那么存储器单元状态保持在状态E。如果数据将被编程为0，那么升高存储器单元的电压阈值，使得存储器单元被编程到状态B′。因此，图13A展示将存储器单元从状态E编程到状态B′。图13A中所描绘的状态B′是中间状态B；因此，检验点被描绘为Vvb′，其低于Vvb。
在一个实施例中，在将存储器单元从状态E编程到状态B′之后，接着将相对于其下部页编程所述NAND串中的其相邻存储器单元(WLn+1)。举例来说，返回参看图2，在编程存储器单元M0的下部页之后，将编程存储器单元M1的下部页。在编程存储器单元M1之后，如果存储器单元M1的阈值电压从状态E升高到状态B′，那么浮动栅极到浮动栅极的耦合效应将升高存储器单元M0的表观阈值电压。这将产生如下影响：将针对状态B′的阈值电压分布加宽为描绘为图19B的阈值电压分布350的阈值电压分布。阈值电压分布的这种表观加宽将在编程上部页时得到修正。
图13C描绘编程上部页的过程。如果存储器单元处于擦除状态E且上部页将保持在1，那么存储器单元将保持在状态E。如果存储器单元处于状态E且其上部页数据将被编程为0，那么将升高存储器单元的阈值电压，使得存储器单元处于状态A。如果存储器单元处于中间阈值电压分布350且上部页数据将保持在1，那么存储器单元将被编程到最终状态B。如果存储器单元处于中间阈值电压分布350且上部页数据将变为数据0，那么将升高存储器单元的阈值电压，使得存储器单元处于状态C。图13A到13C所描绘的过程减少了浮动栅极到浮动栅极的耦合效应，因为只有相邻存储器单元的上部页编程将影响给定存储器单元的表观阈值电压。替代状态编码的实例是当上部页数据为1时从分布350移动到状态C，且当上部页数据为0时移动到状态B。
尽管图13A到13C提供相对于四个数据状态和两个数据页的实例，但图13A到13C所教示的概念可应用于具有多于或少于四个状态以及不同于两个页的其它实施方案。
可基于所使用的编程结构的类型来执行根据图11、12和13所描述的方法的各种实施例的各种编程次序。举例来说，在一些实施例中，在通常称为奇/偶位线结构的结构中，将位线划分为偶位线(BLe)和奇位线(BLo)。对于奇/偶位线结构中的存储器单元区块，在一个时间处编程沿着共同字线并连接到奇位线的存储器单元，而在另一时间处编程沿着共同字线并连接到偶位线的存储器单元。在其它实施例中，未将位线划分为奇和偶位线。此类结构通常称为全部位线结构。在全部位线结构中，在读取和编程操作期间同时选择区块的所有位线。同时编程沿着共同字线并连接到任何位线的存储器单元。
使用奇/偶位线编程的结构的实例可查阅第6,522,580和6,643,188号美国专利；所述两个专利均以全文引用的方式并入本文中。关于使用全部位线编程的结构的更多信息可查阅以下美国专利文献(其以全文引用的方式并入)：美国专利申请公开案US2004/0057283；美国专利申请公开案US 2004/0060031；美国专利申请公开案US2004/0057285；美国专利申请公开案US 2004/0057287；美国专利申请公开案US2004/0057318；美国专利申请公开案US 2003/0161182；美国专利申请公开案US2004/0047182。另外，2005年4月5日申请的题为“COMPENSATING FOR COUPLINGDURING READ OPERATIONS OF NON-VOLATILE MEMORY”的第11\099,133号[代理人案号SAND-01040US0]美国专利申请案(其以全文引用的方式并入)描述了用于全部位线和奇/偶位线编程结构两者的全序列和两遍编程的实例。
与感测存储器单元有关的一个潜在问题是源极线偏压。当并行感测大量存储器单元时，其组合电流可导致在具有有限电阻的接地回路中产生显著的电压降。这导致源极线偏压，其引起在采用阈值电压感测的读取操作中产生误差。举例来说，如果4,256个位线同时放电(每一位线具有1μA的电流)，那么源极线电压降将等于4,000条线×1μA/线×50欧姆～0.2伏。当感测存储器单元的阈值电压时，此源极线偏压将引起0.2伏的感测误差。源极线偏压的动态特性的更完整论述请参考上文引用的2005年4月5日申请的题为“COMPENSATING FOR COUPLING DURING READ OPERATIONS OFNON-VOLATILE MEMORY”的第11\099,133号美国专利申请案。
根据一个实施例，通过具有用于多遍感测的部件和技术的读取/写入电路来实现减小源极线偏压。每遍帮助识别并关闭传导电流高于给定分界电流值的存储器单元。通常，随着每遍的进行，给定分界电流值逐渐收敛于用于常规单遍感测的断点电流值。以此方式，后续遍中的感测受源极线偏压的影响将较小，因为已经关闭了较高电流单元。
图14说明用于4状态存储器的存储器单元页的示范性群分布。在彼此明确分离的传导电流范围ISD内编程每一存储器单元群集。举例来说，断点381是分别表示“A”和“B”存储器状态的两个群集之间的分界电流值。在常规单遍感测中，“B”存储器状态的必要条件将是，其具有小于断点381的传导电流。如果不存在源极线偏压，那么相对于所供应阈值电压VT的群分布将由实线曲线描绘。然而，由于源极线偏压误差的缘故，存储器单元的每一者在其控制栅极处的阈值电压由于源极线偏压而增加。这意味着需要施加较高的控制栅极电压来补偿所述偏压。在图14中，源极线偏压导致分布(虚线)朝向较高表观VT移动。所述移动在感测较高阈值(较低电流)存储器状态时将较大，因为由于所施加的较高字线电压的缘故总共较多的阵列电流在流动。如果断点381是针对没有源极线误差的情况设计的，那么源极线误差的存在将使得“A”状态的尾部的某部分具有传导电流出现在无传导区域中，这意味着其将高于断点381。这将导致“A”状态的某部分(较多传导)被错误地分界为“B”状态(较少传导)。
举例来说，本多遍感测可实施为两遍(j＝1到2)。在第一遍之后，通过切断传导电流高于断点381的那些存储器单元的传导电流来识别和移除所述存储器单元。用以切断其传导电流的优选方式是将其位线上的其漏极电压设定为接地。在第二遍(j＝2)中，因为移除了引起源极线偏压的高电流状态，所以虚线的分布接近实线的分布。因此，使用断点381作为分界电流值的感测将不会导致将“A”状态误认为“B”状态。
与常规的一遍方法相比，本两遍方法大大减小了将某些“A”单元误识别为“B”或更高单元的可能性。还预期两遍以上，但随着遍数增加，收益将递减。此外，每一遍可具有相同分界电流，或随着连续的每一遍的进行，所使用的分界电流收敛于通常用于常规单遍感测中的断点的电流。另外，断点可用于状态E与A之间，以及状态B与C之间。
一般来说，将存在一页存储器单元由相应数目的多遍感测区块200操作。页控制器298(见图8)将控制和定时信号供应到所述感测模块的每一者。在一个实施例中，页控制器298实施为控制电路120中的状态机122的一部分。在另一实施例中，页控制器298是读取/写入电路130的一部分。页控制器298使多遍感测区块200的每一者循环通过预定遍数(j＝1到N)，且还为每一遍供应预定分界电流值I0(j)。分界电流值也可实施为用于感测的时间周期。在最后一遍之后，页控制器298用信号NCO启用转移栅极293以将SEN2节点294的状态作为感测数据读取到读出总线292。总体上，将从所有感测模块中读出一页感测数据。
作为实例，将相对于时序图图15(A)到15(K)(其被分界为阶段(1)到(9))论述包含图8的感测放大器的感测模块210在读取/检验操作期间的额外操作和时序。
阶段(0)：设置
感测模块210经由启用信号BLS连接到位线285(图15(A))。用BLC启用电压钳(图15(B))。用控制信号FLT启用预充电电路240作为有限电流源(图15(C))。
阶段(1)：受控预充电
通过复位信号RST初始化感测放大器230(图15(D))，所述复位信号RST将经由晶体管258把信号INV拉到接地。因此，通过复位，将INV设定为低。同时，p型晶体管363将互补信号LAT拉到Vdd或高(图15(H))。
隔离栅极236由n型晶体管238形成，所述n型晶体管238由信号LAT控制。因此，在复位之后，隔离栅极被启用以将感测节点294连接到感测放大器的内部感测节点244，且信号SEN2将与内部感测节点244处的信号SEN相同。
预充电电路240通过内部感测节点244和感测节点SEN2 294对位线285进行预充电持续预定时间周期。这将使位线达到用于感测其中的传导的最佳电压。
预充电电路240包含由控制信号FLT(“浮动”)控制的上拉p型晶体管242。将朝向如由位线电压钳280设定的所需位线电压来上拉位线。上拉速率将取决于位线中的传导电流。传导电流越小，则上拉得越快。
早先已经描述如果传导电流高于预定值的那些存储器单元被切断且消除了其对源极线偏压的作用，那么使由于源极线偏压引起的感测误差减到最小。实施预充电电路240以起到两个用途。一个用途是将位线预充电到最佳感测电压。另一用途是帮助识别传导电流高于预定值的那些存储器单元以进行D.C.(直流电)感测，使得可防止其引起源极线偏压。
通过提供如同电流源一样运作以将预定电流供应到位线的预充电电路来实现D.C.感测。控制p型晶体管242的信号FLT是这样的：其“安排”预定电流流动穿过预充电电路240。作为实例，可从电流镜(参考电流设定为500nA)中产生FLT信号。当p型晶体管242形成电流镜的镜射引脚时，其也将投掷有相同的500nA。
图15(I1)到15(I4)说明分别连接到具有700nA、400nA、220nA和40nA的传导电流的存储器单元的四个实例性位线上的电压。举例来说，当预充电电路240是具有500nA的极限的电流源时，具有超过500nA的传导电流的存储器单元将使位线上的电荷泄漏的速度比其可聚积的速度快。因此，对于具有传导电流700nA的位线，其在内部感测节点244处的电压或信号SEN将保持接近0V(例如0.1伏；见图15(I1))。另一方面，如果存储器单元的传导电流低于500nA，那么预充电电路240将开始对位线充电且其电压将朝向钳位位线电压(例如，由电压钳280设定的0.5V)升高(图15(I2)到15(I4))。相应地，内部感测节点244将保持接近0V或上拉到Vdd(图15(G))。通常，传导电流越小，则位线电压将被越快地充电到钳位位线电压。因此，通过检查受控预充电阶段之后位线上的电压，可能识别所连接的存储器单元具有高于还是低于预定电平的传导电流。
阶段(2)：通过后续选通来D.C.锁存和移除高电流单元
在受控预充电阶段之后，开始初始D.C.高电流感测阶段，其中通过鉴别器电路250感测信号SEN。所述感测识别传导电流高于预定电平的那些存储器单元。鉴别器电路250包含两个串联的p型晶体管254和256，其充当寄存信号INV的节点257的上拉。通过读取选通信号STB变低来启用p型晶体管254，且通过内部感测节点244处的SEN信号变低来启用p型晶体管256。高电流存储器单元将使信号SEN接近0V或至少不能使其位线被预充电为足够高以切断p型晶体管256。举例来说，如果弱上拉限于500nA的电流，那么其将不能上拉传导电流为700nA的单元(图15(G1))。当STB选通低来进行锁存时，节点257处的INV被上拉到Vdd。这将把锁存器电路214设定为：INV为高且LAT为低(图15(H1))。
当INV为高且LAT为低时，禁用隔离栅极236且将感测节点294与内部感测节点244阻断。同时，位线被下拉电路290拉到接地(图15(I1))。这将有效地切断位线中的任何传导电流，从而防止其引起源极线偏压。
因此，在感测模块210的一个优选实施方案中，采用有限电流源预充电电路。这提供一种额外或替代方式(D.C.感测)来识别载有高电流的位线并切断所述位线以使后续感测中的源极线偏压误差减到最小。
在另一实施例中，预充电电路并非特别经配置以帮助识别高电流位线，而是经优化以在存储器系统可用的最大电流容差内尽可能快地对位线进行上拉和预充电。
阶段(3)：恢复/预充电
在感测先前未被下拉的位线中的传导电流之前，通过信号FLT变低来激活预充电电路以将内部感测节点244预充电到Vdd(图15(C)和图15(I2)到15(I4))且对可能由于邻近位线上的电压减小而已经部分放电的位线进行预充电。
阶段(4)：第一次A.C.感测
在一个实施例中，通过确定浮动内部感测节点244处的电压降来执行A.C.(交流电或瞬态)感测。这通过鉴别器或比较电路250来实现，所述鉴别器或比较电路250采用耦合到内部感测节点244的电容器CSA 252，并考虑传导电流正对所述电容器CSA 252充电(减小节点SEN上的电压)的速率。在集成电路环境中，电容器252通常用晶体管来实施；然而，其它实施方案也是合适的。电容器252具有预定电容(例如，30fF)，其可经选择以实现最佳电流确定。可通过适当调节充电周期来设定分界电流值(通常在100到1000nA范围内)。
鉴别器电路250感测内部感测节点244中的信号SEN。在每次感测之前，内部感测节点244处的信号SEN由预充电电路240上拉到Vdd。这将初始把电容器252上的电压设定为零。
当感测放大器230准备好进行感测时，通过FLT变高来禁用预充电电路240(图15(C))。通过断言选通信号STB来结束第一感测周期T1。在感测周期期间，由传导存储器单元诱发的传导电流将对电容器充电。SEN处的电压将随着通过位线中的传导电流的泄漏动作对电容器252进行充电而从Vdd开始减小。图15(G)(见曲线G2到G4)说明对应于分别连接到具有400nA、220nA和40nA的传导电流的存储器单元的其余三个实例性位线的SEN信号，其中具有较高传导电流的存储器单元减小得较快。
阶段(5)：通过后续感测来第一次A.C.锁存和移除较高电流单元
在第一预定感测周期结束时，依据位线中的传导电流而定，SEN将已经减小到某一电压(见图15G的曲线G2到G4)。作为实例，将此第一阶段的分界电流设定为300nA。电容器CSA 252、感测周期T1和p型晶体管256的阈值电压使得对应于高于分界电流(例如，300nA)的传导电流的信号SEN将下降得足够低以接通鉴别器电路250中的晶体管256。当锁存信号STB选通低时，输出信号INV将被拉为高，且将由锁存器214锁存(图15(E)和图15(H)(曲线H2))。另一方面，对应于低于分界电流的传导电流的信号SEN将产生不能接通晶体管256的信号SEN。在此情况下，锁存器660将保持不变，在所述情况下，LAT保持为高(图15(H3)和图15(H4))。因此，可以看出，鉴别器电路250有效地对照由感测周期设定的参考电流来确定位线中的传导电流的量值。
感测放大器230还包含第二电压钳232，其用途是维持晶体管234的漏极的电压足够高以便使位线电压钳280适当运作。如早先描述的，位线电压钳280将位线电压钳位为预定值VBL(例如，0.5V)。这将需要将晶体管234的栅极电压BLC设定为VBL+VT(其中VT是晶体管234的阈值电压)且连接到感测节点294的漏极大于源极(即，信号SEN2＞VBL)。明确地说，给定电压钳280和232的配置，SEN2应不高于LAT-VT或BLX-VT中的较小者，且SEN应不低于所述较小者。在感测期间，隔离栅极236处于穿过模式。然而，在感测期间，内部感测节点244处的信号SEN具有从Vdd开始减小的电压。第二电压钳232防止SEN下降到低于LAT-VT和BLX-VT中的较小者(无论哪一者较低)。这通过由信号BLX控制的n型晶体管234来实现，其中BLX≥VBL+VT(图15(F))。因此，通过电压钳280和232的作用，位线电压VBL在感测期间保持恒定(例如，～0.5V)。
使用专用电容器252代替传统使用位线电容来测量电流在若干方面是有利的。第一，其实现位线上的恒压电压源，进而避免位线之间的串扰。第二，专用电容器252允许选择最佳用于感测的电容。举例来说，与约2pF的位线电容相比，其可具有约30fF的电容。较小电容可增加感测速度，因为其充电较快。最后，与使用位线电容的现有技术方法相比，相对于专用电容进行感测允许感测电路不依赖于存储器结构或大小。
在另一实施例中，通过与参考电流进行比较来实现电流确定，所述参考电流可由参考存储器单元的传导电流提供。这可用作为电流镜的一部分的比较电流来实施。
电流确定的输出由锁存器电路214锁存。锁存器电路由晶体管261、262、263和264与晶体管260和268一起形成为设定/复位锁存器。p型晶体管260由信号RST(复位)控制，且n型晶体管268由信号STB控制。适于低电压操作的上述感测放大器的变化形式参阅2004年12月16日申请的题为“Improved Memory Sensing Circuit And Method ForLow Voltage Operation”的第11/015,199号美国专利申请案(发明人Raul-Adrian Cernea)，所述专利申请案以全文引用的方式并入本文中。
一般来说，将存在一页存储器单元由相应数目的多遍感测模块210操作。对于传导电流高于第一分界电流电平的那些存储器单元来说，其LAT信号将锁存为低(INV锁存为高)。这又激活了位线下拉电路290以将相应位线拉到接地，进而切断其电流。
阶段(6)：恢复/预充电
在下一次感测先前尚未被下拉的位线(例如位线285)中的传导电流之前，通过信号FLT来激活预充电电路以将内部感测节点244预充电到Vdd(图15(C)(6)和图15(I3)(6)到15(I4)(6))。
阶段(7)：第二次感测
当感测放大器230准备好进行感测时，通过FLT变高来禁用预充电电路240(图15(C))。通过断言选通信号STB来设定第二感测周期T2。在感测周期期间，传导电流(如果存在的话)将对电容器进行充电。SEN将随着通过位线285中的传导电流的泄漏动作对电容器252进行充电而从Vdd开始减小。
根据之前的实例，已经在早先阶段中识别并关闭了传导电流高于300nA的存储器单元。图15(G)(曲线G3和G4)分别说明对应于分别连接到具有220nA和40nA的传导电流的存储器单元的两个实例性位线的SEN信号。
阶段(8)：第二次锁存以用于读出
在第二预定感测周期T2结束时，依据位线285中的传导电流而定，SEN将已经减小到某一电压(图15(G)(曲线G3和G4))。作为实例，将此第二阶段中的分界电流设定为100nA。在此情况下，具有220nA传导电流的存储器单元的INV将锁存为高(图15(H))且其位线随后被拉到接地(图15(I3))。另一方面，具有40nA传导电流的存储器单元将不会影响预设成LAT为高的锁存器状态。
阶段(9)：读出到总线
最后，在读出阶段，转移栅极293处的控制信号NCO允许将锁存的信号SEN2读出到读出总线292(图15(J)和15(K))。
从图15(I1)到15(I4)可看出，位线电压在每一感测周期期间保持恒定。因此，从早先论述中可知，消除了位线到位线的电容性耦合。
上文描述的感测模块210是一个实施例，其中用三遍执行感测，实施前两遍以识别并关闭较高电流存储器单元。通过消除较高电流对源极线偏压的影响，最后一遍能够较准确地感测具有较低范围传导电流的单元。
在其它实施例中，用D.C.与A.C.遍的不同组合来实施感测操作，其中一些感测操作仅使用两个或两个以上A.C.遍或仅使用一遍。对于不同遍，所使用的分界电流值可每次均相同或朝向最后一遍中所使用的分界电流逐渐收敛。
通常，对所有位线一起编程的结构将从所有位线一起读取数据。类似地，单独地对奇和偶位线编程的结构通常将单独地读取奇和偶位线。然而，此类限制不是必需的。本文描述的用于读取数据的技术可用于全部位线编程或奇/偶位线编程。
图16是描述用于从非易失性存储器单元读取数据的一个实施例的流程图。上文相对于感测模块的论述内容论述了如何从特定位线读取数据。图16提供系统级的读取过程。在步骤402处，响应于对读取数据的请求针对特定页执行读取操作(步骤400)。在一个实施例中，当用于页的数据被编程时，系统还将创建误差校正码(ECC)并用所述数据页对那些ECC进行写入。ECC技术是此项技术中已知的。所使用的ECC过程可包含此项技术中已知的任何适宜ECC过程。当从页中读取数据时，ECC将用于确定数据中是否存在任何误差(步骤404)。如果数据中没有误差，那么在步骤406处向用户报告数据。举例来说，数据将经由数据I/O线132传送到控制器或主机。如果在步骤404处发现误差，那么确定误差是否是可校正的(步骤408)。所述误差可能是由于浮动栅极到浮动栅极的耦合效应或可能由于其它物理机制引起的。各种ECC方法能够校正一组数据中预定数目的误差。如果ECC过程可校正数据，那么在步骤410中使用ECC过程来校正所述数据，且在步骤412中向用户报告经校正的数据。如果数据不能通过ECC过程校正，那么在步骤414中执行数据恢复过程。在一些实施例中，将在步骤414之后执行ECC过程。下文描述关于数据恢复过程的更多细节。在数据恢复之后，在步骤416处报告所述数据。请注意，图16的过程可用于使用全部位线编程或奇/偶位线编程来编程的数据。
图17是描述对页执行读取操作的过程的一个实施例的流程图(见图16的步骤402)。可针对包含区块的所有位线、仅包含区块的奇位线、仅包含区块的偶位线或包含区块的其它位线子组的页执行图17的过程。在步骤420中，将读取参考电压Vra施加到与所述页相关联的适当字线。在步骤422中，感测与所述页相关联的位线，以基于将Vra施加到其控制栅极来确定所寻址的存储器单元传导还是不传导。传导的位线指示存储器单元被接通；因此，那些存储器单元的阈值电压低于Vra(例如，处于状态E)。在步骤424中，将针对位线的感测结果存储在用于那些位线的适当锁存器中。在步骤426中，将读取参考电压Vrb施加到与正被读取的页相关联的字线。在步骤428中，如上描述那样对位线进行感测。在步骤430中，将结果存储在用于所述位线的适当锁存器中。在步骤432中，将读取参考电压Vrc施加到与页相关联的字线。在步骤434中，如上所述，感测位线以确定哪些存储器单元传导。在步骤436中，将来自感测步骤的结果存储在用于所述位线的适当锁存器中。在步骤838中，确定每一位线的数据值。举例来说，如果存储器单元在Vra处传导，那么存储器单元处于状态E。如果存储器单元在Vrb和Vrc处而不在Vra处传导，那么存储器单元处于状态A。如果存储器单元在Vrc处而不在Vra和Vrb处传导，那么存储器单元处于状态B。如果存储器单元不在Vra、Vrb或Vrc处传导，那么存储器单元处于状态C。在一个实施例中，通过处理器222来确定数据值。在步骤440中，处理器222将把所确定的数据值存储在用于每一位线的适当锁存器中。在其它实施例中，可用不同次序进行各种电平(Vra、Vrb和Vrc)的感测。
在各种实施例中可能需要基于所采用的编码和/或结构来施加不同数目的参考读取电压。举例来说，当采用上部页/下部页结构且使用如图12所说明的编码方案时，可简单地通过使用Vrb读取参考电压电平以确定存储器单元处于状态E和A之一(上部页位＝1)还是处于状态B和C之一(上部页位＝0)来实现上部页读取。可通过使用Vra和Vrc读取参考电压电平以确定存储器单元处于状态E和C之一(下部页位＝1)还是处于状态A和B之一(下部页位＝0)来实现下部页读取。在使用上部页下部页结构和图13A到13C所描绘的编码方案的实例中，可通过使用Vrb读取参考电压电平以确定存储器单元处于状态E和A之一(下部页位＝1)还是处于状态B和C之一(下部页位＝0)来实现下部页读取。可使用Vra和Vrc读取参考电压来实现此类实施例的上部页读取。
浮动栅极到浮动栅极的耦合可促使在读取操作期间产生不可恢复的误差(步骤404)，所述误差可能导致有必要在步骤414处执行误差恢复步骤。由于从由存储在相邻存储器单元的浮动栅极上的电荷产生的电场形成耦合的缘故，存储在存储器单元的浮动栅极上的表观电荷可经历表观移动。此现象通常称为浮动栅极到浮动栅极的耦合，或更简单地就称为浮动栅极耦合。虽然理论上从存储器阵列中任何存储器单元的浮动栅极上的电荷产生的电场可耦合到所述阵列中任何其它存储器单元的浮动栅极，但所述效应对于邻近存储器单元最为明显和显著。邻近存储器单元可包含处于同一位线上的相邻存储器单元、处于同一字线上的相邻存储器单元或处于相邻位线和相邻字线上且因此在对角线方向上在彼此对面的相邻存储器单元。电荷的表观移动可在读取存储器单元的已编程存储器状态时导致误差。
浮动栅极耦合的效应在邻近于目标存储器单元的存储器单元在目标存储器单元之后进行编程(例如，在奇/偶位线结构中)的情况下最为明显，然而其效应在其它情况下同样可以观察到。放置在邻近存储器单元的浮动栅极上的电荷或所述电荷的一部分将耦合到目标存储器单元，从而导致目标存储器单元的阈值电压的表观移动。存储器单元的表观阈值电压的这种变化可在随后读取目标存储器单元时导致读取误差。举例来说，存储器单元可在被编程之后使其表观阈值电压移动到这样的程度，使得其在针对其被编程达到的存储器状态而施加的参考读取电压下将不会接通或不会接通到充分程度。
图18A到18B说明浮动栅极耦合对一群已编程存储器单元的影响。在图18A中，描绘一群组编程到状态A的存储器单元的实际阈值电压分布450。如果与图18A中所描绘的已编程群相邻的单元处于擦除状态E(图18B)，那么所述群已编程存储器单元的表观阈值分布与实际阈值电压分布相同。相邻的浮动栅极不携带正电荷，且因此不会促使分布450的存储器单元的表观阈值电压移动。然而，如果相邻的存储器单元处于编程状态A，那么将从其浮动栅极上的正电荷产生电场。此电场的一部分将耦合到分布450的存储器单元并促使那些单元的表观阈值电压增加。由于存储器单元的阈值电压的表观增加，所以分布450向右移动，从而产生表观阈值电压分布452。当相邻的存储器单元被编程到较高状态电平时，较多电荷存储在其浮动栅极上，这促使在研究中的群的表观阈值电压进一步增加。分布454表示当相邻的存储器单元被编程到状态B时已编程群的表观阈值电压分布，且分布456表示当相邻的存储器单元被编程到状态C时的表观阈值电压分布。
图19A描绘在读取操作期间从相邻存储器单元形成的浮动栅极耦合对针对选定存储器单元而感测的传导电流的影响。如相对于图17描述的，读取操作可包含将参考读取电压施加到选定存储器单元的控制栅极，且接着感测所得传导电流以确定选定存储器单元的阈值电压高于还是低于所施加的参考读取电压的电平。曲线460描绘编程到状态A的示范性存储器单元的正常传导电流，其作为所施加的控制栅极电压的函数。选择状态A仅仅是出于示范性目的。所属领域的技术人员将了解，编程到其它状态的单元将具有不同的值但具有类似的I-V曲线，且以下揭示内容可延伸到此类其它状态。
可建立针对选定状态的传导电流跳变点，其对应于应从针对所述状态施加的参考读取电压产生的最小传导电流。举例来说，可针对编程到状态A的单元建立跳变点电流(也称为断点电流或电平)与参考读取电压组合，使得如果单元被编程到状态A且施加参考读取电压，那么应产生大于或等于跳变点电流的传导电流。如图19A所示，如果将等于或大于初始Vth的读取电压(例如，Vrb)施加到由曲线460表示的存储器单元，那么其将接通且具有大于或等于所建立的跳变点电流的传导电流。在存储器阵列的一个实施例中，针对特定存储器状态的初始Vth可等于处于所述状态的任何存储器单元的所预期最大阈值电压(例如，如图11所示的VmaxA)。通过施加等于初始Vth(或等于初始Vth加上某一余量，如图11中所说明)的Vrb读取电压并感测传导电流，可确定选定存储器单元处于状态E和A之一还是处于状态B和C之一。如果针对存储器单元而感测的所得传导电流在跳变点以上(单元接通)，那么确定存储器单元处于状态E或A。如果所得电流在跳变点以下(单元切断)，那么确定存储器单元处于状态B或C。
曲线462描绘当一个或一个以上相邻存储器单元被编程时由曲线460表示的相同存储器单元的传导电流。相邻浮动栅极上的正电荷促使选定单元的阈值电压的表观正增加(且传导电流相应减小)，且因此曲线向右移动。如果现将等于初始Vth的控制栅极电压施加到选定存储器单元，那么将产生小于跳变点电流的传导电流。这可能导致读取误差。编程到状态A的单元在所施加的Vrb读取电压下可能不能够充分传导，且因此被错误地读取为处于状态A以上的状态。为了使传导电流处于或高于跳变点，必须将等于或大于最终Vth的控制栅极电压施加到存储器单元。
一种用于补偿阈值电压的表观增加以便避免读取误差的技术是，在读取操作期间基于一个或一个以上相邻存储器单元的状态而施加较大的控制栅极电压。2005年4月5日申请的题为“COMPENSATING FOR COUPLING DURING READ OPERATIONS OFNON-VOLATILE MEMORY”的第11\099,133号美国专利申请案描述了各种此类过程。举例来说，如果与选定存储器单元相邻的一个或一个以上存储器单元被编程，那么可施加较大的参考读取电压。举例来说，可将Vrb读取电压的值增加最终Vth与初始Vth值的差值以确保存储器单元的传导电流处于或高于跳变点。
然而，根据本揭示内容的实施例，在读取操作期间利用补偿电流来避免由浮动栅极耦合引起的读取误差。图19B以图形说明根据一个实施例的方法：将补偿电流施加到选定存储器单元的位线，以便在读取操作期间当其相邻存储器单元的一者或一者以上处于编程状态并在其浮动栅极上携带正电荷时，正确地确定存储器单元的状态。图19B中再次描绘曲线462，其表示编程到状态A且具有随后被编程的一个或一个以上相邻存储器单元的存储器单元。展示在将等于初始Vth的控制栅极电压施加到选定存储器单元时产生的传导电流。举例来说，如果在上部页读取期间将等于初始Vth的读取电压Vb施加到存储器单元，那么选定存储器单元的传导电流将处于跳变点以下的某一电平处。不同于增加在读取操作期间所施加的控制栅极电压，可施加大体上等于所述两个电流电平之间的差值的补偿电流。如果具有此量值的补偿电流可在读取操作期间添加到选定存储器单元的位线，那么在初始建立的Vrb读取电平下感测的传导电流将等于存储器单元的实际传导电流加上补偿电流。举例来说，当使用采用专用电容器的感测技术来确定传导电流对电容器充电的速率时，补偿电流和单元传导电流两者均将有助于对所述电容器进行充电(且因此，感测节点处的电压减小)。因此，感测电流(实际传导电流加上补偿电流)将处于或高于跳变点电流。因此，即使当一个或一个以上相邻存储器单元被编程时也可执行准确的读取操作。
根据各种实施例可使用在相邻位线中诱发电流以对选定NAND串提供补偿电流的各种方法。图20以图形描绘根据一个实施例在读取选定位线的存储器单元时使用补偿电流。图20是对包含三个感测放大器SA1、SA2和SA3的存储器装置的简化描绘。感测放大器SA1通过位线502耦合到NAND串501。感测放大器SA2通过位线504耦合到NAND串502。感测放大器SA3通过位线506耦合到NAND串503。每一NAND串的描绘是简化的，且仅说明用于每一位线上的一个NAND串的漏极选择栅极508、510和512，以及连接到字线WLi、WLi-1和WLi+1的示范性存储器单元。
根据一个实施例，可通过利用相邻位线之间的电容性耦合以在选定位线中诱发电流流动来产生在读取选定NAND串的存储器单元时使用的补偿电流。由于相邻位线的紧密间隔配置，在相邻位线之间存在相对较强的电容。在图20中，通过表示位线504与位线502之间的电容的电容器503以及表示位线506与位线504之间的电容的电容器505来描绘此效应。由于此位线电容的缘故，在相邻位线之间存在相对较强的耦合。通过在两个相邻位线之间形成电压电位变化，可使瞬态电流流动发生流动，例如电流流动532和534。在读取操作期间，选定NAND串的位线中的电流可用作补偿电流。
可通过将初始化电压提供到确定为处于编程状态的相邻存储器单元的位线来形成相邻位线之间的这种电位变化。正被读取的选定NAND串的位线在感测操作期间将维持在(或试图维持在)受控预充电电平，如先前相对于图15描述的。如果提供到相邻位线的初始化电压小于受控电平的电压，那么瞬态电流将从选定位线流动到相邻位线。在图20的实施例中，初始化电压为接地，如在感测放大器SA1和SA3中所描绘的。在其它实施例中，可使用其它初始化电压来产生不同量的补偿电流。可通过升高将激活每一感测放大器SA1和SA3的下拉电路290的INV信号而将位线502和506接地。
考虑针对连接到字线WLi的NAND串502的存储器单元522的读取操作。如果连接到字线WLi的NAND串501和503的存储器单元的任一者处于一组选定编程状态中的一者且因此在其浮动栅极处携带正阈值，那么可在读取单元522时提供补偿电流以改进读取操作的准确性。可在选定位线与相邻位线的每一者之间诱发各个补偿电流，如由电流532和534图解说明。如果NAND串501的存储器单元520被编程，那么可产生补偿电流532以补偿将流动穿过NAND串502的传导电流507由于存储器单元522的阈值电压的表观增加而减少的量，所述存储器单元522的阈值电压的表观增加是由于存储器单元520处的电荷的浮动栅极耦合而产生的。同样，如果存储器单元524被编程，那么可产生补偿电流534以补偿将流动穿过NAND串502的传导电流507由于存储器单元522的阈值电压的表观增加而减少的量，所述存储器单元522的阈值电压的表观增加是由于存储器单元524处的电荷的浮动栅极耦合而产生的。感测放大器SA2将经历等于实际传导电流507加上补偿电流532和534的存储器单元522的表观传导电流。补偿电流532和534将起作用以增加SA2的专用电容器252充电的速率以及SEN节点244放电的速率。
在另外的实施例中，相邻NAND串上的其它存储器单元的状态也可用于确定是否利用补偿电流。举例来说，对角间隔的存储器单元(例如存储器单元514、518、526和530)的编程状态可用于确定当读取存储器单元522时是否从位线502或506提供补偿电流。
图21是说明在读取操作期间由感测放大器供应的示范性传导电流的曲线图。曲线550表示当将NAND串偏压以用于读取操作时存储器单元的电流特性。曲线550忽略了相邻NAND串的电荷或电场的影响。在时间t0处，将包含所述存储器单元的NAND串初始偏压以用于读取操作。举例来说，时间t0可表示如相对于图15A到15K中描绘的读取操作而描述的受控预充电阶段(阶段1)或恢复阶段(阶段3和6)的开始。在施加初始偏压条件之后，电流升高且接着降低到其稳态DC电平，所述稳态DC电平表示在所施加条件下存储器单元的传导电流。增加到稳态电平以上的电流通常称为位移电流。
感测电流升高到稳态DC电平以上可归因于选定位线的寄生电容。以紧密间隔配置实施的NAND串结构可导致装置的位线与接地电位之间较大寄生电容。由于此寄生电容的缘故，将读取电压条件施加到NAND串且明确地说将位线预充电到预定电平将产生位移电流。
为了准确地感测存储器单元的传导电流，通常延迟感测周期直到位移电流已经耗散且穿过所述串的电流已经安定为其稳态电平为止。举例来说，时间t3可能是读取操作的感测阶段的开始。这可对应于图15A到15K中执行电流感测的阶段4和7的开始。时间t3可对应于信号FLT变高并禁用预充电电路240的时间。时间t4可表示感测周期的结束和锁存阶段的开始。举例来说，其可表示阶段5和8的开始，此时STB信号选通为低以锁存输出信号INV。
曲线552也表示当将NAND串偏压以用于读取操作时存储器单元的电流特性。然而，曲线552包含在读取操作期间一个或一个以上邻近NAND串对选定NAND串的影响。举例来说，可预期将相邻位线初始化到受控位线电压以下的某一电压会产生如曲线552所描绘的由感测放大器针对选定NAND串感测的总计电流。由于在将相邻位线初始化到低电压时所产生的电容性耦合的缘故，如先前描述那样在相邻位线与选定位线之间诱发电流。此电容性耦合电流将增加选定位线中的表观位移电流。如所说明的，曲线552花费较长时间来安定到表示存储器单元的传导电流的DC电流电平。这是由于从相邻位线产生的额外位移电流的缘故。
根据一个实施例，将从来自相邻位线的电容性耦合电流产生的此额外位移电流用作补偿电流。如果一个或一个以上相邻存储器单元处于预定编程状态，那么可将其相应位线初始化为低电压以在读取操作的预充电或恢复阶段开始处在选定位线与相邻位线之间诱发瞬态电流流动。所诱发的电流流动将对如曲线552所说明的选定NAND串感测电流造成影响。为了利用此额外电流，调节用于感测传导电流的时间周期(较短恢复时间)，使得在感测期间在选定位线中存在额外位移电流。因此，时间t1可用作感测阶段(例如，阶段4和7)的开始，且时间t2可用作锁存阶段(例如，阶段5和8)的开始。如所说明的，在t1与t2之间的时间期间，感测电流由于电容性耦合电流的缘故而不安定到DC电平。此额外电流可补偿由于选定存储器单元的阈值电压的表观增加而产生的穿过选定存储器单元的减小传导电流，所述阈值电压的表观增加是由于从相邻存储器单元的带正电浮动栅极形成的电容性电荷耦合而引起的。
图22是描绘当使用补偿电流感测时所涉及的各种信号和电压电平的时序图。图22中所描绘的操作是在确定哪些邻近存储器单元处于一组预定编程状态的一者或一者以上之后所进行的第二次读取。举例来说，图22可对应于以Vrb读取电平执行的上部页读取操作。在确定哪些存储器单元在先前读取操作期间被编程到状态C之后，在图22中所描绘的Vrb电平读取操作期间可视需要提供补偿电流。信号(A)到(I)对于在操作期间感测的每个位线来说是相同的。信号(L)和(M)对应于由于先前读取操作而确定为处于状态C的存储器单元的位线。信号(J)和(K)对应于由于先前读取操作而未确定为处于状态C的存储器单元的位线。在所描绘的操作期间感测这些单元的传导电流以确定其处于状态E和A之一还是处于状态B。尽管相对于在确定哪些单元处于状态C之后以VrB电平进行的上部页读取来描述图22，但可执行根据所体现原理的其它类型的读取。
阶段(0)：设置
在阶段(0)中，用于每一位线的感测模块380经由启用信号BLS而连接到其相应位线。用BLC启用电压钳。
阶段(1)：受控预充电
通过复位信号RST初始化每一感测放大器230，所述复位信号RST将信号INV拉为低且将互补信号LAT拉为高(例如，Vdd)。预充电电路240通过内部感测节点244和感测节点SEN2 294对其相应位线进行预充电持续预定时间周期。这将使位线达到用于感测其中的传导的最佳电压(例如，500mV)。如图22(K)和22(M)中所说明的，处于状态C以及处于其它状态中的一者的存储器单元的位线升高到钳位位线电压电平。
阶段(2)：针对处于状态C的单元重写感测放大器锁存器
针对处于状态C的单元重写感测放大器锁存器导致将那些存储器单元的位线拉到接地，且因此在那些位线与具有不处于状态C的单元的其相邻位线之间形成电位差。阶段(2)的动作将诱发从处于状态E、A或B的单元的感测放大器到处于状态C的存储器单元的任何相邻感测放大器的瞬态电流流动(补偿电流)，如图20所示。
对于处于状态C的存储器单元的位线，将INV信号驱动为高。同时，脉冲输送用于所有位线的NCO信号。因此，将预定数据驱动回到用于具有处于状态C的存储器单元的位线的感测放大器锁存器中。举例来说，关于存储器单元是否处于状态C(如以Vrc读取电平进行的先前读取操作中所确定的)的指示可维持在每一位线的数据锁存器堆叠224中。在阶段(2)的开始处，此数据可由处理器222读取。如果数据指示存储器单元处于状态C，那么处理器可重写相应位线锁存器214中的数据，因此重写阶段(1)的复位并促使INV变高。这又将通过激活下拉电路290来将相应位线接地。
阶段(3)：感测
在重写用于处于状态C的存储器单元的位线锁存器并将其位线接地之后，通过升高用于每一感测放大器的FLT信号来开始感测阶段。如先前在图15中描述那样执行感测阶段(3)。当FLT为高时，内部感测节点244变为动态的且存储器单元的传导电流将对专用电容器252充电。SEN 244处的电压将随着通过位线中的传导电流的泄漏动作对电容器进行充电而从Vdd开始减小。图14(I)经简化以仅展示SEN节点244处的电压下降的一个实例。电压减小的量和速率取决于相应单元的状态。处于状态E的单元将具有最高传导电流，且因此SEN节点244对于那些单元将减小得最快。处于状态A的单元将使其感测放大器的SEN节点244以第二最高速率减小，且处于状态B的单元将使其SEN节点244以最慢速率减小。由于对于处于状态C的单元INV变高，因而其内部SEN节点244与位线断开连接，且因此在感测阶段期间不发生任何作用。
重要的是，在补偿电流从具有一个或一个以上带有处于状态C的存储器单元的相邻位线的选定位线(处于状态E、A或B的单元)向那些相邻位线流动的同时完成感测阶段。通过使用较短恢复时间进行感测，选定位线的感测电流将等于其各自存储器单元的实际传导电流加上由于选定位线与已经接地的相邻位线之间的电位差而产生的任何补偿电流(瞬态)。返回参看图21，感测阶段(3)的开始可对应于时间t1，且锁存阶段(4)的开始可对应于时间t2。
阶段(4)：锁存
在感测周期结束处，依据位线中的传导电流(以及任何补偿电流)而定，SEN将已经减小到某一电压。如果感测传导电流高于用于感测周期的分界电流电平，那么当STB选通低时输出信号INV将被拉为高并由锁存器214锁存。在我们的使用Vrb读取参考电平的实例中，处于状态E或A的单元的传导电流将高于分界电流电平，且因此其输出信号将被拉为高并由锁存器214锁存。如果所感测的传导电流低于分界电流电平，那么当STB选通低时输出信号INV将保持低且锁存器214将不变。在我们的实例中，处于状态B的单元的传导电流将高于分界电流电平，且因此其输出信号将保持低且锁存器214不变。
阶段(5)：读出到总线
在读出阶段中，控制信号NCO允许将锁存的信号SEN2读出到读出总线292。
在其它实施例中，可如图15中描述那样以多遍来执行感测。举例来说，可使用D.C.与A.C.感测遍的某一组合或多个A.C.遍。如果采用多遍技术，那么可使用缩短的恢复时间来采用感测阶段中的任何阶段或全部阶段，如所描述的。在一个实施例中，只有最后的感测阶段将并入有缩短的恢复时间。
图23是描绘根据一个实施例的用于视需要使用来自一个或一个以上相邻位线的补偿电流来读取非易失性存储器的方法的流程图。出于示范性目的，将相对于图20中所描绘的存储器系统来描述图23，但将了解，可使用其它存储器结构。在步骤600处，读取与选定位线相邻的第一位线上的邻近存储器单元以确定所述邻近存储器单元是否处于编程状态。举例来说，可读取存储器单元520以确定其是否已被编程且在其浮动栅极处携带正电荷。在步骤602处，读取与选定位线相邻的第二位线上的邻近存储器单元以确定其是否处于编程状态。举例来说，可读取存储器单元524以确定其是否已被编程且在其浮动栅极处携带正电荷。在一个实施例中，同时执行步骤600与602，且可对控制栅极连接到共同选定字线的所有存储器单元执行步骤600和602。根据各种实施例，步骤600和602可包含许多变化形式。举例来说，可执行读取以确定邻近存储器单元是否处于一组编程状态中的一个或一个以上状态。在二元系统中，可执行所述步骤以确定邻近存储器单元是否处于唯一编程状态。在多状态系统中，在一个实施例中，步骤600和602可包含确定邻近存储器单元是否被编程到状态C。在另一实施例中，所述步骤可确定其是否被编程到状态B或C、状态A、B或C或者其任何变化形式。在利用其它多状态配置或额外状态级的实施例中，可在步骤600或602中考虑额外或替代的编程状态。可在步骤600或602中确定存储器单元的精确状态(例如，如果将较先进技术与各种初始化电压和/或取样周期一起使用)，或者仅仅确定其是否处于或高于预定编程电平。
在步骤604处，基于根据步骤600处所应用的标准确定第一相邻位线上的存储器单元是否已经被编程，操作形成分支。如果存储器单元被编程，那么在步骤606处将初始化电压施加到第一相邻位线。由于选定位线与第一相邻位线之间的电容性耦合的缘故，诱发从选定位线穿过第一相邻位线的瞬态电流流动。在步骤608处，基于根据步骤602处应用的标准确定第二相邻位线上的存储器单元是否已经被编程，操作形成分支。如果第二存储器单元被编程，那么在步骤610处将初始化电压施加到第二相邻位线。由于选定位线与第二相邻位线之间的电容性耦合的缘故，诱发从选定位线穿过第二相邻位线的瞬态电流流动。在一个实施例中，同时执行步骤606与610，且可对连接到共同选定字线的存储器单元的所有位线同时执行步骤606和610。在步骤612处，使用所描述的较短恢复时间(取样周期在时间上上移)来读取选定位线上的存储器单元。如果向相邻位线中的一者或一者以上提供初始化电压以诱发穿过各个相邻位线的电流，那么电容性耦合将在选定位线中产生位移电流。通过以较短恢复时间进行读取使得从相邻位线耦合的位移电流尚未耗散，所述位移电流可补偿从已编程的相邻单元耦合到选定存储器单元的浮动栅极的任何正电荷。
根据实施例存在许多用于执行图23的各种操作的变化形式。如已经提及的，步骤600和602可包含确定存储器单元是否被编程到任何数目的状态。此外，那些步骤可包含确定存储器单元的精确状态或其是否只是被编程为高于某一预定电平。据此，可在各种实施例中实践步骤606、610和612的变化形式。在一个实施例中，步骤606和610包含在每种情况下将位线初始化为相同电压。在其它实施例中，基于步骤600或602中所确定的存储器单元的状态来选择所施加的初始化电压。
不同于仅仅将位线接地，可提供不同的初始化电压。位线被初始化达到的电平将直接影响正被读取的选定位线与相邻位线之间的电压差。提供到相邻位线的较低初始化电压产生较大的电压差。位线之间较大的电压差将在其之间诱发较大的瞬态电流流动。参看图21，较低初始化电压将由于选定位线中的较大位移电流的缘故而使曲线552向上和向右移动。较大初始化电压将具有相反效果。
在一个实施例中，使用步骤600或602处所确定的存储器单元的实际状态来将特定初始化电压施加到位线。所施加的初始化电压在邻近存储器单元处于较高编程状态时可能较低，以诱发从选定位线耦合的较大电流。所述较大电流可补偿耦合到选定存储器单元并在其中引起减小的传导电流的邻近存储器单元的浮动栅极上的较大正电荷
借助于非限定性实例，考虑针对当前感测技术利用500mV的受控位线电压的实施例。如果存储器单元经配置以在四个状态(E、A、B和C)中存储数据，那么可初始化(在步骤606或610处)邻近存储器单元的位线以当存储器单元被编程到状态C时将所述位线接地，当存储器单元被编程到状态B时将所述位线初始化为150mV，且当存储器单元被编程到状态A时将所述位线初始化为300mV。如所属领域的技术人员将了解，可存在其它变化形式。
与调节或选择初始化电压类似，可基于邻近存储器单元的状态来选择或调节取样周期。如图22中所说明，取样周期在时间上上移(较短恢复时间)以俘获由于邻近位线上的活动而产生的瞬态位移电流。可基于邻近存储器单元的状态来选择和施加取样周期，使得在感测期间在选定位线中或多或少地存在位移电流。如曲线552所说明的，在偏压之后取样进行得越快，则将在选定NAND串中存在越多的位移电流。因此，当邻近存储器单元被编程到较高状态且在其浮动栅极处携带较大正电荷时，可较早地执行取样。继续采用四状态结构实例，可建立依据邻近存储器单元的实际状态的各个取样周期。如果邻近存储器单元被编程到状态A(携带一些但不是较大的正电荷)，那么取样周期可在时间上上移第一量，使得选定NAND串中存在较小位移电流。如果邻近存储器单元被编程到状态B，那么取样周期可在时间上进一步上移，使得选定NAND串中存在较多位移电流。如果邻近存储器单元被编程到状态C，那么取样周期可更进一步上移，使得存在大量位移电流。可根据特定实施方案的要求和需要而选择各种取样周期。
在各种实施例中，可使用选定的初始化电压和/或不同取样周期的组合。对于包含四个以上状态的装置，可使用额外的初始化电压和/或取样周期。
根据实施例可使用图23中所体现的原理的许多变化形式来应用于特定类型的存储器结构。下文借助于非限定性实例来论述这些变化形式中的一些。图24是描绘根据一个实施例利用全部位线结构来执行读取操作的方法的流程图。图24中所描绘的读取操作是利用编码方案对四状态存储器单元的示范性上部页读取操作，其中状态B和C共享同一上部页位值。进行读取以确定每一存储器单元中的上部页位的值。参看图12，以参考读取电平Vrb进行上部页读取以确定存储器单元处于状态E和A之一还是处于状态B和C之一。施加Vrb读取电压下的传导存储器单元指示存储器单元处于状态E或A，且因此其上部页位设定为1。施加Vrb读取电压下的非传导存储器单元指示存储器单元处于状态B或C，且因此其上部页位设定为0。
针对正被读取的存储器阵列区块中的每个位线同时执行步骤620到631，且步骤620到631对应于读取单个字线的存储器单元。对于每一位线，所述步骤对应于读取其连接到正被读取的字线的存储器单元。在所说明的特定实施例中，执行这些步骤以确定选定字线上哪些存储器单元被编程到状态C。当使用Vrb读取电平读取剩余单元时，那些确定为被编程到状态C的单元将使其相应位线设定为初始化电压。
在步骤620处，将用于每一位线的数据锁存器224的下部数据锁存器设定为逻辑0，其指示传导的存储器单元。在步骤622处，复位用于每一位线的感测放大器。步骤622可包含通过复位信号RST初始化感测放大器，所述复位信号RST将使感测节点244升高或充电到Vdd以及使信号LAT升高到Vdd。在一个实施例中，步骤622可对应于图15的阶段1。在步骤624中，使用Vrc参考读取电压来读取选定字线处的每一存储器单元以确定存储器单元处于状态C还是较低状态。在一个实施例中，步骤624对应于图15的阶段2到8。在此类实施例中，使用两遍感测过程以通过在后续感测阶段期间将较高度传导存储器单元的位线接地而减少源极线偏压来较准确地感测选定单元的状态。在其它实施例中，不使用多遍过程，而是采用较简单的单遍感测技术，例如通过对位线充电(例如，阶段3)和执行一次感测操作(例如，阶段4)。
在步骤626处，可存储第一次感测操作的结果(或其一部分)。步骤626可包含如图15所示的读出阶段。举例来说，那些确定为非传导的单元可将0存储在锁存器224的相应上部数据锁存器中，因为由于感测而知道所述单元的上部页位是逻辑“0”。那些传导的存储器单元不会将值存储在其相应上部数据锁存器中。这是因为尚不知道其上部页位是逻辑“1”还是逻辑“0”。这些单元可处于状态E、A和B的任一者中，且将在步骤632中的感测期间确定其上部页位的值。
如果针对特定位线感测传导，那么在步骤628处将其相应下部数据锁存器224维持在逻辑“0”，以指示传导的存储器单元。如果未针对特定位线感测传导，那么在步骤628处将其相应下部数据锁存器设定为逻辑“1”，以指示非传导的存储器单元。处理器224将使用下部数据锁存器的状态来在后续感测操作期间设定每一位线上的适当条件。使用下部数据锁存器来存储此信息，因为上部数据锁存器将用于存储用于感测操作的实际上部页数据。在其它实施例中，可使用额外的数据锁存器来代替下部数据锁存器。同样，如果正执行下部页读取，那么可使用上部数据锁存器来存储用于确定何时将初始化电压施加到位线所需的信息，且使用下部数据锁存器来存储实际下部页数据。
在每一下部数据锁存器中设定适当的逻辑值之后，开始以Vrb电平进行第二次读取操作。所述方法的此部分对应于图20的时序图。首先，在步骤630处，通过断言RST信号来复位每一感测放大器(例如，图20的阶段1)。在步骤631处，对于那些具有传导存储器单元的位线，处理器222从下部数据锁存器读取“0”，这根据状态机122的指示而指示将不采取任何特殊动作。因此，信号LAT维持在Vdd(INV接地)，这导致将位线和内部感测节点244充电到Vdd。对于那些具有非传导存储器单元的位线，处理器222从下部数据锁存器读取“1”，这指示在后续读取操作期间应将位线接地。因此，处理器222将在位线锁存器214中重写并设定适当条件以将位线接地。通过在位线锁存器214中设定所述条件，将信号LAT设定为接地，且因此将位线接地。
由于将位线接地的缘故，将在接地位线与具有不处于状态C的存储器单元的任何相邻位线(INV为低，因此将位线充电到Vdd)之间产生电流流动。不处于状态C的单元的位线中所产生的位移电流将充当补偿电流，如图20到22中所描述的。将在步骤632到634处的第二次读取操作期间利用此补偿电流。
仅针对那些具有传导存储器单元的位线执行步骤632和634。具有非传导存储器单元的位线先前被确定为已经处于状态C。因此，不必以Vrb电平进行这些存储器单元的读取。然而，在其它实施例中，可针对每个位线执行步骤632和634。在步骤632处，以Vrb读取电平读取传导存储器单元的每一位线。可如图22的阶段3和4中所描绘那样执行步骤632。在其它实施例中，在步骤632处可使用多遍感测过程以通过减小或消除后续感测阶段期间的源极线偏压来实现较准确的读取。FLT将被拉为高以开始感测过程。如图21中所描述那样调节其中FLT为高的时间以提供较短恢复时间，使得由于电容性耦合而产生的位移电流处于位线中。在步骤632中读取存储器单元并将输出锁存在位线锁存器214中之后，在步骤634中存储结果，所述步骤634可包含图22的读出阶段(5)。
如果执行多遍感测技术，那么第二(或稍后)感测阶段可包含如先前描述的较短恢复时间。如果执行单遍感测技术，那么单个感测阶段可包含较短恢复时间。由于将已编程相邻存储器单元的位线接地引起的位移电流由于电容性耦合的缘故而将向正被读取的位线提供补偿电流。在位线之间流动的补偿电流导致感测放大器的各个感测节点以比原本在没有补偿电流的情况下会发生的速率快的速率放电。补偿电流期望大体上等于可适用存储器单元由于存储在任何已编程相邻存储器单元的浮动栅极中的一部分电荷的电容性耦合而引起的减小传导电流。因此，补偿电流促使专用电容器252以原本通常在无相邻存储器单元被编程的情况下发生的速率充电。因此，可通过补偿由于一个或一个以上已编程相邻存储器单元而引起的感测节点处的减小放电速率来执行对那些单元的较准确读取。
如先前所提及的，根据特定实施方案的需要可存在许多变化形式。举例来说，在一个实施例中，可使用额外读取参考电压来重复步骤620到628。如果步骤632处的目标读取将使用例如Vra读取参考电压来执行，那么可重复步骤620到628以确定哪些单元处于状态B以及状态C。此数据可在步骤628处存储在额外数据锁存器中且用以将那些单元的位线初始化为比具有处于状态C的存储器单元的位线的初始化电压高的初始化电压。可将较大初始化电压施加到处于状态B的单元的位线以在相邻位线中诱发较小补偿电流。另外，可容易地修改图24的方法以在使用编码方案的实施例中用于下部页读取(如图13A到13C中描述的)。所述方法在本质上是相同的，因为此类实施例中的下部页读取以Vrb参考读取电平执行。在此类方案中，可使用上部数据锁存器来存储指示在步骤620到628期间哪些单元被确定为处于状态C的信息，因为下部数据锁存器将用于在步骤626和634处存储实际数据。图24的方法还可经修改以用于全序列读取操作。举例来说，当以Vra参考电平进行读取(步骤632到634)时，可执行步骤620到628一次或一次以上以确定哪些单元处于状态B和/或哪些单元处于状态C，使得可施加适当的初始化电压。当以Vrb参考电平进行读取(步骤632到634)时，可执行步骤620到628以确定哪些单元处于状态C。根据其它实施例可作出许多其它变化形式和替代形式，同时仍保持在本揭示案的范围内。
图25描绘根据另一实施例利用奇/偶位线结构的读取操作。图25的方法可用于读取沿着区块的单条字线的连接到奇或偶位线的存储器单元。与图24的方法类似，图25的方法用于上部页读取，但根据所体现的原理可执行下部页或其它类型的读取(例如，使用全序列编程的单元)。在图25中，针对每一奇位线执行步骤640到651，且针对每一偶位线执行步骤652到656。在其它实施例中，可针对偶位线执行步骤640到651，且可针对奇位线执行步骤652到656。
图25的方法在步骤640处开始，其中将每一奇位线的下部数据锁存器设定为逻辑“0”，指示传导的存储器单元。在步骤642处，通过升高RST信号来复位用于奇位线的感测放大器。响应于复位信号RST，每一感测放大器的内部感测节点244升高到Vdd且信号LAT升高到Vdd。在步骤644处，使用Vrc读取电平来读取选定字线的连接到奇位线的存储器单元。如在图24中，可使用单遍或多遍感测技术来执行步骤644。在步骤646处，存储步骤644的结果。对于在施加Vrc控制栅极电压下为非传导的存储器单元，可将逻辑“0”存储在其相应上部数据锁存器中以表示其上部页位设定为0。在步骤646中，连接到奇位线的传导存储器单元将没有值被存储。此刻只知道，这些存储器单元处于状态E、A和B的一者中，且因此其上部页位的值未知。在步骤648处，依据先前读取的结果来调节下部数据锁存器中所存储的值。对于非传导存储器单元的位线，将下部数据锁存器设定为逻辑“1”。对于传导存储器单元的位线，将下部数据锁存器维持在逻辑“0”。
在步骤650处，以Vrb读取电平开始第二读取操作。首先，在步骤650处复位用于每一奇位线的感测放大器。在步骤651处，与每一奇位线相关联的处理器222从相关联的下部数据锁存器读取值以确定将如何设置每一奇位线以用于读取。对于那些具有传导存储器单元的奇位线，处理器读取逻辑“0”且根据状态机122的指示不采取任何特殊行动。因此，信号LAT和SEN升高到Vdd，这导致将内部感测节点244充电到Vdd。对于那些具有非传导存储器单元的奇位线，处理器222从下部数据锁存器读取逻辑“1”，其指示在后续读取操作期间应将位线接地。因此，处理器在位线锁存器214中重写并设定适当条件以将位线接地。随后，将信号LAT设定为接地，且将位线接地。
在确定每一奇位线存储器单元的存储器单元是否被编程到状态C之后，继续以Vrb读取电平读取偶位线。首先，在步骤652处复位用于每一偶位线的感测放大器。在步骤654处，读取每一偶位线的连接到选定字线的存储器单元。可使用相对于图15描述的多遍感测技术或较简单的单遍技术。对于奇位线，那些在步骤644中确定为在Vrc读取电平下非传导的存储器单元的相应位线在步骤650处接地。这导致来自具有接地相邻奇位线的任何偶位线的电流流动。选定偶位线中所产生的位移电流将充当补偿电流。将在步骤654到656处的第二次读取操作期间利用此补偿电流。
用比正常短的恢复时间执行步骤654处的读取，使得由于电容性耦合而产生的补偿电流存在于适当偶位线中。也就是说，邻近于具有选定字线的处于状态C的存储器单元的奇位线的那些偶位线在读取操作期间将有补偿电流在其中流动。在使用较短恢复时间读取偶位线的存储器单元之后，在步骤656中存储结果。如果单元在Vrb读取电平下传导，那么确定为将上部页位设定为“1”，且因此将与之对应的上部数据锁存器设定为逻辑“1”。如果单元在Vrb读取电平下非传导，那么确定为将上部页位设定为“0”，且因此将与之对应的下部数据锁存器设定为逻辑“0”。
图26是根据一个实施例可用于在奇/偶位线结构中针对每一奇位线执行上部页读取的方法。在一个实施例中，可在图25的步骤656之后执行图26以便完成每一奇和偶位线的针对上部页的完全读取。针对每一偶位线执行步骤660到671以确定选定字线的存储器单元是否被编程到状态C。这些步骤对应于针对奇位线执行的图25的步骤640到651。在步骤660处将用于每一偶位线的下部锁存器设定为逻辑“0”，其指示传导的存储器单元。在步骤662处，复位感测放大器，进而将信号SEN和LAT设定为Vdd以将内部感测节点244充电到Vdd。在步骤664处，以Vrc读取电平读取偶位线的连接到选定字线的每一存储器单元。对于那些在步骤664处确定为非传导的存储器单元，在步骤666处将值“1”存储在适当的上部数据锁存器中。在步骤668处，根据步骤664处的读取结果设定用于偶位线的下部数据锁存器。对于传导存储器单元，下部数据锁存器维持在逻辑“0”，而用于非传导存储器单元的下部数据锁存器切换为逻辑“1”。
在步骤670处通过升高RST信号来复位用于每一偶位线的感测放大器。在步骤671处，对于下部数据锁存器设定为逻辑“1”的那些位线，将信号LAT和SEN升高到Vdd，从而导致将相应感测放大器的内部感测节点244充电到Vdd。对于下部数据锁存器设定为逻辑“0”的那些位线，相应处理器222将LAT设定为接地，这导致将那些位线接地。
所述方法接着前进到步骤672到680，其中以Vrb读取电平读取奇位线。在步骤672中，可根据图25的步骤644的结果确定存储器单元是否已经被确定为处于状态C。如果单元已经被确定为处于状态C，那么在步骤674处可维持如图25的步骤646中所存储的针对所述存储器单元的结果。对于每一剩余奇位线，方法前进到步骤676，其中复位相应的感测放大器。在步骤678处，以Vrb读取电平读取选定存储器单元。将已编程存储器单元的位线接地将由于电容性耦合的缘故而在每一相邻奇位线中产生补偿电流。在步骤678处使用较短恢复时间来读取奇位线，使得在取样周期期间在奇位线中存在补偿电流。在步骤680处，存储Vrb电平读取的结果。在施加Vrb读取电压下传导的存储器单元被确定为处于状态E和A之一，且因此将上部页位设定为逻辑“1”。在步骤680处将用于这些存储器单元的每一者的上部数据锁存器设定为逻辑“1”。在施加Vrb读取电压下不传导的存储器单元被确定为处于状态B和C之一，且因此将其上部页位设定为逻辑“0”。在步骤680处将用于这些存储器单元的每一者的上部数据锁存器设定为逻辑“0”。
已经出于说明和描述目的而展现了以上对本发明的详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。鉴于上述教示可能作出许多修改和变化。选择所描述的实施例是为了最佳地解释本发明的原理及其实际应用，以进而使得所属领域的其他技术人员能够在各种实施例中最佳地利用本发明，且作出适于所预期的特定用途的各种修改。希望本发明的范围由所附权利要求书界定。
Claims (33)
1.一种从非易失性存储装置读取数据的方法，其包括：
读取第一群组非易失性存储元件中的第一非易失性存储元件以确定所述第一非易失性存储元件是否被编程到第一编程状态；
如果确定所述第一非易失性存储元件处于所述第一编程状态，那么将初始化电压提供到所述第一群组的位线，所述提供在第二群组非易失性存储元件的位线中产生第一电流；以及
如果所述第一非易失性存储元件被编程到所述第一编程状态，那么当所述第一电流处于所述第二群组非易失性存储元件的所述位线中时读取所述第二群组中的第二非易失性存储元件。
2.根据权利要求1所述的方法，其中所述读取所述第一非易失性存储元件的步骤包括：
确定所述第一非易失性存储元件的阈值电压是否处于或高于对应于所述第一编程状态的第一参考读取电平。
3.根据权利要求1所述的方法，其中所述读取所述第一非易失性存储元件的步骤包括：
确定所述第一非易失性存储元件的传导电流是否处于或高于对应于所述第一编程状态的第一断点电平。
4.根据权利要求1所述的方法，其中：
所述提供所述初始化电压的步骤通过在所述第一群组的所述位线与所述第二群组的所述位线之间产生电压差而在所述第二群组的所述位线中诱发所述第一电流，所述第一电流由于电容性耦合的缘故而从所述第二群组的所述位线流动到所述第一群组的所述位线。
5.根据权利要求1所述的方法，其中所述提供步骤包含：
将所述第一群组非易失性存储元件的所述第一位线接地。
6.根据权利要求1所述的方法，其中：
所述第二位线中的所述第一电流增加所述第二非易失性存储元件的表观传导电流。
7.根据权利要求1所述的方法，其中所述读取所述第二非易失性存储元件的步骤包含：
在第一取样周期期间感测所述第二非易失性存储元件的传导电流，所述第一电流增加所述传导电流的表观值。
8.根据权利要求7所述的方法，其进一步包括：
如果所述第一非易失性存储元件未被编程到所述第一编程状态，那么在所述第二群组非易失性存储元件的所述位线中没有所述第一电流的情况下读取所述第二非易失性存储元件。
9.根据权利要求8所述的方法，其中：
在第二取样周期期间执行在所述第二群组的所述位线中没有所述第二电流的情况下的所述读取，所述第一取样周期在所述第二取样周期之前。
10.根据权利要求1所述的方法，其中：
所述读取所述第二非易失性存储元件的步骤包含感测用于所述第二群组非易失性存储元件的感测电路处的电压电平是否在第一时间周期内下降到对应于第二编程状态的预定电平以下；且
所述第二群组的所述位线中的所述第一电流增加所述感测电路处的所述电压电平在所述第一时间周期期间下降的速率。
11.根据权利要求1所述的方法，其中：
所述第一群组非易失性存储元件是第一NAND串；且
所述第二群组非易失性存储元件是邻近于所述第一NAND串的第二NAND串。
12.根据权利要求11所述的方法，其中：
所述第一非易失性存储元件耦合到第一字线；且
所述第二非易失性存储元件耦合到所述第一字线。
13.根据权利要求11所述的方法，其中：
所述第一非易失性存储元件耦合到第一字线；且
所述第二非易失性存储元件耦合到邻近于所述第一字线的第二字线。
14.根据权利要求1所述的方法，其中：
所述第一编程状态是所述第一群组非易失性存储元件可被编程到的多个状态中的一者；且
所述第一编程状态包含所述多个状态的最高阈值电压范围。
15.根据权利要求1所述的方法，其中：
所述读取步骤包含确定所述第一非易失性存储元件是否被编程到所述第一编程状态或至少一个其它编程状态；且
所述提供步骤包含如果所述第一非易失性存储元件被编程到所述第一编程状态或所述至少一个其它编程状态，那么将所述初始化电压提供到所述第一群组的所述位线。
16.根据权利要求1所述的方法，其中：
所述第一编程状态是所述第一群组非易失性存储元件可被编程到的多个状态中的一者；
所述初始化电压是第一初始化电压；
所述读取步骤包含确定所述第一非易失性存储元件被编程到所述第一编程状态还是所述多个状态中的至少一个其它编程状态；且
所述方法进一步包括如果所述第一非易失性存储元件被编程到所述至少一个其它编程状态，那么将第二初始化电压提供到所述第一群组非易失性存储元件的所述位线。
17.根据权利要求16所述的方法，其中：
所述第一编程状态的阈值电压范围处于比所述至少一个其它编程状态的阈值电压高的电平；且
所述第一初始化电压低于所述第二初始化电压。
18.根据权利要求1所述的方法，其中：
所述读取所述第二非易失性存储元件的步骤是第二次读取所述第二非易失性存储元件以确定所述第二非易失性存储元件是否被编程到第二编程状态；且
所述读取所述第一非易失性存储元件的步骤包含第一次读取所述第二非易失性存储元件以确定所述第二非易失性存储元件是否被编程到所述第一编程状态。
19.根据权利要求1所述的方法，其中：
所述第一非易失性存储元件和所述第二非易失性存储元件是一组非易失性存储元件的一部分；
所述组非易失性存储元件包含单个数据页；且
所述组的非易失性存储元件连接到第一字线和连续位线。
20.根据权利要求19所述的方法，其中：
通过同时读取所述连续位线来读取所述组非易失性存储元件；
所述读取所述第一非易失性存储元件是使用与所述第一编程状态相关联的第一参考读取电压来第一次读取所述组非易失性存储元件的一部分；且
所述读取所述第二非易失性存储元件是使用与第二编程状态相关联的第二参考读取电压来第二次读取所述组非易失性存储元件的一部分。
21.根据权利要求1所述的方法，其中：
所述第一非易失性存储元件和所述第二非易失性存储元件是一组非易失性存储元件的一部分，所述第一非易失性存储元件是所述组的第一子组的一部分，且所述第二非易失性存储元件是所述组的第二子组的一部分；
所述组的非易失性存储元件连接到第一字线和连续位线；
所述组非易失性存储元件包含单个数据页；
所述第一子组非易失性存储元件中的非易失性存储元件耦合到所述连续位线的包含每隔一个位线的第一子组；
所述第二子组非易失性存储元件中的非易失性存储元件耦合到所述连续位线的包含每隔一个位线的第二子组；且
所述第一子组非易失性存储元件与所述第二子组非易失性存储元件在不同时间被读取和编程。
22.根据权利要求1所述的方法，其中：
所述第一非易失性存储元件和所述第二非易失性存储元件是一组非易失性存储元件的一部分；
所述组的非易失性存储元件连接到第一字线和连续位线；
所述组非易失性存储元件包含第一数据页和第二数据页；且
所述第一和第二非易失性存储元件每一者存储所述第一数据页的一部分和所述第二数据页的一部分。
23.根据权利要求22所述的方法，其中：
通过同时读取所述连续位线来读取所述组非易失性存储元件；
所述读取所述第一非易失性存储元件是使用与所述第一编程状态相关联的第一参考读取电压来第一次读取所述组非易失性存储元件的一部分；且
所述读取所述第二非易失性存储元件是使用与第二编程状态相关联的第二参考读取电压来第二次读取所述组非易失性存储元件的一部分。
24.根据权利要求1所述的方法，其中：
所述第一非易失性存储元件和所述第二非易失性存储元件是一组非易失性存储元件的一部分，所述第一非易失性存储元件是所述组的第一子组的一部分，且所述第二非易失性存储元件是所述组的第二子组的一部分；
所述组的非易失性存储元件连接到第一字线和连续位线；
所述组非易失性存储元件包含第一数据页和第二数据页；
所述第一和第二非易失性存储元件每一者存储所述第一数据页的一部分和所述第二数据页的一部分；
所述第一子组非易失性存储元件中的非易失性存储元件耦合到所述连续位线的包含每隔一个位线的第一子组；且
所述第二子组非易失性存储元件中的非易失性存储元件耦合到所述连续位线的包含每隔一个位线的第二子组。
25.根据权利要求1所述的方法，其进一步包括：
读取第三群组非易失性存储元件中的第三非易失性存储元件以确定所述第三非易失性存储元件是否被编程到所述第一编程状态；以及
如果确定所述第三非易失性存储元件处于所述第一编程状态，那么将初始化电压提供到所述第三群组的位线，所述提供在所述第二群组的所述位线中产生第二电流；
其中所述读取所述第二非易失性存储元件包括如果所述第三非易失性存储元件被编程到所述第一编程状态，那么在所述第一电流和所述第二电流处于所述第二群组非易失性存储元件的所述位线中时读取所述第二非易失性存储元件。
26.一种非易失性存储器系统，其包括：
第一群组非易失性存储元件，其耦合到第一位线；
第二群组非易失性存储元件，其耦合到第二位线；以及
至少一个感测区块，其与所述第一群组非易失性存储元件和所述第二群组非易失性存储元件通信，所述至少一个感测区块：
接收用以读取所述第一群组的第一非易失性存储元件的请求，
响应于所述请求而读取所述第二群组的至少一个第二非易失性存储元件，
如果所述第二非易失性存储元件被编程到至少一个预定状态，那么将初始化电压提供到所述第二位线，所述初始化电压在所述第一位线中产生第一电流，且
当所述第一电流处于所述第一位线中时读取所述第一非易失性存储元件。
27.根据权利要求26所述的非易失性存储器系统，其中：
所述至少一个预定状态包含多个状态。
28.根据权利要求27所述的非易失性存储器系统，其中：
所述提供包括不论所述第二非易失性存储元件处于所述多个状态中的哪个状态均提供相同的初始化电压。
29.根据权利要求27所述的非易失性存储器系统，其中：
所述多个状态包含至少第一状态和第二状态；且
所述提供步骤包括如果所述第二非易失性存储元件处于所述第一编程状态，那么施加第一初始化电压，且如果所述第二非易失性存储元件处于所述第二编程状态，那么施加第二初始化电压。
30.根据权利要求26所述的非易失性存储器系统，其中：
所述第二非易失性存储元件和所述第一非易失性存储元件每一者耦合到第一字线。
31.根据权利要求26所述的非易失性存储器系统，其中：
所述至少一个感测区块包含与所述第一群组非易失性存储元件通信的第一感测区块和与所述第二群组非易失性存储元件通信的第二感测区块；
所述第一感测区块读取所述第一非易失性存储元件并提供所述初始化电压；且
所述第二感测区块读取所述第二非易失性存储元件。
32.根据权利要求26所述的非易失性存储器系统，其中：
所述感测区块包含感测电路和处理器中的至少一者。
33.根据权利要求26所述的非易失性存储器系统，其进一步包括：
至少一个管理电路，其与所述至少一个感测区块通信；
其中所述至少一个感测区块处于所述至少一个管理电路的控制下。
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