CN1447429A - 三维存储器之设计 - Google Patents

Abstract

本发明对三维存储器(3D－M)作了进一步改进，并充分利用其与衬底电路的可集成性，来提高3D－M的的速度、成品率和可编程性。3D－M可以利用读出放大器(S/A)、全读模式和自定时来提高其读速度。使用S/A和全读模式还能极大地提高3D－M单位阵列的容量，因而增强3D－M与衬底电路的可集成性。衬底电路上还可以嵌入RAM作为3D－M数据的cache，或ROM作为3D－M数据的纠错数据和/或升级码。

Description

三维存储器之设计

                              技术领域

本发明涉及集成电路领域，更确切地说，涉及三维存储器的设计。

                              背景技术

三维集成电路(简称为3D-IC)将一个或多个三维集成电路层(简称为3D-IC层)在垂直于衬底的方向上相互叠置在衬底上。3D-IC可以具有多种功能，如模拟功能、数字功能、存储器功能等。由于存储器具有纠错能力，它能容忍较大的缺陷密度；且其功耗低，不存在散热问题，故存储器尤其适合于三维集成。

三维存储器(3-dimensional memory，简称为3D-M)将一个或多个存储层在垂直于衬底的方向上相互叠置在衬底电路上。如图1A所示，3D-M含有至少一个叠置于半导体衬底0s上的三维存储层100，每个三维存储层(如100)上有多条地址选择线(包括字线20a和位线30a)和多个三维存储元，即3D-M元(1aa...)。衬底0s上有多个晶体管。接触通道口(20av、30av...)为地址选择线(20a、30a...)和衬底电路提供电连接。3D-M可以分为三维随机存取存储器(3D-RAM)和三维只读存储器(3D-ROM)。3D-RAM元的电路与常规RAM元类似，只是它一般由薄膜晶体管1t构成(图1B)。3D-ROM可以是掩膜编程(3D-MPROM)、至少一次编程(3D-EPROM)、或多次编程(包括3D-flash、3D-MRAM、3D-FRAM、3D-OUM等)。其基本结构可见美国专利5,835,396等公开文件。它可以使用如薄膜晶体管(TFT)1t的有源元件(图1CA、图1CB)和/或如二极管1d的无源元件(图1DA-图1E)。对于使用TFT的3D-ROM元来说，它们可以含有悬浮栅30fg(图1CA)或具有垂直沟道25c(图1CB)。对于使用二极管的3D-MPROM元来说，它含有具有非线性电阻特性的3D-ROM膜22(包括准导通膜)，并以信息开口24(即通道孔)的存在(即设置介质26的不存在)来表示逻辑“1”(图1DA)，信息开口24的不存在(即设置介质26的存在)来表示逻辑“0”(图1DB)。这里，设置介质26是指介于地址选择线20a、30a之间的介质，其存在与否决定该3D-ROM元的设置值。对于使用二极管的3D-EPROM来说，可以通过反熔丝22af的完整性来表示逻辑信息(图1E)。

3D-M具有低成本、高密度等优点，但由于其存储元一般由非单晶半导体材料构成，故其性能尚难于与常规的、基于单晶半导体的固态存储器相比。这需要对3D-M的周边电路作进一步改进，并充分利用其与衬底电路的可集成性，来提高3D-M的的速度、成品率和可编程性。本发明在这些方面对3D-M做了进一步完善。

                              发明目的

本发明的主要目的是进一步提高三维存储器(3D-M)的性能。

本发明的另一目的是提高3D-M的速度。

本发明的另一目的是提高3D-M的可集成性。

本发明的另一目的是提高3D-M的成品率。

本发明的另一目的是提高3D-M的可编程性及所载信息的可升级性。

根据这些以及别的目的，本发明提供了多种改进的三维存储器(3D-M)。

                              发明内容

与常规的、基于单晶半导体的固态存储器相比，3D-M元的读写速度较慢，这可以从电路设计和系统设计的角度来解决。从电路设计的角度，可以利用读出放大器(S/A)、全读模式和自定时来提高其读速度。由于使用S/A，产生逻辑输出所需的位线电压摆幅很小(～0.1V)，所以对位线充电只需较短时间，这能极大地缩短首访时间；全读模式在一次读操作时将一条字线上的所有存储元中的数据同时读出，这能提高带宽，并能提高3D-M单位阵列的容量；自定时能提高读的可信度并降低能耗。电编程3D-M可以采用平行编程来提高写速度。

从系统设计的角度，可使用三维集成存储器(3-dimensional integrated memory，简称为3DiM，参见由同一发明人于2002年9月30日递交的、申请号为02133943.0的专利申请“三维集成存储器”)来隐藏3D-M的首访时间。3DiM中的嵌入式RAM(embedded RAM，简称为eRAM)可用作3D-M的读写缓冲器(cache)。在读操作之后，锁存在S/A上的3D-M数据被分段传送到eRAM。相应地，eRAM中保留了3D-M数据的一个备份。当系统从3DiM中寻找数据时，它先从eRAM寻找，如“命中”，则直接从eRAM中读；如“未命中”，则再从3D-M中读。注意到，虽然单个3D-M元的性能尚难于与常规存储元相比，通过系统集成，其集体性能能与常规存储器相比，甚至更好。

大容量3D-M单位阵列有助于提高3D-M的可集成性。可以从几个方面来提高3D-M单位阵列的容量。首先，在全读模式下，由于单位阵列的位线数目没有任何限制，故3D-M阵列可以被设计成一矩形，其位线数目大于字线数目。其次，由于单位阵列的字线数目受限于读操作时3D-ROM元的正反电流比，故可以通过提高正反电流比来提高字线数目。一个提高正反电流比的方法是使用大读电压V_R。由于本发明使用了S/A和全读模式等设计，正反电流比中的反向偏压和正向偏压分离：最大反向偏压在S/A的阈值电压V_T(～0.1V)附近；正向偏压由V_R决定。一般说来，正向偏压(如～3V)远比反向偏压(如～0.2V)大。通过提高V_R可极大地提高正反电流比。另一个提高正反电流比的方法是使用二极化3D-ROM元：二极化3D-ROM元的上下半膜含有不同的基材料，或其与上下电极有不同界面。

为了提高3D-M的成品率，可以通过一无缝3D-ROM元直接减少3D-ROM阵列中的缺陷数目。无缝3D-ROM元中的缺陷敏感膜(包括3D-ROM膜以及与之相邻的底电极和顶电极)是以一种“无缝”形式来形成的，即在这些膜的形成过程中无图形转换步骤。另一种提高成品率的方法使用如纠错码(ECC)和/或冗余电路等的纠错方案。它们可以纠正3D-M阵列中已有缺陷导致的错误。使用ECC方案的3D-M阵列可使用列冗余码(如Hamming码)。在冗余电路中，3DiM中的eROM可以用来存储缺陷位的地址及相应的纠错数据。冗余电路可以对个别位错误、位线错误、字线错误进行纠错。该纠错过程可以在完成列译码后、并在数据送到eRAM前进行(即“读时”修复)，也可以在保留3D-M数据备份的eRAM中进行(即“读后”修复)。冗余电路其实是利用3DiM来提高3D-M成品率的一个例子。

3DiM除了可以用来提高3D-M的成品率外，还可以对3D-M所载的软件码提供升级能力，如可使用上述的字线冗余电路来存储软件升级码。软件升级还可以使用地址转换法。在地址转换法中，3D-M和与之集成的嵌入式ROM(embeddedROM，简称为eROM)形成一单独存储空间：3D-M中所载的是原始码，eROM中所载的是升级码。同时，衬底集成电路还含有一地址转换块，它将输入地址视为虚拟地址，并将其转换成上述单独存储空间的物理地址。如果执行码使用原始码，那么，该物理地址指向3D-M；如果执行码使用升级码，那么，该物理地址指向eROM。

                            附图说明

图1A是一种3D-M的透视图；图1B-图1CB表示多种基于薄膜晶体管的3D-M元；图1DA、图1DB分别表示一逻辑“1”和“0”3D-MPROM元；图1E表示一种3D-EPROM元。

图2A-图2C表示一种3D-M核的电路符号、基本框图和详细框图。

图3A-图3G描述多种3D-M核使用的电路块。

图4AA-图4AD解释首访时间的来源；图4BA-图4CC提供多种参考位线的设计；图4D为3D-ROM阵列中数据位线、哑位线和定时位线的一种实现方法。

图5表示一种3D-ROM核中各种信号的时序图，

图6A-图6G表示多种3DcM(cached 3D-M)及其读流程。

图7A-图7B表示一种采用平行编程的3D-EPROM；图7C表示一种具有外接编程电源的3D-EPROM。

图8AA-图8G描述多种提高单位阵列容量的方法。

图9AA-图9CB描述多种3D-M缺陷。

图10A-图10B表示两种无缝3D-ROM元。

图11AA-图11E’表示多种无缝3D-ROM元的工艺流程。

图12A-图12B是两种准无缝3D-ROM元。

图13表示一种3D-M纠错(ECC)电路。

图14A-图14DC表示多种3D-M冗余电路。

图15A-图15C表示多种具有软件升级功能的3D-M。

为简便计，在本说明书中，如果一个图号缺应有的后缀，则表示它代表所有具有该后缀的图。如图9指图9AA-图9CB；图9C指图9CA-图9CB。

                       具体实施方式1.读写速度

本节以3D-ROM为例，以提高读写速度为目的，对3D-M晶体管层次的电路设计，尤其是对3D-M核、3DcM(cached 3D-M)以及编程电路的设计，做了进一步的完善。这里，3D-M核是指3D-M阵列以及能将3D-M数据读出的最基本的周边电路。为了提高读速度，从电路的角度，最好能使用读出放大器和全读模式，并采取自定时；从系统的角度，最好能利用3DcM中的eRAM来隐藏3D-M的首访时间。相应地，虽然单个3D-M元的性能尚难于与常规存储元相比，然而，通过系统集成，其集体性能可以与常规存储器相比，甚至更好。为了提高写速度，最好使用平行编程。

A.3D-M核

图2A表示3D-M核0的读I/O端口。3D-M核包含3D-M阵列及其最基本的周边电路。其输入信号包括行地址AS2以及读启动信号RD4，输出信号包括输出数据DO8以及数据就绪信号RY6。这里未画出写I/O端口。

图2B是一种3D-ROM核0的基本框图。它含有一个3D-ROM阵列0A、读出放大器(S/A)块18、翻转电压(V_M)产生电路块14、行译码器12、位线使无效电路块18’、偏置电路块16和地址寄存器12l。其中，3D-ROM单位阵列0A含有N_WL条字线(20c...)和N_BL条位线(30c...)。在字线和位线交叉处有二极管则表示逻辑“1”，无二极管则表示逻辑“0”。为了与以后将引入的参考位线(包括定时位线和哑位线等)区分，这里将存放有效数据的位线30a-30d称为数据位线。S/A块18将位线上的小模拟信号放大成一逻辑信号8，它由S/A使能信号SE5控制并只在SE 5高时才工作。V_M产生电路块14产生一翻转电压V_M。当S/A的偏置电压为V_M时，S/A对输入变化很敏感。行译码器12基于输入地址21选择一条字线。当RY6高时，行译码器12和位线使无效电路块18’均失效，即所有的字线和位线都预充/放电至V_M。偏置电路块16通过一定时信号TS8T产生SE5。在读开始时，SE5为低，所有数据S/A不工作。当TS8T变高后，SE5被置高，所有数据S/A进行取样。该取样过程直到所有输出8均变为有效输出为止。然后RY6被送出，完成一个读周期。3D-ROM的读时序关系由图5描述。

在大部分读周期中，位线上的电压升幅不足以触发其S/A。如果这时所有的S/A都处于工作状态，则它们会消耗掉大量电能，但它们的输出却是无效的。最好这时只留下少量S/A处于工作状态，它们检测其位线上的电压变化。只有当它们发现该电压变化足够大时，别的S/A才被打开并取样。相应地，大部分S/A只在读周期的一小部分时间内工作，这可以降低能耗。这就是自定时的一个目的。

图2C表示一种自定时的实现方法。在3D-M阵列0A中增加一第一定时位线30T。它最好为最远离任何地址解码器12的位线，同时它和每条与之相交的字线(20a...)之间有一二极管连接(1aT...)。在读过程中，其上的电压变化速度最好比最慢的数据“1”位线还要慢。这样，当第一定时位线30T上的电压能触发其S/A17T时，所有数据“1”位线上的电压都应已大到足以能够触发其S/A17a-17d的程度。这时才打开数据S/A17a-17d进行取样。

图2C还描述了S/A块18、偏置电路块16、行译码器12和位线使无效电路块18’。

S/A块18含有多个数据S/A17a-17d和第一定时S/A17T，它们分别将数据位线和第一定时位线上的信号放大。S/A(17a...)在与之相连的位线上的电压变化超过其阈值电压V_T时，输出翻转。这里，数据S/A17a-17d由SE5控制，它们只在SE5高时取样，这样可以降低能耗。第一定时S/A17T在读时一直对其位线30T上的电压进行监控，故其偏置信号5T在读过程中恒定。

偏置电路块16根据第一定时S/A17T的输出8T决定SE5的大小。它含有一定时电路15T和一偏置产生电路15B。定时电路15T控制时序信号5d，偏置产生电路15B产生相应的偏置信号SE5和5T。当5d置低时，SE5置高。

行译码器12含有一个标准行译码器11C和多个行译码器使无效电路块11a-11d。当RY6为高时，译码器12失效，所有的字线都与V_M7短接。当RY6为低且20a’为高时，字线与V_R相接，即进入读状态。

位线使无效电路块18’通过开关(即晶体管17a’-17d’)将所有位线与V_M7短接，这些开关17a’-17d’的控制端均与同一信号RY6相连。当RY6为高时，所有的位线都与V_M7短接。位线使无效电路块18’使全读模式得以实现。

以下描述图2B和图2C中3D-M核0的一种读出流程，其时序图见图5。读时最好使用全读模式，即在一次读时将一条字线上的所有存储元中的数据同时读出。3D-M核0最初处于默认状态，即所有的字线和位线都偏置于V_M，且所有的数据S/A均不取样。在RD4的上升沿，寄存器12l捕获到AS2(如“00”)并将其送到行译码器12，然后与该地址相对应的字线20a上的电压升到读电压V_R并对每一条与它有二极管连结的位线(30a...)进行充电。此时，所有的数据S/A17a-17d均不取样，但第一定时S/A17T一直在监测其位线30T上的电压。当该电压变化超过V_T时，输出8T变高。相应地，SE5被置高，所有的数据S/A 17a-17d开始对它们各自相连的位线电压进行取样。在产生输出DO8后，SE5置低，数据S/A 17a-17d被断开；同时字线20a也没有必要再保持在V_R。相应地，RY6置高，3D-ROM核0回到默认状态。这样完成一个读周期T。

图3A-图3G描述多种3D-M核使用的各种电路。图3A-图3CC描述多种差分S/A。图3DA-图3DD描述第二定时位线及其一种定时电路15T。图3E-图3G描述一种偏置产生电路15B、行译码使无效电路11a和V_M产生电路14。

由于S/A要求具有极强的抗干扰性，最好能使用差分S/A。差分S/A除一个输入为被读位线的电压，它还需要一参考电压。该参考电压可以通过一哑位线来提供。图3A表示两条被读位线(30a、30z)、一哑位线30D以及它们与差分S/A(17a、17z)之间的连接。哑位线30D可以被多个S/A共享，在与其相交的每条字线处都有一二极管1aD。在读操作中，哑位线30D上的电压最好介于数据“1”位线电压和数据“0”位线电压之间。

图3BA是第一差分S/A核17C的电路图。它使用NMOS对51a、51b作为输入晶体管，以及镜像对称的PMOS对51d、51e作为负载。其电源电压为V_S/A和GND。注意到，V_S/A可能不同于芯片电源电压。偏置信号B通过NMOS51c来控制尾电流。图3BB表示一使用第一差分S/A核17C的数据S/A。它还含有一由NMOS51g和反相器51h构成的锁存器17L。在锁存信号5’的控制下，NMOS51g在SE5变高时关闭，但先于SE5变低时打开。这样，即使S/A核17C不取样，输出8a仍保持不变。图3BC表示一使用第一差分S/A核17C的第一定时S/A。该定时S/A始终取样。反相器51i、51j组成一锁存器17TL，51l、51m对波形进行调整。在每次读周期开始时，NMOS51k在RD4控制下，将锁存器17TL清零(平衡化)。

图3CA是第二差分S/A核17C’的电路图。与图3BA相比，它使用交叉耦合的PMOS对52d、52e作为负载。偏置信号B通过NMOS 52c来控制尾电流。当B低的时候，S/A核的输出0+，0-保持其在B变低前的水平，故该S/A核是一锁存器。图3CB表示另一使用第二差分S/A核17C’的数据S/A。反相器52f用来调整波形。图3CC表示另一使用第二差分S/A核17C’的第一定时S/A。该定时S/A始终取样。在每次读周期开始时，NMOS52g在RD4控制下，将差分S/A核17C’清零(平衡化)。

图3DA-图3DD表示多种定时电路15T的设计。定时电路15T与偏置产生电路15B结合，可以控制数据S/A的偏置电压SE5。当8T变高后，它抬高SE5并让所有的数据S/A开始取样；经过一段延迟，即所有数据S/A均已得到有效输出后，它切断SE5，进而结束数据S/A的取样。为了实现该延迟，图3DA的实施例在3D-M阵列中增加了一第二定时位线30T’，其S/A17T’控制延迟的大小。这里，第二定时位线30T’在所有与它相交的字线处均有一二极管1aT’，但其S/A17T’较一般的数据S/A慢。当其输出8T’翻转时，所有的数据S/A的输出应已就绪，故可以结束数据S/A的取样。很明显，这也能降低能耗。注意到，第一定时位线30T控制数据S/A取样的开始，第二定时位线30T’控制数据S/A取样的结束。图3DB表示一种第二定时位线30T’使用的S/A 17T’的电路图。与一般数据S/A(图3BA)相比，其输出端o可以有一多余负载电容51C，也可以是其输入或负载晶体管51a’、51b’、51d’、51e’的沟道较长，等等。这样，该S/A17T’较一般的数据S/A慢。

图3DC是一种定时电路15T的电路图。第二定时位线30T’的输出8T’可直接用作RY6，它与第一定时位线30T的输出8T结合，产生偏置控制信号5d，然后5d通过偏置产生电路15B控制SE5(参见图3E)。图3DD是另一种定时电路15T的电路图。与图3DC相比较，它有一为外界电路(如在3DiM中但在3D-M外的电路)提供的状态控制信号6E。当6E为高时，3D-M进入默认状态(所有字线和位线接V_M)，不能进行任何操作。这时，3D-M处于“软断电”状态。在“软断电”时，3D-M不消耗电能；但一旦6E被置低后，3D-M能快速进入工作状态。与“硬断电”(即所有字线和位线接地)相比，3D-M能更快地“苏醒”，即恢复工作的速度更快。该设计可以用在多种应用中，如字线冗余电路和机动码电路(在该3D-M被读字线为缺陷位线或需要被升级替换时)，或基于三维存储器的集成电路测试(在被测试电路正常工作时)。

图3E是一偏置产生电路15B。电流源53a可以是片内电流源或片外电流源。偏置电压5T由一采取二极管连接的NMOS53b产生。当5d为低时，5T被传送至SE5。当5d为高时，SE5接地。

图3F是一行译码器使无效电路11a。当RY6高时，NMOS54b被接通，字线20a与V_M7短接。当20a′高且RY6为低时，PMOS54c被接通，字线20a与读电压V_R短接。注意到，V_R可能不同于芯片的电源电压V_dd(参见图8CA)。

图3G是一V_M产生电路14。它使用与S/A相同的S/A核55a，并含有一稳压器(含运放器55b和驱动NMOS55c)。S/A核的所有输入输出被短接，从而产生翻转电压V_M7′。一般说来，V_M～V_S/A/2。稳压器使V_M产生电路14的输出保持在V_M，并提供足够大的电流，故V_M7是一稳压直流电源。

图4AA-图4AD描述位线电压的时序特性。如图4AA所述，当字线20y上的电压被升至V_R后，字线20y开始通过二级管1yj对位线30j充电。位线30j上的电压从其初始值(V_M)升高，其升高的速度由二极管电流对位线30j的寄生电容充电的速率来决定。一般说来，位线寄生电容1jC包括：字线20x和位线30j的耦合电容1j0(对应于“0”存储元)、反向偏置的二极管1zj的结电容1j2(对应于“1”存储元)、与相邻位线30i和30k之间的耦合电容1j3和1j4、与别的互连线层之间的耦合电容1j1。位线30j上的电压在读过程中高于V_M，而除被读字线20y外的别的字线20x、20z均处于V_M，故有漏电流通过二极管1zj从位线30j流到别的字线20z上。该漏电流对位线30j产生的放电效果与字线20y产生的充电效果相反。

图4AB是一用来模拟位线电压时序特性的等效电路。字线30j上的电压变化ΔV_b由三个因素决定：二极管1yj、寄生电容1jC和等效二极管1jD。等效二极管1jD是由n个二极管并联组成。这里，n是所有与位线30j相连、并处于反向偏置的二极管的数目。在最坏的读模式下，n等于N_WL-1。当二极管1yj的正向电流等于等效二极管1jD的反向电流时，ΔV_b达到静态平衡电压ΔV_be。

图4AC表示二极管1yj的电流电压(IV)特性。其正向电流I_f(V)1f大于其反向电流I_r(V)1r。可以用图像法来找到最坏读模式下的静态平衡电压ΔV_be。首先将反向IV曲线乘以N_WL-1，然后将它向右移V_R-V_M。这样得到的曲线1rs与1f的交点即为最坏读模式下的静态平衡电势ΔV_be。写成方程的形式，

       I_f(V_R-V_M-ΔV_be)＝(N_WL-1)×I_r(ΔV_be)≈N_WL×I_r(ΔV_be)              eq.(1)

图4AD是该位线电势的时序图。位线电势升值ΔV_b最终达到其静态平衡电压ΔV_be。在时刻τ，ΔV_b超过V_T，S/A的输出成为有效输出，故τ为首访时间。对位线30j来说，

      τ_30j～V_T×C_30j/I_f                                          eq.(2)

根据图2C和图3A，第一定时位线和哑位线的时序特性与数据位线不同。相应地，它们的设计最好与数据位线不同。图4BA-图4CC解释并提供了几种设计。图4BA表示一数据位线30a和一参考位线30r。参考位线30r可以是一第一定时位线或哑位线。在读过程中，参考位线30r上的电压变化ΔV_30r最好应慢于数据“1”位线30a上的电压变化ΔV_30a。对于哑位线来说，最好ΔV_30r～ΔV_30a/2(图4BB)。根据eq.(2)，可以通过增加参考位线30r上的寄生电容1rC来达到该目的。图4CA-图4CC表示了几种实现方法。

图4CA表示第一参考位线30r。它比数据位线30a要宽，因此它有较大的寄生电容。图4CB表示第二参考位线30r。它包括两条相连的次位线30r1和30r2。它们和一般的数据位线30a有相同宽度。次位线30r1与每条和它相交的字线有二极管连接，而次位线30r2没有和任何字线有二极管连接。相应地，参考位线30r上的寄生电容较大，电压上升速率较慢。注意到，次位线30r2的长度可以通过版图设计来调节。图4CC表示第三参考位线30r，它与一物理电容1r0相连。物理电容1r0可以是MOS电容(包括S/A的输入电容)、金属电容或别的常规电容。这些电容也能延迟首访时间τ。

图4D表示在一3D-M阵列中数据位线、哑位线和定时位线的设计。在该实施例中有两个位线组D1、D2，每个位线组中的所有数据位线共用一条哑位线30D。该哑位线30D含有两条次位线30D1、30D2。在3D-M阵列中还有第一定时位线30T和作为它参考位线的哑定时位线30TD。第一定时位线30T含有两条次位线30T1、30T2，哑定时位线30TD含有4条次位线30TD1-30TD 4。该实施例还含有第二定时位线30T’，它只含一条次位线，但其S/A 17T’较慢。很明显，哑位线30D和第一定时位线30T上的电压变化慢于数据位线30a，哑定时位线30TD上的电压变化更慢。

实际上，哑位线30D和第一定时位线30T可以采用一些简单设计。因为哑位线30D需要带动大量的数据S/A，这些数据S/A的输入电容使哑位线上的电压变化变慢很多，故哑位线30D可只使用一条次位线。另一方面，第一定时位线30T也可只含有一条次位线。这时，其S/A最好较慢，但应快于第二定时位线30T’的S/A。

图5是一3D-M核0中各种信号的时序图。在时刻τ_30a，数据位线30a上的电压已超过其S/A17a的V_T。但因为这时S/A未打开，故并无有效数据输出。在时刻t1，第一定时位线30T触发其S/A17T，这表示所有的数据S/A可开始取样。这时，SE5被送出，所有的数据S/A开始工作。在时刻τ，第二定时位线30T’触发其S/A17T’时，这表示所有的数据S/A均完成取样。所有的数据S/A被断开。这样完成一个读周期。

Eq.(2)和图4AA为3D-M提供了一种设计方针。为了缩短首访时间，最好能减少位线的寄生电容1jC。由于位线寄生电容的很大一部分来自于位线边壁之间的耦合电容1j3、1j4，3D-ROM最好能使用较薄的位线。虽然较薄的位线会有较大的串联电阻，但由于决定首访时间的主要电阻来自3D-ROM膜，故使用较薄位线引起的电阻增加并不会对首访时间有太多影响。另外，在全读模式时，字线要为所有位线提供读电流，其电流一般较大。为了减少寄生电压降和克服电迁移(electro-migration)等问题，3D-M最好能使用较厚的字线。图2A表示一种使用较厚字线和较薄位线的3D-ROM结构。

B.带数据缓冲区的3D-M(3DcM)

单个3D-M元的性能尚难于与常规存储元相比。通过系统集成，3D-M的潜能才能被完全开发出来。从集体性能来说，3D-M可以与常规存储器相比，甚至更好。Cached 3D-M(简称为3DcM)是3DiM的一个典型例子。它含有一3D-M和一与之集成的嵌入式RAM(eRAM)，并通过隐藏3D-M的首访时间来提高其读取速度。对外部电路来说，3DcM可被视为一单独存储器：eRAM形成在衬底里，3D-M堆叠在eRAM之上，且eRAM中保留了3D-M数据的一个备份。当系统从3DcM中寻找数据时，它先从eRAM中寻找，如“命中”，则直接从eRAM中读；如“未命中”，则要从3D-M中读数据，且将一个备份存放在eRAM中。相应地，eRAM是3D-M的cache。如“命中”，3DcM的首访时间就是eRAM的首访时间，外界无法察觉3D-M的首访时间；如“未命中”，3DcM的首访时间与3D-M相近。如果eRAM容量足够大，命中的几率较大，这样可以减少平均首访时间。3DcM的带宽一般由eRAM控制。

3DcM的读操作与计算机中高速缓冲存储器的操作类似。图6A-图6G对3DcM的细节，尤其是其内部数据流，做了更详细的描述。图6A表示一种3DcM 0C的I/O端口，它包括输入地址AS73、3DcM读启动信号cRD75、3DcM数据就绪信号cRY77、时钟信号CK71和数据输出DO79。

图6B是一种3DcM 0C的框图。它含有3D-M核0、列译码器70、eRAM72、控制电路块74和读出选择块76。在此特例中，3D-M核0的大小是1024×1024。在读操作时，根据行地址2(AS73的前10位[13：4])从3D-M阵列中选择一页数据(1024位)并将它送到输出8。这里，一页3D-M数据是指3D-M阵列中一条字线上的所有数据。列译码器70再根据列地址2c(AS73的未4位[3：0])从该输出页(1024位)中选中一个字(64位)。选中的字和与之对应的地址被复制到eRAM72中。控制电路块74控制3D-M核0到eRAM72之间的数据流动。熟悉本技术的人士可以很容易地根据图6D的数据流程设计出控制电路块74。读出选择块76决定输出数据79是来自列译码器70或来自eRAM72。

图6C表示一种eRAM72。它含有一读写使能端R/W74r和命中/未命中输出端H/M72h。它还含有eRAM数据块72D和一eRAM标签块72T。eRAM数据块72D储存3D-M数据，eRAM标签块72T的每行存储与它对应的eRAM数据行中数据的地址标签。在该实施例中，eRAM数据块72D的大小是64x64，eRAM标签块72T的大小是8x64。AS73[13：6]的前8位2a存储在eRAM标签块72T中，AS73[5：0]的后6位被用作eRAM72的列地址2b。该eRAM72还有一比较器72C。在读操作时，它将eRAM标签块72T中的地址标签72t0与地址2a比较。如果它们相同，即命中，则输出72h为高；否则，72h为低。

图6D描述3DcM的一种读操作。首先，在接受到cRD75后，AS73被送到eRAM72，eRAM72进入读模式(步骤91)。然后，根据H/M信号72h进行不同操作(步骤92)：如命中，则直接将从eRAM72中读出的数据79a送到输出79(步骤97)，并送出cRY79(步骤98)；如未命中，则需要从3D-M核0中读数据。这包含如下步骤：首先，送出RD4信号(步骤93)；然后从3D-M中读出一页数据，并送出RY6(步骤94)；这时，eRAM72进入写模式，列译码器70选中的一个字79a及其地址2b被存入eRAM72(步骤95)；最后，将数据79a或79b送到输出79(步骤96)，再送出eRY79(步骤98)。

在步骤96时，数据可以在3D-M数据被传送到eRAM72时直接在列译码器处读出。这种方法的首访时间要短一些。图6EA表示一种相应的数据选择器76。它使用一多路选择器76M。根据其控制信号79s的大小(一般由H/M信号72h决定)，多路选择器76M决定输出79采用来自列译码器70的数据79a(未命中情形)或来自eRAM72的数据79b(命中情形)。

另外，即使是未命中，也可以在3D-M数据复制到eRAM后从eRAM72中读出数据。这种方法较易满足冗余电路和软件升级的要求。图6EB表示一种读流程，该读流程是图6D中步骤96的一部分。在3D-M数据被下载到eRAM72后，重复eRAM的读操作(包括图6D的步骤91、92、97等)。具体说来，在步骤95完成后，AS73被再次送至eRAM72，并读数(步骤96a)。因为这次肯定会“命中”，即H/M信号72h肯定为高(步骤96b)，eRAM的读出数据79b被直接送至输出79(步骤96c)。图6EC表示该方法使用的一种数据选择器76。因所有的输出数据均来自eRAM72，该数据选择器只是一简单的传输门76T，它决定是否将eRAM72数据79b输出。

图6B-图6EC的实施例基于“字复制”，即输出页(1024位)中可能只有一个字(64位)被复制至eRAM72中(别的字可能都被浪费了)。为了充分利用每次读出的数据，最好使用“页复制”，即输出页上的所有字被全部复制至eRAM72中。“页复制”能提高读效率。图6F表示一种使用“页复制”的3DcM。与图6B不同的是，其列地址2c’不是AS73的末4位，而是由控制电路块74’内部产生的。对于熟悉本专业的人士，可以很容易地根据图6D和图6G的读流程设计出控制电路块74’。图6G表示一种列地址产生流程，它是图6D中步骤95的一部分。在步骤94后，在74’的控制下，依次产生输出页上的所有字的地址(步骤95a)，然后，被选中的字及其地址被复制至eRAM72(步骤95b)。重复步骤95a、95b直到2c’达到其预设最大值(步骤95c)。这样，输出页被全部复制至eRAM72中。图6H表示一种“页复制”中使用的eRAM72。在该实施例中，eRAM数据块72D的大小仍为64×64，但它被分为4个eRAM扇区。每个eRAM扇区的大小为64×16，并存储一个输出页中的所有数据(1024位)。每个扇区使用一地址标签行。相应地，eRAM标签块72T的大小可以为8×4。

C.编程速度

3D-EPROM的用户可以编程。为了缩短芯片编程时间，最好多个存储元能被同时编程。这即是平行编程的概念。图7A表示平行编程的一种实施方法。在此特例中，3D-EPROM元1cb和1cc同时被编程。在编程时，字线20c上的电压升至V_pp，位线30b、30c上的电压降为0，而所有别的地址选择线的电压均为V_pp/2。因此，加在存储元1cb、1cc上的电压是V_pp，故它们被同时编程。为了将至少两条位线上的电压降为0，列译码器最好是平行列译码(图7B)。它使用了两个亚译码器70a、70b。这些亚译码器70a、70b具有相同的列地址2C。它们可以是相邻的，也可以是相互交叉的。在此实施例中，它们是镜像对称的。列地址2C(如“1”)被同时送到该亚译码器70a、70b中，这将位线30b、30c上的电压降为0，从而能满足图7A的电压要求。

为了减少封装脚的数目，美国专利6,385,074建议使用一片内V_pp产生器。该片内V_pp产生器利用芯片电源电压V_dd产生V_pp。这种设计对于经常需要编程的3D-M来说是必要的。但对于“一次性”编程的3D-M来说，它们不需要经常编程；尤其对于作为资料载体的3D-EPROM(如图3中的PonC)来说，它们一般在工厂里面编程(如由资料发行商)。在使用时，用户只读，而不编程。对这些应用来说，V_pp产生器没有必要，其节省的芯片面积可以用来设计别的功能。图7C描述一种具有V_pp接线垫12P、70P的3D-M。这些接线垫提供外界编程电压。对于工厂编程、作为资料载体的3D-EPROM来说，其编程一般是芯片层次编程，故这些接线垫不需要和封装引线相连。这能减少封装脚的数目。

工厂编程的3D-EPROM可采用因特网的商业模式，即利用因特网来传输用户所希望写入芯片的数据。同时，工厂(如资料发行商)还可以拥有多个数据库，这些数据库存有多个文件。用户只需在工厂网页上点击所需文件的指针(pointer)，工厂就能将所需文件从数据库中提出，并写入3D-EPROM中(参见由同一发明人提交的PCT申请“低成本光刻技术”的图8AA和图39A，为简便计，本说明书中未画出这些图，只需将这些图中的光刻编程系统换成电编程系统即可)。2.单位阵列的容量

如图8AA-图8AB所示，单位阵列的容量对3D-M的可集成性有极大影响。对于大的单位阵列，3D-M芯片可以只含有少量的单位阵列0A(图8AA)；对于小的单位阵列，3D-M芯片需含有较大数量的单位阵列0Aa-0Ai(图8AB)。因为单位阵列的周边电路位于衬底里，较大数量的单位阵列意味着衬底被严重地支离了。这种支离的衬底会使衬底集成电路的版图设计受到极大限制。此外，较大数目的单位阵列会使阵列效率变低。为了提高3D-M的可集成性，最好能使用具有大容量的单位阵列。

3D-M单位阵列的容量C_A等于其字线数目N_WL与位线数目N_BL之乘积(图2B、图8B)，因此可以通过分别提高N_WL和N_BL来提高C_A。从设计的角度来说，N_BL一般无限制，因此可以采用矩形的单位阵列。另一方面，根据eq.(1)并令ΔV_be＝nV_r(一般说来，n～2，V_T～0.1V)，N_WL可以表示如下，

         N_WL＝I_f(V_f)/I_r(V_r)＝I_f(V_R-V_M-nV_T)/I_r(nV_r)                  eq.(3)N_WL受限于读时存储元的正反电流比γ。这里，γ的定义与常规定义不同：其正向偏置电压V_f(如～3V)可远大于反向偏置电压V_r(如～40.3V)。这得力于S/A和全读模式等的应用。Eq.(3)对3D-ROM的设计极有价值。很明显，可以通过增加V_R来提高N_WL。另一方面，可以通过使用二极化元来提高N_WL。所谓二极化元，是指流过它一个方向上的电流和相反方向上的电流所遇到的阻抗极不相同。

图8B表示一种矩形3D-M阵列。在此实施例中，N_BL＞N_WL。在该芯片中可沿y方向放置数个这种3D-M阵列。这样，芯片的最后形状可以大致保持正方形。

图8CA描述一种利用大V_R来提高N_WL的方法。这里，V_R大于电源电压V_dd。由于3D-ROM膜的IV特性一般是指数型的，故其读电流I₁(V_R时)远远大于V_dd时的电流I₂。因此，N_WL以及C_A可以增加很多。图8CB、图8CC表示一种V_R的产生方法。图8CB是其电路框图。V_R产生器12R为行译码器12产生读电压V_R。它一般采用电荷泵(charge-pump)等设计。图8CC是一种含有V_R产生器12R的衬底版图设计。这里，三维集成使V_R产生器12R可以位于衬底0s中，尤其是能位于3D-M阵列0A下方。

除了使用大V_R外，还可以使用二极化元来提高C_A。二极化元可以含有二极化膜和/或二极化结构。二极化膜是通过材料的不同来产生二极化效应(图8D-图8EC)；二极化结构通过界面的不同来产生二极化效应(图8F-图8GC)。

图8D解释二极化膜的概念。二极化膜38含有至少二层次膜38a、38b。它们的材料最好有较大的差别。当电流沿着方向37a流过二极化膜38(即从端口39a到端口39b)，它首先遇到次膜38a，然后遇到次膜38b；另一方面，当它沿方向37b(即从端口39b到端口39a)流动时，它先遇到次膜38b，然后再遇到次膜38a。这种遇到次膜38a、38b的顺序能够极大地影响到电流的大小。一个很熟悉的例子即p-n结二极管，它通过使用不同的掺杂类型来导致二极管现象的发生。二极化膜38比二极管走得更远：除了掺杂类型外，它们的基材料还可以不同。这里，一层膜的基材料是构成这层膜的主要材料。图8EA-图8EC表示了几种二极化膜的实施例。

图8EA表示第一种二极化3D-ROM膜。它含有两层次膜32a、32b，它们分别使用不同的基材料，如次膜32a的基材料是硅，次膜32b的基材料是碳硅合金(Si_yC_1-y，0＜y＜1)。其它半导体材料，如锗、锗硅合金(Si_zGe_1-z，0＜z＜1)、金钢石也可用作基材料。这里，碳硅合金、金钢石等高带隙半导体材料(指带隙大于硅的半导体材料)有一定优势，因为它们具有较好的高温特性。除了半导体材料外，二极化膜38可以包括：半导体材料和介质材料的复合膜(譬如说，次膜32a含一半导体材料，次膜32b含一介质材料)；不同的介质材料(譬如说，次膜32a含非晶硅，而次膜32b含氮化硅)；不同结构的基材料(譬如说，次膜32a具有非晶结构，次膜32b具有多晶或微晶结构，这在图8EB中也有表示)；不同的电极材料(譬如说，使用具有不同功函数的金属；或与3D-ROM膜有不同界面特性的金属；或一个电极使用金属，另一电极使用掺杂的半导体材料)。这些方法可以提高3D-ROM元的正反电流比。

图8EB表示第二种二极化的3D-ROM膜。在此特例中，在电极31和3D-ROM膜32a之间有一层微晶材料32au。如果只在一个电极界面(如电极31和3D-ROM膜32的界面)有微晶膜，则3D-ROM膜的二极化被强化，这样能得到一个较大的正反电流比；另一方面，微晶材料可以降低金属-半导体的接触电阻，在至少一个电极界面(如电极31和3D-ROM膜32的界面；和/或电极33和3D-ROM膜32的界面)增加微晶材料可以加强导通电流，缩短3D-ROM的首访时间。

图8EC表示第三种二极化的3D-ROM膜。在此实施例中，3D-ROM膜32含有一p⁺膜32p、v膜32x和n⁺膜32n。v膜32x是n低掺杂或不掺杂的，且这些膜基于非晶硅。这些膜的淀积顺序为32n、32x、32p。这种结构可以得到＞10A/cm²的正向电流和＜6×10^-5A/cm²的反向电流。

图8F解释二极化结构的概念。3D-ROM膜32与顶电极31之间的界面为顶界面32ti，与底电极33之间的界面为低界面32bi。在一种二极化结构中，这些界面的形状不同：最好一个界面具有一强化场的尖端33t，而另一界面较平滑。相应地，电子发射在一个方向得到加强，从而提高正反比。

图8G为一种二极化结构的实施例。在此实施例中，底电极33具有多晶结构，其表面32bi比较粗糙；当3D-ROM膜32淀积在底电极33上之后，其中的非晶材料使它和顶电极31之间的界面32ti变得较为平滑。因此，从底电极33到顶电极31的电子发射得到增强，即从顶电极31流到底电极33的电流变得较相反方向上的电流大。因此，可以将顶电极31用作字线，将底电极33用作位线。3.成品率的提高

缺陷会导致各种形式的读错误并降低成品率。如图9AA-图9CB所示，3D-M阵列有六种缺陷，包括：1.字线断路20o(图9AA)、2.字线短路20s(图9AB)、3.位线断路30o(图9BA)、4.位线短路30s(图9BB)、5.过小的3D-ROM元正向电流(图9CA)、6.过大的3D-ROM元反向电流(图9CB)。

对字线缺陷1和2，整条字线不能读出正确数据，这导致字线错误。对位线缺陷3和4，整条位线不能读出正确数据，这导致位线错误。3D-ROM缺陷元5的正向电流1f太小，导致ΔV_be过低，使S/A不能够被触发，从而一个逻辑“1”元被误读成逻辑“0”(图9CA)。所幸的是，该缺陷只会导致个别位错误。3D-ROM缺陷元6的反向漏电流太大，当读取与该缺陷元处于同一条位线上的其它存储元时，它会限制ΔV_be，使S/A不能被触发，从而不能读出有效数据(图9CB)。这种缺陷会导致位线错误。缺陷5和6，尤其是6，对3D-M阵列的本征成品率影响很大。

为提高成品率，可使用无缝3D-ROM元，它直接减少3D-ROM阵列中的缺陷数目(图10A-图12B)。另外，也可以使用多种3D-M纠错方案，如纠错码(ECC)、冗余电路等，纠错方案纠正3D-M阵列中已有缺陷导致的错误(图13-图15C)。

A.无缝3D-ROM元

3D-ROM阵列中的缺陷可能在工艺流程的几个阶段引入，即在3D-ROM膜形成之前(如对底电极顶部)，在3D-ROM膜形成中(对3D-ROM膜)，在3D-ROM膜形成之后(如对3D-ROM膜顶部)。这些膜(即3D-ROM膜以及至少与之相邻的部分底电极和部分顶电极)的清洁度对3D-ROM的成品率影响极大，故它们被称为缺陷敏感膜。一个常见的、易于引入缺陷的工艺步骤是图形转换。在图形转换过程中，硅片要经过光刻和蚀刻(或平面化)等步骤。所有这些步骤会引入外界有害杂质或损伤3D-ROM膜。因此，在缺陷敏感膜的形成过程中应避免图形转换步骤。

为了提高3D-M的本征成品率，本发明提出一无缝3D-ROM元。图10A表示一种无缝3D-ROM元。它含有底电极64、3D-ROM膜62、顶缓冲膜60以及顶电极66。顶电极66含有顶缓冲膜60和顶导体65，它们通过通道孔(开口)67相连。顶缓冲膜60和3D-ROM膜62之间的界面为顶界面62ti，3D-ROM膜62和底电极64之间的界面为底界面62bi。在无缝3D-ROM中，至少一部分顶缓冲膜60与至少一部分3D-ROM膜62具有相同的截面。在其工艺流程(图11AA-图11E’)中，3D-ROM膜以及至少与之相邻的部分底电极和部分顶电极是以一种无缝的形式形成的：在这些工艺步骤之间没有图形转换，故不会对顶界面62ti和底界面62bi引入杂质。该工艺流程最好能在一集束设备(cluster tool)中进行。图10B表示另一种无缝3D-ROM元。其开口67在形成过程中使用了nF开口掩模版，故其大小比顶缓冲膜60的边长长。

图11AA-图11E’表示无缝3D-ROM元采用的多种工艺流程。在图11AA中，所有缺陷敏感膜，包括底电极64、3D-ROM膜62以及一部分顶电极(即顶缓冲膜60)是以一种无缝的形式形成的。因此，顶界面62ti和底界面62bi的缺陷很少。另外，在3D-ROM膜62和顶缓冲膜60之间还可以有一层抗蚀膜(etchstop layer)60b(图11AB)，其功能在图11BC中描述。所有这些膜(64、62、60b、60)都可以用无缝的形式形成。

然后，对顶缓冲膜60进行图形转换。图11BA-图11BC表示几个在该步骤后的3D-ROM结构。在图11BA中，一部分底电极64被暴露。在图11BB中，一部分3D-ROM膜62被暴露。图11BC是图11AB中的结构在该步骤后的截面图。抗蚀膜60b处可以保护3D-ROM膜62，并使之在该步骤时不被刻蚀。

在顶缓冲膜60成形之后，最好还要一个修复3D-ROM膜62边缘的步骤(图11CA-图11CC)。该步骤类似于常规MOS工艺的栅后氧化步骤(post-gate-oxidation)。图11CA是图11BA中的结构在该步骤后的截面图，一部分底电极64通过氧化等方法转换成介质68d。图11CB是图11BB中的结构在该步骤后的截面图，至少一部分3D-ROM膜62通过氧化等方法转换成介质68d。图11CC是图11BC中的结构在该步骤后的截面图，至少一部分抗蚀膜60b通过氧化等方法转换成介质68d。

接着，对底电极64进行图形转换，形成3D-ROM堆69(图11D)。然后淀积低层间介质68，打开通道孔(开口)67，并形成顶导体65(图11E)。

图11D’、图11E’表示为形成图10B中无缝3D-ROM元所需的额外步骤。在形成3D-ROM堆69后，淀积低层介质68并对其作平面化。之后，在该结构上形成设置介质23(图11D’)。低层介质68和设置介质23最好含不同介质，如低层介质68为氧化硅，设置介质23为氮化硅。接着，对nF开口掩模版曝光。然后通过一刻蚀步骤在设置介质23内形成开口67。刻蚀时，可以选择其处方使它在低层介质68上停止。最后，填充导体材料以形成顶导体65(图11E’)。

图12A和图12B描述两种准无缝3D-EPROM元。这些准无缝3D-EPROM元中的一部分膜(如准导通膜62a)是以无缝形式形成的；而另一部分膜(如反熔丝膜62b)则是以常规方式形成。在图12A中，准导通膜62a位于顶缓冲膜60和底电极64之间，它是以一种无缝形式形成的；而反熔丝膜62b介于通道孔塞63和顶电极65之间，它是以常规方法形成的。在图12B中，准导通膜62a是以一种无缝形式形成的；反熔丝膜62b介于顶缓冲膜60和顶电极65之间，它是以常规方法形成的。在这两个特例中，准导通膜的缺陷极少。注意到，准导通膜和反熔丝膜的位置可以互换。

B.纠错方案

为提高3D-M的成品率，还可以使用纠错方案，包括纠错码(ECC)和/或冗余电路等。图13表示一带ECC的3D-M。该3D-M包括一具有ECC码的3D-M核0、列译码器70和ECC电路110。在3D-M核0中，每条字线上有1024位有效数据，它们被分成16个64位的字。对于Hamming码来说，每个字需要7个校对位，故每条字线上的数据位有16×(64+7)＝1136。在读时，这1136位数据8通过列译码器70后输出71位数据79a’。ECC电路110将这71位数据79a’转换成64位有效数据79a。

另一方面，冗余电路可以纠正个别位错误，字线错误和位线错误。图14A表示第一种具有冗余电路的3D-M。它含有3D-M核0、列译码器70、三组64位的二选一多路选择器(mux)116S、116B、116W和三个冗余电路块。冗余电路块包括个别位冗余电路块118S、位线冗余电路块118B和字线冗余电路块118W，它们分别纠正个别位错误、位线错误、字线错误。每个冗余电路块存储缺陷(如缺陷元、缺陷位线、缺陷字线)的地址和纠错数据。当输入地址与一个缺陷地址相符时，与该缺陷地址对应的纠错数据被送到多路选择器(即mux)(116S、116B、116W)的一个输入端(117S、117B、117W)。在mux选中端(115S、115B、115W)的控制下，纠错数据将对应的3D-M输出79a替换。个别位冗余电路块118S、位线冗余电路块118B在图14B-图14DC中描述；字线冗余电路块118W可用在软件升级中，它们又被称为机动码块，其细节在图15B-图15C中描述。

图14B表示一种个别位冗余电路块118S。该实施例含有两个纠错组，它们可以纠正两处缺陷元。很明显，118S可以含有更多的纠错组。每个纠错组含有多个寄存器，它们分别存储有效位vs1(1位)以及缺陷元的列地址前4位bs1、行地址ws1(10位)、列地址后6位bs1’和纠错位ds1(1位)。每个存储器的选中端由“＞”表示。有效位表示该纠错组的有效性，只有在它高时，纠错组存储的地址和纠错数据才有效。vs1寄存器的选中端122s可与V_dd连接，也可和别的时序信号(如74r)连接。在读时，比较器121a、121c将输入列地址2c、AS2分别与bs1、ws1比较，如相符，则读bs1’、ds1。译码器121D根据bs1’(6位)将一根mux 116S的控制端115S置高。同时，ds1被传送至mux 116S的一个输入端117S，在115S的控制下替换相应的输出数据79a”。这里，当vs1为低或输入地址与缺陷地址不符时，信号122D置低且使译码器121D失效，所有的115S均为低，则mux 116S不进行任何数据替换。

图14C表示一种位线冗余电路块118B。该实施例含有两个纠错组，它们可以纠正两处缺陷位线。每个纠错组存储有效位vb1(1位)以及缺陷位线的列地址前4位bb1、列地址后6位bb1’和纠错列db1(1024位)。纠错列含有缺陷位线上所有数据的纠错数据。在读时，列地址2c与bb1比较，如相符，则读bb1’、db1。译码器123D根据bb1’将一根mux116B的控制端115B置高。同时，根据AS2从db1中选择出对应的纠错位并送至mux116B的一个输入端117B，在115B的控制下替换相应的输出数据79a’。

图14B-图14C中的冗余电路块基于“读时纠错”。另外，可以利用3DiM中的eRAM存储3D-M数据的一个备份的特点，实现“读后纠错”，即3D-M中的数据(包括正确数据和错误数据)先被下载到eRAM，然后在eRAM中进行纠正。图14DA描述了一种基于“读后纠错”的冗余电路块118SB，它先纠正个别位错误，再纠正位线错误。它含有个别位纠错块120S和位线纠错块120B，它们分别纠正个别位错误、位线错误。

个别位纠错块120S含有第一纠错存储块126S。该纠错存储块126S含有多个纠错组，每个纠错组存储有效位126d(1位)以及缺陷元的列地址bs(10位)、行地址ws(10位)和纠错位ds(1位)。在该实施例中，有效纠错组依次从126S的底部存起。当信号cRY 79置高后(即eRAM数据就绪)，126S在定时电路126a的控制下逐行读纠错组。图14DB表示定时电路126a的一种电路设计，其功能是：只要有效位125d为高，它会一直送出计数器时钟信号125a；一旦125d变低，则送出计数器清零信号125b和个别位纠错完毕信号79’。故只要还有有效纠错组被读出(125d为高)，计数器126b的输出125c一直增加，125c被用作纠错存储块的地址125c。地址译码器126c根据125c读出一纠错组。比较器126e比较ws 125e与AS2，如相符，则bs 125f被送至eRAM 72的地址端A[9：0]，ds125g被送至eRAM72的数据端D，并将eRAM72中对应于个别位错误的数据进行替换。

位线纠错块120B含有第二纠错存储块126B。该纠错存储块126B也含有多个纠错组。每个纠错组存储有效位128d(1位)以及缺陷位线的列地址bb(10位)和纠错列db(1024位)。当收到个别位纠错完毕信号79’后，128B开始读纠错组。128a使用与126a相同的定时电路。类似地，当有效位127d为高时，计数器128b会一直增加128B的地址127c。地址译码器128c根据127c读出bb127f，并将其送至eRAM 72的地址端A[9：0]。128B再根据AS2从db中选出所需的纠错位127g(1位)，并将其送至eRAM72的数据端D，从而替换对应于位线错误的数据。上述“读后纠错”流程的时序图见图14DC。4.软件的可升级性

软件在使用过程中，一般会经历多次升级。每次升级过程中，一部分原始码(最初发行的软件码)被升级码替代。一般认为：如使用掩膜编程只读存储器(MROM)来存储软件，则芯片出厂后，软件无法升级。对常规MROM，这符合事实。但是，对3D-M，该观点并不成立。如前所述，存储原始码的3D-M可以很容易地与常规的嵌入式RWM集成在一起(即3DiM)，这些RWM可以用来存储升级码，故3DiM支持软件升级。由于升级码所占空间比原始码小得多，RWM的容量要求不大，故整体存储成本不高。

为了便于软件升级，软件设计最好模块化。图15A表示一种软件在3D-M中的存储方式。因为3D-M中最容易的数据替换方式是字线替换，即将整条字线上的数据一起替换，故软件模块最好以3D-M页为单位存放在3D-M阵列中，且软件模块之间最好不要共享同一3D-M页。这里，3D-M页(如20S[0])是指一条字线(如20[0])上存储的所有数据。在该实施例中，软件模块160a含有2047位数据，因一3D-M页含1024位数据，故160b被存储在两个3D-M页20S[0]、20S[1]中，其中，3D-M页20S[1]的最后1位1bz最好是一哑元。如果软件模块160a需要被升级，则字线20[0]、20[1]上的所有数据在输出时被升级码替换。这可通过机动码块来实现。

图15B-图15C表示两种机动码块。这些机动码块也可用来纠正字线错误。图15B中的第一机动码块166与图14B-图14C类似，它基于“读时替换”。该实施例含有二个升级组，它们可以对两个3D-M页进行升级。每个升级组存储有效位vw1(1位)以及需升级原始码的行地址ww1(10位)和升级码dw1(1024位)。有效位寄存器的选中端161s最好与cRD75相连。在读时，比较器162a比较AS2与ww1，如相符，则根据2c从dw1读出64位数据117W，并在字线替换信号115W的控制下将输出数据替换。相应地，外界电路只看到升级码。另外，机动码块也可以基于“读后替换”(参见图14DA)，在此不再赘述。注意到，如需对字线数据进行替换，则在此读周期内没有必要从3D-M阵列中读数据，故可以将3D-M阵列强制进入“软断电”(参见图3DD)，从而降低能耗并能迅速恢复工作。

图15C中的第二机动码块借用了计算机虚拟存储器中分页管理的概念，它将输入地址视为虚拟地址，并对其进行地址转换而得到存储器的物理地址。该实施例含有一升级块86O、一地址译码器164D和一地址转换块164T。升级块86O含有RWM，它存储升级码。3D-M0和升级块86O组成一统一存储空间86S。这里，3D-M0占据了统一存储空间86S的低1020行R[00000 00000]-R[11111 11011]，升级块86O占据高4行R[11111 11100]-R[11111 11111]。地址转换块164T实际上是一存储器，它的每一行存储一个86S的地址或准地址。所谓准地址，是指它需要经过一些运算后才能被视为物理地址。地址转换块164T的输入地址86A为输入地址的高10位A[13：4]，其输出86TA有10位TA[9：0]，它们被最终送到地址译码器164D作为统一存储空间86S的物理地址。地址译码器164D根据物理地址对86S提供地址译码。当需要使用3D-M中的原始码时，物理地址指向3D-M0：如86A是00000 00000(即164T的行165a)，86TA为00000 00000，它指向3D-M0中的行R[00000 00000]，即原始码。当需要使用升级码时，物理地址指向升级块86O：如86A是00000 00100(即164T的行165d)，86TA为11111 11110，它指向升级块86O的行R[11111 11110]，即升级码。地址转换可以很方便地用在软件升级、缺陷字线纠错、单芯计算机(computer-on-a-chip)等应用中。

虽然以上说明书具体描述了本发明的一些实例，熟悉本专业的技术人员应该了解，在不远离本发明的精神和范围的前提下，可以对本发明的形式和细节进行改动，譬如说，本说明书中的3D-M阵列实施例为1024×1024，实际使用的3D-M阵列一般是～10⁴×10⁴。这并不妨碍它们应用本发明的精神。因此，除了根据附加的权利要求书的精神，本发明不应受到任何限制。

Claims (10)

1.一种三维存储器，其特征在于含有：一衬底电路(10)以及至少一堆叠在该衬底电路上方的三维存储层(100)；所述衬底电路含有一周边电路(18/70)，该周边电路含有至少一数据读出放大器(17c)；所述三维存储层含有至少一个单位阵列(0A)，该单位阵列含有至少一数据位线(30c)；该数据位线通过一接触通道口(20v)与所述数据读出放大器相连。

2.根据权利要求1所述的三维存储器，其特征还在于：所述三维存储器的读出模式为全读模式，即所述单位阵列中的所有数据读出放大器均由同一S/A使能信号(5)激活。

3.根据权利要求1所述的三维存储器，其特征在于还含有：第一定时位线(30T)、第二定时位线(30T’)和哑位线(30D)中的至少一种，其中，该第一定时位线上产生的信号启动该数据读出放大器的取样；该第二定时位线上产生的信号停止该数据读出放大器的取样；所述哑位线与该数据读出放大器的一输入相连。

4.根据权利要求1所述的三维存储器，其特征还在于具有以下(A)-(C)特征中的至少一种：

(A)所述单位阵列中的所有位线通过第一组开关(17a’-17d’)与第一稳压直流电源

(7)相连，当第一控制信号(6)被选中时，所述第一组开关接通；

(B)所述单位阵列中的所有字线通过第二组开关(54b)与第二稳压直流电源(7)相

连，当第二控制信号(6)被选中时，所述第二组开关接通；

(C)所述单位阵列能被强制进入“软断电”状态，即当一状态控制信号(6E)被选

中时，所述单位阵列中的所有地址选择线与第三稳压直流电源(7)相连。

5.根据权利要求1所述的三维存储器，其特征还在于具有以下(A)-(B)特征中的至少一种：

(A)所述单位阵列的列数目(N_BL)大于行数目(N_WL)；

(B)该衬底电路含有一读电压产生器(12R)，该读电压产生器(12R)为该单位阵列提

供一大于电源电压(V_dd)的读电压(V_R)。

6.一种三维电编程存储器，其特征在于含有：一衬底电路(10)以及至少一堆叠在该衬底电路上方的三维存储层(100)，该三维存储层通过多个接触通道口(20v)与所述衬底电路相连，所述三维存储层含有至少一个单位阵列(0A)，该三维电编程存储器还含有以下(A)-(B)结构中的至少一种：

(A)位于该单位阵列的第一存储元(1cb)和第二存储元(1cc)，该第一存储元(1cb)与

第一亚译码器(70a)相连，该第二存储元(1cc)与第二亚译码器(70b)相连，所述第一

和第二亚译码器共享一输入地址(2C)；

(B)一编程电压接线垫(12P，70P)，该编程电压接线垫为该单位阵列引入一编程电

压(V_pp)。

7.一种三维存储器，其特征在于含有：一衬底电路(10)以及至少一堆叠在该衬底电路上方的三维存储层(100)，该三维存储层通过多个接触通道口(20v)与所述衬底电路相连，该衬底电路含有一嵌入式RAM(72)，该嵌入式RAM存储至少部分所述三维存储层数据的一个备份。

8.一种三维存储器，其特征在于含有：一衬底电路(10)以及至少一堆叠在该衬底电路上方的三维存储层(100)，该三维存储层通过多个接触通道口(20v)与所述衬底电路相连；该衬底电路含有一嵌入式ROM(118S、118B、118W、86O)，该嵌入式ROM存储至少部分所述三维存储层的纠错数据和/或升级码；所述衬底电路(0s)还具有一选择电路(116S、116B、116W、86T)，该选择电路从所述三维存储层或所述嵌入式ROM中选择所需的数据。

9.根据权利要求8所述的三维存储器，其特征在于还含有：一地址转换块(86T)和一地址译码器(164D)，至少部分所述嵌入式ROM与至少部分所述三维存储器构成一统一存储空间(86S)，该地址译码器为该统一存储空间提供地址译码，该地址转换块的至少部分输出(86TA)最终与该地址译码器的至少部分输入相连。

10.一种三维只读存储元，其特征在于含有以下(A)-(C)特征中的至少一种：

(A)所述只读存储元含有一3D-ROM膜，所述3D-ROM膜是二极化膜和/或具有

二极化结构；

(B)所述3D-ROM元是一无缝3D-ROM元或准无缝3D-ROM元；

(C)所述只读存储元含有一3D-ROM膜，至少部分所述3D-ROM膜含有微晶半

导体材料和/或高隙宽半导体材料。

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