TW202042378A - 鍵合的統一半導體晶片及其製造和操作方法 - Google Patents

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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/80048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

統一半導體晶片包括第一半導體結構，其包括一個或多個處理器、嵌入式DRAM單元陣列以及包括多個第一鍵合接觸點的第一鍵合層。統一半導體晶片還包括第二半導體結構，第二半導體結構包括NAND記憶體單元陣列和第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。統一半導體晶片還包括第一鍵合層和第二鍵合層之間的鍵合界面。第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。

Description

鍵合的統一半導體晶片及其製造和操作方法
本揭露的實施例涉及半導體元件及其製造和操作方法，特別是關於包括3D NAND的半導體元件及其製造和操作方法。
在現代移動設備（例如：智慧型手機、平板電腦等）中，使用多個複雜的系統單晶片（SOC）來實現各種功能，例如應用處理器，動態隨機存取記憶體（DRAM），快閃記憶體，用於藍牙、Wi-Fi、全球定位系統（GPS）、調頻（FM）無線電、顯示器等各種控制器，以及基頻處理器，它們形成為分立晶片。例如：應用處理器通常尺寸較大，其包括中央處理單元（CPU）、圖形處理單元（GPU）、晶載記憶體、加速功能硬體以及其它類比元件。
本文中公開了鍵合的統一半導體晶片及其製造和操作方法的實施例。
在一個示例中，統一半導體晶片包括第一半導體結構，其包括一個或多個處理器、嵌入式DRAM單元陣列和第一鍵合層，第一鍵合層包括多個第一鍵合接觸點。統一半導體晶片還包括第二半導體結構，第二半導體結構包括NAND記憶體單元陣列和第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。統一半導體晶片還包括第一鍵合層和第二鍵合層之間的鍵合界面。第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。
在另一個示例中，公開了一種用於形成統一半導體晶片的方法。形成第一半導體結構。第一半導體結構包括一個或多個處理器、嵌入式DRAM單元陣列以及第一鍵合層，第一鍵合層包括多個第一鍵合接觸點。形成第二半導體結構。第二半導體結構包括NAND記憶體單元陣列以及第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。第一半導體結構和第二半導體結構以面對面的方式鍵合，使得第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。
在又一個示例中，公開了一種用於操作統一半導體晶片的方法。統一半導體晶片包括一個或多個處理器、嵌入式DRAM單元陣列，以及同一個鍵合晶片中的NAND記憶體單元陣列。數據從一個或多個處理器傳輸到嵌入式DRAM單元陣列。在嵌入式DRAM單元陣列中緩衝數據。將來自嵌入式DRAM單元陣列的數據儲存在NAND記憶體單元陣列中。
在又一個示例中，移動設備包括顯示器、一個或多個收發器、以及可操作地耦合顯示器和一個或多個收發器的統一半導體晶片。統一半導體晶片包括第一半導體結構，第一半導體結構包括應用處理器、基頻處理器、嵌入式DRAM單元陣列，以及第一鍵合層。第一鍵合層包括多個第一鍵合接觸點。統一半導體晶片還包括第二半導體結構，第二半導體結構包括NAND記憶體單元陣列和第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。統一半導體晶片還包括第一鍵合層和第二鍵合層之間的鍵合界面。第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。應用處理器被配置為生成要由顯示器呈現的數據。基頻處理器被配置為：對由一個或多個收發器中的至少一個收發器接收到的數據和由至少一個收發器發送的數據進行處理。
雖然討論了特定的配置和佈置，但應當理解，這是僅為了說明的目的。相關領域的通常知識者將認識到的是：在不脫離本公開內容的精神和範圍的情況下可以使用其它配置和佈置。對於相關領域的通常知識者來說顯而易見的是，本公開內容還可以用於各種其它應用。
應指出的是：說明書中對「一個實施例」、「實施例」、「示例實施例」、「一些實施例」等的引用指示所描述的實施例可包括特定特徵、結構或特性，但是每個實施例可以不一定包括特定的特徵、結構或特性。此外，這些短語不一定指的是相同的實施例。另外,當結合實施例來描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例實現這樣的特徵、結構或特性將會在相關領域的通常知識者的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如：本文中所使用的術語「一個或多個」，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，諸如「一」、「一個」或「這個」之類的術語可以被理解為傳達單數用法或傳達複數用法，這至少部分取決於上下文。此外，術語「基於」可以被理解為不一定旨在傳達因素的排他性集合，而是可以至少部分根據上下文，允許存在不一定明確描述的其它因素。
應容易理解的是，本公開中「上」，「上方」和「上面」的含義應以最廣泛的方式解釋，使得「在......上」不僅意味著「直接在某物上」，而且還包括在具有中間特徵或其間的層的情況下「在某物上」的含義，並且「上方」或「上面」不僅意味著「在某物上方」或「在某物上面」的含義，而且還可以包括其在沒有中間特徵或其間的層的情況下「在某物上方」或「在某物上面」的含義（即，直接在某物上）。
此外，本文中可以使用空間相對術語，例如「下方」、「下面」、「下部」，「上方」，「上部」等以便於描述，以描述一個元件或特徵與另一個元件或特徵如圖所示的關係。除了圖中所描繪的方位之外，空間相對術語旨在包括使用或操作中的設備的不同方位。裝置可以以其它方式來進行取向（旋轉90度或在其它方位上），並且同樣可以相應地解釋在本文中使用的空間相對描述符。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加到基底頂部的材料可以被圖案化或者可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文中所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個底層或上層結構上延伸，或者可以具有小於底層或上層結構的範圍的範圍。此外，層可以是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如：層可以位於連續結構的頂部表面和底部表面之間的或者連續結構的頂部表面和底部表面處的任何一對水準平面之間。層可以水準地、垂直地和/或沿錐面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其上方和/或其下具有一個或多個層。層可以包含多個層。例如：互連層可以包括一個或多個導體和接觸層（在其中形成互連線和/或通孔接觸）以及一個或多個介電層。
如本文中所使用的，術語「標稱/名義上」是指在產品或製程的設計階段期間設定的元件或製程操作的特徵或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製程或公差的微小變化。如本文中所使用的，術語「約」表示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語「約」可以表示給定量的值，其在例如值的10-30％內變化（例如：值的±10％，±20％或±30％）。
如本文中所使用的，術語「3D NAND記憶體串」指的是在橫向取向的基底上垂直取向的串聯連接的記憶體單元電晶體串，使得記憶體單元電晶體串相對於基底在垂直方向上延伸。如本文中所使用的，術語「垂直/垂直地」意味著名義上垂直於基底的側表面。
在現有智慧型電話（和其它移動設備）中，應用處理器和記憶體（例如：DRAM和NAND）被放置在PCB上，通過PCB上的長且慢的互連來分別通訊。結果導致數據輸送量受損。此外，由於單獨的應用處理器以及DRAM和NAND記憶體晶片的面積消耗，PCB的尺寸很大，從而限制了智慧型電話中電池和其它分立元件的可用空間。此外，應用處理器具有晶載記憶體，這進一步增加了其晶片尺寸。
根據本公開內容的各種實施例，提供了一種統一半導體晶片，其具有一個或多個處理器（例如：應用處理器和基頻處理器）以及揮發性和非揮發性記憶體（例如：嵌入式DRAM和NAND記憶體），處理單元和數據記憶體之間以及揮發性和非揮發性記憶體之間具有提升的雙向數據傳輸輸送量，從而實現整體更快的系統速度，同時減少PCB佔用空間。在一些實施例中，記憶體的週邊電路與處理單元（例如：處理器和控制器）在同一基底上形成。在一些實施例中，嵌入式DRAM也與處理單元形成在同一基底上，作為高速儲存緩衝器，以去除晶載記憶體並減小晶片尺寸。NAND記憶體單元陣列（2D或3D的）可以在另一個基底上形成，然後鍵合到其上形成有處理器的基底上。在一個示例中，由於其高速非揮發性數據儲存能力，本文中公開的統一半導體晶片可以在移動設備（例如：智慧型電話）上實現即時啟動特徵，以節省功耗。
第1A圖根據一些實施例示出了示例性統一半導體晶片100的橫截面的示意圖。統一半導體晶片100代表鍵合晶片的示例。統一半導體晶片100的元件（例如：處理器/嵌入式DRAM和NAND記憶體）可以分別形成在不同的基底上，然後結合以形成鍵合晶片。統一半導體晶片100可以包括第一半導體結構102，其包括一個或多個處理器以及嵌入式DRAM單元的陣列。在一些實施例中，第一半導體結構102中的處理器和嵌入式DRAM單元陣列使用互補金屬氧化物半導體（CMOS）技術。處理器和嵌入式DRAM單元陣列二者都可以用先進的邏輯製程實現（例如：90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm等的技術節點）以實現高速度。
處理器可以包括專用處理器，包括但不限於CPU、GPU、數位訊號處理器（DSP）、張量處理單元（TPU）、視覺處理單元（VPU）、神經處理單元（NPU）、協同處理單元（SPU）、物理處理單元（PPU）和圖像訊號處理器（ISP）。處理器還可以包括組合多個專用處理器（例如應用處理器、基頻處理器等）的SoC。在統一半導體晶片100用於移動設備（例如：智慧型電話、平板電腦、眼鏡、腕表、虛擬實境/增強現實頭戴式耳機、膝上型電腦等）的一些實施例中，應用處理器處理在作業系統環境中運行的應用，基頻處理器處理蜂巢通訊，例如第二代（2G）、第三代（3G）、第四代（4G）、第五代（5G）、第六代（6G）蜂巢通訊等等。
除了處理器之外的其它處理單元也可以形成在第一半導體結構102中，例如一個或多個控制器和NAND記憶體的週邊電路。控制器可以處理嵌入式系統中的特定操作。在統一半導體晶片100用於移動設備的一些實施例中，每個控制器可以處理移動設備的特定操作，例如：除蜂巢通訊以外的通訊（例如：藍牙通訊、Wi-Fi通訊、FM無線電等）、電源管理、顯示驅動、定位和導航、觸控式螢幕、攝像頭等。統一半導體晶片100的第一半導體結構102因此還可以包括藍牙控制器、Wi-Fi控制器、FM無線電控制器、電源控制器、顯示控制器、GPS控制器、觸控式螢幕控制器、攝像頭控制器等等，其中的每個都被配置用於控制移動設備中相應元件的操作。
在一些實施例中，統一半導體晶片100的第一半導體結構102還包括NAND記憶體的週邊電路。週邊電路（也被稱為控制和感測電路）可以包括用於便利NAND記憶體的操作的任何合適的數位、類比和/或混合訊號電路。例如：週邊電路可以包括下列各項中的一項或多項：頁緩衝器、解碼器（例如：列解碼器和行解碼器）、感測放大器、驅動器（例如：字元線驅動器）、電荷泵、電流或電壓參考，或者電路的任何主動或被動元件（例如：電晶體、二極體、電阻器或電容器）。
嵌入式DRAM是集成在邏輯電路（例如：處理器）的同一基底上的DRAM，其允許更寬的匯流排和更高的操作速度。與所有類型的DRAM一樣，嵌入式DRAM需要記憶體單元的定期刷新。用於刷新嵌入式DRAM的記憶體控制器可以作為上述控制器的另一個示例嵌入。在一些實施例中，每個嵌入式DRAM單元包括用於將數據位元儲存為正電荷或負電荷的電容器以及控制對其存取的一個或多個電晶體。在一個示例中，每個嵌入式DRAM單元是單電晶體單電容器（1T1C）單元。
統一半導體晶片100還可以包括第二半導體結構104，其包括NAND記憶體單元陣列。也就是說，第二半導體結構104可以是NAND快閃記憶體元件，其中記憶體單元以3D NAND記憶體串陣列和/或2D NAND記憶體單元陣列的形式提供。可以將NAND記憶體單元組織成頁，然後將這些頁組織成塊，其中每個NAND記憶體單元電連接到被稱為位元線（BL）的單獨線。NAND記憶體單元中具有相同垂直位置的所有單元可以由字元線（WL）通過控制閘極電連接。在一些實施例中，平面包含通過相同位元線電連接的一定數量的塊。第二半導體結構104可以包括一個或多個平面，並且執行所有讀/寫/抹除操作所需的週邊電路可以包括在如上所述的第一半導體結構102中。
在一些實施例中，NAND記憶體單元陣列是2D NAND記憶體單元陣列，其中每個都包括浮閘電晶體。根據一些實施例，2D NAND記憶體單元陣列包括多個2D NAND記憶體串，其中的每個都包括串聯連接（類似於NAND門）的多個記憶體單元（例如：32至128個記憶體單元）和兩個選擇電晶體。根據一些實施例，每個2D NAND記憶體串設置在基底上的同一平面中（2D）。在一些實施例中，NAND記憶體單元陣列是3D NAND記憶體串的陣列，其中的每個都通過記憶體堆疊層在基底上方（在3D中）垂直延伸。取決於3D NAND技術（例如：記憶體堆疊層中的層/級的數量），3D NAND記憶體串通常包括32到256個NAND記憶體單元，每個NAND記憶體單元包括浮閘電晶體或電荷捕捉電晶體。
如第1A圖所示，統一半導體晶片100還包括在第一半導體結構102和第二半導體結構104之間垂直的鍵合界面106。如下文詳細描述的，可以單獨（並且在一些實施例中並行）製造第一和第二半導體結構102和104，使得製造第一和第二半導體結構102和104中的一個的熱預算不限制製造第一和第二半導體結構102和104中的另一個的製程。此外，可以通過鍵合界面106形成大量互連（例如：鍵合接觸點），以便在第一半導體結構102和第二半導體結構104之間形成直接的短距離電連接，而不是電路板（例如PCB）上的長距離晶片到晶片數據匯流排，從而消除晶片介面延時，並在降低功耗的情況下實現高速I/O輸送量。第二半導體結構104中的NAND記憶體與第一半導體結構102中的嵌入式DRAM之間以及第二半導體結構104中的NAND記憶體與第一半導體結構102中的處理器之間的數據傳輸可以通過跨越鍵合界面的互連（例如：鍵合接觸點）來執行。通過垂直地集成第一和第二半導體結構102和104，可以減小晶片尺寸，並且可以增加記憶體單元密度。此外，作為「統一」晶片，通過將多個分立晶片（例如：各種處理器、控制器和記憶體）整合到單個鍵合晶片（例如：統一半導體晶片100）中，也可以實現更快的系統速度和更小的PCB尺寸。例如：移動設備的所有或大多數功能元件可以集成到統一的半導體晶片100中以實現「晶載移動設備」。
應當理解，堆疊的第一和第二半導體結構102和104的相對位置不受限制。第1B圖根據一些實施例示出了另一個示例性統一半導體晶片101的橫截面的示意圖。與第1A圖中包括NAND記憶體單元陣列的第二半導體結構104位於包括處理器和嵌入式DRAM單元陣列的第一半導體結構102上方的統一半導體晶片100不同，在第1B圖中的統一半導體晶片101中，包括處理器和嵌入式DRAM單元陣列的第一半導體結構102位於包括NAND記憶體單元陣列的第二半導體結構104上方。然而，根據一些實施例，鍵合界面106在統一半導體晶片101中的第一和第二半導體結構102和104之間垂直形成，並且第一和第二半導體結構102和104通過鍵合（例如：混合鍵合）垂直連接。第二半導體結構104中的NAND記憶體與第一半導體結構102中的嵌入式DRAM之間的數據傳輸以及第二半導體結構104中的NAND記憶體與第一半導體結構102中的處理器之間的數據傳輸可以通過跨越鍵合界面106的互連（例如：鍵合接觸點）來執行。
第2圖根據一些實施例示出了具有處理器、控制器和嵌入式DRAM的示例性半導體結構200的示意平面圖。半導體結構200可以是第一半導體結構102的一個示例。半導體結構200可以包括週邊控制電路和感測NAND記憶體，包括字元線驅動器202、頁緩衝器204和任何其它合適的元件。半導體結構200還可以包括與週邊電路在同一基底上的嵌入式DRAM 206，並且使用與週邊電路相同的邏輯製程來製造。第2圖示出了週邊電路（例如：字元線驅動器202、頁緩衝器204）和嵌入式DRAM 206的示例性佈局，其中週邊電路（例如：字元線驅動器202、頁緩衝器204）和嵌入式DRAM 206在同一平面上的不同區域中形成。例如：嵌入式DRAM 206可以形成在週邊電路（例如：字元線驅動器202、頁緩衝器204）之外。
半導體結構200還可以包括與週邊電路和嵌入式DRAM 206在同一基底上的多個處理器，並且使用與週邊電路和嵌入式DRAM 206相同的邏輯製程來製造。在第2圖所示的示例性佈局中，處理器可以包括應用處理器208、基頻處理器210和數位訊號處理器(DSP) 212。在一些實施例中，應用處理器208包括例如一個或多個CPU、GPU、快取記憶體器、連接、介面（I/F）、音訊以及安全模組。在一些實施例中，基頻處理器210包括例如濾波器、功率放大器、類比數位轉換器（ADC）、數位類比轉換器（DAC）和數據機。根據一些實施例，DSP 212是針對數位訊號處理的操作需求（例如測量、濾波或壓縮連續類比訊號）而優化的專用處理器。
半導體結構200還可以包括與週邊電路和嵌入式DRAM 206在同一基底上的多個控制器（也被稱為微控制器單元「MCU」），並且使用與週邊電路和嵌入式DRAM 206相同的邏輯製程來製造。在第2圖所示的示例性佈局中，控制器可以包括顯示控制器214、電源控制器216、各種通訊控制器，例如藍牙控制器218和Wi-Fi控制器220，以及GPS控制器222。每個控制器214、216、218、220和/或222被配置為控制相應元件的操作。例如：顯示控制器214可以接收由應用處理器208（例如：通過其GPU）生成的顯示數據，並提供控制訊號（例如：掃描訊號、幀數據、定時訊號等）以驅動顯示器。在另一個示例中，電源控制器216（也被稱為電源管理單元「PMU」）可以控制功率相關的操作，例如監測功率連接和電池充電、對電池充電、調節到其它元件的功率以及管理功耗。在又一個示例中，每個通訊控制器218或220可以控制相應的收發器基於相應的通訊標準和協定（例如藍牙3.x、藍牙4.x、藍牙低功耗（BLE）、藍牙5.x、Wi-Fi 4、Wi-Fi 5、Wi-Fi 6等）來發送和接收無線訊號。在又一個示例中，GPS控制器222可以控制全球導航收發器以使用GPS、全球導航衛星系統（GLONASS）、伽利略或北斗系統來發送和接收用於定位和導航的訊號。
應當理解，半導體結構200的佈局不限於第2圖中的示例性佈局。在一些實施例中，週邊電路（例如：字元線驅動器202、頁緩衝器204）、處理器（例如：應用處理器208、基頻處理器210、DSP 212）、控制器（例如：顯示控制器214、電源控制器216、藍牙控制器218、Wi-Fi控制器220、GPS控制器222）以及嵌入式DRAM 206（例如：嵌入式DRAM單元陣列）中的至少一部分是彼此堆疊的，即在不同的平面中。例如：嵌入式DRAM 206（例如：嵌入式DRAM單元陣列）可以形成在週邊電路和處理器上方或下方，以進一步減小晶片尺寸。
第3A圖根據一些實施例示出了具有3D NAND記憶體的示例性統一半導體晶片300的橫截面。作為上文針對第1A圖描述的統一半導體晶片100的一個示例，統一半導體晶片300是包括第一半導體結構302以及堆疊在第一半導體結構302上的第二半導體結構304的鍵合晶片。根據一些實施例，第一和第二半導體結構302和304在它們之間的鍵合界面306處結合。如第3A圖所示，第一半導體結構302可包括基底308，其可包括矽（例如：單晶矽，c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣層（SOI）或任何其它合適的材料。
統一半導體晶片300的第一半導體結構302可以包括基底308上方的元件層310。注意，在第3A圖中添加x軸和y軸以進一步示出統一半導體晶片300中的元件的空間關係。基底308包括在x方向（橫向方向或寬度方向）上橫向延伸的兩個側表面（例如：頂部表面和底部表面）。如本文所使用的，當基底在y方向上位於半導體元件的最低平面中時，相對於半導體元件的基底（例如：基底308）在y方向（垂直方向或厚度方向）上確定一個元件（例如：層或元件）是否在半導體元件（例如：統一的半導體晶片300）的另一個元件（例如：層或元件）「上」，「上方」或「下方」。在整個本公開內容中應用了用於描述空間關係的相同概念。
在一些實施例中，元件層310包括基底308上的一個或多個處理器312以及基底308上和處理器312外部的嵌入式DRAM單元陣列314。在一些實施例中，處理器312包括形成如上文詳細描述的任何合適的專用處理器和/或SoC（例如應用處理器（例如：包括一個或多個CPU和GPU）和基頻處理器）的多個邏輯電晶體316。在一些實施例中，邏輯電晶體316還形成如上文詳細描述的任何合適的控制器，例如顯示控制器、電源控制器、GPS控制器以及一個或多個通訊控制器（例如：藍牙控制器、Wi-Fi控制器）。在一些實施例中，邏輯電晶體316還形成週邊電路，即，用於便利3D NAND記憶體的操作的任何合適的數位、類比和/或混合訊號控制和感測電路，包括但不限於：頁緩衝器、解碼器（例如：列解碼器和行解碼器）、讀出放大器、驅動器（例如：字元線驅動器）、電荷泵、電流或電壓參考。也就是說，元件層310也可以包括也在基底308上的一個或多個控制器和/或3D NAND記憶體的週邊電路。
邏輯電晶體316可以形成在基底308上，其中整個或部分邏輯電晶體316形成在基底308中（例如：在基底308的頂部表面下方）和/或直接形成在基底308上。隔離區域（例如：淺溝槽隔離（STI））和摻雜區（例如：邏輯電晶體316的源極區和汲極區）也可以形成在基底308中。根據一些實施例，邏輯電晶體316是高速的，具有高級邏輯製程（例如：90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm等的技術節點）。
在一些實施例中，每個嵌入式DRAM單元314包括DRAM選擇電晶體318和電容器320。嵌入式DRAM單元314可以是由一個電晶體和一個電容器組成的1T1C單元。應當理解，嵌入式DRAM單元314可以具有任何合適的配置，例如2T1C單元、3T1C單元等。在一些實施例中，DRAM選擇電晶體318形成在「基底308上」，其中整個或部分DRAM選擇電晶體318形成在基底308中（例如：在基底308的頂部表面下方）和/或直接形成在基底308上。隔離區（例如：STI）和摻雜區（例如：DRAM選擇電晶體318的源極區和汲極區）也可以形成在基底308中。如第3A圖所示，DRAM選擇電晶體318和邏輯電晶體316可以形成在同一平面上（例如：在基底308上）的不同區域中。也就是說，DRAM選擇電晶體318可以形成在處理器312在基底308上形成的區域之外。在一些實施例中，電容器320形成在DRAM選擇電晶體318上方。根據一些實施例，每個電容器320包括兩個電極，其中一個電極電連接到相應DRAM選擇電晶體318的一個節點。根據一些實施例，每個DRAM選擇電晶體318的另一個節點電連接到嵌入式DRAM的位元線319。每個電容器320的另一個電極可以電連接到共用板321，例如共用地線。應當理解，嵌入式DRAM單元314的結構和配置不局限於第3A圖中的示例，並且可以包括任何合適的結構和配置。例如：電容器320可以是平面電容器、疊層電容器、多鰭電容器、圓柱電容器、溝槽電容器或基底平板電容器。
在一些實施例中，統一半導體晶片300的第一半導體結構302還包括位於元件層310上方的互連層322，以便將電訊號傳輸到處理器312和嵌入式DRAM單元314陣列，以及從處理器312和嵌入式DRAM單元314陣列傳輸電訊號。互連層322可以包括多個互連（在本文中也被稱為「接觸點」），包括橫向互連線和垂直互連接入（通孔）接觸點。如本文中所使用的，術語「互連」可以廣泛地包括任何合適類型的互連，例如中段製程（MEOL）互連和後段製程（BEOL）互連。互連層322還可以包括一個或多個層間介電（ILD）層（也被稱為「金屬間介電（IMD）層」），其中可以形成互連線和通孔接觸點。也就是說，互連層322可以包括多個ILD層中的互連線和通孔接觸點。互連層322中的互連線和通孔接觸可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或者它們的任意組合。互連層322中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或者它們的任意組合。在一些實施例中，元件層310中的元件通過互連層322中的互連彼此電連接。例如：嵌入式DRAM單元陣列314可以通過互連層322電連接到處理器312。
如第3A圖所示，統一半導體晶片300的第一半導體結構302還可以包括位於鍵合界面306處以及位於互連層322和元件層310上方的鍵合層324（包括處理器312和嵌入式DRAM單元314的陣列）。鍵合層324可包括多個鍵合接觸點326和電隔離鍵合接觸點326的介電質。鍵合接觸點326可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或者它們的任意組合。鍵合層324的剩餘區域可以用介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或者它們的任意組合。鍵合接觸點326和鍵合層324中的周圍介電質可用於混合鍵合。
類似地，如第3A圖所示，統一半導體晶片300的第二半導體結構304也可以包括位於第一半導體結構302的鍵合界面306處和鍵合層324上方的鍵合層328。鍵合層328可包括多個鍵合接觸點330和電隔離鍵合接觸點330的介電質。鍵合接觸點330可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或者它們的任意組合。鍵合層328的剩餘區域可以用介電質形成，介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或者它們的任意組合。可以使用鍵合接觸點330和鍵合層328中的周圍介電質。
如上所述，第二半導體結構304可以在鍵合界面306處以面對面的方式鍵合在第一半導體結構302的頂部上。在一些實施例中，由於混合鍵合（也被稱為「金屬/介電質混合鍵合」），鍵合界面306設置在鍵合層324和328之間，這是直接鍵合技術（例如：在不使用中間層（例如焊料或黏合劑）的情況下在表面之間形成鍵合），並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合界面306是鍵合層324和328相遇並被鍵合的位置。在實踐中，鍵合界面306可以是具有一定厚度的層，其包括第一半導體結構302的鍵合層324的頂部表面和第二半導體結構304的鍵合層328的底部表面。
在一些實施例中，統一半導體晶片300的第二半導體結構304還包括位於鍵合層328上方用於傳輸電訊號的互連層332。互連層332可包括多個互連，例如MEOL互連和BEOL互連。互連層332還可以包括一個或多個ILD層，其中可以形成互連線和通孔接觸點。互連層332中的互連線和通孔接觸可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或者它們的任意組合。互連層332中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或者它們的任意組合。
在一些實施例中，統一半導體晶片300的第二半導體結構304包括NAND快閃記憶體元件，其中記憶體單元以位於互連層332和鍵合層328上方的3D NAND記憶體串338的陣列的形式提供。根據一些實施例，每個3D NAND記憶體串338垂直延伸通過多個對，每個對包括導體層334和介電層336。堆疊和交替的導體層334和介電層336在本文中也被稱為記憶體堆疊層333。根據一些實施例，記憶體堆疊層333中的交替導體層334和介電層336在垂直方向上交替。換句話說，除了記憶體堆疊層333的頂部或底部的導體層之外，每個導體層334可以在兩側與兩個介電層336鄰接，並且每個介電層336可以在兩側與兩個導體層334鄰接。導體層334可以各自具有相同的厚度或不同的厚度。類似地，介電層336可以各自具有相同的厚度或不同的厚度。導體層334可以包括導體材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或者它們的任意組合。介電層336可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或者它們的任意組合。
在一些實施例中，每個3D NAND記憶體串338是「電荷捕捉」類型的NAND記憶體串，包括半導體通道342和記憶體膜340。在一些實施例中，半導體通道342包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜340是複合介電層，其包括穿隧層、儲存層（也被稱為「電荷捕捉/儲存層」）和阻障層。每個3D NAND記憶體串338可以具有圓柱形狀（例如：柱形）。根據一些實施例，半導體通道342、記憶體膜340的穿隧層、儲存層和阻障層按照從柱的中心朝向外表面的方向依次佈置。穿隧層可以包括氧化矽、氮氧化矽或者它們的任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或者它們的任意組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或者它們的任意組合。在一個示例中，阻障層可以包括氧化矽/氧氮化矽/氧化矽（ONO）的複合層。在另一個示例中，阻障層可以包括高k介電層，例如氧化鋁（Al2 O3 ），氧化鉿（HfO2 ）或氧化鉭（Ta2 O5 ）層等。
在一些實施例中，3D NAND記憶體串338還包括多個控制閘極（每個控制閘極是字元線的一部分）。記憶體堆疊層333中的每個導體層334可以用作3D NAND記憶體串338的每個記憶體單元的控制閘極。在一些實施例中，每個3D NAND記憶體串338包括在垂直方向上的相應端部處的兩個插塞344和346。插塞344可包括從半導體層348磊晶生長的半導體材料，例如單晶矽。插塞344可以用作由3D NAND記憶體串338的源選擇閘極控制的通道。插塞344可以位於3D NAND記憶體串338的上端並且與半導體通道342接觸。如本文中所使用的，當基底308位於統一半導體晶片300的最低平面中時，元件（例如：3D NAND記憶體串338）的「上端」是在y方向上更遠離基底308的端部，並且元件（例如：3D NAND記憶體串338）的「下端」是在y方向上更靠近基底308的端部。另一個插塞346可以包括半導體材料（例如：多晶矽）或導體材料（例如：金屬）。在一些實施例中，插塞346包括填充有鈦/氮化鈦（Ti/TiN，作為阻擋和黏合層）和鎢（作為導體）的開口。通過在製造第二半導體結構304期間覆蓋3D NAND記憶體串338的上端，插塞346可以用作蝕刻停止層以防止對填充在3D NAND記憶體串338中的介電質（例如氧化矽和氮化矽）的蝕刻。在一些實施例中，插塞346用作3D NAND記憶體串338的汲極。
在一些實施例中，第二半導體結構304還包括設置在記憶體堆疊層333和3D NAND記憶體串338上方的半導體層348。半導體層348可以是減薄的基底，在基底上形成記憶體堆疊層333和3D NAND記憶體串338。在一些實施例中，半導體層348包括單晶矽，插塞344可以從單晶矽磊晶生長。在一些實施例中，半導體層348可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其它合適的材料。半導體層348還可以包括隔離區和摻雜區（例如：用作3D NAND記憶體串338的陣列共用源，未示出）。隔離區（未示出）可以在半導體層348的整個厚度或厚度的一部分上延伸，以電隔離摻雜區。在一些實施例中，包括氧化矽的襯墊氧化物層佈置在記憶體堆疊層333和半導體層348之間。
應當理解，3D NAND記憶體串338不局限於「電荷捕捉」類型的3D NAND記憶體串，並且在其它實施例中可以是「浮閘」類型的3D NAND記憶體串。半導體層348可以包括多晶矽作為「浮閘」型3D NAND記憶體串的源極板。
如第3A圖所示，統一半導體晶片300的第二半導體結構304還可以包括在半導體層348上方的墊出互連層（pad-out interconnect layer）350。墊出互連層350包括一個或多個ILD層中的互連，例如接觸襯墊352。墊出互連層350和互連層332可以形成在半導體層348的相對側。在一些實施例中，墊出互連層350中的互連可以在統一半導體晶片300和外部電路之間傳輸電訊號，例如：用於墊出目的。
在一些實施例中，第二半導體結構304還包括延伸穿過半導體層348的一個或多個接觸點354，以電連接墊出互連層350以及互連層332和322。結果，嵌入式DRAM單元陣列314可以通過互連層322和332以及鍵合接觸點326和330電連接到3D NAND記憶體串338的陣列。一個或多個處理器312（以及控制器和週邊電路，如果有的話）也可以通過互連層322和332以及鍵合接觸點326和330電連接到3D NAND記憶體串338的陣列。此外，處理器312、嵌入式DRAM單元314的陣列和3D NAND記憶體串338的陣列可以通過接觸點354和墊出互連層350電連接到外部電路。
第3B圖根據一些實施例示出了具有2D NAND記憶體的示例性統一半導體晶片301的橫截面。與第3A圖中上文描述的統一半導體晶片300類似，統一半導體晶片301表示包括具有一個或多個處理器312和嵌入式DRAM單元314的第一半導體結構302的鍵合晶片的示例。與第3A圖中上文描述的包括具有3D NAND記憶體串338的第二半導體結構304的統一半導體晶片300不同，第3B圖中的統一半導體晶片301包括具有2D NAND記憶體單元337的第二半導體結構305。與第3A圖中上文描述的統一半導體晶片300類似，統一半導體晶片301的第一和第二半導體結構302和305二者都在鍵合界面306處以面對面方式鍵合，如第3B圖所示。應當理解，下文可以不再重複統一半導體晶片300和301二者中的類似結構（例如：材料、製程、功能等）的細節。
類似地，如第3B圖所示，統一半導體晶片301的第二半導體結構305也可以包括位於第一半導體結構302的鍵合界面306處和鍵合層324上方的鍵合層329。鍵合層329可包括多個鍵合接觸點331和電隔離鍵合接觸點331的介電質。鍵合接觸點331和鍵合層329中的周圍介電質可用於混合鍵合。在一些實施例中，統一半導體晶片301的第二半導體結構305還包括位於鍵合層329上方用於傳輸電訊號的互連層335。互連層335可包括多個互連，例如MEOL互連和BEOL互連。互連層335還可以包括一個或多個ILD層，其中可以形成互連線和通孔接觸點。
在一些實施例中，統一半導體晶片301的第二半導體結構305包括NAND快閃記憶體元件，其中記憶體單元以位於互連層335和鍵合層329上方的2D NAND記憶體單元337的陣列的形式提供。2D NAND記憶體單元337的陣列可以包括多個2D NAND記憶體串，其中每個記憶體串包括通過源極/汲極339（類似於NAND閘極）串聯連接的多個記憶體單元337和分別位於2D NAND記憶體串端部的兩個選擇電晶體341。在一些實施例中，除了選擇電晶體341之外，每個2D NAND記憶體串還包括一個或多個選擇閘極和/或偽閘極。在一些實施例中，每個2D NAND記憶體單元337包括浮閘電晶體，浮閘電晶體具有垂直堆疊的浮閘343和控制閘極345。浮閘343可包括半導體材料，例如多晶矽。控制閘極345可以是NAND快閃記憶體元件的字元線的一部分，並且包括導電材料，包括但不限於W、Co、Cu、Al、摻雜的多晶矽、矽化物或者它們的任意組合。在一些實施例中，浮閘電晶體還包括介電層，例如垂直設置在控制閘極345和浮閘343之間的阻障層以及設置在浮閘343上方的穿隧層。阻障層可以包括氧化矽、氮氧化矽、高k介電質或者它們的任意組合。穿隧層可以包括氧化矽、氮氧化矽或者它們的組合。通道可以在源極/汲極339之間和閘極堆疊上方（包括穿隧層、浮閘343、阻障層和控制閘極345）橫向形成。根據一些實施例，每個通道由通過控制閘極345施加到相應閘極堆疊的電壓訊號控制。應當理解，2D NAND記憶體單元337可以包括電荷捕捉電晶體，其將浮閘343替換為儲存層，如上文詳細描述的。在一些實施例中，儲存層包括氮化矽、氮氧化矽或者它們的任意組合，並且具有小於浮閘343的厚度的厚度。
在一些實施例中，第二半導體結構305還包括設置在2D NAND記憶體單元337的陣列上方並與之接觸的半導體層347。半導體層347可以是減薄的基底，在基底上形成2D NAND記憶體單元337。在一些實施例中，半導體層347包括單晶矽。在一些實施例中，半導體層347包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其它合適的材料。半導體層347還可以包括隔離區和摻雜區（例如：用作2D NAND記憶體單元337的源極/汲極339）。
如第3B圖所示，統一半導體晶片301的第二半導體結構305還可以包括在半導體層347上方的墊出互連層349。根據一些實施例，墊出互連層349包括一個或多個ILD層中的互連，例如接觸襯墊351。墊出互連層349和互連層335可以形成在半導體層347的相對側。墊出互連層349中的互連可以在統一半導體晶片301和外部電路之間傳輸電訊號，例如：用於墊出目的。
在一些實施例中，第二半導體結構305還包括垂直延伸穿過半導體層347的一個或多個接觸點353，以電連接墊出互連層349以及互連層335和322。結果，嵌入式DRAM單元314可以通過互連層322和335以及鍵合接觸點326和331電連接到2D NAND記憶體單元337。一個或多個處理器312（以及控制器和週邊電路，如果有的話）也可以通過互連層322和335以及鍵合接觸點326和331電連接到2D NAND記憶體單元337。此外，處理器312、嵌入式DRAM單元314和2D NAND記憶體單元337的陣列可以通過接觸點353和墊出互連層349電連接到外部電路。
第4A圖根據一些實施例示出了具有3D NAND記憶體的另一個示例性統一半導體晶片400的橫截面。與第3A圖中上文描述的統一半導體晶片300類似，統一半導體晶片400表示鍵合晶片的示例，其中包括3D NAND記憶體串的第一半導體結構402和包括一個或多個處理器和嵌入式DRAM單元的第二半導體結構404分別形成，並以面對面的方式鍵合在鍵合界面406處。與第3A圖中上文描述的統一半導體晶片300不同，其中包括處理器和嵌入式DRAM單元的第一半導體結構302在包括3D NAND記憶體串的第二半導體結構304下方，第4A圖中的統一半導體晶片400包括第二半導體結構404，第二半導體結構404包括設置在包括3D NAND記憶體串的第一半導體結構402上方的一個或多個處理器和嵌入式DRAM單元。應當理解，下文可以不再重複統一半導體晶片300和400二者中的類似結構（例如：材料、製程、功能等）的細節。
統一半導體晶片400的第一半導體結構402可包括基底408和記憶體堆疊層410，記憶體堆疊層410包括在基底408上方的交替導體層412和介電層414。在一些實施例中，3D NAND記憶體串416的陣列各自垂直延伸穿過基底408上方的記憶體堆疊層410中的交替導體層412和介電層414。每個3D NAND記憶體串416可包括半導體通道420和記憶體膜418。每個3D NAND記憶體串416還包括分別在其下端和上端的兩個插塞422和424。3D NAND記憶體串416可以是「電荷捕捉」類型的3D NAND記憶體串或「浮動閘極」類型的3D NAND記憶體串。在一些實施例中，包括氧化矽的襯墊氧化物層佈置在記憶體堆疊層410和基底408之間。
在一些實施例中，統一半導體晶片400的第一半導體結構402還包括記憶體堆疊層410上方的互連層426和3D NAND記憶體串416，以便將電訊號傳輸到3D NAND記憶體串416以及從3D NAND記憶體串416傳輸電訊號。互連層426可包括多個互連，包括互連線和通孔接觸。在一些實施例中，互連層426中的互連還包括局部互連，例如位元線接觸點和字元線接觸點。在一些實施例中，統一半導體晶片400的第一半導體結構402還包括位於鍵合界面406處以及互連層426和記憶體堆疊層410上方的鍵合層428。鍵合層428可包括多個鍵合接觸點430和圍繞並電隔離鍵合接觸點430的介電質。
如第4A圖所示，統一半導體晶片400的第二半導體結構404包括在鍵合界面406處和鍵合層428上方的另一個鍵合層432。鍵合層432可包括多個鍵合接觸點434和圍繞並電隔離鍵合接觸點434的介電質。在一些實施例中，統一半導體晶片400的第二半導體結構404還包括位於鍵合層432上方用於傳輸電訊號的互連層436。互連層436可包括多個互連，包括互連線和通孔接觸。
統一半導體晶片400的第二半導體結構404還可以包括位於互連層436和鍵合層432上方的元件層438。在一些實施例中，元件層438包括位於互連層436和鍵合層432上方的一個或多個處理器442，以及位於互連層436和鍵合層432上方並且位於處理器442外部的嵌入式DRAM單元陣列444。在一些實施例中，元件層438中的元件通過互連層436中的互連彼此電連接。例如：嵌入式DRAM單元444陣列可以通過互連層436電連接到處理器442。
在一些實施例中，處理器442包括形成任何合適的專用處理器和/或SoC（例如應用處理器（例如：包括一個或多個CPU和GPU）和基頻處理器）的多個邏輯電晶體446。元件層438也可以包括如上所述由邏輯電晶體446形成的一個或多個控制器和/或3D NAND記憶體的週邊電路。邏輯電晶體446可以形成在「半導體層440上」，其中整個或部分邏輯電晶體446形成在半導體層440中和/或直接形成在半導體層440上。隔離區（例如：STI）和摻雜區（例如：邏輯電晶體446的源極區和汲極區）也可以形成在半導體層440中。
在一些實施例中，每個嵌入式DRAM單元444包括DRAM選擇電晶體448和電容器450。嵌入式DRAM單元444可以是由一個電晶體和一個電容器組成的1T1C單元。應當理解，嵌入式DRAM單元444可以具有任何合適的配置，例如2T1C單元、3T1C單元等。在一些實施例中，DRAM選擇電晶體448形成在「半導體層440上」，其中整個或部分DRAM選擇電晶體448形成在半導體層440中和/或直接形成在半導體層440上。隔離區（例如：STI）和摻雜區（例如：DRAM選擇電晶體448的源極區和汲極區）也可以形成在半導體層440中。如第4A圖所示，DRAM選擇電晶體448和邏輯電晶體446可以形成在同一平面上（例如：在半導體層440上）的不同區域中。也就是說，DRAM選擇電晶體448可以形成在處理器442在半導體層440上形成的區域之外。在一些實施例中，電容器450置於DRAM選擇電晶體448下方。根據一些實施例，每個電容器450包括兩個電極，其中一個電極電連接到相應DRAM選擇電晶體448的一個節點。根據一些實施例，每個DRAM選擇電晶體448的另一個節點電連接到嵌入式DRAM的位元線449。每個電容器450的另一個電極可以電連接到共用板451，例如共用地。應當理解，嵌入式DRAM單元444的結構和配置不局限於第4A圖中的示例，並且可以包括任何合適的結構和配置。例如：電容器450可以是平面電容器、疊層電容器、多鰭電容器、圓柱電容器、溝槽電容器或基底平板電容器。
在一些實施例中，第二半導體結構404還包括設置在元件層438上方的半導體層440。半導體層440可以是減薄的基底，在基底上形成邏輯電晶體446和DRAM選擇電晶體448。在一些實施例中，半導體層440包括單晶矽。在一些實施例中，半導體層440可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其它合適的材料。半導體層440還可以包括隔離區和摻雜區。
如第4A圖所示，統一半導體晶片400的第二半導體結構404還可以包括在半導體層440上方的墊出互連層452。墊出互連層452包括一個或多個ILD層中的互連，例如接觸襯墊454。在一些實施例中，墊出互連層452中的互連可以在統一半導體晶片400和外部電路之間傳輸電訊號，例如：用於墊出目的。在一些實施例中，第二半導體結構404還包括延伸穿過半導體層440的一個或多個接觸點456，以電連接墊出互連層452以及互連層436和426。結果，嵌入式DRAM單元陣列444可以通過互連層426和436以及鍵合接觸點430和434電連接到3D NAND記憶體串416的陣列。一個或多個處理器442（以及控制器和週邊電路，如果有的話）也可以通過互連層426和436以及鍵合接觸點430和434電連接到3D NAND記憶體串416的陣列。此外，處理器442、嵌入式DRAM單元444的陣列和3D NAND記憶體串416的陣列可以通過接觸點456和墊出互連層452電連接到外部電路。
第4B圖根據一些實施例示出了具有2D NAND記憶體的另一個示例性統一半導體晶片401的橫截面。與第4A圖中上文描述的統一半導體晶片400類似，統一半導體晶片401表示包括具有一個或多個處理器442和嵌入式DRAM單元444的第二半導體結構404的鍵合晶片的示例。與第4A圖中上文描述的包括具有3D NAND記憶體串416的第一半導體結構402的統一半導體晶片400不同，第4B圖中的統一半導體晶片401包括具有2D NAND記憶體單元405的第一半導體結構403。與第4A圖中上文描述的統一半導體晶片400類似，統一半導體晶片401的第一和第二半導體結構403和404二者都在鍵合界面406處以面對面方式鍵合，如第4B圖所示。應當理解，下文可以不再重複統一半導體晶片400和401二者中的類似結構（例如：材料、製程、功能等）的細節。
在一些實施例中，統一半導體晶片401的第一半導體結構403包括NAND快閃記憶體元件，其中記憶體單元以位於基底408上的2D NAND記憶體單元405的陣列的形式提供。2D NAND記憶體單元405的陣列可以包括多個2D NAND記憶體串，其中每個記憶體串包括通過源極/汲極407（類似於NAND閘極）串聯連接的多個記憶體單元和分別位於2D NAND記憶體串端部的兩個選擇電晶體409。在一些實施例中，每個2D NAND記憶體單元405包括浮閘電晶體，浮閘電晶體具有垂直堆疊的浮閘411和控制閘極413。在一些實施例中，浮閘電晶體還包括介電層，例如垂直設置在控制閘極413和浮閘411之間的阻障層以及設置在浮閘411下方的穿隧層。通道可以在源極/汲極407之間和閘極堆疊下方（包括穿隧層、浮閘411、阻障層和控制閘極413）橫向形成。根據一些實施例，每個通道由通過控制閘極413施加到相應閘極堆疊的電壓訊號控制。應當理解，2D NAND記憶體單元405可以包括電荷捕捉電晶體，其將浮閘411替換為儲存層，如上文詳細描述的。
在一些實施例中，統一半導體晶片401的第一半導體結構403還包括2D NAND記憶體單元405上方的互連層419，以便將電訊號傳輸到2D NAND記憶體串405以及從2D NAND記憶體串405傳輸電訊號。互連層419可包括多個互連，包括互連線和通孔接觸。在一些實施例中，互連層419中的互連還包括局部互連，例如位元線接觸點和字元線接觸點。在一些實施例中，統一半導體晶片401的第一半導體結構403還包括在鍵合界面406處以及在互連層419和2D NAND記憶體單元405上方的鍵合層415。鍵合層415可包括多個鍵合接觸點417和圍繞並電隔離鍵合接觸點417的介電質。
第5A圖-第5C圖根據一些實施例示出了用於形成具有一個或多個處理器和嵌入式DRAM的示例性半導體結構的製程。第6A圖和第6B圖根據一些實施例示出了用於形成具有3D NAND記憶體串的示例性半導體結構的製程。第7A圖和第7B圖根據一些實施例示出了用於形成示例性統一半導體晶片的製程。第11A圖是根據一些實施例的用於形成統一半導體晶片的示例性方法1100的流程圖。第5A圖-第5C圖、第6A圖、第6B圖、第7A圖、第7B圖和第11A圖中描繪的統一半導體晶片的示例包括第3A圖中描繪的統一半導體晶片300和第4A圖中描繪的統一半導體晶片400。將一起描述第5A圖–第5C圖、第6A圖、第6B圖、第7A圖、第7B圖和第11A圖。應當理解，方法1100中示出的操作不是窮舉的，並且可以在任何圖式操作之前、之後或之間執行其它操作。此外，這些操作中的一些操作可以同時執行，或者以與第11A圖中所示不同的循序執行。
如第5A圖-第5C圖所示，形成包括下列各項的第一半導體結構：一個或多個處理器、嵌入式DRAM單元陣列以及包括多個第一鍵合接觸點的第一鍵合層。如第6A圖和第6B圖所描繪的，形成第二半導體結構，其包括3D NAND記憶體串陣列和第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。如第7A圖和第7B圖中所描繪的，第一半導體結構和第二半導體結構以面對面的方式鍵合，使得第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。
參考第11A圖，方法1100開始於操作1102，其中一個或多個處理器和嵌入式DRAM單元陣列形成在第一基底上。第一基底可以是矽基底。在一些實施例中，為了形成處理器和嵌入式DRAM單元陣列，在第一基底上形成多個電晶體，並且在其中的一些電晶體上方形成多個電容器並與之接觸。在一些實施例中，一個或多個控制器形成在第一基底上。在一些實施例中，NAND記憶體單元陣列的週邊電路形成在第一基底上。
如第5A圖所示，在矽基底502上形成多個電晶體（例如：邏輯電晶體504和DRAM選擇電晶體506）。電晶體504和506可以通過多種製程形成，包括但不限於微影、乾/濕蝕刻、薄膜沉積、熱生長、離子佈植、化學機械研磨（CMP）以及任何其它合適的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底502中形成摻雜區，其例如用作電晶體504和506的源極區和/或汲極區。在一些實施例中，還通過濕/乾蝕刻和薄膜沉積在矽基底502中形成隔離區域（例如：STI）。
如第5B圖中所示，多個電容器508形成在DRAM選擇電晶體506上方並與之接觸。每個電容器508可以通過攝影來圖案化來與相應的DRAM選擇電晶體506對齊以形成1T1C記憶體單元，例如：通過將電容器508的一個電極與相應的DRAM選擇電晶體506的一個節點電連接。在一些實施例中，還形成位元線507和共用板509，用於電連接DRAM選擇電晶體506和電容器508。電容器504和508可以通過多種製程形成，包括但不限於微影、乾/濕蝕刻、薄膜沉積、熱生長、離子佈植、CMP以及任何其它合適的製程。由此形成包括一個或多個處理器（具有邏輯電晶體504）和嵌入式DRAM單元陣列（每個具有DRAM選擇電晶體506和電容器508）的元件層510。在一些實施例中，元件層510還包括由邏輯電晶體504形成的NAND記憶體單元陣列的一個或多個控制器和/或週邊電路。
方法1100進行到操作1104，如第11A圖所示，其中在處理器和嵌入式DRAM單元陣列上方形成第一互連層。第一互連層可以包括一個或多個ILD層中的第一多個互連。如第5C圖所示，互連層512可以形成在元件層510上方，元件層510包括處理器（具有邏輯電晶體504）和嵌入式DRAM單元陣列（每個具有DRAM選擇電晶體506和電容器508）。互連層512可以包括多個ILD層中的MEOL和/或BEOL的互連以便與元件層510進行電連接。在一些實施例中，互連層512包括在多個製程中形成的多個ILD層和互連。例如：互連層512中的互連可以包括通過一種或多種薄膜沉積製程沉積的導電材料，這些薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍或者它們的任意組合。形成互連的製程還可以包括微影、CMP、濕/乾蝕刻或者任何其它合適的製程。ILD層可以包括通過一種或多種薄膜沉積製程沉積的介電材料，包括但不限於CVD、PVD、ALD或者它們的任意組合。第5C圖中示出的ILD層和互連可以被統稱為互連層512。
方法1100進行到操作1106，如第11A圖所示，其中在第一互連層上方形成第一鍵合層。第一鍵合層可以包括多個第一鍵合接觸點。如第5C圖所示，在互連層512上方形成鍵合層514。鍵合層514可以包括由介電質圍繞的多個鍵合接觸點516。在一些實施例中，通過一種或多種薄膜沉積製程在互連層512的頂部表面上沉積介電層，這些薄膜沉積製程包括但不限於CVD、PVD、ALD或者它們的任意組合。然後，通過使用圖案化製程（例如：介電層中的介電材料的微影和乾/濕蝕刻）首先對穿過介電層的接觸孔進行圖案化，可以形成穿過介電層並且與互連層512中的互連接觸的鍵合接觸點516。接觸孔可以填充有導體（例如：銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積阻障層、黏附層和/或種子層。
方法1100進行到操作1108，如第11A圖所示，其中在第二基底上方形成記憶體堆疊層。第二基底可以是矽基底。如第6A圖所示，交替的犧牲層（未示出）和介電層608形成在矽基底602上方。交替的犧牲層和介電層608可以形成介電堆疊（未示出）。在一些實施例中，每個犧牲層包括氮化矽層，並且每個介電層608包括氧化矽層。交替的犧牲層和介電層608可以包括通過一種或多種薄膜沉積製程沉積的介電材料，這些薄膜沉積製程包括但不限於CVD、PVD、ALD或者它們的任意組合。在一些實施例中，記憶體堆疊層604可以通過閘極替換製程形成，例如：使用對介電層608選擇性的犧牲層的濕/乾蝕刻並且用導體層606填充所造成的凹陷，用導體層606來替換犧牲層。結果，記憶體堆疊層604可以包括交替導體層606和介電層608。在一些實施例中，每個導體層606包括金屬層，例如鎢層。應當理解，在其它實施例中，可以通過交替地沉積導體層（例如：摻雜的多晶矽層）和介電層（例如：氧化矽層）來形成記憶體堆疊層604而無需閘極替換製程。在一些實施例中，包括氧化矽的襯墊氧化物層形成在記憶體堆疊層604和矽基底602之間。
方法1100進行到操作1110，如第11A圖所示，其中形成垂直延伸穿過記憶體堆疊層的3D NAND記憶體串的陣列。如第6A圖所示，3D NAND記憶體串610形成在矽基底602上方，其中的每個3D NAND記憶體串垂直延伸穿過記憶體堆疊層604的交替導體層606和介電層608。在一些實施例中，形成3D NAND記憶體串610的製程包括使用乾蝕刻/和/或濕蝕刻（例如深反應離子蝕刻（DRIE））形成穿過記憶體堆疊層604並進入矽基底602的通道孔，然後從矽基底602在通道孔的下部磊晶生長插塞612。在一些實施例中，形成3D NAND記憶體串610的製程還包括：隨後使用諸如ALD、CVD、PVD的薄膜沉積製程或者它們的任意組合，以多個層來填充通道孔（例如記憶體膜614（例如：穿隧層、儲存層和阻障層）和半導體層616）。在一些實施例中，形成3D NAND記憶體串610的製程還包括：通過在3D NAND記憶體串610的上端處蝕刻凹部在通道孔的上部中形成另一個插塞618，接著使用諸如ALD、CVD、PVD的薄膜沉積製程或者它們的任意組合以薄膜用半導體材料來填充凹部。
方法1100進行到操作1112，如第11A圖所示，其中在3D NAND記憶體串陣列上方形成第二互連層。第二互連層可以包括一個或多個ILD層中的第二多個互連。如第6B圖所示，互連層620可以形成在記憶體堆疊層604和3D NAND記憶體串610陣列上方。互連層620可以包括多個ILD層中的MEOL和/或BEOL的互連以便與3D NAND記憶體串610進行電連接。在一些實施例中，互連層620包括在多個製程中形成的多個ILD層和互連。例如：互連層620中的互連可以包括通過一種或多種薄膜沉積製程沉積的導電材料，這些薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或者它們的任意組合。形成互連的製程還可以包括微影、CMP、濕/乾蝕刻或者任何其它合適的製程。ILD層可以包括通過一種或多種薄膜沉積製程沉積的介電材料，包括但不限於CVD、PVD、ALD或者它們的任意組合。第6B圖中示出的ILD層和互連可以被統稱為互連層620。
方法1100進行到操作1114，如第11A圖所示，其中在第二互連層上方形成第二鍵合層。第二鍵合層可以包括多個第二鍵合接觸點。如第6B圖所示，在互連層620上方形成鍵合層622。鍵合層622可以包括由介電質圍繞的多個鍵合接觸點624。在一些實施例中，通過一種或多種薄膜沉積製程在互連層620的頂部表面上沉積介電層，這些薄膜沉積製程包括但不限於CVD、PVD、ALD或者它們的任意組合。然後，通過使用圖案化製程（例如：介電層中的介電材料的微影和乾/濕蝕刻）首先對穿過介電層的接觸孔進行圖案化，可以形成穿過介電層並且與互連層620中的互連接觸的鍵合接觸點624。接觸孔可以填充有導體（例如：銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積黏附（黏膠）層、阻障層和/或晶種層。
方法1100進行到操作1116，如第11A圖所示，其中第一基底和第二基底以面對面的方式鍵合，使得第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。鍵合可以是混合鍵合。在一些實施例中，在鍵合之後，其上形成有處理器和嵌入式DRAM單元的第一基底（例如：第一半導體結構）設置在其上形成有3D NAND記憶體串的第二基底上方（例如：第二半導體結構）。在一些實施例中，在鍵合之後，其上形成有3D NAND記憶體串的第二基底（例如：第二半導體結構）設置在其上形成有處理器和嵌入式DRAM單元的第一基底上方（例如：第一半導體結構）。
如第7A圖所示，矽基底602和在其上形成的元件（例如：3D NAND記憶體串610）上下翻轉。面朝下的鍵合層622與面朝上的鍵合層514鍵合，即以面對面的方式鍵合，從而形成鍵合界面702（如第7B圖所示）。在一些實施例中，在鍵合之前，將處理製程（例如電漿處理、濕處理和/或熱處理）施加到鍵合表面上。儘管未在第7A圖中示出，但是矽基底502和在其上形成的元件（例如：元件層510）可以上下翻轉，並且面朝下的鍵合層514可以與面朝上的鍵合層622鍵合，即以面對面的方式鍵合，從而形成鍵合界面702。在鍵合之後，鍵合層622中的鍵合接觸點624和鍵合層514中的鍵合接觸點516彼此對齊並且彼此接觸，使得元件層510（例如：其中的處理器和嵌入式DRAM單元）可以電連接到3D NAND記憶體串610。應當理解，在鍵合晶片中，3D NAND記憶體串610可以在元件層510上方或下方（例如：其中的處理器和嵌入式DRAM單元）。然而，如第7B圖所示，可以在鍵合之後在3D NAND記憶體串610和元件層510（例如：其中的處理器和嵌入式DRAM單元）之間形成鍵合界面702。
方法1100進行到操作1118，如第11A圖所示，其中減薄第一基底或第二基底以形成半導體層。在一些實施例中，對在鍵合之後位於第二半導體結構的第二基底上方的第一半導體結構的第一基底進行減薄以形成半導體層。在一些實施例中，對在鍵合之後位於第一半導體結構的第一基底上方的第二半導體結構的第二基底進行減薄以形成半導體層。
如第7B圖所示，對鍵合晶片頂部的基底（例如：如第7A圖所示的矽基底602）進行減薄，使得減薄的頂部基底可以用作半導體層704，例如：單晶矽層。減薄的基底的厚度可以在約200nm和約5μm之間，例如在200nm和5μm之間，或者在約150nm和約50μm之間，例如在150nm和50μm之間。矽基底602可以通過包括但不限於晶圓研磨、乾蝕刻、濕蝕刻、CMP的製程，任何其它合適的製程或者它們的任意組合來減薄。應當理解，當矽基底502是鍵合晶片頂部的基底時，可以通過對矽基底502進行減薄來形成另一個半導體層。
方法1100進行到操作1120，如第11A圖所示，其中在半導體層上方形成墊出互連層。如第7B圖所示，在半導體層704（減薄的頂部基底）上方形成墊出互連層706。墊出互連層706可以包括在一個或多個ILD層中形成的互連，例如襯墊接觸點708。襯墊接觸點708可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或者它們的任意組合。ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或者它們的任意組合。在一些實施例中，在鍵合和減薄之後，形成垂直延伸穿過半導體層704的接觸點710，例如通過濕/乾蝕刻，然後沉積導電材料。接觸點710可以與墊出互連層706中的互連接觸。
如上所述，2D NAND記憶體單元而不是3D NAND記憶體串可以形成在單獨的基底上，並且鍵合到統一半導體晶片中。第6C圖和第6D圖根據一些實施例示出了用於形成具有2D NAND記憶體單元的示例性半導體結構的製程。第7C圖和第7D圖根據一些實施例示出了用於形成另一個示例性統一半導體晶片的製程。第11B圖是根據一些實施例的用於形成統一半導體晶片的另一種示例性方法1101的流程圖。第6C圖、第6D圖、第7C圖、第7D圖和第11B圖中描繪的統一半導體晶片的示例包括第3B圖中描繪的統一半導體晶片301和第4B圖中描繪的統一半導體晶片401。將一起描述第6C圖、第6D圖、第7C圖、第7D圖和第11B圖。應當理解，方法1101中示出的操作不是窮舉的，並且可以在任何圖示操作之前、之後或之間執行其它操作。此外，這些操作中的一些操作可以同時執行，或者以與第11B圖中所示不同的順序執行。
上文針對第11A圖中的方法1100描述了第11B圖中的方法1101的操作1102、1104和1106，因此不再重複。方法1101進行到操作1111，如第11B圖所示，其中在第二基底上形成2D NAND記憶體單元陣列。如第6C圖所示，2D NAND記憶體單元603以2D NAND記憶體串的形式在矽基底602上形成，其中每個記憶體串包括通過源極/汲極605（類似於NAND閘極）串聯連接的多個記憶體單元和分別位於2D NAND記憶體串端部的兩個選擇電晶體607。記憶體單元603和選擇電晶體607可以通過多種製程形成，包括但不限於微影、乾/濕蝕刻、薄膜沉積、熱生長、離子佈植、CMP以及任何其它合適的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底602中形成摻雜區，其例如用作源極/汲極605。在一些實施例中，還通過濕/乾蝕刻和薄膜沉積在矽基底602中形成隔離區域（例如：STI，未示出）。
在一些實施例中，針對每個2D NAND記憶體單元603形成閘極堆疊。對於「浮閘」類型的2D NAND記憶體單元603，閘極堆疊可以包括從底部到頂部以以下次序排列的穿隧層、浮閘609、阻障層和控制閘極611。在一些實施例中，浮閘609由用於「電荷捕捉」類型的2D NAND記憶體單元的儲存層代替。閘極堆疊的穿隧層、浮閘609（或儲存層）、阻障層和控制閘極611可以通過一種或多種薄膜沉積製程形成，這些製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或者它們的任意組合。
方法1100進行到操作1113，如第11B圖所示，其中在2D NAND記憶體單元陣列上方形成第二互連層。第二互連層可以包括一個或多個ILD層中的第二多個互連。如第6D圖所示，互連層613可以形成在2D NAND記憶體單元603陣列上方。互連層613可以包括多個ILD層中的MEOL和/或BEOL的互連以便與2D NAND記憶體單元603進行電連接。在一些實施例中，互連層613包括在多個製程中形成的多個ILD層和互連。例如：互連層613中的互連可以包括通過一種或多種薄膜沉積製程沉積的導電材料，這些薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或者它們的任意組合。ILD層可以包括通過一種或多種薄膜沉積製程沉積的介電材料，包括但不限於CVD、PVD、ALD或者它們的任意組合。第6D圖中示出的ILD層和互連可以被統稱為互連層613。
方法1100進行到操作1115，如第11B圖所示，其中在第二互連層上方形成第二鍵合層。第二鍵合層可以包括多個第二鍵合接觸點。如第6D圖所示，在互連層613上方形成鍵合層615。鍵合層615可以包括由介電質圍繞的多個鍵合接觸點617。在一些實施例中，通過一種或多種薄膜沉積製程在互連層613的頂部表面上沉積介電層，這些薄膜沉積製程包括但不限於CVD、PVD、ALD或者它們的任意組合。然後，通過使用圖案化製程（例如：介電層中的介電材料的微影和乾/濕蝕刻）首先對穿過介電層的接觸孔進行圖案化，可以形成穿過介電層並且與互連層613中的互連接觸的鍵合接觸點617。接觸孔可以填充有導體（例如：銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積黏附層、阻障層和/或晶種層。
上文針對第11A圖中的方法1100描述了第11B圖中的方法1101的操作1116、1118和1120，因此不再重複。如第7C圖所示，矽基底602和在其上形成的元件（例如：2D NAND記憶體單元603）上下翻轉。面朝下的鍵合層615與面朝上的鍵合層514鍵合，即以面對面的方式鍵合，從而形成鍵合界面703（如第7D圖所示）。儘管未在第7C圖中示出，但是矽基底502和在其上形成的元件（例如：元件層510）可以上下翻轉，並且面朝下的鍵合層514可以與面朝上的鍵合層615鍵合，即以面對面的方式鍵合，從而形成鍵合界面702。在鍵合之後，鍵合層615中的鍵合接觸點617和鍵合層514中的鍵合接觸點516彼此對齊並且彼此接觸，使得元件層510（例如：其中的處理器和嵌入式DRAM單元）可以電連接到2D NAND記憶體單元603。應當理解，在鍵合晶片中，2D NAND記憶體單元603可以在元件層510上方或下方（例如：其中的處理器和嵌入式DRAM單元）。
如第7D圖所示，對鍵合晶片頂部的基底（例如：如第7C圖所示的矽基底602）進行減薄，使得減薄的頂部基底可以用作半導體層705，例如：單晶矽層。矽基底602可以通過包括但不限於晶圓研磨、乾蝕刻、濕蝕刻、CMP的製程，任何其它合適的製程或者它們的任意組合來減薄。應當理解，當矽基底502是鍵合晶片頂部的基底時，可以通過對矽基底502進行減薄來形成另一個半導體層。如第7D圖所示，在半導體層705（減薄的頂部基底）上方形成墊出互連層707。墊出互連層707可以包括在一個或多個ILD層中形成的互連，例如襯墊接觸點709。在一些實施例中，在鍵合和減薄之後，形成垂直延伸穿過半導體層705的接觸點711，例如通過濕/乾蝕刻，然後沉積導電材料。接觸點711可以與墊出互連層707中的互連接觸。
如上所述，在現有的移動設備中，處理單元（例如：各種處理器和控制器）和記憶體（例如：DRAM和NAND記憶體）作為分立晶片置於PCB上，其通過PCB上的相對長且慢的互連鏈路（例如：各種數據匯流排）彼此通訊，從而遭受相對低的數據輸送量。此外，大量分立晶片佔用大的PCB面積，限制了移動設備尺寸的進一步減小和具有較長電池壽命的較大電池的設置。例如：第8圖示出了PCB 802上的分立處理器804、DRAM 806和NAND記憶體808及其操作的示意圖。處理器804、DRAM 806和NAND記憶體808中的每一個是具有其自己的封裝並安裝在PCB 802上的分立晶片。處理器804是應用處理器或基頻處理器。通過互連鏈路（例如記憶體匯流排）在處理器804和DRAM 806之間發送數據。NAND記憶體808是3D NAND記憶體或者2D NAND記憶體，其通過另一個互連鏈路（例如周邊元件連接快速（PCIe）匯流排或串列連接（SATA）匯流排）與DRAM 806傳輸數據。由於處理器804與記憶體806和808之間的數據輸送量相對較低，處理器804還包括晶載記憶體（例如：快取記憶體）作為用於快速訪問的高速緩衝器，這進一步增加了處理器804的PCB佔用面積。
第9圖根據一些實施例示出了PCB 902上的示例性統一半導體晶片904及其操作的示意圖。第12圖是根據一些實施例的用於操作統一半導體晶片的示例性方法1200的流程圖。第12圖中描繪的統一半導體晶片的示例包括第9圖中描繪的統一半導體晶片904。將一起描述第9圖和第12圖。應當理解，方法1200中示出的操作不是窮舉的，並且可以在任何圖示操作之前、之後或之間執行其它操作。此外，這些操作中的一些操作可以同時執行，或者以與第12圖中所示不同的循序執行。如第9圖所示，統一半導體晶片904包括處理器906、具有嵌入式DRAM單元陣列的嵌入式DRAM 908，以及具有NAND記憶體單元陣列的NAND記憶體910。處理器906、嵌入式DRAM 908和NAND記憶體910（3D NAND記憶體或2D NAND記憶體）可以形成在如上文詳細所述的相同的鍵合晶片中，例如統一的半導體晶片100、101、300、301、400和401。
參考第12圖，方法1200開始於操作1202，其中數據從一個或多個處理器傳輸到嵌入式DRAM單元陣列。如第9圖所示，由處理器906生成的任何合適類型的數據可以傳送到統一半導體晶片904的嵌入式DRAM 908，例如：由應用處理器中的GPU生成的顯示數據將由顯示器呈現，或者由基帶應用中的數據機生成的數據將由蜂巢收發器發送。
方法1200進行到操作1204，如第12圖所示，其中數據緩衝在嵌入式DRAM單元陣列中。如第9圖所示，嵌入式DRAM 908可以用作統一半導體晶片904的集成高速片上緩衝器，用於對從處理器906傳輸的數據進行緩衝。
方法1200進行到操作1206，如第12圖所示，其中將來自嵌入式DRAM單元陣列的數據儲存在NAND記憶體單元陣列中。如第9圖所示，嵌入式DRAM單元908中緩衝的數據可以儲存在NAND記憶體910中。在一些實施例中，處理器906和NAND記憶體910之間的雙向、直接數據傳輸變得可用，使得數據可以在嵌入式DRAM 908中緩衝並且並行儲存在NAND記憶體910中。
方法1200進行到操作1208，如第12圖所示，其中通過多個鍵合接觸點在一個或多個處理器與NAND記憶體單元陣列之間傳輸數據。例如：如上文詳細描述的，數據可以通過多個鍵合接觸點（例如：並行的數百萬個鍵合接觸點）的直接電連接在處理器906和NAND記憶體910之間雙向傳輸，其與傳統的板載晶片到晶片數據匯流排相比具有縮短的距離、更高的輸送量以及更低的功耗，例如：如第8圖所示。
方法1200進行到操作1210，如第12圖所示，其中通過多個鍵合接觸點在嵌入式DRAM單元陣列與NAND記憶體單元陣列之間傳輸數據。例如：如上文詳細描述的，數據可以通過多個鍵合接觸點（例如：並行的數百萬個鍵合接觸點）的直接電連接在嵌入式DRAM 908和NAND記憶體910之間雙向傳輸，其與傳統的板載晶片到晶片數據匯流排相比具有縮短的距離、更高的輸送量以及更低的功耗，例如：如第8圖所示。
嵌入式DRAM 908以及直接電連接可以用作高速儲存緩衝器以消除對晶載記憶體的需要，從而減小晶片尺寸並實現附加特徵，例如即時啟動特徵。在一些實施例中，回應於統一半導體元件904的通電或斷電，觸發嵌入式DRAM 908和NAND記憶體910之間的數據傳輸。例如：統一半導體晶片904的即時啟動特徵可以通過在嵌入式DRAM 908和NAND記憶體910之間傳輸的數據來實現。在一些實施例中，回應於統一半導體晶片904的斷電，緩衝在嵌入式DRAM 908中的使用者數據和/或作業系統數據的快照被立即傳送到NAND記憶體910，其可以在斷電之後被保留。回應於統一半導體晶片904的通電，儲存在NAND記憶體910中的使用者數據和/或作業系統數據的快照可以立即傳送回嵌入式DRAM 908，以便在斷電之前恢復統一半導體晶片904的最後狀態。
第10圖根據一些實施例示出了具有統一半導體晶片1001的示例性移動設備1000的示意圖。移動設備1000可以是任何可擕式或掌上型計算設備，包括但不限於：VR/AR頭戴式耳機、智慧型電話、平板電腦、眼鏡、腕表、可攜式遊戲控制台、膝上型電腦等。移動設備1000包括顯示器1002和多個收發器，包括用於蜂巢通訊的蜂巢收發器1004，用於藍牙通訊的藍牙收發器1006，用於Wi-Fi通訊的Wi-Fi收發器1008，以及用於定位和導航的GPS收發器1010。顯示器1002可以是有機發光二極體（OLED）顯示器、微LED顯示器、液晶顯示器（LCD）、電子墨水顯示器、電致發光顯示器（ELD），或者任何其它合適類型的顯示器。應當理解，移動設備1000可以包括第10圖中未示出的附加元件，例如電池、相機、各種感測器等。
統一半導體晶片1001可以是本文中公開的任何統一半導體晶片（例如：統一半導體晶片100、101、300、301、400、401和904），其通過任何合適的界面和互連鏈路可操作地耦合到顯示器1002和收發器（T/X）1004、1006、1008和1010。如上文詳細描述的，統一半導體晶片1001可以是包括鍵合在一起的兩個半導體結構（未示出）的單個晶片。在一些實施例中，第一半導體結構包括應用處理器、基頻處理器、嵌入式DRAM單元陣列、以及第一鍵合層，第一鍵合層包括第一鍵合接觸點，並且第二半導體結構包括NAND記憶體單元陣列和第二鍵合層，第二鍵合層包括第二鍵合接觸點。鍵合界面存在於第一鍵合層和第二鍵合層之間，第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。
在一些實施例中，統一半導體晶片1001中的應用處理器被配置為：生成要由顯示器1002呈現的數據，並且基頻處理器被配置為：對由蜂巢收發器1004接收的數據和將由蜂巢收發器1004發送的數據進行處理。根據一些實施例，將在應用處理器和顯示器1002之間或在基頻處理器和蜂巢收發器1004之間傳輸的數據緩衝在嵌入式DRAM單元陣列中。因此，在一些實施例中，應用處理器沒有晶載記憶體。在一些實施例中，統一半導體晶片1001中的應用處理器還被配置為：通過第一和第二鍵合接觸點從NAND記憶體單元陣列傳輸數據或向NAND記憶體單元陣列傳輸數據。
統一半導體晶片1001的第一半導體結構還可以包括各種控制器（未示出），其包括顯示控制器、GPS控制器以及通訊控制器，例如藍牙控制器和Wi-Fi控制器。在一些實施例中，顯示控制器被配置為：控制顯示器1002的操作。在一些實施例中，藍牙控制器被配置為：控制藍牙收發器1006的操作，並且Wi-Fi控制器被配置為：控制Wi-Fi收發器1008的操作。在一些實施例中，GPS控制器被配置為：控制GPS收發器1010的操作。
根據本公開內容的一個方面，統一半導體晶片包括第一半導體結構，其包括一個或多個處理器、嵌入式DRAM單元陣列以及第一鍵合層，第一鍵合層包括多個第一鍵合接觸點。統一半導體晶片還包括第二半導體結構，第二半導體結構包括NAND記憶體單元陣列和第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。統一半導體晶片還包括第一鍵合層和第二鍵合層之間的鍵合界面。第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。
在一些實施例中，第一半導體結構包括基底、位於基底上的一個或多個處理器、位於基底上並且位於一個或多個處理器外部的嵌入式DRAM單元陣列、以及位於一個或多個處理器和嵌入式DRAM單元陣列上方的第一鍵合層。
在一些實施例中，第二半導體結構包括位於第一鍵合層上方的第二鍵合層、位於第二鍵合層上方的記憶體堆疊層、垂直延伸穿過記憶體堆疊層的3D NAND記憶體串陣列、以及位於3D NAND記憶體串陣列上方並與之接觸的半導體層。
在一些實施例中，第二半導體結構包括位於第一鍵合層上方的第二鍵合層、位於第二鍵合層上方的2D NAND記憶體單元陣列、以及位於2D NAND記憶體單元陣列上方並與之接觸的半導體層。
在一些實施例中，統一半導體晶片還包括半導體層上方的墊出互連層。在一些實施例中，半導體層包括多晶矽。在一些實施例中，半導體層包括單晶矽。
在一些實施例中，第二半導體結構包括基底、位於基底上方的記憶體堆疊層、垂直延伸通過記憶體堆疊層的3D NAND記憶體串陣列、以及位於記憶體堆疊層和3D NAND記憶體串陣列上方的第二鍵合層。
在一些實施例中，第二半導體結構包括基底、位於基底上的2D NAND記憶體單元陣列，以及位於記憶體堆疊層和2D NAND記憶體單元陣列上方的第二鍵合層。
在一些實施例中，第一半導體結構包括位於第二鍵合層上方的第一鍵合層、位於第一鍵合層上方的一個或多個處理器、位於第一鍵合層上方並且位於一個或多個處理器外部的嵌入式DRAM單元陣列、以及位於一個或多個處理器和嵌入式DRAM單元陣列上方並與一個或多個處理器和嵌入式DRAM單元陣列接觸的半導體層。在一些實施例中，統一半導體晶片還包括半導體層上方的墊出互連層。
在一些實施例中，一個或多個處理器和嵌入式DRAM單元陣列彼此堆疊。
在一些實施例中，每個嵌入式DRAM單元包括電晶體和電容器。
在一些實施例中，第一半導體結構包括垂直位於第一鍵合層和一個或多個處理器之間的第一互連層，並且第二半導體結構包括垂直位於第二鍵合層和NAND記憶體單元陣列之間的第二互連層。
在一些實施例中，一個或多個處理器通過第一和第二互連層以及第一和第二鍵合接觸點電連接到NAND記憶體單元陣列。
在一些實施例中，嵌入式DRAM單元陣列通過第一和第二互連層以及第一和第二鍵合接觸點電連接到NAND記憶體單元陣列。
在一些實施例中，一個或多個處理器包括應用處理器和基頻處理器。
在一些實施例中，第一半導體結構還包括一個或多個控制器。在一些實施例中，第一半導體結構還包括NAND記憶體單元陣列的週邊電路。
在一些實施例中，嵌入式DRAM單元陣列通過第一互連層電連接到一個或多個處理器。
根據本公開內容的另一個方面，公開了一種用於形成統一半導體晶片的方法。形成第一半導體結構。第一半導體結構包括一個或多個處理器、嵌入式DRAM單元陣列以及第一鍵合層，第一鍵合層包括多個第一鍵合接觸點。形成第二半導體結構。第二半導體結構包括NAND記憶體單元陣列以及第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。第一半導體結構和第二半導體結構以面對面的方式鍵合，使得第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。
在一些實施例中，為了形成第一半導體結構，在第一基底上形成一個或多個處理器和嵌入式DRAM單元陣列，在一個或多個處理器和嵌入式DRAM單元陣列上方形成第一互連層，並且在第一互連層上方形成第一鍵合層。
在一些實施例中，為了形成一個或多個處理器和嵌入式DRAM單元陣列，在第一基底上形成多個電晶體，並且形成多個電容器，其位於在電晶體中的一些電晶體上方並與一些電晶體接觸。
在一些實施例中，為了形成第二半導體結構，在第二基底上方形成記憶體堆疊層，形成垂直延伸穿過記憶體堆疊層的3D NAND記憶體串陣列，在3D NAND記憶體串上方形成第二互連層，並且在第二互連層上方形成第二鍵合層。
在一些實施例中，為了形成第二半導體結構，在第二基底上形成2D NAND記憶體單元陣列，在2D NAND記憶體單元陣列上方形成第二互連層，並且在第二互連層上方形成第二鍵合層。
在一些實施例中，第二半導體結構在鍵合之後位於第一半導體結構上方。在一些實施例中，在鍵合之後減薄第二基底以形成半導體層，並且在半導體層上方形成墊出互連層。
在一些實施例中，第一半導體結構在鍵合之後在第二半導體結構上方。在一些實施例中，減薄第一基底以在鍵合之後形成半導體層，並且在半導體層上方形成墊出互連層。
在一些實施例中，鍵合包括混合鍵合。
在一些實施例中，一個或多個處理器包括應用處理器和基頻處理器。
在一些實施例中，一個或多個控制器形成在第一基底上。在一些實施例中，NAND記憶體單元陣列的週邊電路形成在第一基底上。
根據本公開內容的又一個方面，公開了一種用於操作統一半導體晶片的方法。統一半導體晶片包括一個或多個處理器、嵌入式DRAM單元陣列、以及同一個鍵合晶片中的NAND記憶體單元陣列。數據從一個或多個處理器傳輸到嵌入式DRAM單元陣列。在嵌入式DRAM單元陣列中緩衝數據。將來自嵌入式DRAM單元陣列的數據儲存在NAND記憶體單元陣列中。
在一些實施例中，通過多個鍵合接觸點在一個或多個處理器與NAND記憶體單元陣列之間傳輸數據。
在一些實施例中，通過多個鍵合接觸點在嵌入式DRAM單元陣列和NAND記憶體單元陣列之間傳輸數據。
在一些實施例中，回應於統一半導體晶片的通電或斷電，觸發在嵌入式DRAM單元陣列與NAND記憶體單元陣列之間傳輸數據。
在一些實施例中，應用處理器沒有晶載記憶體。
根據本公開內容的又一個方面，移動設備包括顯示器、一個或多個收發器、以及可操作地耦合顯示器和一個或多個收發器的統一半導體晶片。統一半導體晶片包括第一半導體結構，第一半導體結構包括應用處理器、基頻處理器、嵌入式DRAM單元陣列、以及第一鍵合層，第一鍵合層包括多個第一鍵合接觸點。統一半導體晶片還包括第二半導體結構，第二半導體結構包括NAND記憶體單元陣列和第二鍵合層，第二鍵合層包括多個第二鍵合接觸點。統一半導體晶片還包括第一鍵合層和第二鍵合層之間的鍵合界面。第一鍵合接觸點在鍵合界面處與第二鍵合接觸點接觸。應用處理器被配置為生成要由顯示器呈現的數據。基頻處理器被配置為：對由一個或多個收發器中的至少一個收發器接收到的數據和將要由至少一個收發器發送的數據進行處理。
在一些實施例中，應用處理器還被配置為：通過第一和第二鍵合接觸點從NAND記憶體單元陣列傳輸數據或向NAND記憶體單元陣列傳輸數據。
在一些實施例中，第一半導體結構還包括顯示控制器，其被配置為控制顯示器的操作。
在一些實施例中，第一半導體結構還包括通訊控制器，其被配置為控制一個或多個收發器中的至少一個收發器的操作。在一些實施例中，一個或多個收發器包括藍牙收發器、Wi-Fi收發器或GPS收發器中的至少一者，並且通訊控制器包括藍牙控制器、Wi-Fi控制器或GPS控制器中的至少一者。
具體實施方式的前述描述將揭示本公開內容的一般性質，其它人可以在不脫離本公開內容的一般概念的情況下，通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式的各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改造和修改旨在落入所公開實施例的等價物的含義和範圍內。應當理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域通常知識者根據教導和指導來解釋。
上文已經藉助於示出特定功能及其關係的實現的功能構建塊描述了本公開內容的實施例。為了描述方便，已經在本文中任意定義了這些功能構造模組的邊界。只要適當地執行所規定的功能及其關係，就可以定義其它邊界。
發明內容和摘要部分可以闡述發明人所預期的本公開內容的一個或多個但不是所有示例性實施例，因此，並不旨在以任何方式限制本公開內容和所附權利要求。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、101:統一半導體晶片 102:第一半導體結構 104:第二半導體結構 106:鍵合界面 200:半導體結構 202:字元線驅動器 204:頁緩衝器 206:嵌入式DRAM 208:應用處理器 210:基頻處理器 212:數位訊號處理器 214:顯示控制器 216:電源控制器 218:藍牙控制器 220:Wi-Fi控制器 222:GPS控制器 300、301:統一半導體晶片 302:第一半導體結構 304、305:第二半導體結構 306:鍵合界面 308:基底 310:元件層 312:處理器 314:嵌入式DRAM單元 316:邏輯電晶體 318:DRAM選擇電晶體 319:嵌入式DRAM的位元線 320:電容器 321:共用板 322:互連層 324:鍵合層 326:鍵合接觸點 328、329:鍵合層 330、331:鍵合接觸點 332:互連層 333:記憶體堆疊層 334:導體層 335:互連層 336:介電層 337:2D NAND記憶體單元 338:3D NAND記憶體串 340:記憶體膜 341:選擇電晶體 342:半導體通道 343:浮閘 345:控制閘極 344、346:插塞 347、348:半導體層 349、350:墊出互連層 351、352:接觸襯墊 353、354:接觸點 400、401:統一半導體晶片 402、403:第一半導體結構 404:第二半導體結構 405:2D NAND記憶體單元 406:鍵合界面 407:源極/汲極 408:基底 409:選擇電晶體 410:記憶體堆疊層 411:浮閘 412:導體層 413:控制閘極 414:介電層 415:鍵合層 416:3D NAND記憶體串 417:鍵合接觸點 418:記憶體膜 419:互連層 420:半導體通道 422、424:插塞 426:互連層 428:鍵合層 430:鍵合接觸點 432:鍵合層 434:鍵合接觸點 436:互連層 438:元件層 440:半導體層 442:處理器 444:嵌入式DRAM單元 446:邏輯電晶體 448:DRAM選擇電晶體 450:電容器 451:共用板 452:墊出互連層 454:接觸襯墊 502:矽基底 504、506:電晶體 507:位元線 508:電容器 509:共用板 510:元件層 512:互連層 514:鍵合層 516:鍵合接觸點 602:矽基底 603:記憶體單元 604:記憶體堆疊層 605:源極/汲極 606:導體層 607:選擇電晶體 608:介電層 609:浮閘 610:3D NAND記憶體串 611:控制閘極 612:插塞 613:互連層 614:記憶體膜 615:鍵合層 616:半導體層 617:鍵合接觸點 618:插塞 620:互連層 622:鍵合層 624:鍵合接觸點 702:鍵合界面 704、705:半導體層 706、707:墊出互連層 708:襯墊接觸點 710、711:接觸點 802:PCB 804:處理器 806:DRAM 808:NAND記憶體 902:PCB 904:統一半導體晶片 906:處理器 908:嵌入式DRAM 910:NAND記憶體 1100、1101:方法 1102、1104、1106、1108、1110、1111、1112、1113、1114、1115、1116、1118、1120:操作 1200:方法 1202、1204、1206、1208、1210:操作
併入本文中並形成說明書的一部分的圖式示出了本公開內容的實施例，並且與說明書一起進一步用於解釋本公開的原理並使相關領域的通常知識者能夠製作和使用本公開內容。 第1A圖根據一些實施例示出了示例性統一半導體晶片的橫截面的示意圖。 第1B圖根據一些實施例示出了另一個示例性統一半導體晶片的橫截面的示意圖。 第2圖根據一些實施例示出了具有處理器、控制器和嵌入式DRAM的示例性半導體結構的示意平面圖。 第3A圖根據一些實施例示出了具有三維（3D）NAND記憶體的示例性統一半導體晶片的橫截面。 第3B圖根據一些實施例示出了具有二維（2D）NAND記憶體的示例性統一半導體晶片的橫截面。 第4A圖根據一些實施例示出了具有3D NAND記憶體的另一個示例性統一半導體晶片的橫截面。 第4B圖根據一些實施例示出了具有2D NAND記憶體的另一個示例性統一半導體晶片的橫截面。 第5A圖-第5C圖根據一些實施例示出了用於形成具有一個或多個處理器和嵌入式DRAM的示例性半導體結構的製程。 第6A圖和第6B圖根據一些實施例示出了用於形成具有3D NAND記憶體串的示例性半導體結構的製程。 第6C圖和第6D圖根據一些實施例示出了用於形成具有2D NAND記憶體單元的示例性半導體結構的製程。 第7A圖和第7B圖根據一些實施例示出了用於形成示例性統一半導體晶片的製程。 第7C圖和第7D圖根據一些實施例示出了用於形成另一個示例性統一半導體晶片的製程。 第8圖示出了印刷電路板（PCB）上的分立處理器、DRAM和NAND記憶體及其操作的示意圖。 第9圖根據一些實施例示出了PCB上的示例性統一半導體晶片及其操作的示意圖。 第10圖根據一些實施例示出了具有統一半導體晶片的示例性移動設備的示意圖。 第11A圖是根據一些實施例的用於形成統一半導體晶片的示例性方法的流程圖。 第11B圖是根據一些實施例的用於形成統一半導體晶片的另一種示例性方法的流程圖。 第12圖是根據一些實施例的用於操作統一半導體晶片的示例性方法的流程圖。 將參考圖式對本發明的實施例進行描述。
300:統一半導體晶片
302:第一半導體結構
304:第二半導體結構
306:鍵合界面
308:基底
310:元件層
312:處理器
314:嵌入式DRAM單元
316:邏輯電晶體
318:DRAM選擇電晶體
319:嵌入式DRAM的位元線
320:電容器
321:共用板
322:互連層
324:鍵合層
326:鍵合接觸點
328:鍵合層
330:鍵合接觸點
332:互連層
333:記憶體堆疊層
334:導體層
336:介電層
337:2D NAND記憶體單元
338:3D NAND記憶體串
340:記憶體膜
342:半導體通道
344、346:插塞
348:半導體層
350:墊出互連層
352:接觸襯墊
354:接觸點

Claims (20)

  1. 一種統一半導體晶片，包括： 第一半導體結構，其包括一個或複數個處理器、嵌入式動態隨機存取記憶體（DRAM）單元陣列和第一鍵合層，該第一鍵合層包括複數個第一鍵合接觸點； 第二半導體結構，其包括NAND記憶體單元陣列和第二鍵合層，該第二鍵合層包括複數個第二鍵合接觸點；以及 該第一鍵合層與該第二鍵合層之間的鍵合界面，其中該些第一鍵合接觸點在該鍵合界面處與該些第二鍵合接觸點接觸。
  2. 如請求項1所述的統一半導體晶片，其中該第一半導體結構包括： 基底； 該基底上的該一個或複數個處理器； 在該基底上並且位於該一個或複數個處理器外部的該嵌入式DRAM單元陣列；以及 位於該一個或複數個處理器和該嵌入式DRAM單元陣列上方的該第一鍵合層。
  3. 如請求項2所述的統一半導體晶片，其中該第二半導體結構包括： 位於該第一鍵合層上方的該第二鍵合層； 位於該第二鍵合層上方的記憶體堆疊層； 垂直延伸穿過該記憶體堆疊層的三維（3D）NAND記憶體串陣列；以及 位於該3D NAND記憶體串陣列上方，並且與該3D NAND記憶體串陣列接觸的半導體層。
  4. 如請求項2所述的統一半導體晶片，其中該第二半導體結構包括： 位於該第一鍵合層上方的該第二鍵合層； 位於該第二鍵合層上方的二維（2D）NAND記憶體單元陣列；以及 位於該2D NAND記憶體單元陣列上方，並且與該2D NAND記憶體單元陣列接觸的半導體層。
  5. 如請求項1所述的統一半導體晶片，其中該第二半導體結構包括： 基底； 位於該基底上方的記憶體堆疊層； 垂直延伸穿過該記憶體堆疊層的3D NAND記憶體串陣列；以及 位於該記憶體堆疊層和該3D NAND記憶體串陣列上方的該第二鍵合層。
  6. 如請求項1所述的統一半導體晶片，其中該第二半導體結構包括： 基底； 該基底上的2D NAND記憶體單元陣列；以及 位於該2D NAND記憶體單元陣列上方的該第二鍵合層。
  7. 如請求項1所述的統一半導體晶片，其中該一個或複數個處理器和該嵌入式DRAM單元陣列彼此堆疊。
  8. 如請求項1所述的統一半導體晶片，其中各該嵌入式DRAM單元包括電晶體和電容器。
  9. 如請求項1所述的統一半導體晶片，其中該第一半導體結構包括垂直位於該第一鍵合層和該一個或複數個處理器之間的第一互連層，並且該第二半導體結構包括垂直位於該第二鍵合層和該NAND記憶體單元陣列之間的第二互連層。
  10. 如請求項9所述的統一半導體晶片，其中該一個或複數個處理器通過該第一互連層和該第二互連層以及該些第一鍵合接觸點和該些第二鍵合接觸點電連接到該NAND記憶體單元陣列。
  11. 如請求項9所述的統一半導體晶片，其中該嵌入式DRAM單元陣列通過該第一互連層和該第二互連層以及該些第一鍵合接觸點和該些第二鍵合接觸點電連接到該NAND記憶體單元陣列。
  12. 如請求項1所述的統一半導體晶片，其中該一個或複數個處理器包括應用處理器和基頻處理器。
  13. 如請求項1所述的統一半導體晶片，其中該第一半導體結構還包括一個或複數個控制器。
  14. 一種用於形成統一半導體晶片的方法，包括： 形成第一半導體結構，其包括一個或複數個處理器、嵌入式動態隨機存取記憶體（DRAM）單元陣列和第一鍵合層，該第一鍵合層包括複數個第一鍵合接觸點； 形成第二半導體結構，其包括NAND記憶體單元陣列和第二鍵合層，該第二鍵合層包括複數個第二鍵合接觸點；以及 將該第一半導體結構和該第二半導體結構以面對面的方式鍵合，使得該第一鍵合接觸點在鍵合界面處與該第二鍵合接觸點接觸。
  15. 如請求項14所述的用於形成統一半導體晶片的方法，其中形成該第一半導體結構包括： 在第一基底上形成該一個或複數個處理器和該嵌入式DRAM單元陣列； 在該一個或複數個處理器和該嵌入式DRAM單元陣列上方形成第一互連層；以及 在該第一互連層上方形成該第一鍵合層。
  16. 如請求項15所述的用於形成統一半導體晶片的方法，其中形成該一個或複數個處理器和該嵌入式DRAM單元陣列包括： 在該第一基底上形成複數個電晶體；以及 形成複數個電容器，其位於該電晶體中的一些電晶體上方並且與該些電晶體接觸。
  17. 如請求項14所述的用於形成統一半導體晶片的方法，其中形成該第二半導體結構包括： 在第二基底上方形成記憶體堆疊層； 形成垂直延伸穿過該記憶體堆疊層的三維（3D）NAND記憶體串陣列； 在該3D NAND記憶體串陣列上方形成第二互連層；以及 在該第二互連層上方形成該第二鍵合層。
  18. 如請求項14所述的用於形成統一半導體晶片的方法，其中形成該第二半導體結構包括： 在第二基底上形成二維（2D）NAND記憶體單元陣列； 在該2D NAND記憶體單元陣列上方形成第二互連層；以及 在該第二互連層上方形成該第二鍵合層。
  19. 一種用於操作統一半導體晶片的方法，該統一半導體晶片包括一個或複數個處理器、嵌入式動態隨機存取記憶體（DRAM）單元陣列，和同一個鍵合晶片中的NAND記憶體單元陣列，該方法包括： 將數據從該一個或複數個處理器傳輸到該嵌入式DRAM單元陣列； 在該嵌入式DRAM單元陣列中緩衝該數據；以及 將來自該嵌入式DRAM單元陣列的該數據儲存在該NAND記憶體單元陣列中。
  20. 如請求項19所述的用於操作統一半導體晶片的方法，還包括：通過複數個鍵合接觸點在該一個或複數個處理器與該NAND記憶體單元陣列之間傳輸該數據。
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