JPS63164261A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特に、三次元構造を有す
る半導体装置に適用して有効な技術に関するものである
。

〔従来技術〕

近年、ＬＳＩにおいては、高集積化が一層進展している
０本発明者は、ＬＳＩの高集積化について検討した。以
下は公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。す
なわち１本発明者が検討した技術においては、複数の半
導体チップを互いに密着した状態でその主面に垂直な方
向に積層して三次元構造とすることにより高集積化を図
っている。

〔発明が解決しようとする問題点〕

しかしながら、上述の三次元構造の半導体装置において
は、一方の主面にのみ素子が設けられている半導体チッ
プを単純に積層しているだけであるので、高集積化を十
分に図ることができないという問題があった。

本発明の目的は、集積度の向上を図ることができる技術
を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は９本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、両主面に素子が設けられている複数の半導体
基板を互いに積層している。

〔作用〕

上記した手段によれば、半導体基板の両主面に素子が設
けられていること及びこれらの半導体基板が互いに積層
されていることにより、単位体積当たりの素子数すなわ
ち集積密度を増大させることが可能となり、このため集
積度の向上を図ることが可能である。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、全図において、同一機能を有するものには同一符
号を付け、その繰り返しの説明は省略する。

第１図は、本発明の一実施例による半導体装置の平面図
であり、第２図は、第１図のＸ−Ｘ線に沿っての断面図
である。

第１図及び第２図に示すように１本実施例による半導体
装置においては、例えばセラミックスから成るパッケー
ジ１の内部に例えばシリコンチップのような多数の半導
体チップ２が互いに積層されている。このパッケージ２
は、キャップ３により封止されている。なお、第１図に
おいては、このキャップ３の図示を省略した。これらの
半導体チップ２の両主面にはそれぞれ素子領域２ａ、２
ｂが設けられ、これらの素子領域２ａ、２ｂのそれぞれ
が例えば同一性能のダイナミックＲＡＭ（ＲａｎｄｏＩ
ＩＡｃｃａｓｓ　Ｍｅｍｏｒｙ）を構成している。すな
わち、各半導体チップ２は、一方の主面にのみ素子が設
けられた従来の半導体チップ２で構成されるダイナミッ
クＲＡＭ二個分に相当する。このように両主面に素子が
設けられた半導体チップ２を多数積層しているため、単
位体積当たりの素子数すなわち集積密度が本発明者が検
討した前記技術に比べて増大し、このため集積度の向上
を図ることができる。

これらの半導体チップ２は１例えばポリイミド薄膜上に
例えばタングステンから成る所定の配線が設けられた薄
膜４の電極（図示せず）に接続された例えばはんだバン
プ５を介して互いに結合されている。これらのはんだバ
ンプ５は、半導体チップ２の両主面の外周部に設けられ
たポンディングパッド（図示せず）と接続されている。

また。

これらの薄膜４の端部に設けられている図示省略した電
極（薄膜４に設けられた前記配線により半導体チップ２
のポンディングパッドと接続されている）は、パッケー
ジ２の内壁に各半導体チップ２に対応して設けられた突
出部１ａの上面に設けられた金属配線６と例えばはんだ
により接続されている。この場合、最上層の半導体チッ
プ２のポンディングパッドは、ボンディングワイヤ７に
より、突出部１ａに設けられた前記配ＮＩＡ６と接続さ
れている。この配線６は、パッケージ１の内壁及び底部
に設けられた配線８により互いに接続され、さらにこの
配線８は、パッケージ１を通して設けられた配線９によ
って、このパッケージ１の外壁に設けられた外部電極１
０に接続されている。なお、最下層の半導体チップ２は
、はんだバンプ５により前記配線８に接続されている。

これらのことから明らかなように、本実施例による半導
体装置においては、全ての半導体チップ２の両主面に設
けられた。半導体チップ２の個数の２倍の個数のダイナ
ミックＲＡＭが並列接続された構造となっている。

また、上述のように両主面に素子が設けられた半導体チ
ップ２の間には、これらの間に設けられたはんだバンプ
５により形成された空間が存在しているので、半導体装
置の動作時におけるこれらの半導体チップ２の放熱を効
果的に行うことができる。のみならず、この空間により
、互いに積層された多数の半導体チップ２からの配線の
取り出しを既述のように容易に行うことができる。

以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種。

々変更可能であることは言うまでもない。

例えば、上述の実施例においては、互いに同一性能を有
するダイナミックＲＡＭが両主面に設けられた半導体チ
ップ２を積層した場合について説明したが、例えばダイ
ナミックＲＡＭ、スタチックＲＡＭ、論理ＬＳＩ等の互
いに機能の異なる半導体チップ２を複合させた構造とす
ることもできる。また、例えば第３図に示すように、例
えばＴＡ　Ｂ　（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏ
ｎｄｉｎ、ｇ）技術を用いて所定形状の金属板１１の両
側に半導体チップ２を多数積層すると共に、薄膜４及び
ボンディングワイヤ７を外部リード１２に接続し、これ
らを樹脂１３により封止した構造としてもよい、このよ
うな構造にすれば、高集積度あ半導体装置を低価格で得
ることができる。さらに、例えば第４図に示すように。

チップサイズの異なる半導体チップ２を用い、これらを
金属板１１から離れるに従ってチップサイズが小さくな
るように配列し、これらを樹脂１３で封止した構造とし
てもよい。この場合、金属板１１に隣接する半導体チッ
プ２とこの金属板１１との間の接続及び半導体チップ２
同士の接続ははんだバンプ５により行い、各半導体チッ
プ２の金属板１１とは反対側の主面をボンディングワイ
ヤ７により外部リード１２に接続する。また、半導体チ
ップ２にダイシングする前の半導体ウェハーを積層する
ことにより半導体装置を構成することも可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、集積度の向上を図ることができる。

【図面の簡単な説明】

第１図は１本発明の一実施例による半導体装置の平面図
。 第２図は、第１図のＸ−Ｘ線に沿っての断面図。 第３図は、本発明の変形例よる半導体装置の断面図、 第４図は１本発明の他の変形例による半導体装置の断面
図である。 図中、１・・・パッケージ、２・・・半導体チップ、４
・・・薄膜、５・・・バンプ、７・・・ボンディングワ
イヤである。

Claims (1)

1. 【特許請求の範囲】 １、両主面に素子が設けられている複数の半導体基板を
   互いに積層することにより構成したことを特徴とする半
   導体装置。 ２、前記半導体基板がバンプにより互いに結合されてい
   ることを特徴とする特許請求の範囲第１項記載の半導体
   装置。 ３、前記半導体基板が半導体チップであることを特徴と
   する特許請求の範囲第１項又は第２項記載の半導体装置
   。 ４、前記半導体チップがダイナミックＲＡＭを構成する
   ことを特徴とする特許請求の範囲第３項記載の半導体装
   置。 ５、前記半導体チップが互いに異なる機能を有すること
   を特徴とする特許請求の範囲第３項記載の半導体装置。