JPS5845186B2 - 半導体装置 - Google Patents

半導体装置

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JPS5845186B2
JPS5845186B2 JP54100451A JP10045179A JPS5845186B2 JP S5845186 B2 JPS5845186 B2 JP S5845186B2 JP 54100451 A JP54100451 A JP 54100451A JP 10045179 A JP10045179 A JP 10045179A JP S5845186 B2 JPS5845186 B2 JP S5845186B2
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Description

【発明の詳細な説明】 本発明は半導体装置の組立て構造の孜良に関する。
電子計算機等の性能が向上し大容量の記憶装置等が用い
られるようになるとともに、該記憶装置等の小型化をは
かるために、該装置への半導体装置の実装密度を上げる
ことが必要となって来ている。
−男手導体記憶装置（メモリー）等の半導体装置に於い
ては、その集積度を向上させるに伴って半導体素子（チ
ップ）が収容、塔載されている容器材料等から発生する
α線のために、半導体チップに形成されている記憶（メ
モリー）素子の記憶データが破壊されるというような現
象があられれ、電子計算機等の機能に重大な欠陥を与え
るという問題が生じて来た。
これは従来これ等記憶装置等に使用されているメモリー
素子等の半導体装置は、セラミック成るいはプラスチッ
ク等の収容容器内において、半導体チップが一平面に塔
載された構造を有していたので、収容容器の大きさによ
り半導体装置の実装密度は限定されてしまい、又収容容
器材料等から発生するα線に対して、半導体チップの能
動素子あるいは受動素子の形成面が遮蔽されていないの
で、該α線によるメモリー素子の記憶データの破壊等の
素子性能の破壊が避けられないという点に起因するもの
である。
本発明は上記問題点に鑑み、半導体装置の実装密度を向
上させ、しかもα線による素子性能の破壊を防止し得る
構造の半導体装置を提供するものである。
即ち本発明は半導体装置に於て、少なくとも２個の半導
体素子（チップ）が、該半導体素子の能動素子あるいは
受動素子形成面同士を対向させて同一容器内に搭載され
ており、下部の半導体素子にコネクタ線若しくはバンプ
を介して接続する該容器の第１−の内部リード及びこれ
に接続若しくは体化された第１の外部リードと、上部の
半導体素子にコネクタ線若しくはバンプを介して接続す
る該容器の第２の内部リード及びこれに接続若しくは一
体化された第２の外部リードとが、１本置きに交互に配
設されてなることを特徴とする。
以下本発明を図示実施例により詳細に説明する。
第１図ａはセラミック容器を用いた本発明の構造を有す
る半導体装置の一実施例のリード取り出し方向に沿った
縦断面図、第１図すは該半導体装置のリード取り出し而
の部分側面図である。
また第２図ａは本発明の構造を有する樹脂封止形半導体
装置の一実施例のリード取り出し方向に沿った縦断面図
、第２図すは該半導体装置のチップボンディング部に沿
った縦断面図である。
本発明の構造を有するセラミック容器を用いた例えばデ
ュアル・インライン型の半導体メモリー装置は、第１図
ａに示すように、半導体素子収容容器がチップステージ
１を有する凹部２が形成されたセラミック基板３の、荊
記門部２の周縁部二方向に金等のメクライズ層からなる
複数本の内部配線層４を有し、該内部配線層４がセラミ
ック基板３の端面に導出された部分に、該内部配線層４
に電気的に接続固着され、セラミック基板３の裏面側に
突出した各々の外部リード５を有する下部容器６と、該
下部容器６と同様にセラミック基板３′＋、にチップス
テージ１′、凹部２′、複数本の内部配線層４′を有し
、前記下部容器６の外部リード５の位置に対して半ピツ
チずれた位置のセラミック基板３′端而に導出された複
数本の内部配線層４′に電気的に接続固着され、セラミ
ック基板３′の表面側に突出した外部リード５′を有す
る上部容器５′とから構成される。
そして上記下部容器６のチップステージ１と−Ｌ部容器
６′のチップステージ１ ’）１ ｉこ、それぞれ半導
体メモリーチップ１及び７′が塔載固着され、該メモリ
ーチップ７及び７′の電極パッドと内部配線層４及び４
′が、それぞれ金等のコネクター線８及び８′により接
続される。
そして該下部容器６と上部容器６′とが、半導体メモリ
ーチップ７及び７′の而を対向させて重ね合わされ、低
融点ガラス等の封着材料９により封着されて完成体とさ
れる。
このような構造にあっては、該半導体装置の容器は封着
を完了した際に、半導体チップγ及び７′の能動素子あ
るいは受動素子の形成面同志が出来得る限り接近し、且
つ正対するような構造にすることが望ましい。
なお、このような構造にあっては、第１図りに示すよう
に、下部容器６に配設された複数本の外部リード５と上
部容器６′に配設された複数本の外部リード５′とは、
前記のように半ピツチずらして配設されているので、該
半導体装置は側面に下部容器の外部リード５と上部容器
の外部リード５′が交互に配設された構造となる。
次に本発明を、半導体チップの外部封止材としてプラス
チックを使用した、いわゆる樹脂封止形半導体装置に適
用する一実施例について説明する。
本発明を適用した樹脂側止形半導体メモリー装置は、例
えば第２図ａ及びｂに示すように、リードフレームのリ
ー ド線間隔の２倍のピッチで複数個の例えはバンプ状
ポンディングパッド１０が形成された半導体メモリーチ
ップ１と、該半導体メモリーチップ７のポンディングパ
ッド１０と半ピツチずれた位置に複数個のバンプ状ポン
ディングパッド１０′が形成されている半導体メモリー
チップ７′が、半導体メモリーチップの各々の能動素子
あるいは受動素子形成面（バンプ状ポンディングパッド
形成面）を対向せしめて、一枚のリードフレーム１１の
一本置きのリード線に、バンブ状ボンデイングパ゛ツド
１０及び１０′を介して両面が接続固着され、該接続完
成体がモールドにより形成されるプラスチック容器１２
に収容されて後、リードフレーム１１の共通外枠（図示
せず）が切り落とされて、各リード線が分離された構造
を有している。
然して該樹脂封止形半導体装置に於いても、前記セラミ
ック容器の場合と同様に２個の半導体チップの素子形成
面が正対し、且つ出来得る限り接近して配接されること
が好ましい。
なお、半導体メモリーチップ７及びγ′はポンディング
パッドを同一 ピッチで形成されてもよい。
この場合、該半導体メモリーチップはリードフレームへ
固着される際、該リードフレーム面上において互いに偏
位して固着されるが、その偏位量は微かであり、実装密
度、α線の侵入阻ＩＬの点で図示実施例に比較し何ら不
利な点はない。
Ｅ記のように本発明の構造を有する半導体装置は、一つ
の容器の中に少くとも２個の半導体チップが異る平面に
、院つ重ねられる如く収容されるので、実装密度が向上
すると同時に、該２個の半導体チップはその素子形成向
、すなわち能動素子あるいは受動素子が形成された而を
対向させて配設されるので、セラミックやガラス等の容
器材料から発生するα線や、外部から飛来するα線が対
向する半導体チップによって遮蔽され、メモリー等の素
子形成面の到達せず、又仮りに対向する半導体チップと
の間隙から入射するα線があっても、該α線は素子部に
対する入射角が極めて少くなるので、これ等α線によっ
てメモリー素子に記憶デクの破壊等の素子機能破壊が起
ることがなくなる。
上記実施例に於いては本発明をデュアル・インライン形
のパッケージ構造を有する゛Ｆ導体装置に適用する場合
について説明したが、本発明は上記以外に四方向に外部
リードを有する角形構造のパッケージや丸形パッケージ
を用いる半導体装置にも適用し得る。
以上説明したように本発明の半導体装置は装置機器に対
する半導体装置の実装密度を向上せしめ、又α線の半導
体装置の性能に及ぼす影響を防止せしめるので、電子計
算機等の電子装置機器の原価低減及び信頼性の向−トに
対して極めて有効である。
【図面の簡単な説明】
第１図ａは本発明によるセラミック容器を用いた半導体
装置の一実施例のリード取り出し方向に沿った縦断面図
、第１図１〕は該゛ＩＬ、導体装置のリード取り出し而
の部分側面図、第２図ａは本発明によるプラスチックモ
ールド形半導体装置の一実施例のリード取り出し方向に
沿った縦断面図、第２図すは該半導体装置のチップボン
ディング部に沿った縦断面図である。 図に於いて、１，１′はチップステージ、２，２′は凹
部、３，３′はセラミック基板、４，４′は内部配線層
、５，５′は外部リード、６は下部容器、６′は上部容
器、γ、７′は半導体メモリーチップ、８゜８′はコネ
クター線、９は封着材料、ｉ ｏ 、 ｉ ｏ’はバン
プ状ポンディングパッド、１１はリードフレーム、１２
はプラスチック容器。

Claims (1)

    【特許請求の範囲】
  1. １ 少なくとも２個の半導体素子（チップ）が、該半導
    体素子の能動素子あるいは受動素子形成面同志を対向さ
    せて同一容器内に搭載されており、下部の半導体素子に
    コネクタ線若しくはバンプを介して接続する該容器の第
    １の内部リード及びこれに接続若しくは一体化された第
    １の外部リードと、上部の半導体素子にコネクタ線若し
    くはバンプを介して接続する該容器の第２の内部リード
    及びこれに接続若しくは一体化された第２の外部リード
    とが、１本置きに交互に配設されてなることを特徴とす
    る半導体装置。
JP54100451A 1979-08-07 1979-08-07 半導体装置 Expired JPS5845186B2 (ja)

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