TW202401681A - 伺服處理器和機架伺服器單元的機體電路微縮和拉伸平台 - Google Patents

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package
processing unit
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盧超群
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新加坡商發明與合作實驗室有限公司
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Abstract

一種積體電路封裝體，其中IC封裝體包括基材、第一單晶片、第二單晶片和第三單晶片。第一單晶片具有處理單元電路。第二單晶片中具有多個SRAM陣列，其中多個SRAM陣列包括至少介於2GB至15GB之間的儲存容量。第三單晶片具有多個DRAM陣列，其中多個DRAM陣列包括至少介於16GB至256GB之間的儲存容量。第一單晶片、第二單晶片和第三單晶片垂直堆疊在基材上方。

Description

伺服處理器和機架伺服器單元的機體電路微縮和拉伸平台
本發明是有關於一種半導體結構，特別是一種具有高性能運算邏輯晶片和高儲存容量靜態隨機存取記憶體(Static Random Access Memory，SRAM)晶片的積體電路系統。
隨著資訊技術 (Information Technology，IT)系統在企業及產業(例如包括工廠、醫療保健和交通運輸等)中迅速發展。如今，系統單晶片(System on Chip，SOC)或人工智能已成為IT系統的基石，它使工廠更智能、更好地改善患者治療效果並提高自動駕駛汽車的安全性。每天來自於製造設備、感應器、機器視覺系統(machine vision systems)的數據資料輕易就達到1 PB(1 petabyte)的總量。因此，需要使用高高效能運算(High Performance Computing，HPC)的系統單晶片或AI晶片來處理此類 PB級的數據資料。
一般來說，人工智能晶片可以分為圖形處理單元(Graphic Processing Unit，GPU)、場可程式化閘極陣列(Field Programmable Gate Array，FPGA)和特殊應用積體電路(application specific IC，ASIC)。最初設計採用平行運算來處理圖形應用程式的GPU開始越來越頻繁地被用於AI的訓練。其中，GPU的訓練速度和效率一般比通用的中央處理單元(CPU)大10倍至1000倍。
由於FPGA具有可相互交流的邏輯區塊，且可由工程師通過設計來幫助特定的演算法，因此適用於AI推理(AI inference)。由於上市的時間更快、成本更低且具靈活性，儘管FPGA存在尺寸較大、速度較慢和功耗較大的等缺點，FPGA仍比ASIC的設計更受歡迎。由於 FPGA 的靈活性，可以根據需要對FPGA的任何部分進行部分的程式編輯。FPGA的推理速度和效率是通用CPU的1倍至100倍。
另一方面，ASIC 直接針對電路量身定制，通常比FPGA效率更高。某些客製化的ASIC，其訓練/推理速度和效率可能是通用CPU的10倍至1000倍。然而，ASIC不像FPGA比較容易隨著AI演算法的不斷發展而進行客製化，當新的AI演算法不斷推出，ASIC會慢慢變得過時。
無論是在GPU、FPGA、ASICs(或其他類似的SOC、CPU、NPU等)中，邏輯電路和SRAM電路都是兩大主要電路，其組合約佔AI晶片尺寸的90%左右。AI晶片其餘的10% 可能包括輸入/輸出銲墊電路(I/O pads circuit)。用於製造AI晶片的微縮製程/技術節點(scaling process/technology nodes)，由於可以提供更好的效率和效能，因此對於高效快速訓練AI機器而言變得越來越必要。積體電路的效能和成本的改進，主要是藉由根據摩爾定律(Moore’s Law)的微縮技術(scaling technology)來加以實現的，但是當最小特徵尺寸從 28 nm 降低到 3nm 至5nm 時，遇到了很多的技術困難，導致半導體行業在研發和資金方面的投資成本急劇增加。
例如，為了增加SRAM元件的儲存密度、降低工作電壓 (VDD)以降低待機功耗及提高良率以實現更大容量的SRAM，而對SRAM元件所進行的微縮製程已變得越來越難以實現了。將最小特徵尺寸小型化到 28 nm(或更低)的製程技術是一個挑戰。
第1圖係繪示一種SRAM記憶胞(SRAM cell)的結構，其為一種六個電晶體(six-transistor，6-T)SRAM記憶胞。它是由兩個交叉耦合的反相器(inverters)(包括兩個PMOS上拉電晶體(pull-up transistors)PU-1和PU-2以及兩個NMOS下拉電晶體(pull-down transistors)PD-1和 PD-2)和兩個存取電晶體(access transistors)(NMOS通過-閘電晶體(pass-gate transistors)PG-1和PG-2)。高電壓源VDD耦接到PMOS上拉電晶體PU-1和PU-2上，而低電壓源VSS耦接至NMOS下拉電晶體PD-1和PD-2。當字元線(WL)致能(enable) (即選擇陣列中的一行(row)) 時，會開啟存取電晶體，並將儲存節點(Node-1/Node-2)連接到垂直方向的位元線(BL和BL Bar)上。
第2圖係繪示SRAM記憶胞的6個電晶體之間的佈局和連接的「棒狀圖(stick diagram)」。其中，棒狀圖通常只包括主動區(垂直灰色條塊)和閘極線(水平白色條塊)。當然，還有很多觸點，一方面直接耦合到6個電晶體，另一方面耦合到字元線(WL)、位元線(BL和BL Bar)、高電壓源VDD、低電壓源VSS 等。
當最小特徵尺寸減小時，SRAM記憶胞總面積(以λ 2或 F 2表示)會急遽增加的原因如下:傳統的 6T SRAM 有 6 個電晶體，通過多層內連線(multiple interconnections)連接，其第一內連線金屬層M1連接至閘極Gate與源極區和汲極區的擴散層(這些區域通常稱為電晶體的「擴散區」)。且有需要增加第二內連線金屬層M2和/或第三內連線金屬層M3以方便信號傳輸(例如，字元線WL和/或位元線(BL和BL Bar))。由於只需要使用第一內連線金屬層M1，然後形成由某些類型的導電材料所組成的插塞結構Via-1，用來連接第二內連線金屬層M2和M1，並不需要擴大晶片的尺寸大小。
一種從擴散區通過接觸區Con連接到第一內連線金屬層M1所形成的垂直結構稱作「Diffusion-Con-M1」。類似地，另一種通過接觸結構將閘極連接到第一內連線金屬層M1所形成的結構可以稱作「Gate-Con-M1」。另外，如果需要由第一內連線金屬層M1通過插塞Via1連接到第二內連線金屬層M2，其所形成的連接結構稱作「M1-Via1-M2」。一種從閘極層Gate-level連接到第二內連線金屬層M2的更複雜的內連線結構可以稱作為「Gate-Con-M1-Via1-M2」。 此外，在堆疊的內連線系統中可能還包含有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」等結構。
然而，由於兩個存取電晶體(如第1圖所繪示的通過-閘電晶體PG-1和 PG-2)中的閘極和擴散區必需連接到設置在第二內連線金屬層M2或第三內連線金屬層M3中的字元線WL和/或位元線(BL和 BL Bar)，而在傳統的SRAM結構中這樣的金屬連線必須先通過第一內連線金屬層M1。也就是說，現有技術 (state-of-the-art)中SRAM結構的內連線系統不允許閘極 Gate或擴散區 Diffusion在不經過第一內連線金屬層M1的情況下直接連接到第二內連線金屬層M2。
因此，一個用來連接第一內連線金屬層M1的內連線結構和用來連接另一個第一內連線金屬層M1的內連線結構之間所必要的預留空間，仍會增加晶片的尺寸，並且在某些情況下，這樣的佈線連接方式可能會阻礙使用某些直接將第二內連線金屬層M2連接至第一內連線金屬層M1區域的有效通道的設計。此外，插塞Via1 與接觸區Contact 之間難以形成自對準結構(self-alignment structure)，使插塞Via1與接觸區Contact分別連接到各自的內連線系統上。
另外，在傳統的6T SRAM記憶胞中，至少有一個NMOS電晶體和一個PMOS電晶體分別位於相鄰的p型摻雜基材p-substrate和n型井區之中，而這兩個區域是彼此相鄰地形成在一個緊密的鄰接區域之中，進而形成所謂 n+/p/n/p+ 寄生雙極元件(parasitic bipolar device)的寄生接面結構(parasitic junction structure)。其輪廓從NMOS電晶體的n+ 區到 p型井區再到相鄰的 n型井區，再到PMOS電晶體的的p+區。
在n+/p接面或p+/n接面上都會出現明顯的噪音(noises)，異常大的電流可能會異常地流過這個 n+/p/n/p+ 接面，這可能會使CMOS電路的某些操作突然停止，並導致整個晶片的電路故障。這種稱為閂鎖(Latch-up)的異常現像對CMOS的操作是有害的，必須避免。提高閂鎖(這是CMOS的一個弱點)的免疫力的方法之一，是增加從n+區域到p+區域之間的距離，藉由增加從n+區域到p+區域之間的距離來避免閂鎖的問題，而這也會擴大 SRAM記憶胞的尺寸。
即使製程特徵 (即所謂的「最小特徵尺寸」、「λ」或「F」)已微型化到 28 nm 或更低，由於上述問題，例如接觸區尺寸之間的干擾，連接字元線WL、位元線(BL和BL Bar)、高電壓源VDD和低電壓源VSS 等的金屬線佈局之間的干擾，當最小特徵尺寸減小時，SRAM記憶胞的總面積(以λ 2或 F 2表示)仍會急劇增加，如第3圖所繪示。(引述自 J. Chang 等人，「15.1 A 5nm 135Mb SRAM in EUV and High-Mobility-Channel FinFET Technology with Metal Coupling and Charge-Sharing Write-Assist Circuitry Schemes for High-Density and Low-VMIN Applications」, 2020 IEEE International Solid- State Circuits Conference - (ISSCC)，2020 年，第 238-240 頁)。
類似的情況也發生在邏輯電路的微縮中。為了達到增加儲存密度、降低工作電壓 (Vdd)以降低待機功耗以及提高更大容量邏輯電路的良率等目的所進行的邏輯電路微縮變得越來越難以實現。 標準記憶胞(standard cell)是邏輯電路中經常使用的基本單元。標準記憶胞可以包括基本邏輯功能記憶胞(basic logical function cells)(例如，反相器記憶胞(inverter cell)、NOR記憶胞(NOR cell)和NAND記憶胞(NAND cell))。
同樣地，即使製程特徵已微型化到 28 nm 或更低，由於接觸區尺寸之間的干擾，以及金屬線佈局之間的干擾，當最小特徵尺寸減小時，標準記憶胞的總面積(以λ 2或 F 2表示)仍會急劇增加。
第4(a)圖係繪示某一半導體公司5nm(UHD)標準記憶胞中的PMOS和NMOS電晶體之間的佈局和內連線的「棒狀圖」。棒狀圖主要繪示主動區(垂直條塊)和閘極線(水平條塊)。在下文中，主動區可以被稱為「鰭片(fin)」。當然還有很多觸點，一方面直接耦合到6個電晶體，另一方面耦合到字元線(WL)、位元線(BL和BL Bar)、高電壓源VDD、低電壓源VSS(和接地線GND)等，並未被繪示出來。特別是，每個電晶體包括兩個主動區或鰭片(由水平較深的灰色虛線所標記)以形成電晶體的通道，使得W/L比可以保持在可接受的範圍內。反向器單元的面積大小等於X×Y，其中X=2×Cpp，Y=Cell_Height (記憶胞高度)，Cpp為多晶矽接觸區之間的間距 (Contacted Poly Pitch，Cpp)。
值得注意的是，標準記憶胞的PMOS/NMOS並沒有使用一些主動區或鰭片(位於PMOS和NMOS之間，稱為「虛擬鰭片(dummy fins)」)，其潛在原因可能與PMOS和NMOS之間的閂鎖問題有關。因此，第4(a)圖中 PMOS和NMOS之間的閂鎖距離是3×Fp。其中Fp是鰭片之間的間距。根據現有的數據，5nm標準記憶胞中其 Cpp (為54nm) 和 Cell_Height (216 nm)，通過X×Y計算，記憶胞面積等於 23328nm 2(或 933.12λ 2，其中 Lambda (λ) 是最小特徵尺寸為 5nm)。第3B圖係繪示上述5nm標準記憶胞及其尺寸。如第3B圖所繪示，PMOS與NMOS的閂鎖距離為15λ，Cpp為10.8λ，單元高度為43.2λ。
第5圖係繪示三個代工廠的面積尺寸(2Cpp×Cell_Height)在不同製程技術節點的微縮趨勢圖。隨著技術節點的縮小(例如，從22nm下降到5nm)，很明顯，傳統以λ 2為單位的標準記憶胞面積尺寸(2Cpp×Cell_Height)急劇增加。在傳統的標準記憶胞中，技術節點越小，λ 2的面積越大。無論是在SRAM還是邏輯電路中，λ 2的急劇增加，可能是因為閘極接觸/源極接觸/汲極接觸的尺寸難以隨著λ的減小按比例縮小，PMOS和 NMOS之間的閂鎖距離以及金屬層中的干擾等難以隨著λ的減小按比例縮小的緣故。
換個角度看，任何高性能運算SOC晶片、AI、網路處理單元(Network Processing Unit，NPU)、GPU、CPU和FPGA等，目前都在採用單片式積體電路的方式，盡可能多地放置更多的電路。但是，如第6(a)圖所繪示。最大化每個單晶片的晶片面積將受到微影步進曝光機(lithography steppers)的最大光罩尺寸(maximum reticle size)的限制，礙於當前最新微影曝光工具的限制而難以再進一步擴展。例如，如第6(b)圖所繪示，使用當前最新的i193和EUV微影步進曝光機的最大光罩尺寸，單一SOC晶片的掃描儀最大場面積 (Scanner Maximum Field Area，SMFA)為26mm×33mm，或858mm² (參見https://en.wikichip.org/wiki/mask)。但是，對於高性能運算和AI而言，高端消費者的GPU似乎在500mm²至600mm² 之間運作。因此，在掃描儀最大場面積(SMFA)的限制內，要在單一晶片上製作出兩個或多個主功能區塊(major function blocks)(例如 GPU和 FPGA)變得越來越困難或者甚至是不可能。此外，由於最廣泛使用的6電晶體的CMOS SRAM記憶胞尺寸非常大，因此這也讓這兩個主功能區塊無法增加嵌入式SRAM (embedded SRAM，eSRAM)的尺寸。此外，若想要擴展外部DRAM的容量，仍因為彼此分立的堆疊式封裝 (Package on Package，PoP)(例如，SoC晶片整合HBM (HBM to SOC)或 POD(Package DRAM on SOC Die)之間晶粒-晶片(die-to-chip)或封裝-晶片(package-to-chip)的信號內連線較差，而受到限制，難以實現想要的效能。
因此，有需要為單一半導體晶片提供一種具有HPC邏輯晶片和高儲存容量SRAM晶片的新型積體電路系統，解決習知技術所面臨的問題，使功能更強大更高效的SOC或AI單晶片在不久的將來可能實現。
本發明的一面向是在提供一種積體電路封裝體(IC封裝體)，其中IC封裝體包括基材、第一單晶片、第二單晶片和第三單晶片。第一單晶片具有處理單元電路。第二單晶片中具有多個SRAM陣列，其中多個SRAM陣列包括至少介於2十億位元組(Giga Bytes，GB)至15GB之間的儲存容量。第三單晶片具有多個DRAM陣列，其中多個DRAM陣列包括至少介於16GB至256GB之間的儲存容量。第一單晶片、第二單晶片和第三單晶片垂直堆疊在基材上方。
在本發明的一實施例中，第一單晶片具有與藉由製程技術節點所定義出的掃描儀最大場面積相同或基本相同的晶片面積；第二單晶片具有與藉由製程技術節點所定義出的掃描儀最大場面積相同或基本相同的晶片面積；且第三單晶片具有與藉由製程技術節點所定義出的掃描儀最大場面積相同或基本相同的晶片面積。
在本發明的一實施例中，掃描儀最大場面積不大於26mm×33mm，或858mm²。在本發明的一實施例中，第一單晶片和第二單晶片係封裝在單一封裝體(single package)之中。其中，第一單晶片通過第二單晶片連接至第三單晶片，在本發明的一實施例，多個DRAM陣列包括至少128GB、256GB或512GB。
在本發明的一實施例中，處理單元電路包括第一處理單元電路及第二處理單元電路，其中第一處理單元電路包括多個第一邏輯核心，且每一個第一邏輯核心包括第一SRAM組。 第二處理單元電路包含多個第二邏輯核心，且每一個第二邏輯核心包含第二SRAM組。其中，第一處理單元電路或第二處理單元電路分別是選自於由圖形處理單元(Graphic Processing Unit，GPU)、中央處理單元(Central Processing Unit，CPU)、張量處理單元(Tensor Processing Unit，TPU)、網路處理單元(Network Processing Unit，NPU)和場可程式化閘極陣列(Field Programmable Gate Array，FPGA)所形成的一族群。
在本發明的一實施例中，多個 DRAM 陣列包括位於第三單晶片頂部的輔助電極(counter electorde)。
在本發明的一實施例中，IC封裝體還包括第一單晶片、第二單晶片和第三單晶片的封膠或屏蔽化合物(molding or shielding compound)，其中輔助電極的頂表面被暴露於外，並且未被封膠或屏蔽化合物覆蓋。
在本發明的一實施例中，IC封裝體還包括頂部導線架(top lead-frame) 以及封膠或屏蔽化合物。其中，頂部導線架與輔助電極的頂面及基材連接； 封膠或屏蔽化合物將第一單晶片、第二單晶片、第三單晶片和頂部導線架加以封裝。
本發明的另一面向係提供一種IC封裝體，此IC封裝體包括基板、 第一DRAM單晶片和第二DRAM單晶片。第一DRAM單晶片包括多個第一DRAM陣列。其中，多個第一DRAM陣列包括至少介於16GB至256GB之間的儲存容量；且多個第一DRAM陣列包括位於第一DRAM單晶片頂部上的第一輔助電極。第二DRAM單晶片包括多個第二DRAM陣列。其中，多個第二DRAM陣列包括至少介於16GB至256GB之間的儲存容量；且多第二DRAM陣列包括位於第二DRAM單晶片頂部上的第二輔助電極。第一DRAM單晶片和第二DRAM單晶片垂直堆疊在基材上；第二DRAM單晶片的第二輔助電極與基材接觸；第一DRAM單晶片通過第二DRAM單晶片電性連接至基材。
在本發明的一實施例，第二DRAM 單晶片通過電鍵合(electrical bonding)電性連接到基板。
本發明的又一面向是在提供一種積體電路系統，其中積體電路系統包括承載基板、第一IC封裝體、第二IC封裝體以及金屬屏蔽殼。 其中，第一IC封裝體鍵合於承載基板上； 第二IC封裝體鍵合於承載基板上。 金屬屏蔽殼包覆第一IC封裝體與第二IC封裝體。
在本發明的一實施例中，積體電路系統還包括第三C封裝體以及金屬屏蔽殼，其中第三IC封裝體鍵合於承載基板。 金屬屏蔽殼包覆第一IC封裝體、第二IC封裝體與第三IC封裝體。
在本發明的一實施例中，金屬屏蔽殼熱耦合(thermally coupled to)至位於第二 IC封裝體中的第一DRAM單晶片頂部的第一輔助電極，並熱耦合到位於第三 IC封裝體中的第一DRAM 單晶片頂部的第一輔助電極。
本說明書是提供一種積體電路系統。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉複數個較佳實施例，並配合所附圖式作詳細說明。
但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。實施例中所公開的結構和內容僅用於例示和說明並且本說明書的保護範圍不限於下述實施例。本說明書並未公開所有可能的實施方式，任何該技術領域中具有通常知識者都可以在不違背本說明書的發明精神下，對於下述實施例書進行適當的修改、潤飾或變化以滿足實際需要。本說明書所述的技術內容，適用於說明書中未公開的其他實施方式。
實施例一
本說明書提出了整合下述發明內容： a.新型的電晶體，詳細的結構及其製程步驟詳細描述於2020 年12月31日提交，編號為17/138,918的美國專利申請案，標題為：「MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD」，並藉由引用併入的方式將全文收載於本說明書之中。2020年8月12日提交，編號為16/991,044的美國專利申請案，名稱為：「TRANSISTOR STRUCTURE AND RELATED INVERTER」，並藉由引用併入的方式將全文收載於本說明書之中。2021年5月12日所提交，編號為17/318,097的美國專利申請案，標題為「COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP」，並藉由引用併入的方式將全文收載於本說明書之中。 b. 連接至電晶體的內連線結構，詳細的結構及其製程步驟詳細描述於2021 年3月 17 日所提交，編號為63/158,896的美國專利臨時申請案，標題為「SELF-ALIGNED INTERCONNECTION FROM TERMIALS OF DEVICES TO ANY LEVEL OF METAL LAYER OVER THE DEVICES」，並藉由引用併入的方式將全文收載於本說明書之中。 c. SRAM單元，詳細的結構及其製程步驟詳細描述於2021 年 8 月 6日所提交，編號為17/395,922的美國專利申請案，標題為「NEW SRAM CELL STRUCTURES」，並藉由引用併入的方式將全文收載於本說明書之中。 d. 標準元件單元設計，詳細的結構及其製程步驟詳細描述於2021 年 8 月 31日所提交，編號為63/238,826的美國專利申請案，標題為「STANDARD CELL STRUCTURES」，並藉由引用併入的方式將全文收載於本說明書之中。
例如請參照第7(a)圖至第7(c)，第7(a)圖是根據本說明書的一實施例，繪示MOSFET的結構上視圖。第7(b)圖是沿著第7(a)圖的切線C7J1所繪示的結構剖面圖。第7(c)圖是沿著第7(a)圖的切線C7J2所繪示的結構剖面圖。在本案的MOSFET中，閘極端子中暴露於外的矽質區(例如矽質區702c)和源極/汲極端子中暴露於外的矽質區，可以在後續所進行的選擇性磊晶生長製程中作為晶種區，並基於此晶種區生長出柱狀體(pillars)(例如第一導體柱部分731a和第三導體柱部分731b)。
此外，第一導體柱部分731a及第三導體柱部分731b的上方具有晶種區或晶種柱，而該晶種區或晶種柱可用於後續選擇性磊晶生長。隨後，可以藉由第二次選擇性磊晶生長，在第一導體柱部分731a上方形成第二導體柱部分732a；並在第三導體柱部分731b上方形成第四導體柱部分732b。
在本實施例中，只要在導電端子的上部具有晶種子部分或晶種柱，且這些晶種子部分或晶種柱可被應用於後續所進行的選擇性磊晶生長製程中；即可以通過一個垂直導電或導體插塞，以自對準方式，使第一內連線金屬層M1或導電層直接連接至第X內連線金屬層MX (而不連接到其他的內連線金屬層導電層M2、M3、..MX-1)。其中，這些晶種子部分或晶種柱的材質不限於矽質，任何一種可以在後續進行的選擇性磊晶生長製程中，被用作晶種的材料都未脫離本說明書的發明精神。
第8(a)圖是根據本說明書的一實施例繪示，繪示新型標準元件單元中所採用之PMOS電晶體52和NMOS電晶體51的組合結構上視圖。第8(b)圖是沿著第8(a)圖的切線(X-軸)所繪示的PMOS電晶體52和NMOS電晶體51結構剖面圖。PMOS電晶體52的結構與和NMOS電晶體51的結構相似。其閘極結構33包括有閘極介電層331和閘極導電層332(例如閘極金屬)，形成於半導體基材(例如矽質基材)的水平表面或原始表面之上。介電覆蓋層333(例如矽氧化物層和氮化矽層的複合物)位於閘極導電層332上方。此外，可以包括由矽氧化物層341和氮化矽層342的複合物所構成的間隙壁34，用於覆蓋在閘極結構33的側壁上。在矽質基材中形成溝槽，源極區55和汲極區56的全部或至少一部分分別位於對應的溝槽之中。NMOS電晶體52中的源極區55(或汲極區56)可以包括N+摻雜區552(或汲極區56的N+摻雜區562)或其他合適的摻雜分佈區(例如，摻雜濃度從P-摻雜區至P+摻雜區漸層或逐步改變的摻雜區)。
此外，包括一個位於溝槽之中且位於源極區下方(例如，氮化矽或其他高介電係數介電材料所構成)的局部隔離結構(localized isolation)48，以及位於另一溝槽之中，並位於汲極區下方的另一局部隔離結構48。這種局部隔離結構48位於在矽質基材的原始水平表面HSS的下方，並且可以稱為矽基材中的局部隔離結構(localized isolation into silicon substrate，LISS)48。此矽基材中的局部隔離結構48可以是厚氮化矽層或介電層的複合物所構成。例如，局部隔離結構或矽基材中的局部隔離結構48可以包括複合局部隔離結構，其包括覆蓋溝槽的至少一部分側壁上的矽氧化物層(第三矽氧化物側壁(Oxide-3V)層481)和覆蓋在溝槽的至少一部分底壁上的另一個矽氧化物層(第三矽氧化物底壁(Oxide-3B)層482)。第三矽氧化物側壁層481和第三矽氧化物底壁層482可以是一種藉由熱氧化製程所形成的L形矽氧化物層。
複合局部隔離結構48還包括第三氮化矽層483(Nitride-3)，其位於第三矽氧化物底壁層482或/和第三矽氧化物側壁層481的上方。此外，淺溝隔離結構可以包括一種複合的淺溝隔離結構49，其包括第一淺溝隔離層491和第二淺溝隔離層492。其中，第一淺溝隔離層491和第二淺溝隔離層492可以分別由不同製程所形成的厚矽氧化物材料來構成。
此外，源極(或汲極)區可以包括複合的源極區55和/或汲極區56。例如，在NMOS電晶體51中，複合源極區55(或汲極區56)至少包括輕摻雜汲極551和位於溝槽中的N+重摻雜區552。輕摻雜汲極551是以均勻的(110)晶格緊靠於暴露於外的矽質表面。暴露於外的矽質表面具有合適的凹陷厚度，其垂直邊界可以對應閘極結構的邊緣。暴露於外的矽質表面基本上與閘極結構對齊。暴露於外的矽質表面可以是電晶體通道的端面(terminal face)。
輕摻雜汲極551和N+重摻雜區552可以是基於選擇性磊晶生長製程(或原子層沉積(Atomic Layer Deposition，ALD)或其他合適選擇性生長製程)從用作晶種區暴露於外的TEC 區中所生長出來的矽質區。其是在局部隔離結構 48上形成具有組織良好的(110)晶格區，這對於改變在複合源極區55或汲極區56中新形成的(110)晶格結構不起晶種作用(seeding effect)。這種新形成的晶體(包括輕摻雜汲極551和N+重摻雜區552)可以被命名為TEC-Si。
在一實施例中，TEC與閘極結構33的邊緣對齊或大致對齊，輕摻雜汲極551的長度可以調整，輕摻雜汲極551與TEC相對的側壁，與間隙壁34的側壁對齊或大致對齊。複合源極區55(或複合汲極區56)還可以包括一些鎢質(或其他合適的金屬材料，例如氮化鈦/鎢(TiN/W))插塞553(或複合汲極區56的鎢質插塞563)，與一部分TEC-Si形成水平連接，以完成整個源極/汲極區。流向金屬內連線(例如第一內連線金屬層M1)的主動通道電流，通過輕摻雜汲極551和N+重摻雜導電區552到達鎢質(或其他金屬材料)插塞553。其中，鎢質插塞553係藉由一些良好的金屬對金屬歐姆接觸結構(Metal-to-Metal Ohmic contact)直接連接到第一內連線金屬層M1。金屬對金屬歐姆接觸結構的電阻比傳統的矽對接觸結構(Silicon-to-Metal contact)低很多。
NMOS電晶體52的源極/汲極接觸電阻可以根據源極/汲極結構中所使用的融合金屬-半導體接面(merged metal-semiconductor junction)的結構而保持在合理的範圍之內。這種源極/汲極結構中的融合金屬-半導體接面可以改善電流聚集效應並降低接觸電阻。此外，由於，源極/汲極結構的底部藉由第三矽氧化物底壁層482與基材隔離，所以n+到n+或p+到p+的隔離可以保持在合理的範圍之內。因此，PMOS電晶體(未顯示)的兩個相鄰主動區間的間距可以微縮小到2λ。第三矽氧化物底壁層482可以顯著降低源極/汲極源接面的漏電流(source/drain junction leakage current)，然後降低n+到n+或p+到p+的漏電流。
這樣會使得從N+摻雜區/p型井區接面通過p型井區(或p型基材)/n型井區到n型井區/P+摻雜區接面的路徑變得更長。如第8(b)圖所繪示，從n型輕摻雜汲極(LDD-n)/p型井區接面，通過(p型井區/n型井區接面到n型井區/n型輕摻雜汲極(LDD-p)接面的可能閂鎖路徑(Latch-up path)，包括如第8(b)圖所繪示的長度①、長度②(一個局部隔離結構底壁的長度)、長度③、長度④、長度⑤、長度⑥、長度⑦(另一個局部隔離結構的底壁長度)以及長度⑧。PMOS電晶體52和NMOS電晶體51之間可能閂鎖路徑比傳統CMOS結構的可能閂鎖路徑長。因此，從元件佈局的角度來看， PMOS電晶體52和NMOS電晶體51之間的保留邊緣距離(X n+X p)小於傳統CMOS結構的保留邊緣距離。例如，PMOS電晶體52和NMOS電晶體51之間的保留邊緣距離(X n+X p)可以介於2λ至4λ之間，例如3λ。
此外，有可能使復合的淺溝隔離層(STI)49升高(例如，使淺溝隔離層492高於原始半導體表面並達到閘極結構的頂表面)，使得選擇性生長所形成的源極/汲極區被復合的淺溝隔離層49 所限制，不會超過復合的淺溝隔離層49。金屬接觸塞(例如，鎢塞553)可以沉積在復合的淺溝隔離層49和閘極結構之間的孔中，而無需使用另一個接觸。此外，重摻雜區552的頂面和一側壁與金屬接觸塞直接接觸，可以顯著降低源極/汲極區的接觸電阻。
在現有設計中，高電壓源Vdd和低電壓源Vss(或接地)的金屬線分佈在矽基材的原始矽表面上方。如果這些金屬線之間沒有足夠的空間，會干擾其他金屬線。本發明還揭露了一種新的標準元件單元或SRAM單元，其中用於高電壓源Vdd和/或低電壓源Vss的金屬線可以分佈在矽基材的原始矽表面之下。因此，即使縮小了標準元件單元的尺寸，也可以避免接觸結構尺寸，以及連接高電壓源Vdd和低電壓源Vss的金屬線佈局之間的干擾。
例如，在NMOS 51的汲區中，鎢或其他金屬材料553直接電性連接到高電壓源Vdd的P型井區(藉由移除局部隔離區 48)。 類似地，在NMOS 51的源區中，鎢或其他金屬材料553直接耦合到電耦合到地的p阱或P襯底(通過移除局部隔離結構 48)。因此，原先形成在源極/汲極區中，用來將源極/汲極區電性連接至第二內連線金屬層M2或第三內連線金屬層M3，藉以連接高電壓源Vdd或接地的開口，可以在形成新的標準元件單元過程中被省略。
綜上所述，新型標準元件單元至少具有以下優點： (1) 標準元件單元中電晶體的源極、汲極和閘極的線性尺寸可以被精確控制，線性尺寸可以微縮到最小特徵尺寸Lamda(λ) ，請參看編號為17/138,918的美國專利申請案。因此，當兩個相鄰電晶體通過汲極/源極連接在一起時，電晶體的長度尺寸將可以微縮至3λ，而相鄰兩個電晶體的閘極邊緣之間的距離可以微縮至2λ。當然，若考慮公差，電晶體的長度尺寸會介於3λ至6λ之間或更大，兩個相鄰電晶體的閘極邊緣之間的距離可以介於8λ或更大。 (2) 第一內連線金屬層M1可以通過自對準的微型接觸結構直接連接至閘極、源極和/或汲極區，而無需使用傳統的接觸開口罩幕和/或使用連接第一內連線金屬層M1的第零內連線金屬轉換層M0。 (3) 閘極和/或擴散區可以直接連接到第二內連線金屬層M2，而無需以自對準方式連接至第一內連線金屬層M1。因此，可以縮小一部分第一內連線金屬層M1與另一部分第一內連線金屬層M1之間的必要間隔，而且也會減少內連線結構之間的佈線阻礙。此外，同樣的結構可以應用於藉由導體柱將下方金屬層直接連接到位於其上方的上方金屬層，但導體柱不會與位於下方金屬層和上方金屬層之間的任何中間金屬層電連接。 (4) 新型標準元件單元中用於高電位VDD金屬線和/或低電位VSS金屬線可以被分佈在矽基材的原始矽表面下方。因此，即使微縮新型標準元件單元的尺寸，仍可避免造成連接至高電位VDD金屬線和/或低電位VSS的金屬線等的接觸結構尺寸和其佈局之間的相互干擾。此外，在新型標準元件單元中，最初用來將源極/汲極區電性連接至第二內連線金屬層M2或第三內連線金屬層M3，以作為高電位VDD金屬線或接地連接線的源極/汲極區開口，也可以省略。
基於上述，第9(a)圖係繪示三個不同代工廠使用不同技術節點以及本發明所提供之SRAM單元面積 (以λ 2為單位)的比較結果示意圖。第9(b)圖係繪示本發明所提供的新型標準元件單元與各家公司現有產品的面積比較結果示意圖。如第9(a)圖所繪示，新型SRAM單元(在發明中)的面積可以被微縮到100λ 2，幾乎是第3圖所繪示的傳統 5nm SRAM單元(三個不同公司的)面積的八分之一(1/8)。另外如第9(b)圖所繪示，標準元件單元的面積(例如反相器單元的面積可以被微縮到200λ 2)，可以是第5圖所繪示的傳統5nm標準元件單元面積的3.5分之一(1/3.5)。
綜上所述，本說明書揭露了一種在單晶片設計中創新的積體電路微縮和拉伸平台(ISSP)，用於節合任何具有新型設計的電晶體、電晶體內連線結構、SRAM單元和標準元件單元來提供積體電路系統。可以將原始晶片的電路面積縮小2到3倍或更多。
從另一種觀點來看，可以在原始的單晶片尺寸中形成更多SRAM或更多不同主要功能塊(CPU或 GPU)。如此一來，與傳統具有相同尺寸的積體電路系統相比，本說明書所述的積體電路系統(例如AI晶片或SOC晶片)的元件密度和性能可以顯著增加，而不需要微縮用於製造積體電路系統的製程技術節點。
以採用5nm製程技術節點的積體電路系統為例，如第9(a)圖所繪示，CMOS 6-T SRAM單元的面積尺寸可以微縮到大約 100 F 2(其中F是指矽晶圓上的製程最小特徵尺寸)。也就是說，如果F=5nm，則 SRAM 單元所佔據的晶片面積大約為2500nm 2。而根據數據，現有技術的單元面積約為800F 2(即縮小了8倍)。此外，基於本說明書所述上述技術內容所提供的8指狀結構(8-finger，如第4(a)圖和第4(b)圖所繪示) 所佔據的晶片面積大約為200F 2；相較於現有CMOS反相器的面積其超過700F 2(如第9 (b)圖所繪示，採用5nm製程技術節點的反相器)。
也就是說，如果單一單晶片具有電路(例如 SRAM 電路、邏輯電路、SRAM 和邏輯電路的組合，或者主要功能區塊電路CPU、GPU、FPGA等)，在製程技術節點的基礎上，其所佔用的晶片面積(例如為Y nm 2)，在本發明的幫助之下，具有相同電路圖形的單片，若以相同的製程技術節點來進行製造，其晶片的總面積可以縮小。新單晶片中電路圖形所佔用的晶片面積將小於原始晶片中相同電路圖形所佔用的面積，例如佔用原始晶片面積Y nm 2的20%至80%(或30%至70%)。
例如，第10圖係繪示由本發明的積體電路微縮和拉伸平台所提供的積體電路系統1000與傳統平台所提供之電路系統的比較結果示意圖。如第10圖所繪示，傳統系統1010包括至少一個單晶片1011，其具有至少一個處理單元/電路或主要功能塊(例如，邏輯電路1011A和SRAM電路1011B)和銲墊區1011C ; 而本發明的積體電路微縮和拉伸平台所提供的積體電路系統1000亦包含至少一個單晶片1001，其具有邏輯電路1001A、SRAM電路1001B及銲墊區1001C。比較傳統系統 1010 和積體電路系統1000的單晶片1011和1001的配置，可以看出本發明的積體電路微縮和拉伸平台(單晶片1001')既可以縮小積體電路系統的尺寸，又不減損常規(單晶片1011)的性能，或在同一掃描儀最大場面積中添加更多元件。
在本發明的積體電路微縮和拉伸平台所提供的積體電路系統1000的尺寸微縮例示圖中，如第10圖中間部分所繪示，積體電路系統1000的單晶片1001具有與現有的單晶片1011同的電路或主要功能區塊(即，單晶片1001的邏輯電路1001A和SRAM電路1010B與單晶片1011的邏輯電路1011A和SRAM電路1011B相同)；且單晶片1001所佔據的掃描儀最大場面積是傳統單晶片1011的20％到80％(例如，30％到70％)。
在本實施例中，SRAM電路1001B與邏輯電路1001A的組合在單晶片1001中所佔面積，比傳統單晶片1011的面積縮小了大約3.4倍。換句話說，與傳統的單晶片1011相比，本發明的積體電路微縮和拉伸平台可以使單晶片1001的邏輯電路1001A的面積縮小了5.3倍；單晶片1001的SRAM電路1001B的面積縮小了5.3倍；進而使單晶片1001中的SRAM電路1001B和邏輯電路1001A的組合面積縮小了大約3.4倍(如第10圖中間部分所繪示)。
從添加更多元件的角度觀之，如第10圖右邊部分所繪示，單晶片1001'和傳統單晶片1011具有相同的掃描儀最大場面積。也就是說，單晶片1001'(包括邏輯電路1001A'、SRAM電路1001B'和銲墊區1001C')是採用與現有單晶片1011相同的製程技術節點(例如，5nm或7nm)所製造的，並且單晶片1001'的SRAM電路1001B'的面積中，不僅可以包括傳統單晶片1011中所未包含的更多SRAM電路或其他的主要功能區塊。在本說明書的另一實施例中，單晶片1001'的晶片面積與通過特定技術節點所定義之傳統單晶片1011的掃描儀最大場面積(SMFA)相似或基本相同。也就是說，基於本發明的積體電路微縮和拉伸平台，在掃描器最大場面積(SMFA)之中，除了可以容納包含於傳統單晶片1011的SRAM單元或主要功能區塊(例如，邏輯電路1011A和SRAM電路1011B)之外，還有額外的空間用於容納額外的SRAM單元或額外的主要功能區塊。
第11(a)圖係繪示由本發明另一種積體電路微縮和拉伸平台所提供之積體電路系統1100中的單晶片配置示意圖。積體電路系統1100包括至少一個單晶片1101，其具有一個掃描器最大場面積。單晶片1101包括處理單元/電路(例如，XPU 1101A)、多個SRAM快取(包括每個高階快取和每個低階快取)和I/O電路1101B。每一個SRAM快取包括一組SRAM陣列。I/O電路1101B電性連接至SRAM快取和/或XPU 1101A。
例如，由本發明積體電路微縮和拉伸平台所提供之積體電路系統1100的單晶片1101，包括多個通常由多個SRAM所建構的不同階層的快取L1、L2和L3。快取L1和L2(統稱為「低階快取」)，通常為每一個CPU或GPU核心單元分配一個快取L1或L2。快取L1可以區分為L1i和L1d，分別用於儲存指令和數據。快取L2則不會區分儲存的是指令還是數據。快取L3(可以是「高階快取」之一者)，由多個核心共享，通常也不會區分指令和數據。快取L1/L2通常是每個CPU或GPU核心分配一個快取。
因此，對於高速操作而言，由本說明書的積體電路微縮和拉伸平台所提供之單晶片1101 的晶片面積可以與與通過特定技術節點所定義的掃描儀最大場面積(SMFA)相似或基本相同。從而，可以在單晶片受限於微影曝光工具的掃描儀最大場面積的有限條件下，增加積體電路系統1100中快取L1/L2(低階快取)和快取L3(高階快取)的數量。如第11(a)圖所繪示，具有多核心的GPU的掃描儀最大場面積(例如26mm×33mm或858mm 2)中的快取可以具有儲存容量為64MB或更多(例如128MB、256 或512MB)的SRAM。此外，可以將GPU的額外邏輯核心插入到相同大小的掃描儀最大場面積之中以提高性能。在另一實施例中，高頻寬I/O電路1101B中的儲存控制器(未繪示)也是如此。
另外，除了現有的主要功能區塊之外，其他不同的主要功能區塊(例如，FPGA)，進被一起整合在同一個單晶片之中。第11(b)圖係繪示由本發明的另一積體電路微縮和拉伸平台所提供之積體電路系統1100'中的單晶片1101'配置示意圖。在本實施例中，單晶片1101'包括至少一個高頻寬I/O電路1101B'和多個處理單元/電路，例如XPU 1101A'和YPU 1101C。處理單元(XPU 1101A'和YPU 1101C)都具有多個主要的功能區塊，每個功能區塊都可以作為NPU、GPU、CPU、FPGA或TPU。XPU 1101a'的主要功能區塊可能與YPU 1101C不同。
例如，積體電路系統1100'的XPU 1101A'可以作為CPU，積體電路1100'的YPU 1101C可以作為GPU。XPU 1101A'和 YPU 1101C都具有多個邏輯核心，每個核心都有多個低階快取(例如，512K或1M/128K位元的快取L1/L2)，以及一個高階快取(例如， XPU 1101A'和YPU 1101C共享的32MB、64MB或更多的快取L3)，而這三種階層的快取可以分別包括多個SRAM陣列。由於GPU對於AI訓練越來越重要，FPGA具有相互交互的邏輯區塊，可以藉由工程師的設計幫助特定的演算法來適用於AI的推理。因此，在本說明書的一些實施例中，可以採用積體電路微縮和拉伸平台來形成積體電路系統1100''，使其具有包括GPU和FPGA的單晶片1101''。
如第11(c)圖所繪示， 第11(c)圖中單晶片1101”單晶片1101”的配置，除了下述的差異之外，其他的部分與第11(b)圖所繪示的單晶片1101'類似。主要的差異在於:單晶片芯片1101”的XPU 1101A”是GPU或CPU，單晶片芯片1101”的YPU 1101C”是FPGA。通過這種方法，單晶片1101”一方面具有很好的平行計算、訓練速度和效率。另一方面，還擁有強大的AI能推理能力，具有上市時間可以更快成本、更低和靈活性更高的優勢。
另外如第11(c)圖所繪示，處理單元/電路(即 XPU 1101A”和YPU 1101C’)共享高階快取(例如，快取L3)。 其中，XPU 1101A”和YPU 1101C'所共享的高階快取(例如，快取L3)，可以藉由一個模式寄存器(mode register)(未繪示)中的設定或通過自適調整(adaptively configurable)，在單晶片1101”的操作期間調整配置方式。例如，在一個實施例中，藉由設定模式寄存器，可以使XPU 1101A”使用1/3的高階快取，YPU 1101C'使用2/3的高階快取。XPU 1101A”或YPU 1101C'所使用的高階快取(例如，快取L3)的共享容量，也可以藉由使用操作積體電路微縮和拉伸平台來形成積體電路系統1100”的方式而動態地改變。
第11(d)圖係繪示由本發明的再一積體電路微縮和拉伸平台所提供之積體電路系統1100'''中的單晶片1101'''配置示意圖。在第11(d)圖中，單晶片1101'''的配置，除了下述的差異之外，其他的部分與第11(b)圖所繪示的單晶片1101'的配置類似。主要差異在於:高階快取包括快取L3和快取L4，其中每個處理單元/電路(例如XPU 1101A'''和YPU 1101C'')具有由其各自的核心所共享的快取L3。且XPU1101A'''和YPU 1101C''共享32MB或更多的快取L4。
在本說明書的一些實施例中，由於根據本發明的 所設計的SRAM單元面積可以微縮至較小的面積，因此可以將更多容量的共享SRAM(或嵌入式SRAM，又稱「eSRAM」)設計到單晶片中。由於可以使用的eSRAM儲存容量更高。因此，與傳統的嵌入式DRAM(embedded DRAM)或外部DRAM(external DRAM)相比，其具有更快且更高的效能。因此，使單晶片具有高頻寬/高儲存容量 SRAM ，進而使晶片尺寸與掃描儀最大場面積(例如26 mm×33mm或858mm 2)相等或實質相等(例如等於掃描儀最大場面積的 80%-99%)，是合理且可能的。
因此，由本說明書的積體電路微縮和拉伸平台所提供的積體電路系統1200可以包括至少兩個單個單晶片，且這兩個單晶片可以具有相同或基本相同的尺寸。第12(a)圖係繪示由本發明的另一積體電路微縮和拉伸平台所提供之積體電路系統1200與傳統積體電路系統1210的比較結果示意圖。積體電路系統1200包括位於單一封裝體內的單晶片1201和1202。單晶片1201主要具有形成在其中的邏輯處理單元電路和低階快取；單晶片1202只具有形成於其中的多個SRAM陣列和I/O電路。其中，多個SRAM陣列包括至少2GB至20GB的儲存容量，例如2GB至10GB的儲存容量。
如第12(a)圖所繪示，單晶片1201主要包括邏輯電路和I/O電路1201A以及由SRAM陣列1201B所構成的小型低階快取(例如，L1快取和L2快取)。單晶片1202僅包括具有1GB至10GB或更多儲存容量(2GB至20GB)的高頻寬SRAM電路1202B和用於高頻寬SRAM電路1202B的I/O電路1202A。在本實施例中，單晶片1201和1202的掃描儀最大場面積約為26mm×33mm。假設單晶片1202中50%的掃描儀最大場面積(50%SRAM單元利用率)用於高頻寬SRAM電路1202B的SRAM單元，其餘的掃描儀最大場面積用於高頻寬SRAM電路1202B的I/O電路。
第12(b)圖係繪示本發明所提供的積體電路系統1200與各家公司現有產品中SRAM單元面積的比較結果示意圖。在單晶片(例如，單晶片1202)的26mm×33mm的掃描儀最大場面積的總儲存容量(total Bytes)可以通過參考第12(b)圖所繪示的SRAM單元面積來進行總儲存容量(每一個SRAM單元一位元)估計。例如在本實施例中，單晶片1202的掃描儀最大場面積的總儲存容量 (26mm×33mm)中，在5nm的製程技術節點的情況下，可以容納21GB的SRAM(SRAM單元面積為0.0025μm 2)，並且可以提供24GB或更多的儲存容量，進而提高SRAM單元的利用率。
根據第12(b)圖所繪示，由於傳統的(三個代工廠的)SRAM單元面積可以是本發明的SRAM單元面積的2至8倍，因此由本發明的積體電路微縮和拉伸平台所提供的積體電路系統1200，在現有技術26mm×的掃描儀最大場面積範圍內，可以容納更多儲存容量(每個SRAM單元一個一位元))。採用不同製程技術節點的掃描儀最大場面積(26mm×33mm)的總儲存容量(每一個SRAM單元一位元)，如下表 1 所示。 表1
製程技術節點 5 7 10 14 16
SRAM單元面積(μm 2) 0.0025 0.0049 0.01 0.0196 0.0256
位元/mm 2 4.00E+08 2.04E+08 1.00E+08 5.10E+07 3.9E+07
26mm×33mm晶片(儲存容量) 2.15E+10 1.09E+10 5.36E+09 2.74E+09 2.09E+09
當然，考慮到使用不同技術的選擇性和傳統的後端製程(Back End of Line)技術，單晶片1202的掃描儀最大場面積(26mm×33mm)可以容納更小體積的SRAM，例如小體積的SRAM為表1中不同製程技術節點的SRAM體積的1/4至3/4 倍。例如，考慮使用不同技術的選擇性和傳統的後端製程技術，本案實施例的單晶片1202可以容納儲存容量大約為5GB至15GB(或 2.5GB至7.5GB)的SRAM。
第13(a)圖係繪示由本發明的又另一積體電路微縮和拉伸平台所提供之積體電路系統1300中的單晶片1301配置示意圖。單晶片1301的配置，除了下述的差異之外，其他的部分與第12(a)圖所繪示的單晶片1201的配置類似。主要的差異在於: 本實施例的單晶片1301可以是高性能運算(high performance computing，HPC)單晶片，包括高頻寬I/O電路1301A以及二個或更多主要功能區塊，例如XPU 1301B和YPU 1301C。其中，XPU 1301B和YPU 1301C兩者都具有多核心，且每個核心都有各自的快取L1和/或快取L2(L1為128KB、L2為512KB至1MB)。第13(a)圖中XPU 1301B或YPU 1301C的主要功能區塊可以是 NPU、GPU、CPU、FPGA 或 TPU，且每一個都具有主要的功能區塊。XPU 1301B或YPU 1301C可以具有不同的主要功能區塊。
第13(b)圖係繪示由本發明的又再一積體電路微縮和拉伸平台所提供之積體電路系統1300中的單晶片1302配置示意圖。單晶片1302的配置，除了下述的差異之外，其他的部分與第12(a)圖所繪示的單晶片1202的配置類似。主要的差異在於: 單晶片1302是高頻寬SRAM(high bandwidth SRAM，HBSRAM)。在本實施例中，單晶片1302 的掃描器最大場面積與現有技術的掃描器最大場面積相同(或面為其80-99%)，且僅包括快取L3和/或具有多個 SRAM陣列的快取L4、SRAM I/O電路1302A，以及用於SRAM I/O電路1302B的高頻寬I/O電路1302B。單晶片1302 中的SRAM的總儲存容量可以是2GB至5GB、5GB至10GB、10GB至15GB、15GB至20GB或更多，這取決於 SRAM單元的利用率。單晶片1302可以是是高頻寬SRAM。
如第13(a)圖和第13(b)圖所繪示，單晶片1301和1302中的每一者都具有高頻寬I/O匯流排，例如64位元、128位元或256位元的資料匯流排。單晶片1301和1302可以封裝在相同或不同的IC封裝體中。在一些實施例中，單晶片1301(例如，HPC 晶片)可以藉由例如，導線鍵合(wire bonding)、覆晶鍵合(flip chip bonding)、銲錫鍵合(solder bonding)、2.5代穿矽通孔(2.5D interposed through silicon via(TSV)鍵合或3D微型銅柱直接鍵合(3D micro cupper pillar direct bonding)， 而與單晶片1302彼此鍵合，並被封裝在單一個封裝體之中以形成如第14圖所繪示的積體電路系統1400。在此實施例中，單晶片1301和1302具有相同或基本相同的掃描器最大場面積。因此，可以通過將具有至少一個單晶片1301(或多個晶片)的晶圓14A直接鍵合到具有至少一個單晶片1302(或多個晶片)的另一個晶圓14B，然後將鍵合的晶圓14A和14B切割成多個具有掃描器最大場面積的區塊(block)，以形成由本發明的積體電路微縮和拉伸平台所提供的積體電路系統1400。可以在單晶片1301和單晶片1302 之間插入具有穿矽通孔(TSV)的另一個中介層(interpoise)。
第15圖係根據本發明的又一實施例，繪示由積體電路微縮和拉伸平台所提供之積體電路系統1500的配置示意圖。積體電路系統1500包括鍵合在一起的兩個或更多個單晶片1302(即如第13(b)圖所繪示的兩個HBSRAM晶片)，並且兩個單晶片1302中的一個被導線鍵合到單晶片1301(例如，如第13(a)圖所繪示的HPC晶片)，然後將三個或更多個單晶片封裝在單一個封裝體中。因此，此類封裝體可以包括一個 HPC晶片和容量超過42GB、48GB、或96GB的高頻寬SRAM。當然，基於現有的鍵合技術，這兩個或更多個單晶片1302和具有高頻寬I/O電路的單晶片1301可以垂直堆疊並鍵合在一起。
當然，也可以將三個、四個或更多的HBSRAM晶片整合在積體電路系統1500的封裝體中。如此一來，積體電路系統1500中的快取L3和L4可以是容量為128GB或256GB以上的SRAM。在本說明書的一些實施例中，積體電路系統1500的單晶片1301和1302可以封裝在相同的IC封裝體或不同的IC封裝體中。例如，在一個實施例中，兩個單晶片1302中的一個可以封裝在一個IC封裝體中。
與目前現有的12個DRAM晶片堆疊約24GB的高頻寬DRAM相比，本發明可以用更多個高頻寬SRAM來代替高頻寬記憶體(例如，儲存容量約為5GB至10GB(或15GB至20GB)的HBSRAM晶片)。 因此，本發明的積體電路微縮和拉伸平台不需要高頻寬記憶體 內存或只需要容量很少(例如，容量小於4GB或8GB)的高頻寬記憶體。
由本發明的由積體電路微縮和拉伸平台(ISSP)提供的積體電路系統的應用不限於以上所述的這些實施例，積體電路微縮和拉伸平台更可以應用於形成具有DRAM單元結構的積體電路系統，例如具有 DRAM 雙列直插式記憶體模組 (DRAM Dual In-line Memory Modules，DRAM DIMMs)的機架伺服器。以下將以幾個實施例進行說明：
如今，機架伺服器通常用於數據中心和雲端計算應用。每一個機架伺服器可能包括一個或兩個頂級伺服處理器和 4-8 個用於插入DRAM 雙列直插式記憶體模組的記憶體插槽(memory slots)。傳統的頂級伺服處理器1600，例如如第16圖所繪示的AMD第三代EPYC TM處理器(AMD 3 rdgeneration EPYC TMprocessor)，可以包括多達64個處理核心和其他電路(例如，一種具有安全、通訊電路的I/O晶片)，其中有9個IC封裝體(包括八個DRAM雙列直插式記憶體模組1601-1608和一個具有I/O、安全和通訊電路的邏輯晶片1609)落著在印刷電路板1610上，然後再藉由金屬屏蔽殼1611進行封裝。頂層伺服處理器1600的每個核心可以具有對應的32MB快取 L3。
然而，伺服處理器(例如，具有 I/O、安全、通訊電路的邏輯晶片1609)和雙列直插式記憶體模組的記憶體插槽(用於八個 DRAM 雙列直插式記憶體模組的記憶體插槽 1601-1608)之間的距離可能高達3公分至10公分(cm)，伺服處理器的運行頻率可能高達3.5G Hz至4G Hz；DDR 5(例如八個DRAM雙列直插式記憶體模組1601-1608)的運行頻率可能高達 4.8 GHz。因此，此類機架伺服器中的訊號傳播失真和電磁干擾(electromagnetic interference，EMI)問題一直是極具挑戰性的問題。
而這些問題可以藉由採用本發明先前所述的積體電路微縮和拉伸平台(ISSP)(如第12(a)圖和第13(a)圖至第13(b)中所繪示)形成類機架伺服器的方式來解決。而根據上述實施例，其可以包括具有儲存容量實質介於2GB至20GB(例如，2GB至4GB、5GB至10GB、15GB至20GB等)之間的高頻寬SRAM的單晶片。也可以包括另一種包括邏輯電路(例如， XPU和YPU；或32個或64個核心)、I/O電路和一些低階快取L1和L2的單晶片。 例如請參照第17圖，第17圖係根據本發明的另一實施例，繪示由本發明的積體電路微縮和拉伸平台所提供的伺服處理器(機架伺服器)1700的配置示意圖。
在本實施例中，原本設置在頂層伺服處理器1600中的16或32個核心(每一個都具有快取L1/L2)17011&17012和其他電路17013(例如，I/O、安全、通訊電路)，可以被整合在一個單晶片1701之中。原本設置在頂層伺服處理器1600中介於2GB至5GB之間(例如，介於5GB至10GB之間，或介於10GB至15GB之間)的SRAM高速快取L3/L4，可以被整合在一個第二單晶片1702之中。
如此一來，原本設置在最新伺服處理器(AMD第3代EPYC TM處理器)1600中的9顆獨立IC封裝體，可藉由積體電路微縮和拉伸平台(ISSP)將其轉換成為兩個獨立的單晶片1701與1702。其中，單晶片1701具有32個至64個處理核心、SRAM快取L1/L2和其他電路(例如，I/O、安全、通訊電路)；單晶片1702具有介於2GB至5GB之間(或介於5GB至10GB之間，或介於10GB 至15GB之間)或更多SRAM快取L3/ L4(如第17圖所繪示)。
以下實施例揭示一種基於本發明的積體電路微縮和拉伸平台(ISSP)所提供的新型DRAM單元結構(M-Cell 1800)，其面積可以微縮至介於4λ 2至6λ 2之間或介於4λ 2至10λ 2之間。請參照第18(a)圖至第18(f)圖，第18(a)圖至第18(f)圖係根據本發明的一個實施例，繪示用於製造M-Cell 1800的一系列製程結構的剖面示意圖。M-Cell 1800的形成包括以下述步驟：
首先，在基板202的水平矽表面(以下簡稱HSS)的U形凹陷部中形成多個存取電晶體AQ1、AQ2和AQ3的字元線和閘極結構(包括高介電係數絕緣層1304和閘極材料1306)。如第18(a)圖所繪示，利用非等向蝕刻技術來蝕刻半導體基材暴露在交叉點處的水平矽表面HSS或原始半導體表面(original semiconductor surface，OSS)，藉以形成凹陷部(例如，U形凹陷部)。其中，U形凹陷部是用來形成存取電晶體的U形通道1312。例如，U形凹陷部中的的垂直深度可以距水平矽表面HSS大約60奈米(nm)。由於可以通過預先設計的硼(p型摻雜劑)濃度來對U形凹陷部中的U形通道1312進行摻雜，來獲得期望的通道摻雜設計；因此可使存取晶體在後續形成高介電係數金屬閘極結構之後仍具有預設的閾值電壓。
接著，形成合適的高介電係數絕緣層1304作為存取電晶體的閘極介質層，其中高介電係數絕緣層1304的兩個邊緣的頂部可以高於水平矽表面HSS。之後，選擇合適的閘極材料1306，使其適合於字元線電導，並且可以實現存取電晶體的目標功函數性能，並且具有較低的閾值電壓(選擇合適閘極材料1306的目的，是為了降低字元線路電壓的陡升(boosted word line voltage level)，使其盡可能的低。一方面能提供驅力使足夠量的電荷以儲存到電容器之中；另一方面能促進更快的電荷傳輸，以進行信號感測)。
閘極材料1306需足夠厚以填充兩個相鄰縱向條帶(第三氧化物層1102和第二氮化物層1104)之間的U形凹陷部。然後，回蝕閘極材料1306以產生縱向 (Y軸方向) 的字元線，使其夾設在兩個相鄰的縱向條帶(第三氧化物層1102和第二氮化物層1104)之間。本發明所公開的具有U形通道1312的存取電晶體(以下稱為U型電晶體)不同於現有技術所公開的常用於埋入式字元線設計(buried word line design)中的嵌入式電晶體(recessed transistor)。U型電晶體的主體沿著Y方向(也就是通道寬度方向)的兩個側邊被第二氧化層 (也就是CVD-STI-Oxide2)限制住，以及U型電晶體的通道長度包含U形通道1312對應於U型電晶體汲極之一側的邊側深度，U形通道1312的底部的長度，以及U形通道1312對應該U型電晶體源極之一側的側邊的深度。
由於U型電晶體和凹陷電晶體之間的結構差異，可以更好地控制U型晶體管的溝道長度。 此外，由於水平矽表面HSS是固定的，U型電晶體的汲極和源極的摻雜濃度分佈具有更少的元件設計參數變化(device-design-parameter variation)，故而可控性更高，這將在之後有關如何完成U型電晶體的汲極和源極時有更詳細地描述。另外，藉由兩相鄰縱向條帶(由第三氧化層1102和第二氮化層1104組成)之間在縱向方向上的自對準，來同時形成U型電晶體的閘極結構和字元線。這種方式所形成的字元線不會位於水平矽表面的方。而字元線不會位於水平矽表面下方的結構，與現有技術中常用的埋入式字元線，二者具有相當不同的設計與性能參數。另外，如圖18(a)所示，通過回蝕使字元線(也就是閘極材料1306)的高度被設計成低於(由第三氧化層1102和第二氮化層1104所組成之)複合層的高度。
然後，在水平矽表面HSS-1/3下方對應源極區中心的孔洞Hole-1/3之中形成由第七氧化層所構成的第七氧化物插銷Oxide-7 plug。在汲極區的孔洞Hole-1/2之中形成由金屬層2802所構成的鎢插塞(Tungsten plug)，用於與水平矽表面HSS下方的下位元線UGBL連接。在孔洞Hole-1/2的兩側上方形成水平矽表面的項鍊型(necklace-type)導電n+矽汲極(稱為n+矽汲環(n+ silicon drain-collar))3202，連接到可分別作為存取電晶體AQ1的第一汲極Drain-1和存取電晶體AQ2的第二汲極Drain-2，也可作為在矽表面下位元線UGBL和存取電晶體AQ1、AQ2之間的導電橋(也就是橋接觸)(如圖18(b)所繪示)。
以暴露於外的水平矽表面作為矽晶種，採用選擇性磊晶矽生長技術，在水平矽表面上方的垂直方向分別生成源極電極EH-1S和汲極電極EH-1D；利用源極電極EH-1S和汲極電極EH-1D曝露於外的矽表面作為矽晶種執行第二次選擇性磊晶生長製程，以分別生成源極電極EH-2S和汲極電極EH-2D(如圖18(c)所繪示)。
因為源極電極EH-1S和汲極電極EH-1D是以暴露於外的水平矽表面作為矽晶種磊晶生長而形成的，所以源極電極EH-1S和汲極電極EH-1D可以是純矽材料而不是多晶或非晶矽材料。且源極電極EH-1S和汲極電極EH-1D沿著該X方向的左側壁和右側壁分別被鎢緩衝牆和第五氧化間隙壁Oxide-5 spacer圍繞。雖然沿著該Y方向的其他兩個側壁是開放的，但是第二氧化層CVD-STI-oxide2不能提供用於生長選擇性磊晶矽的晶種功能。因此，選擇性磊晶矽的生長應導致一些橫向過度生長的純矽材料停止在第二氧化層CVD-STI-oxide2的邊緣，並且不可能引起相鄰電極的連接。另外，在源極電極EH-1S和汲極電極EH-1D生成後，可選擇性地利用快速熱退火(rapid thermal annealing, RTA)步驟形成用於源極電極EH-1S(或汲極電極EH-1D)到U形通道1312連接的n+輕摻雜汲極(n+ lightly doped drain, NLDD)4012。使得源極電極EH-1S或汲極電極EH-1D與電晶體的通道區具有更好的電性連接。
在執行第二次選擇性磊晶生長的過程中，為了在源極電極EH-2S(或汲極電極EH-2D)和後續形成的堆疊式儲存電容(stacked storage capacitor, SSC)的信號電極之間的低阻抗連接做準備，可在源極電極EH-2S和汲極電極EH-2D中實現良好設計的n+原位重摻雜濃度(heavier in-situ n+ doping concentration)。源極電極EH-1S和源極電極EH-2S的結合稱為源極電極EH-1+2S(同樣地，汲極電極EH-1D和汲極電極EH-2D的結合稱為汲極電極EH-1+2D)。另外，以源極電極EH-1+2S為例，源極電極EH-1+2S的上半部(也就是源極電極EH-2S)有一些高品質的特性，例如源極電極EH-2S的一側側壁中的n+摻雜矽材料直接毗鄰間隙壁，相反一側的側壁毗鄰閘極結構/字元線。其餘兩個側壁沿著該字元線在該Y方向上敞開。另外，源極電極EH-1+2S(或汲極電極EH-1+2D)的高度是被良好設計以低於第四氮化間隔層的高度。
如圖18(d)所繪示，形成氧化物隔離層(氧化層-bb 4702)將汲極與汲極電極EH-1+2D的底部良好地隔離，其中汲極電極EH-1+2D可被用作儲存電容的信號電極的部分。
如圖18(e)所繪示，以汲極電極LGS-2D和源極電極LGS-2S做為晶種，通過選擇性生長技術在汲極側和源極側分別形成汲極電極LGS-2D和源極電極LGS-2S。此外，還通過選擇性生長技術形成成連接矽層LGS-2DS，以連接汲極電極LGS-2D和源極電極LGS-2S。
如圖18(f)所繪示，使用暴露於外的汲極電極LGS-2D和源極電極LGS-2S作為矽晶種，進行另一個選擇性磊晶矽生長製程來形成儲存電容器的雙塔狀儲存電極(twin-tower-like storage electrode)，以及將在下面的描述中展示如何完成儲存電容的雙塔狀儲存電極(雙塔狀存儲電極具有兩座電極塔：兩座電極塔中在汲極上方的稱為汲極電極塔LGS-2D-Tower，以及在源極上方的稱為源極電極塔LGS-2S-Tower)。後續，藉由沉積高介電常數常數層和厚金屬層(例如鎢)6102形成 M-Cell 1800(又稱為動態隨機存取記憶體存儲單元(HCoT cell)，因為雙塔狀的儲存電極為H型)，然後回蝕厚金屬層6102或利用化學機械研磨技術以產生平坦表面。該動態隨機存取記憶體儲存單元(HCoT cell)包含(儲存電容的)雙塔狀H型儲存電極，其中第二高介電常數常數層6002由外完全包覆雙塔狀存儲電極，且第二高介電常數常數層6002被偏壓在恒定電壓電位(例如，half-VCC)的金屬輔助電極電極層(也就是金屬層6102)完全覆蓋。
總之，本發明所提出的新型動態隨機存取記憶體儲存單元(HCoT cell)不僅可以壓縮 DRAM單元的尺寸，還可以提高 DRAM 操作期間的信噪比。由於電容器設置於存取電晶體上方，覆蓋了大部分的存取電晶體，並且採用垂直和水平自對準技術來設置和連接 DRAM單元中的基本微結構的幾何形狀。因此，即使本發明所提出的新型動態隨機存取記憶體儲存單元(HCoT cell)架構的最小物理特徵尺寸被微縮至遠小於10奈米，仍可至少保留4平方單位到10平方單位的優點。H形電容器的面積可以佔據HCoT單元面積的50%至70%。關於HCoT單元結構的製程之詳細描述，可以參考2021年6月2日提交的美國編號第 17/337,391號申請案，標題為:「MEMORY CELL STRUCTURE」，並藉由引用併入的方式將全文收載於本說明書之中。
此外，新型HCoT單元架構中電容器的金屬電極提供了有效的散熱途徑，因此新型HCoT單元在運行期間的溫度可以相應降低，這種較低的溫度將減少電容器的洩漏電流和熱/操作噪音(thermal/operational noises)。此外，金屬電極還包圍了穿過存取電晶體的字元線，這種包圍的字元線與位於矽表面下方的位元線UGBL的組合，可以有效屏蔽不同字元線/位元線之間的交叉耦合 ，因此可以顯著減少傳統DRAM單元陣列操作中因為有問題的圖案所導致的感測靈敏性問題。此外，本發明的矽表面下方的位元線UGBL可以靈活地降低位元線的電阻率和電容，因此可以提高電容器和位元線之間電荷共享期間的信號靈敏度，從而可以提高新型HCoT單元架構的運行速度。
以面積為4λ 2的M-Cell為例，根據不同製程技術節點，其掃描儀最大場面積(SMFA)為26mm×33mm(假設DRAM單元利用率為50%，即DRAM單元使用了50%的掃描儀最大場面積，其餘部分用於DRAM I/O電路)的儲存容量，可以是上述表1中SRAM單元之總儲存容量的25倍。其中，本發明的新型SRAM的尺寸大小為100λ 2。例如，在製程技術節點=5奈米時，26mm×33mm的掃描儀最大場面積(SMFA)，至少可以容納儲存容量為537GB(21.5GB×25)的DRAM單元，如果其單元利用率超過50%，可能可以容納更多。在製程技術節點=14奈米時，26mm×33mm的掃描儀最大場面積(SMFA)至少可容納儲存容量為68.5GB(2.74GB×25)的DRAM單元。在製程技術節點=10奈米時，至少可容納儲存容量為134GB(5.36GB×25)的DRAM單元。在製程技術節點=7奈米時，至少可容納儲存容量為272GB(10.9GB×25)的DRAM單元。因此，形成儲存容量介於64GB至512GB之間(例如，64GB、128GB、256GB或512GB)的DRAM單晶片是可行的技術方案，而且DRAM單晶片的頂部還可以被輔助電極所覆蓋。當然，在考慮到尺寸公差、製程變異和傳統的後段製程技術，單晶片的26mm×33mm掃描儀最大場面積(SMFA)，可能會容納較小尺寸的 M-Cell DRAM單元。例如，在上述不同的製程技術節點上，其可能只會容納尺寸介於1/4至1/2倍之間的DRAM單元。例如，在選擇性地使用本發明所提出的不同技術方案和傳統的後段製程技術之後，單晶片可以容納大約 介於16GB至128GB(例如，16GB、32GB、64GB或128GB)之間或介於32GB至256GB(例如， 32GB、64GB、128GB或256GB)之間的儲存容量。
第19(a)圖係根據本發明的另一實施例，繪示由積體電路微縮和拉伸平台所提供的伺服處理器1900的配置示意圖；第19(b)圖係根據第19(a)圖所繪示的伺服處理器1900的結構剖面圖。在本實施例中，伺服處理器1900在一個封膠封裝體包括三個單晶片，一個是單晶片1901，包括邏輯電路(如XPU和YPU；或32或64個以上的核心)、I/O 電路和少量的低階快取L1和 L2；另一個是具有介於2GB至15GB之間儲存容量(例如，儲存容量介於5GB至15GB之間、介於2.5GB至7.5GB之間、10GB、20GB或更多快取L3/L4的SRAM單元)的SRAM 單晶片1902。另一個是具有介於16GB至128GB之間(例如，16GB、32GB、64GB或128GB)或32GB至256GB之間(例如，32GB、64GB、128GB或256GB)或更多儲存容量的DRAM單晶片1903。這三個單晶片1901、1902和1903垂直堆疊在基材(例如ABF基板或矽中介層(silicon interposer substrate)基材)1911上方，並以封膠或屏蔽化合物1912加以封裝。這三個單晶片1901、1902和1903分別通過銲錫凸塊(solder bump)1914和微凸塊(micro bumps) 1915和1916中的至少一個電性連接到基材1911是；並通過球閘陣列(BGA ball)1913電性連接到外部元件(未繪示)。可以將DRAM單晶片1903的輔助電極1903a的頂部金屬暴露於外，以用於散熱。
然而，單晶片的封膠封裝結構不以此為限。 例如，圖。 第20係根據本發明的另一實施例，繪示由積體電路微縮和拉伸平台所提供的伺服處理器2000的結構剖面圖。伺服處理器2000的結構與第19(a)圖和第19(b)圖中所繪示的伺服處理器1900的結構類似。二者的差異在於，本實施例中DRAM單晶片1903的輔助電極1903a頂部金屬可以被其他頂部導線架2002所覆蓋，其不僅向DRAM單晶片1903的輔助電極1903a提供參考電壓，也為DRAM單晶片1903提供了另一條散熱途徑。最後再以封膠/屏蔽化合物 2001將這三個單晶片1901、1902和1903圍繞。
此外，用於高階運算的新型ISSP機架伺服器單元 2100包括兩個由積體電路微縮伸平台所提供的伺服處理器(例如，前述的伺服處理器2000和2000')連接到另一個基板(例如ABF基板或印刷電路基板)2101並以金屬屏蔽外殼2102加以封裝。第21(a)圖係根據本發明的一實施例，繪示由積體電路微縮和拉伸平台所提供的ISSP機架伺服處理單元2100的配置示意圖；第21(b)圖係根據第21(a)圖所繪示的ISSP機架伺服器處理單元2100的結構剖面圖。這種新的ISSP機架伺服處理單元2100 可以包括儲存容量介於32GB至512GB之間或1TB的DRAM單晶片，以及儲存容量介於4GB至30GB之間或40GB的SRAM單晶片。 此外，由於所有的DRAM單晶片都被屏蔽化合物和金屬屏蔽外殼2102所封裝，因此電磁干擾問題可以得到改善。 此外，由於DRAM晶片(例如，DRAM單晶片1903)非常靠近每個 ISSP 伺服處理器(例如，伺服處理器2000)，信號傳播失真在ISSP機架伺服器處理單元2100中也因此顯著降低。
為了增加ISSP機架伺服器單元2200中DRAM單元的容量，可以將基於M-Cell結構1800的兩個單晶片DRAM單晶片2201和2202封裝在封膠/屏蔽化合物2205之中。第22圖係根據本發明的另一實施例，繪示由積體電路微縮和拉伸平台所提供的ISSP機架伺服器處理單元2200配置示意圖。在本實施例中，(位於底部的)DRAM單晶片2201倒置並通過(例如，具有微凸塊或銅質柱狀凸塊的重佈線層RDL)鍵合在另一個(位於頂部的)DRAM單晶片2202上方，位於底部的DRAM單晶片2201可以通過導線鍵合2204電性連接至基材(例如ABF基板或矽中介層基材)2203。位於頂部的DRAM單晶片2202的信號可以通過底部DRAM單晶片2201傳輸到基材2203。頂部DRAM單晶片2202的輔助電極2202a可以暴露於外，以便更好地散熱。 這種「雙DRAM晶片封裝」，如第22圖所示，可以具有介於32GB至512GB之間(例如，256GB、512GB)或1TB的儲存容量。
第23(a)圖係根據本發明的又一實施例，繪示由積體電路微縮和拉伸平台所提供的ISSP機架伺服器處理單元2300的配置示意圖。 第23(b)圖係根據第23(a)圖所繪示的ISSP機架伺服器處理單元2300的結構剖面圖。在本實施例中，提出另一種高儲存容量的ISSP機架伺服器處理單元2300，其包括設置於基板(例如ABF基板或印刷電路基板)2301上的一個前述ISSP伺服處理器(例如，第19(a)圖所繪示的伺服處理器2000)及兩個前述的「雙DRAM晶片封裝」 (即2200和2200')。然後，以金屬屏蔽殼2302將其封裝。
ISSP機架伺服器處理單元2300可以包括具有儲存容量介於80GB至640GB之間(例如，512GB)或1TB或21TB的DRAM單晶片和具有儲存容量介於5GB至15GB之間(例如， 10GB)或更多儲存容量的SRAM單晶片。此外，由於所有DRAM單晶片都被屏蔽化合物1912和金屬屏蔽外殼2302所封裝，因此電磁干擾問問題可以得到改善。 又由於 ISSP 伺服處理器(例如，伺服處理器1900)和雙DRAM晶片封裝(例如，ISSP機架伺服器單元2200)的頂部被 DRAM單晶片的輔助電極(例如，DRAM單晶片1903頂部的金屬輔助電極1903a和/或DRAM單晶片2202頂部的金屬輔助電極2202a)所覆蓋，金屬屏蔽殼2302可以熱耦合(未示出)到那些輔助電極1903a和/或 2202a，以便提供更好地散熱。
讓摩爾定律取得成功的單晶片中的單晶片積體電路現在正面臨其局限性，尤其是微影印刷技術上的局限性。一方面，印在晶片上的最小特徵尺寸在這個尺寸上的縮放成本非常高，但另一方面，晶片尺寸受到掃描器最大場面積的限制。但是越來越多、多樣化的處理器功能不斷湧現，很難整合在一個單晶片上。此外，在每個主要功能晶片上的重複存在且較小的eSRAM和外部或內嵌的DRAM並不是理想的優化解決方案。本發明的積體電路微縮和拉伸平台所提供的單晶片或SOC晶片的創新在於： (1)FPGA、TPU、NPU、CPU或GPU等單一功能區塊可以微縮到更小的尺寸。 (2) 可以在單晶片中形成更多的SRAM。 (3) 兩個或多個主要功能區塊，例如GPU和FPGA(或其他組合)，也可以藉由本說明書的積體電路微縮和拉伸平台變得更小，進而可以整合在同一個單晶片中。 (4) 更多階層的快取可以存在單晶片中。 (5) 這種積體電路微縮和拉伸平台所提供的單晶片可以藉由異質整合(heterogeneous integration)與其他晶片(例如eDRAM)進行組合。 (6) 具有L1和L2快取的HPC晶片可以(例如，藉由導線鍵合或覆晶鍵合)電性連接到一個或多個HBSRAM晶片2，HBSRAM晶片2在單一封裝體中作為L3和L4快取，HPC晶片1 和HBSRAM晶片2中的每一者具有掃描儀最大場面積。 (7) 本發明的積體電路微縮和拉伸平台不需要 HMB記憶體 內存或只需要容量很少的HBM記憶體。 (8) 針對數據中心和雲端運算應用提出了一個在單一封膠封裝體中包括有三個單晶片的ISSP 伺服處理器。這三個單晶分別是包含邏輯電路 (如XPU和YPU；或32或64個以上的核心)、I/O 電路和少量的低階快取L1和 L2的DRAM單晶片；具有10GB、20GB或更多快取L3/L4的SRAM單元的SRAM 單晶片。另一個是具有128GB、256GB或512GB或更多儲存容量的DRAM單晶片1903。 (9) 兩個或多個 ISSP伺服處理器可以連接到印刷電路基板並由金屬屏蔽外殼封裝，作為用於高性能運算的ISSP機架伺服器處理單元。 (10) 一個ISSP伺服處理器和兩個「雙DRAM晶片封裝」可以連接到一個印刷電路基板上，然後用金屬屏蔽殼加以封裝，用以作為高儲存容量的ISSP機架伺服器處理單元。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
14A:晶圓 14B:晶圓 34:複合物間隙壁 48:局部隔離區 49:淺溝隔離區 51:NMOS電晶體 52:PMOS電晶體 55:源極區 331:閘極介電層 332:閘極導電層 333:介電覆蓋層 341:氧化物層 342:氮化矽層 481:氧化物層 482:氧化物層 483:氮化矽層 491:第一淺溝隔離層 492:第二淺溝隔離層 551:輕摻雜汲極 552:P+重摻雜區 553:插塞 700:微縮化-金屬-氧化物半導體場效應電晶體 701:半導體基材 702:閘極端子 702a:閘極介電層 702b:閘極導電層 702c:矽質區 702d:覆蓋層 702sl:氮化矽間隙壁 702s2:熱氧化矽間隙壁 703:電晶體通道區 704:源極/汲極區 705:淺溝隔離結構 720:第一介電層 730A:第一導體柱 730B:第二導體柱 730t:第一導體柱和第二導體柱的頂面 731a:第一導體柱部分 731b:第三導體柱部分 732a:第二導體柱部分 732b:第四導體柱部分 740:第一介電子層 740s:第一介電子層的頂表面 750:第一導電層 760:第二介電子層 770:上層介電層 770s:上層介電層的頂面 780:上方導電層 1000:積體電路系統 1001:單晶片 1001A:邏輯電路 1001B:SRAM電路 1001C:銲墊區 1001':單晶片 1001A':邏輯電路 1001B':SRAM電路 1001C':銲墊區 1010:傳統系統 1011:傳統單晶片 1011A:邏輯電路 1011B:SRAM電路 1011C:銲墊區 1100:積體電路系統 1100’:積體電路系統 1100’’:積體電路系統 1101:單晶片 1101’:單晶片 1101’’:單晶片 1101A:XPU 1101A’:XPU 1101A’’:XPU 1101B:I/O電路 1101C:Y PU 1101C’:Y PU 1101C’’:Y PU 1200:積體電路系統 1201:單晶片 1201A:邏輯電路 1201B:SRAM陣列 1202:單晶片 1202A:I/O電路 1202B:高頻寬SRAM電路 1210:傳統積體電路系統 1300:積體電路系統 1301:單晶片 1301B:XPU 1301C:YPU 1302:單晶片 1302A:SRAM I/O電路 1302B:高頻寬I/O電路 1400:積體電路系統 1500:積體電路系統 BL/BL Bar:位元線 VDD:高電壓源 VSS:低電壓源 WL:字元線Xn:邊緣距離 Node-1:儲存節點 Node-2:儲存節點 PD-1:下拉電晶體 PD-2:下拉電晶體 PU-1:上拉電晶體 PU-2:上拉電晶體 PG-1:通過-閘電晶體 PG-2:通過-閘電晶體 Cpp:多晶矽接觸區之間的間距 Cell_Height :記憶胞高度 C7J1:切線 L1、L1i、L1d、L2、L3、L4:快取 202:基板 1102:第三氧化物層 1104:第二氮化物層 1312:U形通道 1304:高介電係數絕緣層 1306:閘極材料 1600:伺服處理器 1601-1608:DRAM雙列直插式記憶體模組 1609:邏輯晶片 1610:印刷電路板 1611:金屬屏蔽殼 1700:伺服處理器 1701:單晶片 1702:單晶片 17011:核心 17012:核心 17013:電路 1800:M-Cell 1900:伺服處理器 1901:單晶片 1902:單晶片 1903:單晶片 1903a:DRAM單晶片的輔助電極 1911:基材是 1913:球閘陣列 1914:銲錫凸塊 1915:微凸塊 1916:微凸塊 2000:伺服處理器 2000':伺服處理器 2002:頂部導線架 2802:金屬層 3202:n+矽汲環 4012:n+輕摻雜汲極 4702:氧化物隔離層 6002:第二高介電常數常數層 6102:金屬層 TSV:穿矽通孔 AQ1:存取電晶體 AQ2:存取電晶體 AQ3:存取電晶體 HSS:水平矽表面 CVD-STI-Oxide2:第二氧化層 Hole-1/2:孔洞 Hole-1/3:孔洞 Oxide-7 plug:第七氧化物插銷 Drain-1:第一汲極 Drain-2:第二汲極 UGBL:矽表面下位元線 EH-1S:源極電極 EH-1D:汲極電極 Oxide-5 spacer:第五氧化間隙壁 EH-2S:源極電極 EH-2D:汲極電極 EH-1+2S:源極電極 EH-1+2D:汲極電極 LGS-2D-Tower:汲極電極塔 LGS-2S-Tower:源極電極塔
本發明的技術優勢和精神可以通過以下所述內容並配合所附圖式來理解。在閱讀各種附圖和附圖中所示的較佳實施例的詳細描說明之後，本領域中具有通常知識者當能對本說明書之上述及其他方面有更佳的瞭解。 第1圖係繪示的一種現有的6T SRAM記憶單元的配置示意圖； 第2圖係繪示對應於第1圖之6T SRAM記憶單元的棒狀圖； 第3圖係根據現有的製程技術繪示採用不同製程尺寸 (process dimension)λ(或F)所製作的SRAM記憶單元的總面積示意圖； 第4(a)圖係繪示一半導體公司5nm標準元件單元中PMOS和NMOS電晶體之間的佈局和連接方式的棒狀圖； 第4(b)圖係根據第4(a)圖，繪示具有尺寸資料之半導體公司(三星)5nm(UHD)標準元件單元的棒狀圖； 第5圖係繪示三個代工廠的標準元件單元在採用不同製程技術節點時的面積尺寸與微縮趨勢； 第6(a)圖和第6(b)圖係繪示具有受限於微影步進曝光機的最大標線尺寸之掃描器最大場面積(SMFA)的單一SOC晶片的配置示意圖； 第7(a)圖是根據本說明書的一實施例，繪示新型標準元件單元中所採用之mMOSFET的結構上視圖； 第7(b)圖是沿著第7(a)圖的切線C7J1所繪示的結構剖面圖； 第7(c)圖是沿著第7(a)圖的切線C7J2所繪示的結構剖面圖； 第8(a)圖是根據本說明書的一實施例繪示，繪示新型標準元件單元中所採用之PMOS電晶體和NMOS電晶體的組合結構上視圖； 第8(b)圖是沿著第8(a)圖的切線(X-軸)所繪示的PMOS電晶體和NMOS電晶體結構剖面圖； 第9(a)圖係繪示三個不同代工廠使用不同技術節點以及本發明所提供之SRAM單元面積 (以λ 2為單位)的比較結果示意圖； 第9(b)圖係繪示本發明所提供的新型標準元件單元與各家公司現有產品的面積比較結果示意圖； 第10圖係繪示由本發明的積體電路微縮和拉伸平台所提供的積體電路系統與由傳統平台所提供之電路系統的比較結果示意圖； 第11(a)圖係繪示由本發明的另一積體電路微縮和拉伸平台所提供之積體電路系統中的單晶片配置示意圖； 第11(b)圖係繪示由本發明的另一實施例，積體電路微縮和拉伸平台所提供之積體電路系統中的另一種單晶片配置示意圖； 第11(c)圖係繪示由本發明的又一積體電路微縮和拉伸平台所提供之積體電路系統中的單晶片配置示意圖； 第11(d)圖係繪示由本發明的再一積體電路微縮和拉伸平台所提供之積體電路系統中的單晶片配置示意圖； 第12(a)圖係繪示由本發明的積體電路微縮和拉伸平台所提供之積體電路系統與傳統積體電路系統的比較結果示意圖； 第12(b)圖係繪示本發明所提供的積體電路系統與各家公司現有產品中SRAM單元面積的比較結果示意圖； 第13(a)圖係繪示由本發明的又另一積體電路微縮和拉伸平台所提供之積體電路系統中的單晶片配置示意圖； 第13(b)圖係繪示由本發明的又再一積體電路微縮和拉伸平台所提供之積體電路系統中的單晶片配置示意圖； 第14圖係繪示由本發明的再另一積體電路微縮和拉伸平台所提供之積體電路系統中的單晶片配置示意圖； 第15圖係繪示由本發明的又一積體電路微縮和拉伸平台所提供之積體電路系統的配置示意圖； 第16圖係繪示一種傳統的頂級伺服處理器(top-tier server processor)處理器的配置示意圖； 第17圖係根據本發明的另一實施例，繪示由本發明的積體電路微縮和拉伸平台所提供的伺服處理器的配置示意圖； 第18(a)圖至第18(f) 圖係根據本發明的一實施例，繪示用於製造 M-Cell 的一系列製程結構剖面圖； 第19(a)圖係根據本發明的另一實施例，繪示由積體電路微縮和拉伸平台所提供的伺服處理器的配置示意圖； 第19(b)圖係根據第19(a)圖所繪示的伺服處理器的結構剖面圖； 第20係根據本發明的另一實施例，繪示由積體電路微縮和拉伸平台所提供的伺服處理器的結構剖面圖； 第21(a)圖係根據本發明的一實施例，繪示由積體電路微縮和拉伸平台所提供的ISSP機架伺服處理單元 (rack server unit)的配置示意圖； 第21(b)圖係根據第21(a)圖所繪示的ISSP機架伺服器處理單元的結構剖面圖； 第22圖係根據本發明的另一實施例，繪示由積體電路微縮和拉伸平台所提供的ISSP機架伺服器處理單元配置示意圖； 第23(a)圖係根據本發明的又一實施例，繪示由積體電路微縮和拉伸平台所提供的ISSP機架伺服器處理單元的配置示意圖；以及 第23(b)圖係根據第23(a)圖所繪示的ISSP機架伺服器處理單元的結構剖面圖。
無
1900:伺服處理器
1901:單晶片
1902:單晶片
1903:單晶片

Claims (14)

  1. 一種積體電路封裝體(IC package)，包括： 一基材； 一第一單晶片，包括一處理單元電路；以及 一第二單晶片，包括複數個靜態隨機存取記憶體(Static Random Access Memory，SRAM)陣列，其中該複數個靜態隨機存取記憶體陣列包括至少介於2GB至15GB之間的一儲存容量；以及 一第三單晶片，包括複數個動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)陣列，其中該複數個動態隨機存取記憶體陣列包括至少介於16GB至256GB的一儲存容量； 其中該第一單晶片、該第二單晶片和該第三單晶片垂直堆疊在該基材上方。
  2. 如請求項1所述之積體電路封裝體，其中該第一單晶片具有與藉由一製程技術節點所定義出的一掃描儀最大場面積(scanner maximum field area，SMFA)相同或基本相同的一晶片面積；該第二單晶片具有與藉由該製程技術節點所定義出的該掃描儀最大場面積相同或基本相同的一晶片面積；且該第三單晶片具有與藉由該製程技術節點所定義出的該掃描儀最大場面積相同或基本相同的一晶片面積。
  3. 如請求項2所述之積體電路封裝體，其中該掃描儀最大場面積不大於26 mm×33 mm或858 mm 2。
  4. 如請求項1所述之積體電路封裝體，其中該第一單晶片和該第二單晶片係封裝在一單一封裝體(single package)之中；且該第三單晶片通過該第二單晶片連接至該第一單晶片。
  5. 如請求項1所述之積體電路封裝體，其中該複數個DRAM陣列包括至少128GB、256GB或512GB的該儲存容量。
  6. 如請求項1所述之積體電路封裝體，其中該處理單元電路包括一第一處理單元電路及一第二處理單元電路，其中該第一處理單元電路包括複數個第一邏輯核心，且該複數個第一邏輯核心的每一者包括一第一SRAM組；該第二處理單元電路包括複數個第二邏輯核心，且該複數個第二邏輯核心的每一者包括一第二SRAM組；該第一處理單元電路和該第二處理單元電路，分別是選自於由一圖形處理單元(Graphic Processing Unit，GPU)、一中央處理單元(Central Processing Unit，CPU)、一張量處理單元(Tensor Processing Unit，TPU)、一網路處理單元(Network Processing Unit，NPU)和一場可程式化閘極陣列(Field Programmable Gate Array，FPGA)所組成的一族群。
  7. 如請求項1所述之積體電路封裝體，其中該複數個動態隨機存取記憶體陣列包括位於該第三單晶片頂部的一輔助電極(counter electorde)。
  8. 如請求項7所述之積體電路封裝體，其中更包括一封膠或屏蔽化合物(molding or shielding compound)，包裹該第一單晶片、該第二單晶片和該第三單晶片；其中該輔助電極的一頂表面暴露於外並且未被該封膠或屏蔽化合物所覆蓋。
  9. 如請求項8所述之積體電路封裝體，更包括: 一頂部導線架(top lead-frame)，與該輔助電極的該頂面及該基材連接；以及 一封膠或屏蔽化合物，包裹該第一單晶片、該第二單晶片、該第三單晶片和該頂部導線架。
  10. 一種積體電路封裝體，包括: 一基板； 一第一DRAM單晶片，包括複數個第一DRAM陣列，其中該複數個第一DRAM陣列包括至少介於16GB至256GB的一儲存容量，且該複數個第一DRAM陣列包括位於該第一DRAM單晶片一頂部上的一第一輔助電極； 一第二DRAM單晶片，包括複數個第二DRAM陣列，其中該複數個第二DRAM陣列至少包括至少介於16GB至256GB的一儲存容量；且該複數個第二DRAM陣列包括位於該第二DRAM單晶片一頂部上的一第二輔助電極； 該第一DRAM單晶片和該第二DRAM單晶片垂直堆疊在該基材上；該第二DRAM單晶片的該第二輔助電極與該基材接觸；該第一DRAM單晶片通過該第二DRAM單晶片電性連接至該基材。
  11. 如請求項10所述之積體電路封裝體體，其中該第二DRAM單晶片通過電鍵合(electrical bonding)電性連接到該基材。
  12. 一種積體電路系統，包括: 一承載基板； 如請求項1所述的一第一IC封裝體，鍵合於該承載基板上； 如請求項1或10所述的一第二IC封裝體，鍵合於該承載基板上；以及 一金屬屏蔽殼，包覆該第一IC封裝體和該第二IC封裝體。
  13. 如請求項12所述之積體電路系統，更包括: 如請求項10所述的一第三IC封裝體，鍵合於該承載基板上；以及 一金屬屏蔽殼，包覆該第一IC封裝體、該第二IC封裝體和該第三IC封裝體；其中該第二IC封裝體是如請求項10所述的IC封裝體。
  14. 如請求項13所述之積體電路系統，其中該金屬屏蔽殼熱耦合(thermally coupled to)至位於該第二IC封裝體中的該第一DRAM單晶片該頂部的一第一輔助電極，並熱耦合至位於該第三 IC封裝體中的一第一DRAM單晶片一頂部的一第一輔助電極。
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