CN1228598A - 存储器读出电路及静态随机存取存储器 - Google Patents

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Abstract

本发明提供一种以低耗电、高速化为存储器设计的重要的因素,仅切换延迟电路的门电路段数,可容易调整·最佳化的存储器读出电路。该存储器读出电路,在通过差动放大位线对的电位振幅的读出放大器24读出矩阵状排列的SRAM单元12的SRAM中,具有以同一线上的SRAM单元为有效,以字线为非有效的信号和同时形成以读出放大器为有效信号的延迟电路50。该延迟电路是由纵连接的反相器构成的,通过FIB手法,容易变更反相器段数。

Description

存储器读出电路及静态随机存取存储器
本发明涉及一种存储器读出电路，特别是指SRAM(Stotic RandomAccess Me mory：静态随机存取存储器)的读出电路。
近年来，半导体元件的微小化技术的进展是显著的，在使用这样元件的SRAM中，也要求低耗电及高速化。关于SRAM动作的读出/写入的动作比率，一般读出动作占7-8成，为了谋求SRAM的低耗电，实现读出动作的低耗电是有效的。另一方面，决定SRAM的动作速度的重要因素是关于读出动作的取数时间，为了谋求SRAM的高速化，需要缩短(读出动作时的)取数时间。
在特开平9-231767号公报上公开将SRAM的读出高速化的技术。如按照该已有技术，虽然用门电路段数控制以读出放大器为有效信号的发生同步的调整的方法已被记载，但没涉及减少耗电。
下面简要说明附图。
图1表示以往的SRAM的构成。
图2表示读出放大器活性同步生成电路的构成图。
图3是为说明图1的SRAM的动作的脉冲波形图。
图4是表示被模型化的延迟电路图。
图5是表示本发明的一实施例的SRAM的电路构成图。
图6是表示延迟电路的构成图。
图7是为说明图5的SRAM的动作的脉冲波形图。
下面说明符号。
10-存储器单元部；12-存储器单元；14、16-位线；18-位线电荷电路；20-位线选择电路；22-字线；24-读出放大器；25-读出放大器活性同步生成电路；26-写入电路；28-输出电路；32-Y地址译码器；34-时钟信号控制电路；36、40-反相器；38-X地址译码器；42-写入信号控制电路；50-延迟电路。
图1是当本发明公开时，为使本发明容易被理解，所示的一般已有的SRAM的构成。
图1的SRAM是同步式SRAM，存储器单元具有X-Y矩阵状排列的存储器单元部10。各存储器单元12通过在Y轴方向的列单位互补的位线对14，16分别连接位线电荷电路18及位线选择电路20。同样，X轴方向的同一线上的存储器单元在行单位通过字线22连接读出放大器活性同步生电路25。读出放大器活性同步生成电路25连接X地址译码器38，位线选择电路20连接读出放大器24及写入电路26。读出放大器24连接输出电路28，输出电路28及写入电路26连接数据输入输出线30。
位线选择电路20连接Y地址译码器32。时钟信号控制电路34分别连接读出放大器24，读出放大器话性同步生成电路25及位线电荷电路18，同样，通过反相器36连接X地址译码器38。读出放大器话性同步生成电路25连接读出放大器24及通过反相器40连接X地址择码器38。写入控制电路42分别连接读出放大器活性同步生成电路25及写入电路26。
图2表示读出放大器活性同步生成电路25的电路构成。是用MOS晶体管，NAND门电路等构成。读出放大器活性同步生成电路是生成启动读出放大器的信号和以字线为非有效的信号的电路。
下面，参照图3的读出时的脉冲波形图，说明图1的SRAM的读出动作。图3中，(a)表示外部时钟信号OCLK，(b)表示预充电信号PS，(c)表示以字线为非有效的触发信号(读出时)SAEB，(d)是表示字线有效期，(e)是表示以读出放大器为有效的触发信号SAE，(f)是表示位线对14、16的电位，(g)是表示由位线选择电路20输出的位线对15、17的电位。
在时钟信号控制电路34中，由外部时钟信号OCLK形成相位延迟的预先充电信号PS。另一方面，X地址及Y地址是通过X地址译码器38及Y地址译码器32分别译码的。读出放大器活性同步生成电路25，生成以读出放大器为有效信号SAE。该信号SAE由反相器40反转，作为以同一线上的存储器单元12为有效的X行选择线，以字线22为非有效信号SAEB，被输入到X地址译码器38。另外，预充电信号PS，通过反相器36，作为被反转信号PSB(图3中没示出)被输入X地址译码器38。
由预充电信号PS的下降沿，位线电荷电路18将位线对14、16预充电，之后，通过信号PSB的下降沿，字线22为有效，选择读出存储器单元。选择的存储器单元，开始放电，在位线对之间产生电位差。另一方面，由信号PS的上升沿，读出放大器活性同步生成电路25开始放电，根据构成图2所示的读出放大器活性同步生成电路的晶体管的尺寸(门电路幅度)，决定的延迟时间后，信号SAE为高，使读出放大器24动作。另外，信号SAEB在其下降沿，字线22为低，结束读出单元的选择。
在图3的脉冲波形图(d)中，字线表示非有效的同步，在外部时钟信号OCLK的上升沿时刻开始的时间t1，并且在脉冲波形图(e)中，信号SAE用外部时钟信号OCLK的上升沿时刻开始的时间t2表示高的同步。这些时间t1、t2，如所述的那样，通过构成读出放大器活性同步生成电路25的晶体管的门电路幅度，按明确的延迟时间决定。
读出放大器24的动作同步是由关系选择出的读出单元的位线对14、16的电位的振幅，在图1的电路中，由位线选择电路20输出的位线对的电位的振幅ΔV2决定为读出放大器24的工作最小电压以上时刻以后的时刻。
在图1说明的以往的SRAM的耗电是由存储器单元部分的元件支配的，以512W×16bit的SRAM为例，读出时的全部耗电的约5成是存储器单元部分的耗电，剩下的5成是由译码器、读出放大器，输出电路等耗电。存储器单元部分的耗电，具体地说，主要是由位线对的充电电流/放电电流耗电。一般的充电电流/放电电流，是由下式：
                       I=f×c×ΔV
(f：工作频率、c：位线负载容量、ΔV：振幅电位)来决定的。这里，位线对的电位振幅为ΔV1、存储器单元的X方向(字线方向)的线上的配列数为n，当字线为有效时，线上的存储器单元全部驱动，由于对n组的位线对产生电位差，ΔV按下式计算：
ΔV=n×ΔV1，由此，存储器单元部分的电流Icell为：
Icell=f×c×n×ΔV1
由此，我们知道频率f、负载容量c如果不变化，如果存储器单元的位线对的电位的振幅ΔV1是m倍，则存储器单元的电流成为m倍。因此，存储器单元部分的耗电依赖于位线对的电位振幅ΔV1。
另外，SRAM的读出速度，信赖于信号SAE的输出同步。图1所示出的以往的SRAM的构成，使读出放大器工作的同步是由读出放大器活性同步生成电路的构成和构成其的晶体管的门电路的幅度决定的。
所述以往的SRAM存在以下问题。
(1)、SRAM不能同时实现读出时的高速化和低耗电(特别是在特开平9-2317 67号公报上刊载的SRAM)。
(2)、构成读出放大器活性同步生成电路的晶体管的门电路的幅度由于在制造时的扩散工序中决定，SRAM的设计难以最佳设计。
(3)、构成读出放大器活性同步生成电路的晶体管的门电路的幅度由于在制造时的扩散工序中决定，在SRAM的设计时，对实际芯片的评价时反馈需要时间，需要的TAT(开发时间)长。
因此，本发明的目的是提供一种以低耗电、高速化的存储器为设计重要的因素，用仅切换延迟电路的门电路段数，可容易调整最优化的存储器读出电路。
本发明的另一目的是提供一种用短TAT可进行SRAM开发的存储器读出电路。
本发明的又一目的是提供一种具有这样的存储器读出电路的SRAM。
所述那样的RAM的耗电，支配存储器单元部分的耗电。存储器单元部分的耗电是用所述的主位线对的电位振幅决定的。该位线对的电位振幅(实际是通过位线选择电路的传输门的位线对的电位振幅)，用差压动作式读出放大器放大时，用满足读出放大器动作条件的最小的读出放大器为好。另外，如将读出放大器动作的同步，在位线对的电位振幅是满足读出放大器的动作条件的最小振幅时并入，其仅关联读出速度的提高。按以上各点通过将位线对的电位振幅在读出放大器动作方面的最佳化。可同时减少可逆耗电，提高读出速度的要素。
具体说来，延迟时间的最佳化，按以下条件考虑。
(1)、将ΔVmin作为读出放大器动作时位线对振幅的最小电位差时，在SRAM读出时的字线的下降沿时，用延迟电路设计ΔV2=ΔVmin那样的信号DPSB。
(2)、在读出时，设计字线的下降沿和读出放大器有效的触发器，即同时成为信号SAE的上升沿那样的延迟电路。也就是，t1=t2。
作为实现上述最佳化条件的手段，如图4所示那样模型化延迟电路。延迟电路50具有第1延迟电路52,54。用符合上述最佳化条件(2)那样的第1延迟电路52及第2延迟电路54的门电路的段数，决定确定字线的切断同步的信号DPSB的下降沿的同步和信号SAE的上升沿的同步。通过这样2段的电路构成，用调整第1延迟电路52的门电路段数，在保持字线的下降沿的同步和信号SAE的上升沿的同步的同时性的同时，可调整ΔV2。并且以调整第2延迟电路54的门电路段数使由模拟和实际芯片上的误差等产生的上述的同步的微调整成为可能。
下面，参照附图说明本发明的实施例。
图5是表示构成本发明的一实施例的SRAM电路图。与图1的以往的电路的不同之处是去掉了读出放大器活性同步生成电路，新设置了以读出放大器为有效触发信号(读出时)的SAE信号和形成字线非有效的触发信号(读出时)的延迟电路50。其他的构成与图1同样，与图1的构成要素同样的要素，标准相同的参照符号，故省略说明。
图6表示延迟电路50的构成图。该延迟电路，相当图4所表示的延迟电路。该延迟电路50具有第1延迟电路52及第2延迟电路54，这些延迟电路通过用铝线纵连接的2N个(N是正整数)反相器分别构成。还有，图5中，虽然反相器40构成延迟电路50的一部分，但是，为明确信号的相补关系，为了方便起见，在延迟电路50的外部示出。
延迟电路52，54的反相器由于是通过铝配线纵连接的，在评价实际芯片时，用FIB(Focused Ion Beam：聚束离子束)方法，通过聚束离子束选择的刻蚀法或是通过带金属膜的铝配线的断线/接线，能够在芯片上变更构成延迟电路的反相器的段数。
通过变更反相器的段数，能够设定分别提供给延迟电路52,54的延迟时间。延迟时间的设定，如所述的那样，要做到字线的上升沿的同步和信号SAE的上升沿的同步是相同的(t1=t2)。而且，在SRAM读出时的字线的下降沿时，在延迟电路50设计ΔV2=ΔVmin那样的信号DPSB。
在连接第1延迟电路52的NAND门电路56，输入来自时钟信号控制电路34的预充电信号PS和来自写入控制电路42的写入信号WS。NAND门电路56的输出用延迟电路52延迟，通过反相器40作为信号DPSB，输入X地址译码器38。另外，来自延迟电路52的信号再通过延迟电路54延迟，作为以读出放大器24为有效信号SAE输出。
下面，参照图7的读出时的脉冲波形图说明图5的SRAM的动作。该脉冲波形图所示的波形(a)-(g)分别对应图3的脉冲波形图所示的波形(a)-(g)。但是，图7的波形(c)和(d)是通过延迟电路50形成的。
在SRAM读出时，在X地址译码器38输入来自时钟信号控制电路34的预充电信号PS通过反相器36所反转的信号PSB(图7中没示出)和由延迟电路50的反相器40延迟的信号DPSB。并且，由延迟电路50，以读出放大器为有效的信号SAE输入读出放大器24。
延迟电路50的第1及第2延迟电路52、54的延迟时间的调整的结果，如图7所示，字线是为非有效的同步和读出器有效的同步是相同的(即t1=t2)。并且信号SAE，由位线选择电路20输出的位线对14、16的电位振幅ΔV2等于读出放大器24的动作最小电压时，上升。
因此，如按图5的SRAM，使存储器单元部分的耗电减少，读出达到高速。
如按以上的实施例，位线对的电位振幅，与图1的以往电路相比，由于约为50％，读出时的存储器单元的耗电电流的减少50％。由此，RAM全部的耗电电流Iram(改善前)，如以Ietc作为存储器单元以外的耗电电流如下：
Iram=Ietc+IceU    IceU=Ietc=0.5×Iram
如按本实施例，改善后的RAM全部的耗电电流Iram′为下式：
Iram′=Ietc=0.5×IctU    所以Iram′=0.75×Iram。
如按本实施例，RAM全部的耗电电流约减少25％。
另外，如按本实施例，读出速度可最佳化读出放大器的同步，与以往相比，速度约提高20％。
如按照本发明，得到以下效果。
(1)、由于位线对的电位差的振幅是在读出放大器动作最小条件ΔVmin停止，存储器单元的耗电电流被抑制到最小限度，可实现SRAM全部的低耗电。
(2)、由于将信号SAE的发生同步，在位线对的电位差的振幅ΔVmin时比较，可最快设计读出放大器动作的同步，可实现SRAM的读出速度的提高。
(3)、由于可通过FIB手法变更延迟电路的门电路段数，能够容易进行SRAM的字线的断开和读出放大器的接通的同步调整。
(4)、在SRAM的实际设计中，通过模拟进行电路设计之后，在芯片上试作SRAM，在评价时，关于读出速度及耗电，通过选择希望的特性那样的FIB手法变更延迟电路的反相器的段数，进行评价，如得到希望的特性，可结束设计，在短TAT(开发时间)，能够开发低耗电及高速的SRAM。

Claims (16)

1．一种存储器读出电路，是将矩阵状排列的SRAM单元通过卷动放大位线对的电位的振幅的读出放大器读出的存储器读出电路，其特征于，以同一线上的SRAM单元为有效，以字线为非有效信号，和以相同的基准信号为基础形成以所述读出放大器为有效的信号。
2．根据权利要求1所述的存储器读出电路，其特征在于，具有调整以所述字线为非有交的所述信号的同步的第1同步调整电路。
3．根据权利要求2所述的存储器读出电路，其特征在于，具有调整以读出放大器为有效的所述信号的同步的第2同步调整电路。
4．根据权利要求3所述的存储器读出电路，其特征在于，所述第2同步调整电路调整以所述读出放大器为有效信号的同步，使所述字线对的电位的振幅为所述读出放大器的动作最小电压。
5．根据权利要求4所述的存储器读出电路，其特征在于，所述第1及第2同步调整电路，调整以同一线上的SRAM单元为有效，以字线为非有效的同步和以读出放大器为有效的同步是相同的。
6．根据权利要求2-5中任何一项所述的存储器读出电路，其特征在于，所述第1和/或第2同步调整电路，分别由通过接线纵连接的多个门电路构成的延迟电路。
7．根据权利要求6所述的存储器读出电路，其特征在于，可变更所述多个门电路的个数。
8．根据权利要求7所述的存储器读出电路，其特征在于，所述门电路的个数的变更，是用聚束离子束法，通过将所述接线断线或是结线来进行的。
9．一种SRAM，是将矩阵状排列的SRAM单元通过差动放大位线对的电位的振幅的读出放大读出的SRAM，其特征在于，具有同时形成以同一线上的SRAM单元为有效，以字线为非有效信号和以所述读出放大器为有效信号的存储器读出电路。
10．根据权利要求9所述的SRAM，其特征在于，所述存储器读出电路，具有调整以所述字线为非有效的所述信号的同步的第1同步调整电路。
11．根据权利要求10所述的SRAM，其特征在于，所述存储器读出电路具有调整以读出放大器为有效的所述信号的同步的第2同步调整电路。
12．根据权利要求11所述的SRAM，其特征在于，所述第2同步调整电路，调整以所述读出放大器为有效信号的同步使所述字线对的电位的振幅为所述读出放大器的动作最小电压。
13．根据权利要求12所述的SRAM，其特征在于，所述第1及第2同步调整电路，调整以同一线上的SRAM单元为有效，以字线为非有效的同步和以读出放大器为有效的同步是相同的。
14．根据权利要求10-13中任何一项所述的SRAM，其特征在于，所述第1和/和第2同步调整电路，分别由通过接线纵连接的多个门电路构成的延迟电路。
15．根据权利要求14所述的SRAM，其特征在于，可变更所述多个门电路的个数。
16．根据权利要求15所述的SRAM，其特征在于，所述门电路的个数的变更，是用聚束离子束法，通过将所述接线断线或是结线来进行的。
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