CN101221814A - 一种用于eeprom的灵敏放大器及由其构成的读电路 - Google Patents

Abstract

本发明公开了一种用于EEPROM的灵敏放大器及由其构成的读电路。本发明提供的用于EEPROM的灵敏放大器包括充电控制电路、检测电路和保持整形输出电路；充电控制电路由相同的二个充电控制子电路构成；检测为一个同或门；保持整形输出电路对检测电路的输出进行保持并整形为标准数字电平。由上述的灵敏放大器构成的读电路，包含两个完全对称的第一、第二存储模块，各灵敏放大器的两根位线分别接到第一、第二存储模块的对应位线上。该灵敏放大器电路结构简单，不需要偏置电路，占用面积小，读取速度快，动态功耗低，静态功耗几乎为0；工作电压范围大；由上述的灵敏放大器构成的读电路具有抗器件特性退化，性能稳定的特点。

Description

一种用于EEPROM的灵敏放大器及由其构成的读电路

技术领域

本发明属于非易失存储器技术领域，具体涉及一种用于EEPROM的灵敏放大器及由其构成的读电路，尤其适合于在嵌入式EEPROM中应用。

背景技术

EEPROM存储器由于既具有RAM可以随时改写存储内容的特点，又具有ROM在断电情况下长期保持存储内容的特点，因此得到广泛应用。特别是在目前SoC(System on Chip)广泛应用的情况下，EEPROM作为嵌入式存储器存储配置信息，来实现系统的在线可配置特性，具有广泛的应用。

整个EEPROM由存储阵列(memory array)和外围电路两部分构成，外围电路由列解码器(column decoder)、行解码(row decoder)、灵敏放大器(senseamplifier)、高压产生(high voltage generator)和逻辑控制(control logic)、数据锁存(data latch)等电路组成。

在EEPROM进行读操作时，芯片的主要功耗来源于灵敏放大器，并且正比于EEPROM的位宽，即灵敏放大器的个数。因此在低功耗的应用中，需要尽可能的降低灵敏放大器的功耗，从而达到降低整个EEPROM读功耗的目的。

随着目前SoC芯片工作频率的提高，也需要具有高读出速度的嵌入式EEPROM与其相适应，否则EEPROM将可能成为整个SoC性能的瓶颈。

发明内容

本发明的目的在于提供一种用于EEPROM的灵敏放大器，该灵敏放大器电路结构简单，不需要偏置电路，占用面积小，读取速度快，动态功耗低，静态功耗几乎为0；工作电压范围大；本发明还提供了由其构成的读电路，具有抗器件特性退化，性能稳定的特点。

本发明提供的用于EEPROM的灵敏放大器，其特征在于：它包括充电控制电路、检测电路和保持整形输出电路；

充电控制电路用于控制对位线电容的充电和泻放，它由相同的二个充电控制子电路构成，二个充电控制子电路受控于充电控制端，并分别对两根位线进行充放电；

检测电路用于检测上述两根位线充电时间的差异，为一个同或门，两根位线的电压作为同或门的输入；其输出连接到保持整形输出电路中PMOS管P9的栅极；

保持整形输出电路包括PMOS管P9、P10，NMOS管N9、N10和电容C1；PMOS管P9的栅极接检测电路的输出端，NMOS管N9的栅极接充电控制端，其公共漏极接电容C1的上极板；电容C1由NMOS管接成电容形式构成，上极板为NMOS管的栅极，与PMOS管P9和NMOS管N9的公共漏极和下级反相器的输入连接，下极板与地连接；PMOS管P10和NMOS管N10组成反相器结构，其公共栅极作为输入端接电容C1的上极板，其公共漏极作为灵敏放大器的输出端。

由上述的灵敏放大器构成的读电路，其特征在于：它包括K个灵敏放大器和第一、第二存储模块，其中1≤K≤64，各灵敏放大器的两根位线分别接到第一、第二存储模块的对应位线上，第一、第二存储模块的控制栅电压输入端、其公共源端以及各选择端分别对应连接在一起，其中公共源端通过受控于充电控制端的NMOS管N11与地连接，第一、第二存储块的字线各自独立控制。

本发明灵敏放大器使用同或门进行电压检测的方式来判断存储管所存储的信息，与传统灵敏放大器相比不需要偏置电路，可以采用灵活的充电控制电路和同或门构成核心电路，充电控制电路完成对位线的预充电过程，由同或门作为检测电路，结构十分简单。充电控制电路在空闲状态时对大电容节点进行放电，保证每次读出的初始条件一致的同时避免了悬空节点可能存在的干扰电荷，保证了读出信号的稳定性；由于电压检测电路采用CMOS门电路的形式进行，因此具备了CMOS门电路静态功耗极低的优点；该灵敏放大器的检测电路在充电电路的位线开始预充电时就进行检测，并且只需要等到位线上的电压上升到同或门的转折电平后，就可以把检测结果输出到下一级电路，即充电电路和检测电路几乎是同时工作的，所以实现了快速读出的目标。综上所述，这种新型结构的灵敏放大器利用存储单元存储信息为1和为0时位线所驱动总电容大小的不同的原理，再通过左右两条位线对左右两个存储模块充电时间的差异，以及这种差异所导致灵敏放大器中一个特置晶体管电容上电荷量积累的多少，来决定灵敏放大器输出高电平或者低电平，从而实现了存储数据的顺利快速读出。

由上述的灵敏放大器构成的读电路具有抗器件特性退化，性能稳定的特点。

附图说明

图1为本发明灵敏放大器的结构示意图。

图2为本发明灵敏放大器的一个实例。

图3为半边存储单元组织的结构示意图。

图4为由灵敏放大器构成的读电路的结构示意图。

具体实施方式

下面结合附图和实例对本发明作进一步详细的说明。

如图1所示，本发明提供的灵敏放大器包括充电控制电路1、检测电路2和保持整形输出电路3。

充电控制电路1用于控制对位线电容的充电和泻放，充电控制电路1由相同的二个充电控制子电路11、12构成，分别对两根位线进行充电。在空闲状态，充电控制电路对位线上的电荷进行泻放，使位线上的电压保持初始状态；在工作状态时，受控于控制控制信号对位线的进行充电。充电控制电路可以由灵活多样的实现的方式，单级反相器是最简单的结构，也可以为增加驱动能力而使用2n+1(n为不小于0的整数)级逐级加大尺寸的反相器的级联实现，还可以采用受控的电流源实现恒流的充放电。

检测电路2用于检测两边位线充电时间的差异，它为一个同或门。同或门也可以有灵活实现方式，从逻辑风格上可以采用互补CMOS、有比逻辑(伪NMOS)、DCVSL、传输管逻辑和动态CMOS等，从逻辑结构上可以采用 $L=\mathrm{AB}+\stackrel{\‾}{A}\stackrel{\‾}{B},$ $L=\stackrel{\‾}{\stackrel{\‾}{\mathrm{AB}}\·\stackrel{\‾}{\stackrel{\‾}{A}\stackrel{\‾}{B}}},$ $L=\stackrel{\‾}{\stackrel{\‾}{A+B}+\mathrm{AB}}$ 等。

保持整形输出电路3用于将读出数据进行保持，并将其整形为标准的数字电平，输出给下级数字电路使用。当EN为高电平时，并且PMOS管P9的栅极为高电平，C1上的电荷通过NMOS管N9管泻放到地，因此C1的上极板电压为低电平(0V)，经过反相器反相后输出端OUT输出高电平；当EN为低电平时，NMOS管N9关闭，当PMOS管P9的栅极输入短时的低电平脉冲，PMOS管P9打开，通过其对电容C1进行充电，当脉冲低电平时间足够长时，C1被充至高电平(接近或者等于VCC)，经过反相器反相后输出低电平(0V)，当脉冲低电平时间极短时，C1将不能够被充至高电平而保持低电平(接近或者等于0V)，经过反相器反相后输出端OUT输出高电平(VCC)；此时，只要保证EN为低电平，则NMOS管N9关闭，当PMOS管P9栅极重新回到高电平后，PMOS管P9关闭，由于电容C1上存储的电荷无充放回路，因此C1上极板电压保持不变，读出的数据得到了保持。

下面以最简单的单级反相器结构为例，说明充电控制电路1的具体结构。

充电控制电路包括PMOS管P1、P2和NMOS管N1、N2；PMOS管P1和NMOS管N1组成反相器结构，其公共栅极作为充电控制端EN，其公共漏极与第二存储模块RB的位线BLR相连作为第一充电输出端；P2、N2采用同样的连接方式，其公共漏极与第一存储模块LB的位线BLL相连作为第二充电输出端；当EN为高电平时，PMOS管P1、P2关闭，NMOS管N1、N2打开，将第一、第二存储模块LB、RB的位线BLL和BLR的电位均拉至低电平。第一、第二存储模块LB、RB的位线BLL和BLR作为充电控制电路的输出，输出信号进入下一级的检测电路。当EN为低电平时，两个充电控制电路通过两个PMOS管P2和P1分别对第一、第二存储模块LB、RB的位线BLL和BLR同时进行充电。

下面以采用互补CMOS逻辑风格， $L=\stackrel{\‾}{\stackrel{\‾}{A+B}+\mathrm{AB}}$ 逻辑结构的同或门为例，说明检测电路2的具体结构。

检测电路包括PMOS管P3、P4、P5、P6、P7、P8和NMOS管N3、N4、N5、N6、N7、N8。PMOS管P3、P4和NMOS管N3、N4组成或非门结构；PMOS管P5、P6、P7和NMOS管N5、N6、N7组成逻辑关系为1-2与或非门结构；PMOS管P8和NMOS管N8组成反相器结构。PMOS管P3和NMOS管N3的公共栅极作为或非门的一个输入端，与第一存储模块LB的位线BLL相连，PMOS管P4和NMOS管N4的公共栅极作为或非门的另一个输入端，与第二存储模块RB的位线BLR相连，PMOS管P3的漏极与PMOS管P4的源极相连，PMOS管P4和NMOS管N3、N4的公共漏极作为或非门的输出，与下一级的1-2与或非门结构中的或输入端相连；PMOS管P5和NMOS管N5的公共栅极作为1-2与或非门的一个与输入端，与第一存储模块LB的位线BLL相连，PMOS管P6和NMOS管N6的公共栅极作为1-2与或非门的另一个与输入端，与第二存储模块RB的位线BLR相连，NMOS管N5的源极与NMOS管N6的漏极相连，PMOS管P5、P6的漏极与PMOS管P7的源极相连，PMOS管P7和NMOS管N5、N7的公共漏极作为1-2与或非门的输出与后级反相器相连；PMOS管P8和NMOS管N8的公共栅作为反相器的输入与前级1-2与或非门的输出相连，其公共漏极作为输出端，与下级保持整形输出电路相连。以上结构构成同或门，即输出L＝BLL⊙BLR。当BLL与BLR电平相同时(即均为高电平或者均为低电平时)，输出为高电平；当BLL与BLR电平不同时(即BLL为高电平BLR为低电平或BLR为高电平BLL为低电平时)，输出为低电平。检测电路的输出信号进入下一级的保持整形电路。

如图3所示，灵敏放大器相连接的EEPROM的半边存储阵列基本结构，EEPROM半边存储阵列容量为n×m字节，组织成m行n列的最小选择单元为一字节的结构，同一列中对应位的位线(BLxy，其中x∈(0，1…，m)，y(0，1…，n))连接在一起，同一行中的字线(WLx)连接在一起，字线(WL0-WLm)对m行进行选择，选中行字线为高电平，同时相应的控制栅电压CG被送入所在行的存储单元的浮栅管的控制栅上，未选中行单元为低电平，所在行存储单元的浮栅管保持低电平；选择线(SG0-SGn)对n列进行选择，选择连通到灵敏放大器的列，被选中列选择线为高电平，未选中列为低电平。

如图4所示，由灵敏放大器构成的读电路的结构为：SA0到SA7表示8个灵敏放大器模块，其中灵敏放大器的内部电路如图1所示。LB、RB分别为第一、第二存储模块，第一、第二存储模块对应的内部电路均如图3所示。灵敏放大器的BLL和BLR端分别接到第一、第二存储模块LB、RB的对应位线上，第一、第二存储模块的控制删电压输入端CG、公共源端S线以及选择线SG0-SGn分别对应连接在一起，其中公共源端S通过受控于充电控制端EN的NMOS管N11与地连接，第一、第二存储块的字线(WL0-WLm)独立控制。

上述组织结构以存储器位宽为8为例，对于其他位宽(1-64)的存储器同样适用，只需同时相应增加或者减少第一存储块与第二存储块中的最小寻址单元中的存储单元(Cell)的个数和灵敏放大器的个数即可。

以下描述的电压单位为伏特(V)。定义存储“0”信息的浮栅管的阈值电压为Vtprogram，存储“1”信息的浮栅管的阈值电压为Vterase。(Vterase大于Vtprogram)

电路工作过程如下：

不工作时，EN为高电平，图2中灵敏放大器的充电控制电路1中的NMOS管N1、N2导通，第一、第二存储块的位线BLL和BLR上电荷分别通过N1和N2进行泻放，均被下拉到低电平，此时检测电路2中的同或门输出高电平，因此保持整形输出电路3中的PMOS管P9关断，NMOS管N9开启，电容C1上的电荷通过N9进行泻放，电容C1上极板电压被下拉到地，由PMOS管P10和NMOS管N10组成的反相器输出高电平；同时由于EN为高电平，图4中的NMOS管N11开启，将公共源端(S)的电位下拉到地；

工作时，以读出第一存储块第二行第一列的数据为例说明如图4所示，首先EN仍然保持高电平，被选中的列(第一列)对应的选择信号SG0输入高电平(3.3V)，其他选择信号SG1-SGn输入低电平(0)，被选中行(第二行)对应的字线信号WLL1输入高电平(3.3V)，其他字线信号WLL0、WLL2-WLLm、WLR0-WLRm均输入低电平(0)，控制栅电压输入端CG送入读电压V_CG：

V_CG＝(Vtprogram+Vterase)/2

此时被选中存储单元中除控制栅和选择栅上节点电压为分别为VCC和V_CG外，其他所有节点均被图2中下拉管NMOS管N2和N9下拉到地(0)；

然后EN置为低电平(0)，图4中的NMOS管N11关断，公共源端S与地断开连接，图2中的PMOS管P1、P2开启，分别对第一、第二存储块的位线BLL、BLR进行充电；对于第二存储块的位线，由于所有字线WLR0-WLRm均为低电平，所有存储单元均未开启，图2中的PMOS管P1只需对位线上连接的m个存储单元的选择管的漏极电容充电，总的充电电容大小为C_ref＝C_MSD×m，其中C_MSD为选择管MS的漏极对地的寄生电容值；对于第一存储块，将根据存储信息的不同分别进行分析。

当存储单元上存储信息为“1”时，浮栅管的阈值电压为Vterase，由于V_CG＝(Vtprogram+Vterase)/2＜Vterase，对应存储单元的浮栅管不开启，图2中的PMOS管P2只需对位线上连接的1个被选中存储单元浮栅管的漏极电容和(m-1)个未被选中的存储单元选择管的漏极电容进行充电，总的充电电容大小C_tot＝C_MCD+C_MSD×(m-1)，其中C_MCD为浮栅管漏极对地的寄生电容值，由于选择管和浮栅管的尺寸接近，因此可以认为C_MCD≈C_MSD，则有C_tot≈C_ref，即预充电充电电容相同，同时由于充电管PMOS管P1、P2的尺寸相等，并且偏置条件相同(两者的栅都与充电控制端EN连接)，并且BLL和BLR的初始电位均相同(均在空闲状态时被下拉到地，电位为0)，因此可以认为对BLL和BLR充电时，两者上升速度几乎相同，并几乎同时通过图2中检测电路同或门的转折电平，即两者的逻辑电平只有极短的时间不同，因此检测电路只会输出极短的一个低电平脉冲，而由于低电平脉冲时间过短，C1通过图2中的PMOS管P9充电的时间极短，C1上极板电位稍稍上升，但达不到由图2中PMOS管P10和NMOS管N10组成的反相器的转折电平，因此灵敏放大器输出端OUT输出为高电平(VCC)；此后在EN为低电平时，图2中PMOS管P9管保持关断，NMOS管N9保持关断，C1无充放回路，电位保持低电平(0)不变，输出端仍然输出高电平(VCC)；

当存储单元上存储信息为“0”时，浮栅管的阈值电压为Vtprogram，由于V_CG＝(Vtprogram+Vterase)/2＞Vtprogram，对应存储单元的浮栅管开启，图2中的PMOS管P2需对位线上连接的所有存储单元共用的源端S进行充电和(m-1)个未被选中的存储单元选择管的漏极电容进行充电，总的充电电容大小C_tot＝C_SOURCE+C_MSD×(m-1)，其中C_SOURCE为该位灵敏放大器均分到的源端电容大小，C_SOURCE＝C_SOURCE/x，其中x为被选中字节中存储信息为“0”的个数，x∈(1，2，3…8)，C_SOURCE为源端总的寄生电容，C_SOURCE＝8×m×n×C_MCS，由于选择管和浮栅管的尺寸接近，因此可以认为C_MCS≈C_MSD，则有C_tot与C_ref的比值为k＝C_tot/C_ref＝(8×n)/x+1-(1/m)，选取合适的n、m值(即选择合适的存储器的结构)可以保证k＞＞1，即C_tot＞＞C_ref，在充电管PMOS管P1、P2的尺寸相等，并且偏置条件相同(两者的栅都与充电控制端EN连接)，并且BLL和BLR的初始电位均相同(均在空闲状态时被下拉到地，电位为0)的情况下，BLR由于充电电容小，电压迅速上升至高电平，而BLL由于充电电容大，上升速度缓慢，因此在充电过程中，存在一段时间，在这段时间内BLR已经升压超过检测电路同或门的转折电平，而此时BLL电位仍然在检测电路同或门的转折电平之下，此时同或门输出为低电平，并且由于充电电容的差别较大，因此低电平的持续时间较长，C1通过图2中的PMOS管P9充电的时间较长，通过一段时间Δt，C1上极板电位才上升达到由图2中PMOS管P10和NMOS管N10组成的反相器的转折电平，因此灵敏放大器输出端OUT输出为低电平(0)；此后在EN为低电平时，当BLL、BLR均超过同或门的转折电平后，图2中PMOS管P9管保持关断，NMOS管N9保持关断，C1无充放回路，C1上极板电位保持高电平(约为VCC)不变，输出端仍然输出低电平(0)。

实例：

本实例的描述是基于采用SMIC(中芯国际)0.35μm带嵌入式EEPROM工艺基础上进行电路设计。工艺库定义存储“1”信息的浮栅管MC管的阈值电压为4V，存储“0”信息的浮栅管MC管的阈值电压为-1V。整个EEPROM的工作电压VCC＝3V。

电路工作时，在CG和SG分别加的电压分别为1.5V和3V，向BL充电后，如果浮栅管MC管存储“0”信息，则浮栅管MC导通，选中的存储块的位线电容远大于未选中存储块的电容，在输出端得到“0”的读出信号；若浮栅管MC管存储“1”信息，则浮栅管MC管不导通两边存储块的位线电容基本相同，因此读出为“1”。

Claims (2)

1.一种用于EEPROM的灵敏放大器，其特征在于：它包括充电控制电路(1)、检测电路(2)和保持整形输出电路(3)；

充电控制电路(1)用于控制对位线电容的充电和泻放，它由相同的二个充电控制子电路(11、12)构成，二个充电控制子电路(11、12)受控于充电控制端(EN)，并分别对两根位线(BLL、BLR)进行充放电；

检测电路(2)用于检测上述两根位线(BLL、BLR)充电时间的差异，为一个同或门，两根位线(BLL、BLR)的电压作为同或门的输入；其输出连接到保持整形输出电路(3)中PMOS管P9的栅极；

保持整形输出电路(3)包括PMOS管P9、P10，NMOS管N9、N10和电容C1；PMOS管P9的栅极接检测电路的输出端，NMOS管N9的栅极接充电控制端(EN)，其公共漏极接电容C1的上极板；电容C1由NMOS管接成电容形式构成，上极板为NMOS管的栅极，与PMOS管P9和NMOS管N9的公共漏极和下级反相器的输入连接，下极板与地连接；PMOS管P10和NMOS管N10组成反相器结构，其公共栅极作为输入端接电容C1的上极板，其公共漏极作为灵敏放大器的输出端。

2.由权利要求1所述的灵敏放大器构成的读电路，其特征在于：它包括K个灵敏放大器和第一、第二存储模块(LB、RB)，其中1≤K≤64，各灵敏放大器的两根位线(BLL、BLR)分别接到第一、第二存储模块(LB、RB)的对应位线上，第一、第二存储模块的控制栅电压输入端(CG)、其公共源端(S)以及各选择端分别对应连接在一起，其中公共源端(S)通过受控于充电控制端(EN)的NMOS管N11与地连接，第一、第二存储块的字线各自独立控制。

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