CN115662483A

CN115662483A - Sram存储单元阵列、读写方法、控制器及系统

Info

Publication number: CN115662483A
Application number: CN202211673015.5A
Authority: CN
Inventors: 刘政林; 邓茜; 于润泽; 黎振豪; 汪钊旭
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2022-12-26
Filing date: 2022-12-26
Publication date: 2023-01-31
Anticipated expiration: 2042-12-26
Also published as: CN115662483B

Abstract

本发明公开了一种SRAM存储单元阵列、读写方法、控制器及系统，属于集成电路设计领域，包括：阵列中的SRAM存储单元包含7个MOS管；每一行中，所有单元的两个写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的单元的读字线连接节点连接至同一个充电PMOS管；每一列单元的写位线连接节点、写位线非连接节点、读位线连接节点分别连接至一条写位线、一条写位线非和一条读位线；每一个充电PMOS的管源、漏极中，一极连接单元的读字线连接节点，另一极接VDD，栅极接读字线信号；每一条读位线接一个放电NMOS管，所有放电NMOS管的栅极连接相互连接，用于接放电信号。本发明能够减小SRAM存储单元阵列的面积，并优化阵列的读操作性能。

Description

SRAM存储单元阵列、读写方法、控制器及系统

技术领域

本发明属于集成电路设计领域，更具体地，涉及SRAM存储单元阵列、读写方法、控制器及系统。

背景技术

静态随机存取存储器(Static Random-Access Memory，SRAM)广泛应用于嵌入式设备中，SRAM的性能和功耗直接影响了系统的性能和功耗，因此，对于功耗敏感型应用来说，降低SRAM的功耗至关重要。由于系统的功耗与电源电压的平方成正比，因此，降低电源电压可以很大程度地降低系统的动态功耗，这使得低压SRAM的设计成为一个研究热点。

图1为现有技术中一种读写分离的双端口SRAM及位线预充电电路，该SRAM存储单元由8个MOS晶体管组成，具体包括：交叉耦合的第一反相器和第二反相器，第一反相器具有第一上拉晶体管P1和第一下拉晶体管N1，第二反向器具有第二上拉晶体管P2和第二下拉晶体管N2；所述第一反相器具有第一存储节点Q，所述第二反相器具有第二存储节点QB；与所述第一存储节点Q相连的第一传输晶体管NP1，与所述第二存储节点QB相连的第二传输晶体管NP2；与所述第一存储节点Q或者所述第二存储节点QB相连的读下拉晶体管RD，与读下拉晶体管RD相连的读取晶体管RP。该电路的位线预充电电路由一个PMOS管构成，该PMOS管的栅极连接预充电控制信号PRE，如图2所示。

上述SRAM存储单元每一次操作前都需要对读位线进行预充电，上述电路的位线预充电操作过程为：每一次读/写操作之前，先将预充电控制信号PRE置于低电平，预充电PMOS管导通，将读位线RBL充电到高电平。

如图2所示，上述电路的读操作过程为：先将预充电控制信号PRE置于低电平，通过预充电管对读位线RBL进行预充电，将RBL充电到高电平。然后将预充电控制信号PRE置于高电平，关闭预充电管，再将读字线信号RWL置为高电平。若被选中SRAM单元存储的数据是“1”，则读取晶体管关闭,读位线到地的通路被切断，RBL将保持在高电平，此时读出数据“1”；若被选中SRAM单元存储的数据是“0”，则读取晶体管打开，读位线通过读取晶体管和读下拉晶体管对地放电，RBL的电平降低至低电平，此时读出数据“0”。

读写分离的双端口SRAM的读功耗主要包括读位线RBL的动态功耗，读位线的动态功耗

的公式可表示为：

；其中，

是一根读位线的寄生电容；

是位线的电压摆幅，

是SRAM的读操作频率。位线电压的下降幅度取决于读字线的开启时间和被选中SRAM单元存储节点的逻辑值。

上述SRAM存储单元中含有较多的晶体管，在实施时需要较大的版图面积，并且每进行一次读/写操作都需要对读位线进行预充电，导致读功耗较高。此外，当电源电压降低到阈值附近时，晶体管的寄生电容和亚阈值漏电电流增加，会导致SRAM的速度严重降低，出现读错误的几率变大。因此，上述SRAM并不适合工作在近阈值电压下。

针对图1所示的由8个MOS管构成的SRAM存储单元所存在的问题，有研究提出了有7个MOS管构成的SRAM存储单元，即7T-SRAM存储单元，该SRAM存储单元中晶体管数量更少，在实施时版图面积较少，但基于该SRAM存储单元的阵列结构在面积、操作性能、功耗等方面仍然需要进一步优化。

发明内容

针对现有技术的缺陷和改进需求，本发明提供了一种SRAM存储单元阵列、读写方法、控制器及系统，其目的在于，减小SRAM存储单元阵列的面积，并优化SRAM单元阵列的读操作性能。

为实现上述目的，按照本发明的一个方面，提供了一种SRAM存储单元阵列，各SRAM存储单元均包含7个晶体管；

阵列的每一行中，各SRAM存储单元的第一写字线连接节点、第二写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的SRAM存储单元的读字线连接节点连接至同一个充电PMOS管；

阵列的每一列中，各SRAM存储单元的写位线连接节点连接至同一条写位线，各SRAM存储单元的写位线非连接节点连接至同一条写位线非，各SRAM存储单元的读位线连接节点连接至同一条读位线；

每一个充电PMOS的管源、漏极中，一极连接至对应的SRAM存储单元的读字线连接节点，另一极接VDD，栅极接读字线信号；

每一条读位线与一个放电NMOS管的源、漏极中的一极相连，放电NMOS管的源、漏极中的另一极接地；所有放电NMOS管的栅极连接相互连接，用于接放电信号。

进一步地，读位线采用层次化设计。

按照本发明的又一个方面，提供了上述SRAM存储单元阵列的读写方法，读操作的执行包括：

确定SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元，并将读目标单元所连接的充电PMOS管的读字线信号置为低电平；

将放电信号置为低电平；

读取读目标单元所连接的读位线的电平信号，若为高电平，则判定所读取的数据为“1”；若为低电平，则判定所读取的数据为“0”。

进一步地，本发明提供的读写方法，写操作的执行包括：

确定SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；

将写目标单元所连接的写位线和写位线非置为一一对相反的电平；写入数据“0”时，写位线被置为低电平，写入“1”时，写位线被置为高电平；

将写目标单元所连接的写字线置于高电平，完成数据写入。

进一步地，本发明提供的读写方法，还包括：在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。

按照本发明的又一个方面，提供了上述SRAM存储单元阵列的读写控制器，包括：

寻址模块，用于在执行读操作时，确定SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元；

预充电模块，用于在执行读操作时，将读目标单元所连接的充电PMOS管的读字线信号置为低电平；

放电控制模块，用于在执行读操作时将放电信号置为低电平；

以及读取模块，用于读取读目标单元所连接的读位线的电平信号，并在该电平信号为高电平，判定所读取的数据为“1”，在该电平信号为低电平时，判定所读取的数据为“0”。

进一步地，本发明提供的读写控制器，其中的寻址模块，还用于在执行写操作时，确定SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；

并且，读写控制器还包括：

写入模块，用于将写目标单元所连接的写位线和写位线非置为一一对相反的电平；写入数据“0”时，写位线被置为低电平，写入“1”时，写位线被置为高电平；

以及写控制模块，用于将写目标单元所连接的写字线置于高电平，完成数据写入。

进一步地，本发明提供的读写控制器，其中的放电控制模块，还用于在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。

按照本发明的又一个方面，提供了一种SRAM存储系统，包括本发明提供的上述SRAM存储单元阵列，以及本发明提供的上述读写控制器。

总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果。

（1）本发明提供的SRAM存储单元阵列中，每个单元仅包含7个晶体管，并且同一行中由同一个列选择信号控制的多个SRAM单元共享一个充电PMOS管，由同一个预充电控制信号控制，进一步提高的SRAM的面积利用效率，并且，能够避免因一行中所有存储单元都直接与读字线信号相连而导致的读字线信号负载过大、充电速度缓慢的问题，有效提高SRAM存储阵列的数据读出速度。

（2）本发明提供的SRAM存储单元阵列，采用读字线RWL驱动充电管对位线进行充电，充电管为PMOS管，根据PMOS管传递强“1”的特性，在给位线充电时选择PMOS作为读取晶体管，这样可以确保位线电压能够被充电至较高水平，达到输出缓冲器的阈值电压，降低了发生读错误的可能性。

（3）本发明提供的SRAM存储单元阵列中，位线分为两个层次，子位线和全局位线。同一列上的部分存储单元连接至同一根子位线，再由子位线驱动一根全局位线。这样的层次化设计可以将连接全局位线的MOS晶体管的数量大大减小，进而减少同一根子位线上的寄生电容，从而降低每次读操作的功耗，并加快读出速度。

（4）本发明所提供的SRAM存储单元阵列的读写方法，只有当列选择信号和行选择信号同时有效时，被选中的SRAM存储单元的读字线连接节点才会被充电至高电平，并且只有读字线连接节点为高电平并且被选中的SRAM存储单元存储的值为“1”时，读位线才会被充电至高电平，因此，可以有效减小读位线充电的频率，从而减小读操作的动态功耗，同时，未被选中的读位线不会被充电，从而减小了位线的漏电功耗；同时，本发明实现了选择性地对读位线进行预充电，简化了读出电路，降低了读操作的功耗。

（5）本发明仅在执行读操作时，根据读取单元存储的数据选择性的将读位线充电至高电平，在读操作执行结束后，通过放电信号将读位线放电至低电平，因此，在读操作执行期间的其他时间，读位线都维持在低电平，有效缓解了因为漏电而导致的读取错误，即使在近阈值电压下，也能够准确完成数据读取，因此，本发明所提供的SRAM存储单元阵列，是一种宽电压域的SRAM存储单元阵列，其读写稳定性得到了有效增强。

附图说明

图1为现有的SRAM存储单元及其预充电电路示意图。

图2为现有的SRAM存储单元阵列示意图。

图3为本发明实施例提供的SRAM存储单元示意图。

图4为本发明实施例提供的SRAM存储单元阵列示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

在本发明中，本发明及附图中的术语“第一”、“第二”等（如果存在）是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

为了进一步改善SRAM存储器的性能，本发明提供了一种基于7T-SRAM存储单元的SRAM存储单元阵列，以及针对该SRAM存储单元阵列的读写方法和控制器。在详细解释本发明的技术方案之前，先对本发明所涉及的7T-SRAM存储单元的结构作出如下解释说明。

如图3所示，7T-SRAM存储单元包括：第一反相器、第二反相器、第一传输NMOS管NP1、第二传输NMOS管NP2以及读取PMOS管RP；

如图3所示，第一反相器包括上拉晶体管P1和下拉晶体管N2，上拉晶体管P1的源极接VDD，下拉晶体管N1的源极接地，上拉晶体管P1的栅极与下拉晶体管N1的栅极相连，连接端为第一反相器的输入端；上拉晶体管P1的漏极与下拉晶体管N1的漏极相连，连接端为第一反相器的输出端；

第二反相器包括上拉晶体管P2和下拉晶体管N2，上拉晶体管P2的源极接VDD，下拉晶体管N2的源极接地，上拉晶体管P2的栅极与下拉晶体管N2的栅极相连，连接端为第二反相器的输入端，上拉晶体管P2的漏极与下拉晶体管N2的漏极相连，连接端为第二反相器的输出端；

第一反相器的输出端与第二反相器的输入端相连接，连接端作为存储节点Q；第一反相器的输入端与第二反相器的输出端连接，连接端作为存储节点QB；

第一传输NMOS管NP1的栅极作为SRAM存储单元的第一写字线连接节点，用于连接写字线，即图3中的WWL；第一传输NMOS管NP1的源、漏极中，一极与存储节点Q相连，另一极作为SRAM存储单元的写位线连接节点，用于连接写位线，即图3中的WBL；

第二传输NMOS管NP2的栅极作为SRAM存储单元的第二写字线连接节点，用于连接写字线，即图3中的WWL；第二传输NMOS管NP2的源、漏极中，一极与存储节点QB连接，另一极作为SRAM存储单元的写位线非连接节点，用于连接写位线非，即图3中的WBLB；同一个SRAM存储单元所连接的写位线和写位线非在执行写操作时，会被置为一对相反的电平；

读取PMOS管RP的栅极与存储节点QB相连；读取PMOS管的源、漏极中，一极作为SRAM存储单元的读字线连接节点即图3中的RWLD，另一极作为SRAM存储单元的读位线连接节点，用于连接读位线，即图3中的RBL。

对比图3和图1可知，相比于传统的包含8个晶体管的SRAM存储单元，图3所示的7T-SRAM存储单元仅包含7个晶体管，单元中晶体管数量更少，因此，在实施时，能够有效减少版图面积。

以下为实施例。

实施例1：一种SRAM存储单元阵列，如图4所示，其中的每一个SRAM存储单元均为上述7T-SRAM存储单元，本实施例中，每一行包含4个SRAM存储单元，且同一行中的每两个SRAM存储单元由同一个列选择信号控制。例如，第0行中的单元Cell_A0和Cell_B0通过共一个列选择信号控制，Cell_A1和Cell_B1通过共一个列选择信号控制。

同一行中，各SRAM存储单元的第一写字线连接节点、第二写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的SRAM存储单元的读字线连接节点连接至同一个充电PMOS管；

同样以第0行为例，Cell_A0和Cell_B0的第五节点连接至同一条读字线RWL0_0控制的充电PMOS管PQ1，Cell_A1和Cell_B1的第五节点连接至同一条读字线RWL0_1控制的充电PMOS管PQ2。

同一列中，各SRAM存储单元的写位线连接节点连接至同一条写位线，各SRAM存储单元的写位线非连接节点连接至同一条写位线非，各SRAM存储单元的读位线连接节点连接至同一条读位线。

每一个充电PMOS管源、漏极中的一极连接相应存储单元的读字线连接节点，另一极接VDD，栅极接读字线信号；

同样以第0行为例，Cell_A0和Cell_B0的读字线连接节点均与充电PMOS管PQ1相连，充电PMOS管PQ1所连接的读字线信号为RWL0_0，Cell_A1和Cell_B1的读字线连接节点均与充电PMOS管PQ2相连，充电PMOS管PQ2所连接的读字线信号为RWL0_1。

每一条读位线与一个放电NMOS管的源、漏极中的一极相连，放电NMOS管的源、漏极中的另一极接地；所有放电NMOS管的栅极连接相互连接，用于接放电信号，即图4中的DCS信号。

本实施例提供的SRAM存储单元阵列中，每个单元仅包含7个晶体管，并且同一行中由同一个列选择信号控制的多个SRAM单元共享一个充电PMOS管，由同一个预充电控制信号控制，进一步提高的SRAM的面积利用效率；此外，考虑到一列上的所有单元都连接至同一条位线作为充电的负载时，对位线充电的速度很慢，本实施例中，位线分为两个层次，子位线和全局位线，同一列上的部分存储单元连接至同一根子位线，再由子位线驱动一根全局位线，该全局位线即为最终读出数据的读位线，这样的层次化设计可以将连接全局位线的MOS晶体管的数量大大减小，进而减少同一根子位线上的寄生电容，从而降低每次读操作的功耗。

实施例2：一种SRAM存储单元阵列的读写方法，本实施例中的SRAM存储单元阵列即为上述实施例1所提供的SRAM存储单元阵列。

以读取存储单元Cell_A0中存储的数据为例，本示例中，读操作的执行包括：

确定SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元，即Cell_A0；在实际读取过程中，从读操作的读取地址可解析出读目标单元所在行地址和列地址，完成读目标单元的定位；

将读目标单元所连接读字线的充电PMOS管的读字线信号置为低电平，将放电信号置为低电平，也就是将Cell_A0所对应的充电PMOS管PQ1的预充电控制信号RWL0_0置为低电平，将DCS置为低电平，此时预充电管PQ1导通，放电管PD1关断，RWLD被充电至高电压VDD；

若cell_A0存储的数据是“1”，则所述第二存储节点QB的值为“0”，读取晶体管RP导通，位线sub_RBL0被充电至高电平，读出数据“1”；若cell_A0存储的数据是“0”，则所述第二存储节点QB的值为“1”，读取晶体管RP关断，位线sub_RBL0不会被充电，保持在低电平，此时读出数据“0”；基于此，本实施例在执行读操作时，将读字线信号和放电信号均置为低电平之后，还包括：读取读目标单元所连接的读位线的电平信号，若为高电平，则判定所读取的数据为“1”；若为低电平，则判定所读取的数据为“0”。

本实施例中在执行读操作时，被选中单元的对应的读字线信号被置为低电平，然后充电PMOS管导通，根据单元内存储的数据选择性对位线进行预充电，每一根位线连接一个放电NMOS管，数据读出后，放电NMOS管导通，将位线中电荷泄放到地，从而确保在写操作和保持操作期间位线保持在低电平。并且，本实施例中，同一行中不同的列选信号对应不同的读字线信号，确保只有被选中列的单元才会开启充电操作，进一步降低了读功耗。

此外，只有当列选择信号和行选择信号同时有效时，被选中的SRAM存储单元的读字线存储节点才会被充电至高电平，并且只有读字线存储节点为高电平并且被选中的SRAM存储单元存储的值为“1”时，读位线才会被充电至高电平，因此，可以有效减小读位线充电的频率，从而减小读操作的动态功耗，同时，未被选中的读位线不会被充电，从而减小了位线的漏电功耗；并且在读取过程中，选择性地对读位线进行预充电，简化了读出电路，降低了读操作的功耗。

本实施例的写操作执行方式与图2所示的现有SRAM存储单元阵列的写操作执行方式类似。以对存储单元Cell_A0写入数据为例，本示例中，写操作的执行包括：

确定SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元，即Cell_A0；

将写目标单元所连接的写位线WBL0和写位线非WBL_B0置为一一对相反的电平；写入数据“0”时，写位线被置为低电平，写入“1”时，写位线被置为高电平；

将写目标单元所连接的写字线，即WWL0置于高电平，完成数据写入。

为了提高读写稳定性，本实施例还包括，在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。由于本实施例仅在执行读操作时，将读位线的置于高电平，在读/写操作执行结束后，通过放电信号将读位线放电至低电平，因此，在读操作执行期间的其他时间，读位线都维持在低电平，有效缓解了因为漏电而导致的读取错误，即使在近阈值电压下，也能够准确完成数据读取，因此，本发明所提供的SRAM存储单元阵列，是一种宽电压域的SRAM存储单元阵列，其读写稳定性得到了有效增强。同时，本实施例通过直接与位线相连的放电NMOS管进行放电，并且每次读/写操作后放电管都会短暂开启，泄放位线上的电荷，防止位线电荷积累，确保读出数据的正确性。

实施例3：一种SRAM存储单元阵列的读写控制器，本实施例中的SRAM存储单元阵列即为上述实施例1所提供的SRAM存储单元阵列。

本实施例包括：

读取模块，用于读取读目标单元所连接的读位线的电平信号，并在该电平信号为高电平，判定所读取的数据为“1”，在该电平信号为低电平时，判定所读取的数据为“0”；

寻址模块，还用于在执行写操作时，确定SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；

以及写控制模块，用于将写目标单元所连接的写字线置于高电平，完成数据写入；

放电控制模块，还用于在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。

本实施例中，各模块的具体实施方式，可参考上述实施例2中的描述，在此将不做复述。

实施例4：一种SRAM存储系统，包括上述实施例1提供的SRAM存储单元阵列，以及上述实施例3提供的读写控制器。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种SRAM存储单元阵列，其特征在于，各SRAM存储单元均包含7个晶体管；

所述阵列的每一行中，各SRAM存储单元的第一写字线连接节点、第二写字线连接节点均连接至同一条写字线，且由同一个列选择信号控制的SRAM存储单元的读字线连接节点连接至同一个充电PMOS管；

所述阵列的每一列中，各SRAM存储单元的写位线连接节点连接至同一条写位线，各SRAM存储单元的写位线非连接节点连接至同一条写位线非，各SRAM存储单元的读位线连接节点连接至同一条读位线；

2.如权利要求1所述的SRAM存储单元阵列，其特征在于，读位线采用层次化设计。

3.如权利要求1或2所述的SRAM存储单元阵列的读写方法，其特征在于，读操作的执行包括：

确定所述SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元，并将读目标单元所连接的充电PMOS管的读字线信号置为低电平；

将放电信号置为低电平；

4.如权利要求3所述的读写方法，其特征在于，写操作的执行包括：

确定所述SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；

将写目标单元所连接的写字线置于高电平，完成数据写入。

5.如权利要求3或4所述的读写方法，其特征在于，还包括：在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。

6.如权利要求1或2所述的SRAM存储单元阵列的读写控制器，其特征在于，包括：

寻址模块，用于在执行读操作时，确定所述SRAM存储单元阵列中被读操作选中的SRAM存储单元，作为读目标单元；

7.如权利要求6所述的读写控制器，其特征在于，所述寻址模块，还用于在执行写操作时，确定所述SRAM存储单元阵列中被写操作选中的SRAM存储单元，作为写目标单元；

并且，所述读写控制器还包括：

8.如权利要求6或7所述的读写控制器，其特征在于，所述放电控制模块，还用于在读操作/写操作之后，将放电信号置为高电平，以使所有读位线放电至低电平。

9.一种SRAM存储系统，其特征在于，包括权利要求1或2所述的SRAM存储单元阵列，以及权利要求6~8任一项所述的读写控制器。