CN107077884A - 具有提供减少的读扰乱的传输门的七晶体管sram位单元 - Google Patents

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Abstract

系统和方法涉及七晶体管静态随机存取存储器(7T SRAM)位单元(图5，500)，其包括第一反相器和第二反相器，第一反相器具有第一上拉晶体管(512)、第一下拉晶体管(514)和第一存储节点(510)，第二反相器具有第二上拉晶体管(522)、第二下拉晶体管(524)和第二存储节点(520)。第二存储节点耦合至第一上拉晶体管和第一下拉晶体管的栅极。传输门(540)被配置成：在写操作、待机模式和保持模式期间选择性地将第一存储节点耦合至第二上拉晶体管和第二下拉晶体管的栅极；以及在读操作期间选择性地使第一存储节点与第一上拉晶体管和第一下拉晶体管的栅极解耦。该7T SRAM位单元可通过耦合至第一存储节点(510)的存取晶体管(522)来读取或写入。

Description

具有提供减少的读扰乱的传输门的七晶体管SRAM位单元
公开领域
所公开的方面包括与七晶体管静态随机存取存储器(7T SRAM)位单元有关的系统和方法。示例性方面涉及具有减小的读扰乱和对半选问题的敏感性、以及改进的噪声余量的7T SRAM位单元。
背景技术
存储器设备通常包括各自存储数据位的位单元阵列。每个数据位可表示逻辑零(“0”)或逻辑一(“1”)，其可对应于该位单元的状态。在所选位单元的读操作期间，低电压电平表示逻辑“0”且相对较高的电压电平表示逻辑“1”。
图1解说了常规六晶体管静态随机存取存储器(6T SRAM)位单元100。位单元100包括一对交叉耦合的反相器，每个交叉耦合反相器包括由存储节点分隔开的p沟道金属氧化物半导体(PMOS)上拉晶体管和n沟道金属氧化物半导体(NMOS)下拉晶体管。第一反相器包括存储第一逻辑值的第一存储节点110。第一存储节点110被安排在第一上拉晶体管112和第一下拉晶体管114之间。第二反相器包括存储第二逻辑值的第二存储节点120。第二存储节点120被安排在第二上拉晶体管122和第二下拉晶体管124之间。当这对反相器被交叉耦合时，第一逻辑值是第二逻辑值的相反值或逆值。
在位单元100的读操作中，位线150和位线160两者均被预充电。随后字线170被设置为高电压状态以选择位单元100，这进而导通晶体管152和162。如果6T SRAM位单元100不失一般性地存储逻辑“1”，则逻辑“1”出现在第一反相器的第一存储节点110处且逻辑“0”出现在第二反相器的第二存储节点120处。通过导通存取晶体管152和162，位线150上的电压将由上拉晶体管112来维持，而位线160上的电压将由下拉晶体管124来放电。感测放大器(未示出)被用来放大出现在位线150和位线160上的差分电压，并且逻辑值“1”被读取。另一方面，如果逻辑“0”存储在位单元100中，则逻辑“0”出现在第一存储节点110处且逻辑“1”出现在第二存储节点120处。读取位单元100在位线150将被放电且位线160将保持充电至高电压的意义上导致以上过程的相反过程，从而最终导致逻辑值“0”被读取。
在位单元100的写操作中，对于写入逻辑“1”的情形，位线150被驱动至高电压状态且位线160被驱动至低电压状态。随后字线170被设置为高电压状态以选择位单元100，这进而导通存取晶体管152和162。由于位线150处于高电压状态，逻辑“1”将被写入第一存储节点110，并且由于位线160处于低电压状态，逻辑“0”将被写入第二存储节点120。对于逻辑“0”的写入，在位线160将被驱动至高电压状态且位线150将被驱动至低电压状态的意义上遵循相反过程。
随着存储器设备变得越来越小，会产生其可靠性和性能降低的问题。例如，静态噪声余量(SNM)被定义为能够无意地翻转位单元状态的最小噪声电压(如在第一存储节点110和第二存储节点120之间测得的)。读取静态噪声余量(RSNM)被定义为能够在位单元的读操作期间无意地翻转位单元状态的噪声电压量。随着位单元变得越来越小，尺寸约束可降低位单元的RSNM，从而导致它们变得对因例如温度变化或工艺变动而产生的噪声越来越敏感。
图2解说了常规八晶体管静态随机存取存储器(8T SRAM)位单元200。在位单元200中，类似于常规6T SRAM位单元(诸如位单元100)的存储节点110和120，数据存储节点210和220使用解耦晶体管280和290来与读位线282解耦。由于读位线282与数据存储节点210和220解耦，因此读操作导致位单元状态的无意翻转的可能性小了很多。由此，位单元200的RSNM高于或等于与当没有针对位单元200的有效读/写操作在进行中时的噪声余量有关的保持SNM(HSNM)。然而，由于位单元200包括两个额外的解耦晶体管280和290，因此位单元的面积增大了。
此外，除了读位线282之外，位单元200还包括针对位单元200上的读操作被激活的读字线272。此外，位单元200包括用于写操作的分开的写位线250和260以及分开的写字线270。写位线250和260类似于位单元100的位线150和160，除了它们在读操作期间不被使用。类似地，写字线270类似于位单元100的字线170，除了写字线270在读操作期间不被使用。
图2的8T SRAM的进一步优点在于不同晶体管被用于读操作和写操作。由于不同晶体管被用于读操作和写操作，各自相应的晶体管可被独立地优化。例如，可通过加强写存取晶体管252和262来改善写速度。然而，加强写存取晶体管可能会产生目标位单元上的写操作不仅可影响目标位单元而且还影响目标位单元的行中的每个其他单元的问题。写操作可影响整个行，这是因为写字线是按存储器阵列的行方向来布置的(即，在存储器阵列的给定行中的每个位单元共享单条写字线)。此问题(被称为“半选”问题)会损害写速度经优化8TSRAM(诸如图2中所描绘的8T SRAM)的可靠性。
对8T SRAM中的半选问题的一种所提议的解决方案是针对写操作采用的回写方案。在回写方案中，行中的每个位单元首先被读取以确定所存储的值。随后基于要写入的数据来修改所存储的值，并且将该经修改值写回到所有位单元(包括一个或多个目标位单元)。通过对包含这一个或多个目标位单元的行中的每个位单元执行写操作，此回写方案避免了在仅与目标位单元共享一行的位单元中无意地导致扰乱的问题。
然而，回写方案有它自己的缺陷。具体而言，由于每个写循环都为整个行执行读和写操作两者，因此功耗会增加。
因此，存在对改善位单元的噪声余量和数据稳定性同时避免常规办法的前述缺陷的需要。
概述
示例性方面包括与七晶体管静态随机存取存储器(7T SRAM)位单元有关的系统和方法。具体而言，示例性方面涉及具有减小的读扰乱和对半选问题的敏感性、以及改进的噪声余量的7T SRAM位单元。
例如，一示例性方面涉及一种七晶体管静态随机存取存储器(7T SRAM)位单元，其包括：第一反相器，其包括第一上拉晶体管、第一下拉晶体管和第一存储节点；以及第二反相器，其包括第二上拉晶体管、第二下拉晶体管和第二存储节点，其中第二存储节点耦合至第一上拉晶体管和第一下拉晶体管的栅极。耦合至第一存储节点的存取晶体管；以及传输门，其被配置成选择性地将第一存储节点耦合至第二上拉晶体管和第二下拉晶体管的栅极。
另一示例性方面涉及一种操作七晶体管静态随机存取存储器(7T SRAM)位单元的方法，该方法包括：在读操作期间，选择性地使第一反相器的第一存储节点与第二反相器的栅极解耦，其中第二反相器的第二存储节点耦合至第一反相器的栅极；以及通过耦合至第一存储节点的存取晶体管来读取存储在第一存储节点中的数据值。在可任选方面，该方法可进一步包括在写操作、待机模式和保持模式期间选择性地将第一反相器的第一存储节点耦合至第二反相器的栅极。
又一示例性方面涉及一种系统，包括：七晶体管静态随机存取存储器(7T SRAM)位单元；用于在读操作期间选择性地使该7T SRAM位单元的第一反相器的第一存储节点与第二反相器的栅极解耦的装置，其中第二反相器的第二存储节点耦合至第一反相器的栅极；以及用于读取存储在第一存储节点中的数据值的装置。在可任选方面，该系统进一步包括用于在写操作、待机模式和保持模式期间选择性地将第一反相器的第一存储节点耦合至第二反相器的栅极的装置。
附图简要说明
给出附图以帮助对本发明的实施例进行描述，且提供附图仅用于解说实施例而非进行限定。
图1解说了常规6T SRAM的示意图。
图2解说了常规8T SRAM的示意图。
图3解说了根据一示例性方面的存储器设备和控制设备的高级示图。
图4解说了根据一示例性方面的存储器设备的高级状态图。
图5解说了根据一示例性方面的七晶体管静态随机存取存储器(7T SRAM)的示意图。
图6解说了根据一示例性方面的控制7T SRAM的操作的控制表。
图7解说了根据一示例性方面的图5的7T SRAM处于待机模式。
图8解说了根据一示例性方面的图5的7T SRAM处于保持模式。
图9解说了根据一示例性方面的图5的7T SRAM处于读模式。
图10解说了根据一示例性方面的图5的7T SRAM处于写模式(具体而言，用于写入“0”的模式)。
图11解说了根据一示例性方面的图5的7T SRAM处于写模式(具体而言，用于写入“1”的模式)。
图12解说了根据一示例性方面的用于控制存储器设备的写规程。
图13解说了用于操作示例性7T SRAM位单元的规程。
图14解说了根据本公开的诸方面的包括示例性存储器设备的无线设备的高级示图。
详细描述
在以下针对本发明的具体实施例的描述和有关附图中公开了本发明的各方面。可以设计出替换实施例而不会脱离本发明的范围。另外，本发明中众所周知的元素将不被详细描述或将被省去以免湮没本发明的相关细节。
措辞“示例性”和/或“示例”在本文中用于意指“用作示例、实例或解说”。本文描述为“示例性”和/或“示例”的任何实施例不必被解释为优于或胜过其他实施例。同样，术语“本发明的各实施例”并不要求本发明的所有实施例都包括所讨论的特征、优点、或工作模式。
本文中所使用的术语仅出于描述特定实施例的目的，而并不旨在限定本发明的实施例。如本文所使用的，单数形式的“一”、“一个”和“该”旨在也包括复数形式，除非上下文另有明确指示并非如此。还将进一步理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指定所陈述的特征、整数、步骤、操作、要素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、要素、组件和/或其群组的存在或添加。
此外，许多实施例是根据将由例如计算设备的元件执行的动作序列来描述的。将认识到，本文描述的各种动作能由专用电路(例如，专用集成电路(ASIC))、由正被一个或多个处理器执行的程序指令、或由这两者的组合来执行。另外，本文描述的这些动作序列可被认为是完全体现在任何形式的计算机可读存储介质内，其内存储有一经执行就将使相关联的处理器执行本文所描述的功能性的相应计算机指令集。由此，本发明的各个方面可以用数种不同的形式来体现，所有这些形式都已被构想落在所要求保护的主题内容的范围内。另外，对于本文描述的每个实施例，任何此类实施例的对应形式可在本文中被描述为例如被配置成执行所描述的动作的“逻辑”。
在本公开中，信号VDD和VSS是分别与正电源电压和负电源电压/接地有关的电压信号或电压电平。在一些方面，表示为VDD的信号值可用于传达“逻辑高”或“逻辑1”。类似地，表示为VSS的信号值可用于传达“逻辑低”、“逻辑0”、“零”、或“接地”。一般而言，信号VDD和VSS(不管被如何称呼)可用于描述能彼此区分开的两个信号，从而分别表示逻辑值“1”和“0”。
回头参照先前描述的常规6T SRAM位单元，这些常规位单元随着存储器设备尺寸减小而展现渐减的读取静态噪声余量。利用8T SRAM通过隔离读操作和写操作来对抗此问题使得必须使用两个额外晶体管。此外，采用回写方案来解决8T SRAM中的半选问题导致功耗增大。
为了克服以上缺陷，在示例性方面，可通过在示例性7T SRAM结构中利用单条位线访问存储单元以及经由传输门控制形成该存储单元的反相器的交叉耦合来避免半选问题。所选行中的示例性7T SRAM单元的所有传输门可在读操作期间截止。这避免了对回写方案的需要，并且可以降低动态功耗。此外，由于只有单条位线，因而减少了总体位线漏泄，由此降低了待机功耗。
图3一般地解说了根据一示例性方面的用于读取和/或写入存储器320的系统300。在系统300中，控制设备310向存储器320发送存储器控制信号。存储器320包括按行和列安排的位单元阵列。存储器控制信号可包括读命令，写命令，标识行、列、和/或具体位单元中的一者或多者的数据地址，和/或控制存储器320的操作的其他信号。
图4一般地解说了根据一实施例的属于存储器320的位单元的状态图400。位单元的状态可由控制设备310控制。在待机模式410期间的待机操作中，存储器320处于待机或睡眠模式且位单元未被活跃地使用。在一些情形中，可在待机模式410中基于具体实现来使整个存储器320部分地或完全断电。因此，在待机模式410期间，静态存储器位单元被配置成维持其中所存储的数据，同时使功耗最小化。
在活跃模式(诸如保持模式420、读模式430和写模式440)中，存储器320不处于睡眠模式。当存储器320活跃时，属于存储器320的每个位单元处于读模式430(若正从位单元读取数据)、写模式440(若数据正被写入位单元)、或保持模式420。在保持模式420中，位单元的状态被维持。在其中可针对特定位单元进入保持模式420同时正在存储器320内的其他位单元中执行读/写操作的示例情形中，保持模式420可与睡眠模式410区分开来。由此，对于特定位单元，该位单元的状态在保持模式期间被维持。在读模式430中，执行用于获得位单元中的数据的至少一个读操作。在写模式440中，将数据值写入至少一个位单元。
图5一般地解说了七晶体管位单元500的示意图。在示例性方面，位单元500被配置为7T SRAM位单元。存储器320可包括位单元(诸如位单元500)的阵列。位单元500包括第一反相器和第二反相器，第一反相器包含位于第一上拉(PMOS)晶体管512与第一下拉(NMOS)晶体管514之间的第一存储节点510，第二反相器包含位于第二上拉(PMOS)晶体管522与第二下拉(NMOS)晶体管524之间的第二存储节点520。第一存储节点510经由存取晶体管552耦合至位线(BL)550，存取晶体管552可被激活(‘导通’)或停用(‘截止’)。位线550可按该阵列的列方向来布置。存取晶体管552可以是具有耦合至字线570的栅极的NMOS晶体管。
在位单元500中，晶体管512和514的栅极彼此耦合且耦合至第二存储节点520。晶体管522和524的栅极彼此耦合，但与位单元100形成对比，晶体管522和524的栅极未直接耦合至第一存储节点510。相反，522和524的栅极通过传输门540与第一存储节点510分隔开，传输门540包括被并联安排的PMOS晶体管542和NMOS晶体管544以使得它们各自相应的端子彼此耦合，如图所示。PMOS晶体管542和NMOS晶体管544两者均可被独立地激活(‘导通’)或停用(‘截止’)。栅极节点530经由传输门540耦合至第一存储节点510。PMOS晶体管542的栅极耦合至字线(WL)570，WL 570可按该阵列的行方向来布置。NMOS晶体管544的栅极耦合至第一写字线(WWL1)580，WWL1 580可按该阵列的列方向来布置。NMOS晶体管524耦合至接地，但是NMOS晶体管514耦合至第二写字线(WWL2)590，WWL2按该阵列的行方向来布置。
图6一般地解说了根据状态图400的可由控制设备310用来控制存储器320中的每个位单元500的控制表600。控制设备310控制位单元500的位线550、字线570、以及第一和第二写字线580和590。字线570、第一写字线580和第二写字线590可根据控制表600来控制(如以下将参照图7到图11来进一步讨论的)。
控制表600示出了模式410、420、430和440，以及字线570、第一写字线580和第二写字线590针对被选择和未被选择的行和列的行为。控制设备310(其控制施加给存储器320中的每个位单元500的信号)控制存储器320中的每个位单元500的行为。具体而言，基于表600来控制字线570、第一写字线580和第二写字线590中的每一者。一旦模式被选择，就分别向字线570、第一写字线580和第二写字线590施加表600中列出的信号。
在待机模式410中，字线570和第二写字线590被驱动至逻辑“0”，而第一写字线580被驱动至逻辑“1”。在保持模式420中，字线570、第一写字线580和第二写字线590中的每一者被驱动至逻辑“0”。
在读模式430中，第一写字线580和第二写字线590被驱动至逻辑“0”。但是施加给字线570的信号在逐行的基础上不同。在读操作中，来自存储器320的特定位单元被作为目标。该特定位单元由它所处的行和列来标识。目标位单元所关联的行是“被选择的”行，而其余行是“未被选择的”。(控制设备310还控制其他信号，包括施加给每个位单元的位线550的信号，但是未在控制表600中示出该控制方案的此方面)。如从图6可见，控制设备310将被选择的行(即，与作为读操作目标的位单元500相关联的行)驱动至“1”，并且将每个未被选择的行驱动至“0”。如在图5中可见，施加给字线570的信号被递送给存取晶体管552和传输门540的PMOS晶体管542各自相应的栅极。
在写模式440中，施加给字线570、第一写字线580或第二写字线590的信号始终根据该信号正被施加给被选择的行或列还是未被选择的行或列。具体而言，与作为写操作目标的位单元的行(即，被选择的行)相关联的字线570被驱动至“1”。分别基于写操作是针对逻辑“0”还是逻辑“1”来将用于被选择的行的第二写字线590驱动至“0”或“1”。此外，与作为写操作目标的位单元的列(即，被选择的列)相关联的第一写字线580也被驱动至“1”。所有未被选择的行和列被驱动至“0”。
图7一般地解说了处于待机模式410的位单元500。在待机模式410中，字线570被设置为“0”，第一写字线580被设置为“1”，并且第二写字线590被设置为“0”。结果，晶体管542和544两者均处于‘导通(ON)’配置，并且电流在第一存储节点510与栅极节点530之间自由地流动。结果，在待机模式410中，位单元500的操作类似于6T SRAM位单元100的操作。具体而言，这些反相器被交叉耦合。第一存储节点510至PMOS晶体管522和NMOS晶体管524的栅极的耦合以及第二存储节点520至晶体管512和514的栅极的耦合确保存储在第一存储节点510和第二存储节点520处的数据被维持。不同于六晶体管存储器位单元100的待机模式的是，仅有单条位线。因此，减少了位线漏泄量，并且在待机模式410期间消耗更少的能量。
图8一般地解说了图5在位单元500处于保持模式420时的示意图。在保持模式420中，字线570和第二写字线590被设置为“0”，就像在待机模式410中那样。然而，与待机模式410形成对比，第一写字线580也被设置为“0”。结果，PMOS晶体管542处于‘导通’配置，但是NMOS晶体管544处于‘截止’配置。在图8的安排中，位单元500的状态被维持。
图9一般地解说了图5在位单元500处于读模式430时的示意图。在读模式430中，字线570被设置为“1”且第一写字线580被设置为“0”。结果，晶体管542和544两者均处于‘截止’配置，这使第一存储节点510与栅极节点530解耦。第一存储节点510与栅极节点530解耦降低了读扰乱的可能性。在特定示例中，当位单元500存储逻辑“0”时，这意味着第一存储节点510具有逻辑“0”值且第二存储节点520具有逻辑“1”值，其中电压从位线550通过NMOS晶体管514被放电的读操作可导致第一存储节点510处的电压上升。此潜在的电压上升是由可在存取晶体管552和NMOS晶体管514被置于位线550处的高电压与第二写字线590处的低电压之间时发生的分压器效应导致的。然而，第一存储节点510处的电压上升不会导致读扰乱，这是因为第一存储节点510与522和524的栅极解耦。因此，由于第一存储节点510与522和524的栅极解耦，第一存储节点510处可导致六晶体管存储器位单元100翻转的电压上升不会导致位单元500翻转。
图10和图11一般地解说了图5在位单元500处于写模式440时的示意图。在图10中，位线550和第二写字线590两者均被设置为逻辑“0”，从而数据值“0”可被写入位单元500的第一存储节点510。一般而言，在写模式440中，字线570和第一写字线580两者均被设置为“1”。结果，存取晶体管552处于‘导通’配置。此外，PMOS晶体管542处于‘截止’配置且NMOS晶体管544处于‘导通’配置。
因此，在图10中，电流能够自由地从栅极节点530(以及PMOS晶体管522和NMOS晶体管524的栅极)经由NMOS晶体管544流至第一存储节点510，并且电流能够自由地从第一存储节点510经由存取晶体管552流至位线550。此外，电流将在NMOS晶体管514开始传递电流时自由地从第一存储节点510流至第二写字线590。结果，如果第一存储节点510处存在初始电压(表示逻辑“1”)，则前述写操作将向位单元500写入逻辑“0”。
图11一般地解说了图5在位单元500处于写模式440时的示意图。在图11中，与图10形成对比的是，位线550和第二写字线590两者均被设置为逻辑“1”，从而表示逻辑“1”的数据可被写入位单元500的第一存储节点510。一般而言，在写模式440中，字线570和第一写字线580两者均被设置为“1”。结果，存取晶体管552处于‘导通’配置。此外，PMOS晶体管542处于‘截止’配置且NMOS晶体管544处于‘导通’配置。
因此，在图11中，电流能够自由地从位线550经由存取晶体管552流至第一存储节点510，并且电流能够自由地从第一存储节点510经由NMOS晶体管544流至栅极节点530(以及522和524的栅极)。此外，由于第二写字线590被设置为逻辑“1”，因此电流能够自由地经由存取晶体管552流至第一存储节点510。结果，前述写操作将向位单元500写入逻辑“1”。
在包括行和列的位单元阵列中，每行有一条字线且每列有一条位线。因此，给定的行中的每个位单元共享单条字线，且给定的列中的每个位单元共享单条位线。当给定的行中的特定位单元被定为写操作目标或被选择进行写操作时，与被选择的位单元相关联的字线被设置为“1”。因此，与目标位单元共享一行的每个位单元的存取晶体管(例如，552)导通。这是所谓的“半选”问题的原因，其中行中的每个位单元(包括未被选择成进行写操作的位单元)被暴露于驻留在其各自相应的位线上的电荷。由此，应当缓解未被选择成进行写操作的位单元中的半选问题。
因此，将参照图5的位单元500来描述用于缓解半选问题的解决方案。在位单元500被半选(即，与被选择的位单元在同一行中但未被选择成进行写操作)的场景中，字线570将被设置为“1”。结果，存取晶体管552将导通，并且被半选的位单元500将潜在地暴露于位线550上的电荷。然而，由于字线570也耦合至PMOS晶体管542的栅极，因此字线570上的逻辑“1”将使PMOS晶体管542截止。此外，如图6所示，第一写字线580被设置为“0”。因此，NMOS晶体管544同样将截止。由于PMOS晶体管542和NMOS晶体管544两者均截止，因此栅极节点530处的电压将不会被扰乱，即使第一存储节点510处的电压作为半选的结果而经历了波动。因此，包括晶体管(PMOS晶体管522和NMOS晶体管524)的反相器以及作为整体的位单元500将保持在稳定状态，并且将在读操作期间保护位单元500免受半选问题的损害。
图12一般地解说了用于控制存储器320的操作的写规程1200。写规程1200可由控制设备310执行。控制设备310通过向存储器320发送控制信号来执行写规程1200。图12的写规程1200可在其中存取晶体管552的驱动强度较弱的情形中分两个阶段实现。当存取晶体管552较弱时，可能难以将“1”(例如，依照图11)写入被选择的位单元，因为这需要存取晶体管552将高电压从位线550传递到第一存储节点510上。另一方面，更易于使第一存储节点510耗尽以将“0”(例如，依照图10)写入第一存储节点510。由此，向被选择的位单元进行写入可分两个阶段完成。
在第一阶段1210，向被选择的行中的每个位单元写入逻辑“1”。在此阶段期间，给定的行的字线570和第二写字线590被驱动至“1”(例如，如图11所示)。这使得存取晶体管552能够被导通并将信号“1”从位线550驱动到第一存储节点510上，从而将第一存储节点510驱动至逻辑“1”。此外，由于第二写字线590被驱动至“1”，因此通过NMOS晶体管514向第一存储节点510提供了附加升压(boost)。例如，为了将数据码型“1010”写入四个位单元的行(例如，位单元[3:0]，例如，其中将“1”写入位单元[3]，将“0”写入位单元[2]，将“1”写入位单元[1]，并且将“0”写入位单元[0])，第一阶段1210将包括将“1”写入该行中的这四个位单元中的每一者、或者将码型“1111”写入位单元[3:0]。
在第二阶段1220，将期望数据码型“1010”写入这四个位单元的行。具体而言，给定的行的字线570被驱动至“1”，而该给定的行的第二写字线590被驱动至“0”，如图10所示。对于要写入值“0”的位单元[2]和[0]，它们的对应位线550携带值“0”。由此，对于向位单元[2]和[0]写入“0”，将它们的对应存取晶体管552导通并将“0”从它们的对应位线550驱动到它们的对应第一存储节点510上，从而在各自相应的第一存储节点510处形成逻辑“0”。同样，提供第二写字线590(其被驱动至“0”)以使第一存储节点510通过位单元[2]和[0]的NMOS晶体管514耗尽至逻辑“0”。对于要写入值“1”的剩余位单元[3]和[1]，由于它们与位单元[2]和[0]处于同一行，因此保留字线570为“1”和第二写字线590为“0”的相同组合。然而，在第二阶段1220，写入“1”并不困难，因为位单元[3]和[1]已经在第一阶段1210将“1”存储于其中。更详细地，对于位单元[3]和[1]，它们的对应位线550携带值“1”，并且它们的存取晶体管552被导通以将“1”从位线550驱动至对应的第一存储节点510。在此情形中，写入“1”并不需要来自第二字线590的额外升压。因此，可使用该两阶段写操作来向7T SRAM位单元的行写入包括逻辑值“1”和逻辑值“0”的组合的数据码型，其中在第一阶段，将逻辑值“1”写入该行中的7T SRAM位单元，并且在第二阶段，将逻辑值“1”和逻辑值“0”的组合写入该行中的7TSRAM位单元。
因此，示例性7T SRAM位单元被配置成通过使用能够基于操作模式选择性地使第一存储节点510与栅极节点530耦合或解耦的传输门540来缓解读扰乱和半选问题并且还改善噪声余量。还通过经由第二字线590提供升压来改善7T SRAM位单元的可写性。
因此，将领会，诸方面包括用于执行本文中所公开的过程、功能和/或算法的各种方法。例如，如图13中所解说的，一方面可包括操作七晶体管静态随机存取存储器(7TSRAM)位单元(例如，500)的方法1300，该方法包括：在读操作(例如，图9)期间，选择性地使第一反相器(例如，由晶体管512、514形成的反相器)的第一存储节点(例如，510)与第二反相器(例如，由晶体管522、524形成的反相器)的栅极(例如，在栅极节点530处)解耦(例如，通过禁用传输门540的NMOS晶体管544和PMOS晶体管542)，其中第二反相器的第二存储节点(例如，520)耦合至第一反相器的栅极——框1302；以及通过耦合至第一存储节点的存取晶体管(例如，552)来读取存储在第一存储节点中的数据值——框1304。另外，在用虚线解说的可任选方面，方法1300可涉及与以下动作有关的过程：在写操作(例如，通过启用NMOS晶体管544，图10-11)、待机模式(例如，通过启用NMOS晶体管544和PMOS晶体管542，图7)和保持模式(例如，通过启用PMOS晶体管542，图8)期间选择性地使第一反相器的第一存储节点耦合至第二反相器的栅极——框1306。
类似地，一示例性方面还可包括一种系统，其包括七晶体管静态随机存取存储器(7T SRAM)位单元(例如，500)。该系统可包括：用于选择性地使第一反相器(例如，由晶体管512、514形成的反相器)的第一存储节点(例如，510)与第二反相器(例如，由晶体管522、524形成的反相器)的栅极(例如，在栅极节点530处)解耦(例如，停用传输门540的NMOS晶体管544和PMOS晶体管542)的装置，其中第二反相器的第二存储节点(例如，520)耦合至第一反相器的栅极；以及用于读取存储在第一存储节点中的数据值的装置(例如，存取晶体管552)。此外，该系统可进一步包括用于在写操作(例如，激活NMOS晶体管544，图10-11)、待机模式(例如，激活NMOS晶体管544和PMOS晶体管542，图7)和保持模式(例如，激活PMOS晶体管542，图8)期间选择性地使第一反相器的第一存储节点耦合至第二反相器的栅极的装置。
参照图14，描绘了根据诸示例性方面来配置的包括多核处理器的无线设备的特定解说性方面的框图并将其一般地标示为1400。设备1400包括处理器1464，其可包括图1的处理系统100。图14还示出了耦合至处理器1464和显示器1428的显示器控制器1426。编码器/解码器(CODEC)1434(例如，音频和/或语音CODEC)可被耦合至处理器1464。还解说了其它组件，诸如无线控制器1440(其可包括调制解调器)。扬声器1436和话筒1438可耦合至CODEC1434。图14还指示无线控制器1440可耦合至无线天线1442。在一特定方面，处理器1464、显示器控制器1426、存储器1432、CODEC 1434以及无线控制器1440被包括在系统级封装或片上系统设备1422中。存储器1432可包括图5的SRAM位单元500。附加地或替换地，处理器1464可包括另一存储器结构，诸如包括SRAM位单元500的高速缓存或寄存器文件(未示出)。
在一特定方面，输入设备1430和电源1444被耦合至片上系统设备1422。此外，在一特定方面，如图14中所解说的，显示器1428、输入设备1430、扬声器1436、话筒1438、无线天线1442和电源1444在片上系统设备1422的外部。然而，显示器1428、输入设备1430、扬声器1436、话筒1438、无线天线1442和电源1444中的每一者可被耦合至片上系统设备1422的组件，诸如接口或控制器。
应当注意，尽管图14描绘了无线通信设备，但处理器1464和存储器1432也可集成到诸如机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、个人数字助理(PDA)、移动电话、固定位置的数据单元、或计算机等的设备中。在一些情形中，包括示例性位单元(诸如位单元500)的处理器1464、存储器1432、连同无线设备1400的一个或多个组件还可被集成在至少一个半导体管芯中。
本领域技术人员将领会，信息和信号可使用各种不同技术和技艺中的任何一种来表示。例如，贯穿上面说明始终可能被述及的数据、指令、命令、信息、信号、比特/位、码元、和码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子、或其任何组合来表示。
此外，本领域技术人员将领会，结合本文所公开的各实施例描述的各种解说性逻辑框、模块、电路和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本发明的范围。
结合本文公开的各实施例描述的方法、序列和/或算法可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM或者本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。
因此，本发明的实施例可包括实施用于操作七晶体管静态随机存取存储器(7TSRAM)位单元的方法的计算机可读介质。因此，本发明并不限于所解说的示例且任何用于执行本文所描述的功能性的手段均被包括在本发明的实施例中。
尽管上述公开示出了本发明的解说性实施例，但是应当注意到，在其中可作出各种变更和修改而不会脱离如所附权利要求定义的本发明的范围。根据本文中所描述的本发明实施例的方法权利要求的功能、步骤和/或动作不必按任何特定次序来执行。此外，尽管本发明的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。

Claims (24)

1.一种七晶体管静态随机存取存储器(7T SRAM)位单元，包括：
第一反相器，其包括第一上拉晶体管、第一下拉晶体管和第一存储节点；
第二反相器，其包括第二上拉晶体管、第二下拉晶体管和第二存储节点，其中所述第二存储节点耦合至所述第一上拉晶体管和所述第一下拉晶体管的栅极；
耦合至所述第一存储节点的存取晶体管；以及
传输门，其被配置成选择性地将所述第一存储节点耦合至所述第二上拉晶体管和所述第二下拉晶体管的栅极。
2.如权利要求1所述的7T SRAM位单元，其特征在于，所述传输门包括并联耦合的PMOS晶体管和NMOS晶体管。
3.如权利要求2所述的7T SRAM位单元，其特征在于，所述PMOS晶体管被配置成在保持模式和待机模式中被激活，并且被配置成在读模式和写模式中被停用。
4.如权利要求2所述的7T SRAM位单元，其特征在于，所述PMOS晶体管的栅极耦合至字线，所述字线耦合至所述存取晶体管的栅极。
5.如权利要求2所述的7T SRAM位单元，其特征在于，所述NMOS晶体管被配置成在写模式和待机模式中被激活，并且被配置成在保持模式和读模式中被停用。
6.如权利要求5所述的7T SRAM位单元，其特征在于，所述NMOS晶体管的栅极耦合至第一写字线。
7.如权利要求1所述的7T SRAM位单元，其特征在于，所述存取晶体管被配置成将位线耦合至所述第一存储节点，并且所述存取晶体管被配置成在读模式或写模式中被激活。
8.如权利要求7所述的7T SRAM位单元，其特征在于，所述第一下拉晶体管耦合至第二写字线。
9.如权利要求1所述的7T SRAM位单元，其特征在于，所述传输门被配置成在读操作期间截止。
10.如权利要求1所述的7T SRAM位单元，其特征在于，所述传输门被配置成在所述7TSRAM未被选择成进行写操作时截止。
11.如权利要求1所述的7T SRAM位单元，其特征在于，所述7T SRAM位单元被集成到选自包括以下各项的组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、移动电话、以及计算机。
12.一种操作七晶体管静态随机存取存储器(7T SRAM)位单元的方法，所述方法包括：
在读操作期间，选择性地使第一反相器的第一存储节点与第二反相器的栅极解耦，其中所述第二反相器的第二存储节点耦合至所述第一反相器的栅极；以及
通过耦合至所述第一存储节点的存取晶体管来读取存储在所述第一存储节点中的数据值。
13.如权利要求12所述的方法，其特征在于，所述选择性地解耦包括选择性地停用由并联耦合的PMOS晶体管和NMOS晶体管形成的传输门。
14.如权利要求13所述的方法，其特征在于，进一步包括在写操作期间通过经由第一写字线激活所述传输门的所述NMOS晶体管来选择性地将所述第一反相器的所述第一存储节点耦合至所述第二反相器的栅极。
15.如权利要求14所述的方法，其特征在于，进一步包括：通过字线来启用所述存取晶体管以将逻辑值“0”从耦合至所述存取晶体管的位线写入所述第一存储节点。
16.如权利要求15所述的方法，其特征在于，进一步包括将所述第一反相器的第一下拉晶体管耦合至被驱动至逻辑“0”的第二写字线以提供用于将逻辑值“0”写入所述第一存储节点的升压。
17.如权利要求14所述的方法，其特征在于，进一步包括：通过字线来启用所述存取晶体管以将逻辑值“1”从耦合至所述存取晶体管的位线写入所述第一存储节点。
18.如权利要求17所述的方法，其特征在于，进一步包括将所述第一反相器的第一下拉晶体管耦合至被驱动至逻辑“1”的第二写字线以提供用于将逻辑值“1”写入所述第一存储节点的升压。
19.如权利要求14所述的方法，其特征在于，进一步包括：对于向包括所述7T SRAM位单元的7T SRAM位单元行写入包括逻辑值“1”和逻辑值“0”的组合的数据码型，在第一阶段将逻辑值“1”写入所述行中的7T SRAM位单元并且在第二阶段将所述数据码型的逻辑值“1”和逻辑值“0”的所述组合写入所述行中的7T SRAM位单元。
20.如权利要求13所述的方法，其特征在于，进一步包括：在待机模式期间，通过经由耦合至所述存取晶体管的字线使所述PMOS晶体管导通以及经由第一字线使所述NMOS晶体管导通来选择性地将所述第一反相器的所述第一存储节点耦合至所述第二反相器的栅极。
21.如权利要求13所述的方法，其特征在于，进一步包括：在保持模式期间，通过经由耦合至所述存取晶体管的字线使所述PMOS晶体管截止以及经由第一字线使所述NMOS晶体管导通来选择性地将所述第一反相器的所述第一存储节点耦合至所述第二反相器的栅极。
22.如权利要求12所述的方法，其特征在于，进一步包括：在所述7T SRAM位单元未被选择成进行写操作时选择性地使所述第一反相器的所述第一存储节点与所述第二反相器的栅极解耦。
23.一种静态随机存取存储器(SRAM)位单元，包括：
用于在读操作期间选择性地使所述SRAM位单元的第一反相器的第一存储节点与第二反相器的栅极解耦的装置，其中所述第二反相器的第二存储节点耦合至所述第一反相器的栅极；以及
用于读取存储在所述第一存储节点中的数据值的装置。
24.如权利要求23所述的系统，其特征在于，进一步包括用于在写操作、待机模式和保持模式期间选择性地将所述第一反相器的所述第一存储节点耦合至所述第二反相器的栅极的装置。
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