KR20030014256A - 다중매치검출회로 및 방법 - Google Patents

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Abstract

내용참조가능메모리의 검색과 비교동작중 하나의 매치, 하나 이상의 매치 및 비매치를 검출하기 위한 다중매치라인감지회로가 개시된다. 회로는 상기 3가지 조건중 하나를 나타내는 다중비트 결과를 발생하기 위한 다중매치라인의 상승전압률과 기준다중매치라인의 상승전압률을 비교한다. 상기 회로는 검색-비교동작을 끝내고, 프리챠지상태로 회로를 설정하기 위해 자기시간조절신호를 발생한다.

Description

다중매치검출회로 및 방법{MULTIPLE MATCH DETECTION CIRCUIT AND METHOD}
랜덤엑세스메모리와 같은 종래의 많은 메모리시스템에 있어서, 2진디지트(비트)는 메모리셀에 저장되고, 주어진 셀에 관련된 선형어드레스를 특정하는 프로세서에 의해 엑세스된다. 이러한 시스템은 어떤 제한내에서 메모리시스템의 임의의 부분을 빠르게 엑세스할 수 있도록 한다. 프로세서 제어를 촉진하기 위해, 메모리를 엑세스하는 각각의 동작은, 명령의 한 부분으로서, 필요한 메모리셀/셀들의 어드레스를 선언해야 한다. 표준메모리에서 내용을 기반으로 하는 검색은 마이크로프로세서의 제어하에서 소프트웨어 기반의 알고리즘검색을 요구한다. 많은 메모리 동작들은 검색을 수행하는 것이 요구된다. 이러한 검색들은 프로세서 자원을 사용함에 있어서 빠르지도 않을 뿐만 아니라 효율적이지도 못하다.
이러한 부적절함을 극복하기 위해, 내용참조가능메모리(CAM)로 불리는 관련메모리시스템이 개발되어 왔다. CAM은 그 내용에 의해 셀을 참조하는 것이 가능하도록 하여, 처음에는 캐쉬메모리 서브시스템과 같은 검색(Lookup)테이블에서의 유용함이 발견되어, 지금은 네트워킹시스템에서의 유용함이 빠르게 발견되고 있다. CAM의 가장 가치있는 특징은 하나의 동작으로 검색을 수행하여 다중위치들을 비교할 수 있는 능력이며, 여기서 검색데이터는 CAM에 저장된 데이터와 비교된다. 전형적으로 검색데이터는 검색라인상에 로드되고, CAM에 저장된 워드들(Words)과 비교된다. 검색 및 비교동작중에, 검색워드가 저장워드와 일치하는지 여부를 나타내는 각각 저장된 워드와 관련있는 매치신호(match Signal) 또는 미스매치신호(Mismatch Signal)가 발생한다.
CAM은 일반적으로 SRAM 기반의 셀이거나 DRAM 기반의 셀인 셀들의 행렬로 저장된다. 최근까지, SRAM 기반의 CAM셀은, 단순한 구현 때문에 가장 일반적이었었다. 그러나, 검색비교동작이 “0”,“1”또는 “무관련(Don't care)”결과를 리턴하는 3상 CAMs를 제공하기 위해, 3상 SRAM 기반의 CAMs은 3상 DRAM 셀들보다 훨씬 많은 트랜지스터를 필요로 한다. 결과적으로, 3상 SRAM 기반의 CAMs는 3상 DRAM셀들보다 훨씬 낮은 밀집밀도를 가진다.
DRAM 또는 SRAM 기반의 CAM에서 원하는 검색과 비교기능을 제공하기 위해, 매치라인감지회로들이 필요하다. 각 매치라인감지회로는 그 매치라인에 적절한 상태를 리턴하고, 각 매치라인감지회로의 출력은 순차적으로 처리되어 매치(Match, 일치)의 수를 결정한다.
매치하는지를 결정해야 하는 회로가 다중매치검출회로이다. 다중매치검출회로는 모든 매치라인감지회로출력을 검색-비교동작 후에 입력신호로서 수신하며, 2상태중 하나를 결정한다. 제 1 의 가능한 상태는 검색워드가 어떠한 저장된 워드와도 매치하지 않는 경우나 단 하나의 저장된 워드와 매치하는 경우를 나타낸다. 제 2 의 상태는 검색워드가 두 개 이상의 저장워드와 매치하면 일어난다. 제 2 의 상태는 오직 하나의 매칭워드 어드레스가 검색-비교동작의 결과적인 어드레스로 리턴되기 때문에 중요하다. 그러한 경우, 하나 이상의 매치가 검색-비교동작으로부터 기인한다면, 검색워드와 매치하는 적어도 하나의 다른 저장워드가 존재한다.
종래의 다중매치 검출회로와 구성은 2000년 4월 24일에 출원된 내용참조가능메모리에서의 다중매치검출용 회로 및 방법이란 제목의 공동소유의 미국특허번호 _______에 개시되어 있으며, 참고로 본 출원에 내재되어 있다. 선행기술의 다중매치검출회로에 있어서, 다중매치라인은 하이레벨전압, 예를 들면 VDD로 프리챠지 (Precharge)되어 있고, 이어서 매치조건을 지시하는 신호를 출력하는 적어도 하나의 매치라인감지회로가 있을 때 방전한다. 각각의 매치라인감지회로의 출력용으로 하나의 방전트랜지스터가 있으며, 모든 방전트랜지스터들은 다중매치라인에 접속되고 서로 병렬로 접속된다.
선행기술의 다중매치검출회로는 2개의 다른 상태사이를 구별하기 위해 감지기 동안에 다중매치라인 전압레벨을 기준전압과 비교한다. 기준전압은 단 하나의 매치를 가지는 다중매치라인을 본뜨도록 고정되므로, 다중매치검출회로는, 다중매치라인전압레벨이 기준전압보다 높거나 낮은지를 감지하여, 제 1 의와 제 2 의상태 각각에 대응하는 출력을 발생한다. 그러므로, 다중매치검출회로는 방전된 다중매치라인을 검출하여 제 1 의와 제 2 의 상태중의 하나를 나타내는 출력을 발생한다.
선행기술의 다중매치검출회로와 구조에는 몇 가지 단점들이 있다. 다중매치검출회로에 의해 점유된 실리콘영역을 감소시키기 위해, 방전트랜지스터들의 특징사이즈를 최소화하는 것이 바람직하다. 트랜지스터의 전류강도는 그 특징사이즈에 따라 직접적으로 변하기 때문에, 완전히 프리챠지된(Precharged) 매치라인을 접지시키기 위한 작은 방전트랜지스터의 정전용량은 작다. 이것은 다중매치라인의 매우 늦은 방전을 야기하고, 결과적으로 CAM의 검색과 비교동작을 위해 필요한 시간을 증가시킨다. 다중매치라인의 본질적인 기생정전용량은 이러한 문제가 뒤섞여, 이러한 문제는 CAM배열이 더 많은 워드들을 저장하고, 더 많은 방전트랜지스터를 요구함에 따라 증가한다.
다중매치검출회로용 최적의 감지마진(Margin)은, 회로가 다중매치라인 퍼텐셜레벨이 기준전압 위 또는 아래인지를 쉽게 구별하기에 충분하여야 한다. 이러한 최적의 감지마진(Margin)은 다중매치라인 전압레벨이 기준전압 아래 퍼텐셜레벨로 감소될 때 얻어진다. 불행하게도, 이전에 기술한 다중매치라인의 불량한 전압방전율은 단지 다중매치라인 전압이 떨어진 후 상대적으로 연장된 시간에 정확한 감지가 이루어지도록 한다.
선행기술의 다중매치검출회로와 구조는 매치라인감지회로의 활성화, 기준전압 발생기회로의 활성화 및 다중매치검출회로내의 감지회로의 활성화 사이에서 정확한 시간제어를 요구한다. 상기 언급된 각각의 회로는 순차적으로, 설계변수들과 시뮬레이션들로부터 결정되는 특정의, 미리 지정된 시간지연에 따라 활성화된다. CAM 칩의 제조중의 공정변화와 다른 동작조건들은 시간지연에서 약간의 이동을 야기하고, 다중매치검출회로로부터 잘못된 출력을 야기한다.
분명하게 매우 적은 전력을 소비하고, 고속으로 정확하게 다중매치라인 퍼텐셜레벨을 검출할 수 있는 다중매치라인검출회로가 필요하다.
본 발명은 내용참조가능메모리(Content Addressable Memory)와 관련된다. 특히, 본 발명은 다중매치라인상의 신호를 검출하기 위한 다중매치검출회로에 관련된다.
본 발명의 바람직한 실시예는 이하에, 단 하나의 예를 통하여, 첨부된 도면을 참고로 하여 설명될 것이며, 여기서:
도 1은 CAM의 블록도를 나타낸다.
도 2는 DRAM 기반의 CAM셀의 구조를 나타낸다.
도 3은 선행기숭의 매치라인감지회로소자의 구조를 나타낸다.
도 4는 선행기술의 다중매치검출회로의 구조를 나타낸다.
도 5는 도 4의 다중매치감지회로의 구조를 나타낸다.
도 6은 도 4와 도 5의 구조의 감지마진전압에 대한 시간의 도표를 나타낸다.
도 7은 도 1의 CAM배열의 블록도와 매치라인감지회로블럭을 나타낸다.
도 8은 본 발명의 제 1 의 실시예에 따른 다중매치라인감지회로의 일반적인 구조를 나타낸다.
도 9는 본 발명의 제 2 의 실시예에 따른 다중매치라인감지회로의 구조를 나타낸다.
도 10은 본 발명의 제 3 의 실시예에 따른 다중매치라인감지회로의 구조를 나타낸다.
도 11은 본 발명의 제 4 의 실시예에 따른 다중매치라인감지회로의 구조를 나타낸다.
도 12는 본 발명의 제 5 의 실시예에 따른 다중매치라인감지회로의 구조를 나타낸다.
도 13은 본 발명의 제 6 의 실시예에 따른 다중매치라인감지회로의 구조를 나타낸다.
도 14는 비매치, 하나의 매치 및 다중매치조건의 다중매치전압에 대한 시간의 도표를 나타낸다.
도 15는 본 발명에 따른 CAM 다중매치검출동작의 순차도를 나타낸다.
본 발명의 목적은 선행기술의 적어도 하나의 단점을 제거하거나 완화시키는 것이다. 특히, 덜 복잡한 다중매치라인감지회로, 그러한 회로를 사용하는 방법 및 내용참조가능메모리의 검색-비교동작중에 단 하나의 매치와 두 개 이상의 매치를 빠르고 정확하게 검출하는 그러한 감지회로를 사용하는 내용참조가능메모리(CAM)를 제공하는 것을 본 발명의 목적으로 한다.
제 1 의 양상에서, 본 발명의 전압을 감지하기 위한 감지회로는:
감지라인과;
제 1 의 전압레벨에서 제 2 의 전압레벨로 감지라인전압을 변경하기 위해 오프(Off)상태와 온(On)상태 사이에서 스위칭하며, 상기 감지라인에 효과적으로 연결된 전류원과,
제 2 의 전압레벨로 감지라인전압에서의 변화를 감지하고, 이에 대응하는 증폭된 신호를 제공하기 위한 증폭기 및, 제 1 의 전압레벨로부터 제 2 의 전압레벨로 변하는 증폭된 신호와 제 1 의 전압레벨에서 제 2 의 전압레벨로 변하는 기준신호 사이의 지연 차에 근거하는 다비트 출력을 제공하는 검출회로로 구성되었다.
더하여, 본 발명의 또 다른 양상에서, 전압레벨을 검출하기 위한 방법이 제공된다. 상기 방법은, 감지라인과 더미감지라인 전압레벨을 제 1 의 전압레벨에서 제 2 의 전압레벨로 변경하기 위해 감지라인과 더미감지라인에 전류를 제공하는 단계와;
제 1 의 전압레벨로부터 제 2의 전압레벨로의 감지라인과 더미감지라인의 전이를 검출하는 단계와;
감지라인 또는 더미감지라인중 어느 하나가 제 2 의 전압레벨에 도달할 때 감지라인과 더미감지라인에 전류를 차단하는 단계 및;
제 1 의 전압레벨로부터 제 2 의 전압레벨로 변하는 감지라인과 제 1 의 전압레벨로부터 제 2 의 전압레벨로 변하는 기준신호 사이의 지연차에 근거하는 다비트 출력을 제공하는 단계로 구성된다.
본 발명의 또 다른 양상은 내용참조가능메모리를 제공한다. 상기 내용참조가능메모리는, 행과 열로 배열된 내용참조가능메모리 배열과;
어드레스디코더와;
데이터엑세스회로소자와;
다중매치라인을 가지는 감지회로와;
다중매치라인을 제 1 의 전압레벨로부터 제 2 의 전압레벨로 변경하기 위해 오프상태와 온상태 사이에서 스위칭하며, 다중매치라인에 효과적으로 연결된 전류원과; 제 2 의 전압레벨을 감지하고 이에 대응하는 증폭된 신호를 제공하기 위한 증폭기 및; 제 1 의 전압레벨에서 제 2 의 전압레벨로 변하는 감지라인과 제 1 의 전압레벨에서 제 2 의 전압레벨로 변하는 기준신호 사이의 지연에 대응하는 출력을 제공하기 위한 검출회로로 구성된다.
더하여, 본 발명의 또 다른 양상에서, 다중매치검출회로를 제공된다. 다중매치검출회로는, 검색 및 비교동작의 비-매치, 단 하나의 매치 및 다중매치결과를 검출하며, 다중매치검출회로는:
각각의 트랜지스터가 매치라인검색결과를 수신하고, 병렬로 연결된 다중방전트랜지스터를 통하여 제 1 의 전압단자에 결합된 다중매치라인과;
다중매치라인에 전류를 선택적으로 제공하기 위한 전류원과;
각각의 더미트랜지스터가 하나의 더미트랜지스터를 제외한 제 1 의 전압단자에 연결된 입력을 가지고, 상기 하나의 더미트랜지스터는 제 2 의 전압단자에 연결되며, 병렬로 연결된 다중더미방전트랜지스터들을 통하여 제 1 의 전압단자에 결합된 기준다중매치라인과;
상기 기준다중매치라인에 전류를 선택적으로 제공하기 위한 기준전류원과;
제 1 의 전압레벨에서 제 2 의 전압레벨로의 다중매치라인에서의 변화를 감지 및 증폭하고, 증폭된 신호출력을 제공하는 다중매치라인증폭블럭과;
제 1 의 전압레벨에서 제 2 의 전압레벨로의 기준다중매치라인에서의 변화를 감지 및 증폭하고, 기준증폭신호출력을 제공하는 기준다중매치라인증폭블록 및;
제 1 의 전압레벨에서 제 2 의 전압레벨로 변하는 다중매치라인과 제 1 의 전압레벨에서 제 2 의 전압레벨로 변하는 기준다중매치라인 사이의 지연차를 검출하기 위한 검출회로로 구성된다.
전형적인 CAM 블록도는 도 1에 나타나있다. CAM(10)은 행과 열로 배열된 CAM셀(101)의 행렬, 또는 배열(100)을 포함하며, 여기서, 3상(Ternary)CAM, 각 셀은 3개의 상태: 실질적으로 데이터의 2비트로 저장되는 논리“1”, 논리“0” 및 “무관계 (Don't care)”중의 하나를 저장한다. 한 행에서의 CAM셀(101)의 소정의 수는 한 워드의 데이터를 저장한다. 도 1의 CAM배열(100)에는, n 행들(Rows)과 m 열들 (Columns)이 있으며, 여기서 n과 m은 정수다. 디코더(12)의 어드레스는, 비록 가장 일반적으로 데이터가 CAM내에 쓰여지거나 로드되고 검색될지라도, 데이터가 선택된 행내에 쓰여지거나 읽혀지도록 CAM배열(100)내에서 임의의 행을 선택하기 위해 사용된다. 양방향의 데이터엑세스회로소자(14)는 외부프로세서에 의한 엑세스를 위해 CAM배열(100)과 CAM칩의 데이터핀들(도시하지 않음) 사이에서 데이터를 이동시킨다. 매치라인감지회로소자블럭 (200)이 각각의 행에 대한 CAM배열(100)에 인접하여 위치되어 있다. 매치라인감지회로소자블럭(200)은 n 매치라인감지회로로 구성되고, 저장된 워드에 대한 검색워드의 성공적 또는 비성공적 매치를 나타내는 n-비트 결과(16)를 출력하기 위하여 검색-비교동작중에 사용된다. 모든 행에 대한 매치라인감지회로소자블럭결과(16)는 선순위엔코더 (400)에 의해 처리되어 매치된 워드의 위치에 대응하는 어드레스(매치어드레스)를 출력한다. 하나 이상의 행이 검색워드와 매치될 수 있기 때문에, 선순위엔코더(400)는 매치된 워드에 대응하는 가장 선순위의 어드레스를 발생한다. 매치라인감지회로결과(16)을 엑세스하고, 비매치, 단 하나의 매치 및 두 개 이상의 매치가 있는 경우를 나타내는 2비트출력 Q1, Q0를 발생하는 다중매치검출회로(300)는 선순위엔코더(400)와 병렬로 처리된다.
전형적인 3상 DRAM형 CAM셀(101)은 도 2에 나타나있다. 셀(101)은 매치라인 (ML)과 꼬리라인(TL) 사이에서 n-채널비교트랜지스터(104)와 직렬로 연결된 n-채널검색트랜지스터(102)를 가진다. 검색라인(SL1)은 검색트랜지스터(102)의 게이트에 연결된다. N-채널엑세스트랜지스터(106)는 워드라인(WL)에 연결된 게이트를 가지고, 비트라인(BL1)과 셀플레이트전압레벨(VCP) 사이에서 커패시터(108)과 직렬로 연결된다. 전하저장노드(CELL1)는 비교트랜지스터(104)의 게이트에 연결되어 커패시터(108)에 저장된 전하가 있으면, 즉 (CELL1)이 논리 “1”이면, 트랜지스터 (104)를 켠다. 나머지 트랜지스터들과 커패시터는 3상 데이터비트의 나머지 반을 위하여 트랜지스터들(102, 104, 106) 및 커패시터(108)를 복제하고, 대응하는 라인 (SL2 및 BL2)에 연결되며, 3상 데이터저장을 지탱하도록 설치된다. 특히, 3개의 상태는 (CELL1과 CELL2)에 의해 다음과 같이:(기타등등...) 0/0, 0/1, 1/0, 1/1로 저장된다. 라인(SL1, SL2, BL1 및 BL2)는 열의 모든 셀에 공통하며, 라인(ML, TL 및 WL)은 행에서의 모든 셀의 워드에 공통한다. 꼬리라인(TL)은 전형적으로 접지에 연결되고, 모든 트랜지스터들은 n-채널 트랜지스터들인다. 3상 DRAM셀의 동작의 설명은 참고로 내재된 전술의 참고자료에 나타나있다. 일반적으로, 검색과 저장된 데이터 사이의 매치를 위해, 매치라인과 꼬리라인 사이에 도전로가 없어야 한다. 반면에 비-매치(Mis-match)을 위해, 매치라인과 꼬리라인 사이에 도전이 발생할 것이다.
3상의 SRAM형 CAM은 2 SRAM셀들로 구성되어, 도 2에 트랜지스터(102와 104)의 기능을 중복하는 한 쌍의 검색트랜지스터와 비교트랜지스터와 3상비트의 각각의 반을 저장한다. 검색동작과 매치라인 기능의 관점으로부터, SRAM셀은 DRAM 형 CAM과 동일하게 기능한다.
CAM배열(100)으로부터 간략화한 행구조와 매치라인감지회로(200)으로부터 대응하는 선행기술 매치라인감지회로(202)가 도 3에 나타나있다. 각각 검색라인(SLj)와 셀저장노드(CELLi)에 연결된 게이트를 가진, 다중검색 및 비교트랜지스터(102와 104 각각)은 공통매치라인(MLi)에 병렬로 연결된다. 매치라인감지회로(202)는 (MLi)를 수신하고, 행에 대한 매치라인 출력(ML_OUTi)를 발생한다. 선행기술의 매치라인감지회로(202)는 적정한 동작을 위해 제어신호들(MLDCPL, BIAS, MLPRE 및 SEN)을 필요로 한다. 본 발명과 비교를 위한 목적으로, 선행기술 CAM 매치라인감지구조의 일반적인 설명은 지금 도 1 내지 도 4를 참고로 하여 뒤따를 것이다. 데이터가 CAM배열(100)의 셀(101)에 비트라인들을 통해 쓰여진 후, 셀배열내의 데이터의 특정워드의 검색이 수행될 수 있다. CAM배열(100)의 모든 매치라인(MLi)은 펄스형 매치라인 프리챠지된 (MLPRE)신호의 활성화를 통하여, VDD와 같이, 처음 양전압 (Positive Voltage)레벨로 프리챠지된다. 매치라인(MLi)의 VDD로의 프리챠지 (Precharge) 하는 동안, 모든 검색라인(SLj)은 일단 프리챠지상태(Precharge state)가 종료하면 매치라인(MLi)이 완전한 VDD레벨로 프리챠지되는 것을 확실히 하기 위해, 매치라인(MLi)으로부터 비교트랜지스터(104)를 격리하며, 모든 행의 모든 검색트랜지스터(102)를 끄기(Turn off)위해 접지되어야 한다. VDD로 매치라인을 프리챠지하고 모든 검색라인을 모든 검색동작 중에 접지시켜 방전하는 공동의 작동은 많은 전력을 소비한다. 그때 검색워드는 검색라인(SLo내지 SLm) 상에 로드되고, 모든 워드셀은 그 각각의 검색라인 상의 데이터와 그 저장된 데이터를 비교한다. 저장된 데이터가 그 검색라인(SLj) 상의 데이터와 매치하지 않는 임의의 셀은, 소위 비-매치 조건, 매치라인(MLi)와 접지 사이의 전류패스를 형성하기 위해 켜진 (Turn on) 두 개의 트랜지스터(102와 104)를 가질 것이다. 그러므로, 하나의 행의 각 CAM셀이 매치조건을 가지면, 그때 그 행의 매치라인(MLi)은 VDD의 프리챠지된 전압레벨로 남아있을 것이다. 그러나, 만약 한 행의 적어도 하나의 셀이 비-매치조건을 가지면, 매치라인(MLi)의 프리챠지된 전압은 천천히 시간이 경과함에 따라 방전되어 접지될 것이다. 매치라인 전압레벨은 계속되는 논리회로에서 사용하기 위해 적당하지도 안정적이지도 않으며, 매치라인감지회로(202)는 매치라인전압레벨을 감지하여, 예를 들면 완전한 CMOS전압레벨까지 증폭할 것이다. 하이논리레벨(High Logic Level)에서 매치라인감지회로(202)의 출력(ML_OUTi)은 각 행의 데이터가 검색워드에 일치함을 지시할 것이다. 로우논리레벨 (Low Logic Level)에서 (ML_OUTi)는 각 행의 데이터가 적어도 하나의 비트에서 매치하지 않는 것을 지시할 것이다.
도 4는 선행기술의 다중매치검출회로를 나타낸다. 회로는 (MML)을 접지에 결합한 많은 병렬접속된 방전트랜지스터를 가진, 다중매치라인(MML)을 포함한다. 각 방전트랜지스터의 게이트는 매치라인감지회로(202)의 출력(ML_OUTi)에 접속된다.각 매치라인감지회로(202) 출력을 위해 하나의 방전트랜지스터(302)가 있다. 다중매치라인(MML)은 증폭기(310)의 하나의 입력에 접속된다. 기준다중매치라인(RMML)은 접지에 (RMML)결합하는 많은 병렬접속된 방전트랜지스터(306)를 가지는, 감지증폭기(310)의 다른 입력에 접속된다. 방전트랜지스터(306)는, 게이트가 영구적으로 꺼져있도록 접지된 점만 제외하고, 방전트랜지스터(302)와 동일한 크기와 구성을 가진 더미방전트랜지스터이다. 단 하나의 더미방전트랜지스터(304)는 제어신호 (MLSEN)에 의해 켜질 수 있다. 더미방전트랜지스터(304)의 W/L 율은, 다중매치, 하나의 매치 또는 비매치조건 사이에서 구별되도록 다른 보통의 더미방전트랜지스터 (302와 306)의 크기의 1 ~ 1.5배로 설계된다. RMML은, 전압 또는 온도변화가 MML과 RMML에 똑같이 영향을 미치고, 양 라인들의 기생정전용량이 매치되는 것을 보증하기 위해 MML과 동일한 수의 더미방전트랜지스터(304와 306)를 가진다. 동작중에, MLSEN은 방전트랜지스터(304)를 켜고, RMML의 전압레벨는, 하나의 매치가 있을 때, 즉 ML_OUT0 ~ ML_OUTm 중의 하나가 하이논리레벨(High Logic Level)일 때, MML의 전압레벨을 본뜰 것이다.
도 5는 선행기술의 감지증폭기(310)의 상세한 회로구성을 나타낸다. N-채널 트랜지스터(313, 314, 316, 317 및 318)과 p-채널 트랜지스터(312 및 315)는 트랜지스터 (314)의 게이트에 수신된 MML의 전압레벨을 트랜지스터(317)의 게이트에 수신된 기준다중매치라인(RMML)의 전압레벨에 대하여 비교하는 차동증폭기를 형성한다. 약한 p-채널 트랜지스터(311 및 321)는 접지에 연결된 게이트를 가지고, MML과 RMML을 각각 VDD로 고정한다. 트랜지스터(312와 313)는 고전압원, VDD와 트랜지스터(314)의 드레인 사이에 접속된 상보적인 쌍을 형성한다. 트랜지스터(315와 316)는 또한 고전압원, VDD와 트랜지스터(317)의 드레인 사이에 접속된 상보적인 쌍을 형성한다. 트랜지스터(314와 317)의 공통소스는 접지에 접속되고, 그 게이트는 차동증폭기를 작동시키기 위한 제어신호 (SHL)에 접속된다. 교차-결합된 래치로부터 상보적인 출력(out와 outb)은 인버터(323과 324) 각각에 의해 반전되어 (latch와 latchb)를 발생한다. p-채널 리셋트랜지스터(319와 320)은, 제어신호(SHL)에 접속된 게이트들을 가지며, (VDD와 outb와 out) 각각의 사이에서 접속된다. 전송게이트 (326)는 신호(latch)를 래치회로(327)의 입력에 결합한다. 지연회로(322)는 (SHL)을 수신하고 전송게이트(326)을 제어하기 위해 지연된 상보적인 신호(SHL_DLY와 SHL_DLYb)를 발생한다. 래치회로(327)는 MML의 상태를 나타내는 출력, Q0를 발생한다.
선행기술의 다중매치검출회로의 작동에 대한 설명은 이제 도 3, 도 4 및 도 5를 참고로 설명될 것이다. 프리챠지된 상태에서, 모든 매치라인감지회로(202, 도3)은 작동이 정지되고, (ML_OUT0 ~ ML_OUTm)신호들을 로우논리레벨(Low Logic Level)로 만든다. 그러므로, 도 4로부터의 모든 방전트랜지스터(302)들은 꺼진다. 더미방전트랜지스터 (304)는, 또한 (MLSEN)이 현재 로우논리레벨에 있기 때문에, 꺼진다. 모든 방전트랜지스터들이 꺼짐에 따라, 도 4와 도 5의 (MML과 RMML)은 클램프트랜지스터(311과 321) 각각에 의해 하이논리레벨로 유지된다. 제어신호(SHL)는 로우논리레벨에 있어, 차동증폭기를 작동정지시키며, (outb와 out)를 트랜지스터(319와 320)을 거쳐 하이논리레벨로 리셋한다. (SHL_DLY와 SHL_DLYb)는 각각 전송게이트(326)를 꺼져있도록 하기 위해 로우논리레벨과 하이논리레벨로 유지된다.
검색데이터가 검색라인(SLi~SLn)에 인가된 후에, 제어신호(MLSEN)은 하이논리레벨로 유도되어, 제 1 의 소정의 시간 후에 모든 매치라인감지회로(202)와 더미방전트랜지스터(304)를 동시에 켜지도록 한다. 매치라인감지회로(202)가 켜질 때, 각각의 매치라인(MLi) 전압레벨은 논리하이(Logic High) 또는 논리로우(Logic Low) ML_OUTi의 어느 하나를 즉각적으로 발생하기 위해 감지된다. 그러므로, 매치라인감지회로(202)와 더미방전트랜지스터(304) 양자를 동시에 켜지도록 (MLSEN)을 가질 때, MML(적어도 하나의 매치라인감지회로가 매치를 보고하면)과 (RMML) 양자는 동시에 방전하기 시작할 것이다.
(MLSEN)이 하이레벨로 유도된 후, 뒤따르는 제 2 의 소정의 시간에서, 제어신호 (SHL)은 차동증폭기가 작동할 수 있도록 하이레벨로 맥동할 것이고, 하이펄스 (High Pulse)인 동안에 리셋트랜지스터(319와 320)를 작동하지 못하도록 할 것이다. 일단 동작되면, 상기 차동증폭기는 (MML)의 전압레벨과 (RMML)의 전압레벨을 비교할 것이다. 아래의 테이블 1은, (MML)의 전압레벨이 (RMML)의 전압레벨 위, 아래에 있을 때, 도 5의 다중매치감지회로로부터 다양한 노드들의 다른 논리레벨을 싣고 있다.
테이블 1
(SHL)이 하이레벨로 맥동한 후 제 3 의 소정의 시간에서, 신호(SHL_DLY와 SHL_DLYb)는 각각 하이레벨과 로우레벨로 맥동하여 펄스길이가 지속되는 동안에 전송게이트(326)을 켠다. 전송게이트(326)가 켜져 있는 시간동안, 신호(latch)는 한층 더한 출력을 위해 래치회로(327)에 보유된다.
도 5의 선행기술 회로는 이전에 언급된 단점을 가지게 된다. (MML) 퍼텐셜을 감지하기 위한 다중매치검출회로(300, 도1)에 의해 요구되는 시간은 길다. 도 6은, 둘 이상의 방전트랜지스터(302)가 켜져 있는(다중매치조건에 있는) 경우에 시간의 함수로서 다중매치라인 전압(VMML)의 도표이다. 다중매치검출회로(300, 도1)는 소정의 시간동안에 (VMML)를 기준전압(VREF)과 비교하여, (VMML)이 (VREF)보다 높은지 낮은지를 감지한다. 다중매치검출회로(300, 도 1)는 (VMML)이 (VREF)보다 높으면 로우논리레벨 (latch)를 발생할 것이고, (VMML)이 (VREF)보다 낮으면 하이논리레벨 (latch)를 발생할 것이다. 감지는 시간(t1)에서 수행될 수 있으나, 감지마진은 매우 작으며, 정교한 (VREF)전압발생기가 필요하다. 보다 좋은 감지마진은 높은 정교한 (VREF)전압의 요구 없이 나중시간(t2)에서 얻어질 수 있다. 다중매치와 단 하나가 매치되는 경우 사이를 감지하기 위한 감지마진은 공정과 온도변화에 기인하는 요동을 받는 오직 0.5V이다. 그러나, (VMML)가 t2로 떨어지기 시작하는 사이의시간은, CAM이 비교의 결과를 기다리며 작동을 하지 않기 때문에 쓸모없다. 연장된 감지시간에 기여하는 바는 방전트랜지스터(302, 304 및 306)의 작은 특징적인 사이즈이다. 하나의 도전하는 방전트랜지스터는 작은 전류용량을 가지며, 그러므로 (MML)의 접지로의 방전은(미리 고충전상태에 있기 시작하는) 매우 느리다. 수축하는 특징적인 사이즈는 (VMML)의 방전률이 더욱 감소되기 때문에 최적의 감지시간을 (t2)을 지나서 연장시킬 것이다. 선행기술의 다중매치라인에서의 감지마진을 개선하기 위해, 더미방전트랜지스터(304)의 폭은 방전트랜지스터(302와 306)의 사이즈의 1 ~ 1.5배로부터 설정된다. 그러나, 이러한 사이즈는 신중하게 선택되어야 하며, 감지마진은 상대적으로 작게 유지된다.
감지가 시간(t2)에서 발생한 후, 방전된 다중매치라인(MML)은 △V의 양까지 상기 (VDD)전압원에 되돌려 프리챠지되어야 한다. 그러므로, 전력소비는, 개별의 매치라인에 스스로 똑같이 높게 프리챠지함을 수행함에 의해 소비되는 전력에 더하여, 다중매치라인(MML)의 반복되는 방전과 프리챠지함에 의해 높아질 것이다.
매치라인감지회로(200)의 연속적인 활성화, 더미방전트랜지스터(304) 및 다중매치검출회로는 지연회로로부터 발생하는 제 1, 제 2 및 제 3의 소정의 시간에 의해 동기된다. 제 2의 소정의 시간의 시작은 제 1의 소정의 시간의 끝에 의존하고, 제 3의 소정의 시간은 제 2의 소정의 시간의 끝에 의존하기 때문에, 임의의 소정의 시간 기간에서의 이탈은 그릇된 데이터의 출력을 야기한다. 게다가, 회로의 과도특성이 공정변화에 의해 변하면, 동기도 망쳐버릴 수 있다.
지금, 본 발명의 실시예가 참고로 만들어질 것이다. 일반적으로 본 발명의다중매치라인검출회로는, CAM셀 배열(100)에서의 비매치, 단 하나의 매치 또는 다중매치의 빠른 검출을 위한 저전력감지회로이다. 이것은 다중매치라인과 기준다중매치라인을 비히트(No-hit) 또는 미스디폴트(Miss default)전압레벨로 설정하고, 기준다중매치라인이 히트전압레벨 상태로 하기 전, 후 또는 동시에 다중매치라인을 히트전압레벨 상태로 함에 의해 얻어진다. 본 발명의 다중매치검출회로는 2개의 다중매치라인의 첫 번째 것이 히트전압레벨에 도달했는지를 검출하기 위한 검출회로를 사용하고, 0, 1 또는 2와 그 이상의 저장된 워드들이 검색워드와 매치하는 상태중의 하나를 나타내는 2비트 출력을 발생한다. 다중매치라인검출회로는 자기시간조절에 의해 다중매치라인과 기준다중매치라인의 감지의 기능을 정지시킨다.
도 7은 CAM배열(100)의 계층적 도시를 나타낸다. CAM배열(100)의 CAM셀(101)은 행렬로 배열된다. 행의 CAM셀(101)은 공통 매치라인(MLi), 워드라인(WLi) 및 꼬리라인 (TLi)에 접속되고, 열의 CAM셀(101)은 검색라인(SLj)의 공통 쌍과 비트라인 (BLj)의 공통 쌍에 접속되며, 여기서 i는 0과 n사이의 정수값이고, j는 0과 m사이의 정수이다. 매치라인(MLi)과 꼬리라인(TLi)은 그들 각각의 매치라인감지회로 (210)에 접속된다. 매치라인감지회로(210)은 또한 제어신호(EN1, EN2b 및 BIAS)를 수신하고, 매치신호(ML_OUT0 ~ ML_OUTn)을 발생한다.
다중매치라인검출회로의 더욱 자세한 도시는 본 발명의 제 1 의 실시예에 따른 도 8에 나타난다. 다중매치라인(MML)에 관련된 방전트랜지스터(302)의 구성과 접속은 도 4의 선행기술 다중매치검출회로에 이미 기술된 것과 동일하다. 기준다중매치라인회로소자(333)의 구성과, 기준다중매치라인(RMML)에 관련한 방전트랜지스터(306)의 접속은, 고전압원(VDD)에 그 게이트가 접속된 트랜지스터(305)를 제외하고, 또한 도 4의 선행기술 다중매치검출회로에 이미 기술된 것과 동일하다. 트랜지스터(305)는 더 이상 타이밍신호에 의존하지 않기 때문에, 기준회로는 자기시간조절(Self-timed) 된다. 또한 선행기술과의 차이는 트랜지스터(305)는 트랜지스터 (302와 306)와 같은 크기이고, 그러므로, (RMML)에 접속된 모든 방전트랜지스터 (305와 306)는 다중매치라인 양자의 기생정전용량을 같게 유지하기 위해 (MML)에 접속된 방전트랜지스터(302)와 동일하게 구현된다. (MML과 RMML)은 그 각각의 다중매치라인감지회로(330과 331)에 접속되어, 입력으로서, 제어신호(EN1, EN2b 및 BIAS)를 수신한다. (RMML)에 접속된 기준다중매치라인감지회로(331)이 신호(RMML_ OUT)를 발생하기 위해 (RMML)의 전압레벨을 감지하는 반면에, (MML)에 접속된 다중매치라인감지회로(330)는 신호(MML_OUT)를 발생하기 위해 (MML)의 전압레벨을 감지할 것이다. 다중매치디코더(380)로서 구현된 감지회로는 (MML_OUT와 RMML_OUT)를 수신하여, 2비트 또는 다중비트 출력(Q1, Q0)을 발생하고, 제어신호(EN1)을 귀환한다.
도 9 ~ 12는 다중매치라인감지회로(330)와 기준다중매치라인감지회로(331)의 다른 회로 실시예를 나타낸다. 도 9는 본 발명에 따른 다중매치라인감지회로(330)의 일반적인 도시를 나타낸다. 다중매치라인감지회로는, 예를 들면 (VDD)와 같은 고전압원에 접속된 전류원(332)을 가지며, 스위치(334)에 직렬로 접속된다. 스위치 (336)는 스위치 (334)와, 접지와 같은 저전압레벨 사이에서 직렬로 접속된다. 신호 (EN1)는 스위치(334)를 제어하며, 인버터(338)에 의해 반전되어 스위치(336)를 제어한다. 다중매치라인 (MML)은 스위치(334와 336)의 공통노드(335)에 접속되고, 더욱이 n-채널 감지트랜지스터(342)의 게이트에 접속된다. 감지트랜지스터(342)는 프리챠지된 스위치(340)와 접지레벨 사이에서 직렬로 접속되며, 여기서 신호(EN2b)는 프리챠지된 스위치(340)를 제어한다. 인버터(344)의 입력은 감지트랜지스터(342)의 드레인에 접속되며, 그 출력은 신호(MML_OUT)를 발생하기 위해 사용된다. 스위치 (340), 감지트랜지스터(342) 및 인버터 (344)의 회로조합은 다중매치라인(MML)의 상태를 감지하고 증폭하기 위한 감지증폭기로서 역할한다.
도 9의 다중매치라인감지회로 동작은 이제 기술될 것이다. 스위치(336)가 닫혀지거나 프리챠지된 상태에서 켜져서, 다중매치라인(MML)은 감지트랜지스터(342)를 끄기 위해 접지와 같은 낮은 퍼텐셜레벨에 프리챠지된다. 스위치(334)는 다중매치라인(MML)의 전류의 인가을 억제하기 위해 개방된다. 또한, 프리챠지된 상태에서, 스위치(340)는 닫혀지고 인버터(344)의 입력은 VDD레벨 또는 하이논리레벨로 충전된다. 그러므로, (MML_OUT)는 로우논리레벨에 있다. 검색과 비교동작중에, 감지상태에서, 스위치(336과 340)은 개방되거나, 꺼지고, 스위치(334)는 전류원(332)를 켜기 위해 닫혀져서, 전류를 다중매치라인(MML)에 인가한다. 전류원(332)에 의해 다중매치라인(MML)에 전류의 인가는 결과적으로 시간이 경과함에 따라 그 전압레벨을 높일 것이다, (MML)의 전압레벨이 약 0.7V의 n-채널 감지트랜지스터(342)의 문턱전압(트랜지스터를 켜기 위해 필요한 최저전압)에 도달할 때, 트랜지스터(342)는 인버터(344)의 입력을 접지와 접속시키기 위해 켜질 것이다. (MML_OUT)는 이어서 하이논리레벨이 된다. 회로를 프리챠지된 상태로 리셋하기 위해, 제어신호(EN1)은 스위치(334)를 끄고, 스위치(336)을 켜기 위해 비활성화 될 것이다. (EN1)이 비활성화 되는 방법은 후에 더 자세히 설명될 것이다. 요약해서, 도 8의 다중매치라인검출회로(330)는 다중매치라인(MML)의 퍼텐셜레벨을 감지트랜지스터(342)의 문턱 퍼텐셜레벨과 관련하여 결정할 것이다. (MML)의 이러한 전압레벨이 검출되면, 그 때 신호(MML_OUT)는 하이논리레벨로 되며, 이것은 뒤따르는 논리회로에 의해 사용될 수 있다.
도 10의 다중매치라인검출회로은 도 9의 일반적인 회러의 실질적인 CMOS 구현이다. 전류원(332)는 p-채널 트랜지스터(350과 352)에 의해 대체되고, 스위치 (336과 340) 각각은 n-채널 트랜지스터(354)와 p-채널 트랜지스터(358)로 대체된다. 인버터(338)는, p-채널 트랜지스터(350)과 n-채널 트랜지스터(354)가 상보쌍을 형성하기 때문에 회로로부터 제거된다. 아날로그(BIAS) 전압은 다중매치라인(MML)에 공급되는 전류를 제어하기 위해 p-채널 트랜지스터의 게이트에 인가된다.
도 10의 다중매치라인검출회로의 동작에서, 신호(EN1)은 하이논리레벨에 있고 (EN2b)는 트랜지스터(354와 358) 각각을 켜기 위해 프리챠지되는 상태동안에 로우논리레벨로 맥동하여, 다중매치라인(MML)은 감지트랜지스터(342)를 끄기 위해 접지에 접속한다. 프리챠지되는 상태에서 다중매치라인(MML)에 전류가 인가되지 않는 것을 확실히 하기 위해, 하이논리레벨(EN1)은 전류원의 p-채널 트랜지스터를 끌 것이다. (VDD)레벨 또는 하이논리레벨로 충전된 인버터(344)의 입력으로, (MML_OUT)는 그러므로 로우논리레벨에 있다. 감지상태에서, (EN1)는 p-채널 트랜지스터(350)를 켜고, n-채널 트랜지스터(354)를 꺼서, 전류원(332)가 전류를 다중매치라인(MML)에 인가하도록 하기 위해 로우논리레벨에 있다. (MML)의 전압레벨이 약 0.7V의 n-채널 감지트랜지스터(342)의 문턱값에 도달할 때, 트랜지스터(342)는 인버터 (344)의 입력을 접지에 접속하기 위해 켜질 것이다. (MML_OUT)는 이어서 하이논리레벨로 된다. 그때 상기 회로는 도 9의 회로가 리셋되는 방식과 비슷하게 프리챠지된 상태에서 리셋된다.
전류원(332)는 또한, 아날로그(BIAS) 전압레벨의 필요성을 제거한, 소스가 VDD에 연결되고, 드레인이 다중매치라인(MML)에 접속되며, 게이트가 (EN1)에 연결된 단 하나의 p-채널 트랜지스터로 구현될 수 있다. 이러한 경우, 전류는 오직 트랜지스터의 용량과 VDD 공급원레벨에 의해 결정될 것이다.
트랜지스터(342)가 켜지기 전, 감지상태 동안에, 도 10의 회로에서 인버터 (344)의 부유입력(Floating input)은 일반적으로 바람직하지 않다. 인버터(344)의 입력에서의 전압이 그 절환점(Switching point) 아래로 떨어지면, 비록 감지트랜지스터(342)가 꺼질지라도, 인버터(344)는 부정확한 플립(Flip)이고, 이어서 높은 (MML_OUT) 논리레벨을 출력한다.
이러한 퍼텐셜오류를 어드레스하기 위해, 도 10의 수정된 다중매치라인감지회로가 도 11에 나타난다. 도 11의 회로의 구성은 인버터(344)를 대치하는 2-입력 NOR게이트을 제외하고도 10의 회로와 동일하다. NOR게이트(362)는 제 1 입력은 감지트랜지스터 (342)의 드레인에 접속되고, 제 2 입력은 (EN2b)에 접속된다. NOR게이트(362)로부터 (MML_OUT)의 출력은 또한 p-채널 프리챠지(Precharge) 트랜지스터 (364)의 게이터에 귀환된다. NOR게이트(362)와 p-채널 프리챠지 트랜지스터(364)는종래의 하프-래치(Half-latch)를 형성하여 고퍼텐셜레벨로 감지트랜지스터(342)의 드레인을 유지한다. p-채널 트랜지스터(364)와 감지트랜지스터(342) 양자는 다중매치라인(MML)이 트랜지스터(342)의 문턱전압에 도달하면 켜지며, p-채널 트랜지스터 (364)는 감지트랜지스터(342)보다 약하게 설계된다. 이것은 감지트랜지스터(342)가 트랜지스터(364)의 온(ON) 상태를 넘는 것이 가능하게 한다. 도 11의 회로는 프리챠지과 감지상태 동안에 도 10의 회로와 동일하게 기능한다. 도 11의 하프-래치회로는 감지상태 중에 NOR게이트(362)의 제 1의 입력을 로우논리레벨로 래치할 수 없다는 주의해야 한다.
도 11의 수정된 다중매치라인감지회로는 도 12에 나타난다. 도 12의 회로의 구성은 도 11의 하프-래치회로를 풀-래치(Full-latch)회로로 대치한 것을 제외하고 도 11의 회로와 동일하다. 인버터(360)는 도 11로부터 p-채널 트랜지스터(364)를 대체하여, 풀-래치회로가 NOR게이트(362)의 제 1 입력을 로우논리 또는 하이논리레벨로 래치하는 것을 가능하게 한다. 도 12의 회로는 프리챠지과 감지상태 중에 도 11의 회로와 동일하게 기능한다.
본 발명의 실시예에 따른 다중매치라인검출회로는 도 13에 나타난다. 도 13의 회로는 도 8의 다중매치라인회로와 유사하나, 다중매치감지회로(330), 다중매치감지회로(331)용 기준과 다중매치디코더(380)의 회로도를 포함한다. 다중매치감지회로(330)와 기준다중매치감지회로(331)는 도 12의 다중매치감지회로로 구현된다. 다중매치디코더회로(380)은 OR게이트(382)와 2개의 D-형 플립플롭(DEF, 384와 385)을 포함한다. 신호(MML_OUT)는 DEF(384)의 데이터입력과 OR게이트(382)의 한 입력에 접속하며, 반면에 (RMML_OUT)는 DEF(385)의 데이터입력과 OR게이트(382)의 다른 입력에 접속한다. OR게이트(382)는 귀환제어신호(EN1)을 발생하며, 이것은 DEF (384)와 DEF(385)의 클럭입력에 접속한다. DEF(384)와 DEF(385)는 각각 (Q1과 Q0)를 출력한다. 에지트리거드(Edge triggered) D-형 플립플롭은 당업계에 잘 알려져 있으며, 클럭입력시 로우레벨에서 하이레벨로 전이가 있을 때, D입력에 나타나는 데이터를 Q출력으로 전달하는 기능을 한다.
본 발명에 따르는 다중매치라인감지동작의 상세한 설명은 지금 도 7, 도 13 및 도 14를 참고로 뒤따를 것이다. (MML_OUT와 RMML_OUT)중 하나 또는 양자가 이전의 검색-비교동작으로부터 하이논리레벨로 유도되었다는 것을 가정해야 한다. 도 13의 회로는 다중매치라인(MML)의 상승 전압율을 기준다중매치라인(RMML)과 비교할 것이며, 여기서 (MML)의 전압레벨은 (RMML)의 전압레벨보다 빠르거나 느리거나 동일한 속도로 상승할 것이다. 그때, 회로는 (MML)의 3가지 상태중의 하나를 나타내는 2비트결과를 출력할 것이다. 매치라인감지회로(210, 도 7)가 그들 각각의 저장된 워드와 검색워드의 비교를 완료한 후에, 하나 또는 그 이상의 ML_OUTi(MLOUT0 ~ ML_OUTn)신호가 매치가 발생함을 나타내기 위해 하이논리레벨로 유도되거나, 어떠한 신호도 유도되지 않을 것이다. 그러므로, 임의의 논리하이(ML_OUTi)도 즉시 도 13의 다중매치검출회로로부터 각각의 방전트랜지스터(302)를 켤 것이다. 이것은, 다중매치감지회로(330)가 전류원(332)이 꺼지고 프리챠지트랜지스터(354)가 로우논리레벨로 (MML)을 유지하기 위해 하이논리레벨에서 신호(EN1)을 거쳐 켜지는, 프리챠지상태에 있기 때문에 (MML)에 어떠한 효과도 없다. (RMML)에 접속된 다중매치감지회로(331)는 또한 (EN1)의 하이논리레벨에 기인하여 프리챠지상태에 있다. 전류는 그때, (EN1)이 로우논리레벨로 설정될 때, 감지상태 중에 다중매치라인(MML)과 기준다중매치라인(RMML)에 인가된다. OR게이트(382)는 (MML_OUT와 RMML_OUT) 양자가 로우논리레벨이 있는 한, 로우논리레벨 (EN1) 신호를 발생한다. 이것은, (EN2b)가 활성상태를 시작하기 위해 다중매치감지회로(330)의 NOR게이트(362)에 입력과 다중매치감지회로(331)의 NOR게이트(362)의 입력에 하이로 맥동할 때 발생한다. (MML_OUT와 RMML_OUT)의 로우논리레벨은 귀환인버터(360)을 거쳐 래치되고, (MML과 RMML)중 어느 하나가 검색-비교동작중 그 각각의 감지트랜지스터(342)의 문턱전압까지 상승할 때까지, 유지될 것이다. 비매치의 경우에, 전류통로가 (MML)와 접지사이에서 형성되지 않으며, 그러하여, (MML)의 전압이 시간에 따라 빠르게 상승하도록 한다. 단 하나의 매치 경우에, 여기서 하나의 전류패스가 하나의 방전트랜지스터(302)를 통하여 (MML)과 접지사이에서 형성되며, (MML)의 전압이 시간에 따라 상승하는 속도는, 적은 양의 전하가 연속적으로 다중매치라인(MML)으로부터 하나의 전류패스에 의해 접지로 방전되기 때문에, 보다 느리다. 그러므로, 단 하나의 매치경우에 시간에 따른 다중매치라인(MML) 전압의 상승률은, 매치가 없는 경우의 상승률보다 느리다. 전류원(332)는 다중 풀다운패스를 이겨내야 하기 때문에, 이러한 상승률은 둘 이상의 방전트랜지스터가 켜지는 경우에 다중매치라인(MML)과 접지 사이의 다중병렬 전류패스의 존재 때문에 훨씬 느리다. (RMML)의 전압레벨는, 켜져 있는 정확히 하나의 방전트랜지스터(302)를 가지는 (MML)과 일치하는 속도로 상승할 것이다. 본 실시예에서, 하나의 방전트랜지스터(305)의 단 하나의 게이트가 VDD에 접속하고, (RMML)에 접속된 나머지 방전트랜지스터(306)들은 접지에 접속한 그들의 게이트들을 가진다. 그러므로, (RMML)의 전압레벨은 하나의 매치조건에 일치하는 속도로 항상 상승할 것이다.
도 14는, 매치가 없는 경우, 하나의 매치가 있는 경우 및 하나 이상의 매치가 있는 경우에 시간에 대한 (MML)전압의 도표를 나타낸다. 도 14의 도표로부터, 관심의 대상이 되는 시간은 t1 이며, 이때 제로매치 경우의 (MML) 전압은 도 13의 다중매치라인감지회로(330)로부터 감지트랜지스터(342)를 켜지게 하는 문턱전압 (Vt)까지 뛰어오른다. 하나 또는 하나 이상의 매치의 경우, (MML)은 t1에서 Vt레벨에 도달하며, 그것들은 각각 시간 t1 조금 뒤 시간 t2와 t3에서 Vt에 도달하여, 감지트랜지스터(342)를 켠다. 비록 (MML) 전압과 시간 사이의 관계가 선형관계로 나타날지라도, 시간에 대한 (MML)의 상승률은 반드시 선형일 필요는 없다. 다른 말로, 본 발명에 따른 이러한 공정을 사용하여, 다중매치라인의 전압은 전류가 제공될 때 상승하기 시작할 것이지만, 다중매치라인의 상태에 의존하여(즉, 비매치(No matches), 하나의 매치(One match) 또는 하나 이상의 매치), 다중매치라인은 도 14에 나타난 3개의 속도중의 하나로 상승할 것이다. 그러므로, 본 실시예의 다중매치회로는 하나의 매치상태에 비례하여 문턱전압 Vt에 도달하는 데 있어서의 지연(양 또는 음)에 근거하여 (MML)의 상태를 결정할 것이다.
도 13에서, DEF(384와 385)는, 하이(High)로 가는 EN1신호로 클럭될 때, 그들의 Q 출력에 그 각각의 입력 D가 나타나는 하이논리레벨 또는 로우논리레벨을 수신, 래치 또는 전달할 것이다. (MML_OUT와 RMML_OUT)의 하나 또는 양자가 구동되고, 다중매치감지회로(330과 331)에 의해 그들의 프리챠지된 로우논리레벨로부터 하이논리레벨로 래치될 대, OR게이트(382)는 즉각 활성 또는 하이논리레벨 (EN1)신호를 발생할 것이다. 하이논리레벨로 전이하는 (EN1)은 (MML_OUT와 RMML_OUT) 중의 하나의 논리레벨에서의 여하의 변화가 출력(Q1과 Q0)를 변경하는 것을 막으면서, DEF(384와 385)를 래치모드로 설정할 것이다. 이와 함께 발생하는 것으로, 다중매치감지회로(330과 331)로부터 전류원(332)은 전력을 절약하기 위해 (MML과 RMML)의 더 이상의 변화를 막기 위해 상기 하이논리레벨(EN1)에 의해 꺼진다. 그러므로, 다중매치라인 검색회로는 다음의 검색-비교동작을 준비하기 위해 프리챠지상태로 재진입한다. 요약해서,(EN1)은 활성상태를 시작하기 위해 신호(EN2b)의 하이논리레벨펄스에 대응하여, 프리챠지 하이논리레벨로부터 로우논리레벨로 떨어지며, 자기시간조절되는 기간에 로우논리레벨로 남아 있는다. 이러한 자기시간조절되는 기간은, 일단 감지트랜지스터(342)가 켜지고, NOR게이트(362)가 프리챠지상태의 출발을 시작하기 위해 하이논리레벨신호를 발생하기 때문에, 대략 접지와 감지트랜지스터 문턱전압퍼텐셜 사이에서 발생하도록 (MML 또는 RMML) 중 보다 빠른 것에 의해 요구되는 시간이다. 아래의 테이블 2는 (MML_OUT와 RMML_OUT)과 관련하여 출력(Q1과 Q0)의 다른 논리레벨조합에 의해 나타내어지는 상태를 정의한다.
테이블 2
다중매치라인검출회로 동작의 한 예가 지금 도 13과 도 15를 참고로 자세하게 논의될 것이다. 도 15에 나타난 연속적인 도식은 다중매치라인의 출력(MML_OUT와 RMML_OUT)이 그들 각각의 다중매치라인(MML과 RMML)과 제어신호(EN2b와 EN1)에 의해 영향받을 때, 다중매치라인의 출력에서의 논리레벨전이를 나타낸다. 화살표의 시작은 사건(Event)를 야기하는 신호전이를 나타내고, 화살표의 끝은 또 다른 신호에서 신호전이의 결과를 나타낸다. (D0와 D1)은 DEF(384와 385) 각각에 대한 D입력을 나타낸다. 빗금친 선은 “무관계(don't care)” 상태를 나타낸다. 이러한 예에서, 모든 (ML_OUTi)신호들은, (MML)에 접속된 모든 방전트랜지스터(302)를 꺼져있는 상태로 유지하면서, 로우논리레벨에 있다.
(MML_OUT와 RMML_OUT)의 하나 또는 양자가, (MML과 RMML)을 프리챠지트랜지스터 (354)를 거쳐 프리챠지된 로우레벨로 유지하기 위한 신호(EN1)를 하이논리레벨로 유지하기 위해 이전의 검색-비교사이클로부터 하이논리레벨에 남아있다고 가정되어야 한다.
제 1의 전이화살표(500)는 (MML_OUT와 RMML_OUT)를 동시에 로우논리레벨로 구동하고 래치하는 (EN2b) 프리챠지펄스의 시작을 나타낸다. 따라서, (D1과 D0)은제 2와 제 3의 전이화살표(502와 504)에 의해 지시된 것과 같이 (MML_OUT와 RMML_OUT) 각각의 논리레벨을 뒤따른다. (MML_OUT와 RMML_OUT) 양자가 로우논리레벨에 있을 때, OR게이트(382)는, 제 4와 제 5의 전이화살표(506과 508)에 의해 나타낸 것처럼, 다중매치감지회로(330과 331)로부터 전류원(332)을 켜기 위해 로우논리레벨(EN1)을 발생한다. 로우논리레벨에서 (EN1)는 프리챠지상태를 끝내고 제 6 전이화살표(510)에 의해 나타낸 것처럼 감지상태를 시작한다. 다중매치라인감지회로(330)와 기준다중매치라인감지회로 (331)를 작동시킴에 의해, (MML과 RMML)의 전압레벨은 상승하기 시작할 것이다. (MML)의 전압레벨는, (RMML)의 전압레벨이 Vt 전압레벨에 도달하기 전에, 다중매치라인감지회로(330)의 감지트랜지스터(342)를 켜기 위해 Vt 전압에 도달할 것이다. 제 7 전이화살표(512)에서, (MML_OUT)는 이어서 하이논리레벨로 래치된다. (MML_OUT)의 하이논리레벨은 D1의 하이논리레벨로의 전이를 초래한다. 동시에, 출력(Q0와 Q1)은 (D0와 D1) 논리레벨을 뒤따른다. (RMML)은 Vt의 전압에 도달하지 않았기 때문에, (RMML_OUT)는 프리챠지 로우논리레벨로 남아있을 것이다. (MML_OUT)의 하이논리레벨은 OR게이트(382)가 제 8 전이화살표(514)에서 (EN1)을 하이논리레벨로 구동하도록 할 것이다. 하이논리레벨로 구동되는 (EN1)의 결과로서 두 개의 사건이 동시에 발생한다. 첫 째, 제 9 전이화살표(518)에서, DEF(384와 385)는 하이논리레벨로 (EN1)의 전이에 대응하여 신호 (MML_OUT와 RMML_OUT)로부터 그 각각의 D입력(D1과 D0)를 래치한다. (Q0와 Q1)은 각각 로우논리레벨과 하이논리레벨로 래치되었기 때문에, (MML_OUT와 RMML_OUT)의 논리레벨에서의 여하의 변화는 (Q0와 Q1)에 영향을 미치지 않을 것이다. 상기 테이블 2에 따라, 하이논리레벨(Q1)과 로우논리레벨(Q0)은 다중매치검출회로의 비매치출력상태를 나타내며, 이것은 모든 (ML_OUTi)신호가 로우논리레벨에 있는 상태에 정확히 대응한다. 이것이 (RMML)이 (Vt)전압레벨에 도달될 때 (MML_OUT) 바로 뒤에 (RMML_OUT)이 하이논리레벨로 변하기 때문에, 본 발명의 하나의 특징적인 장점이지만, (Q0)가 하이논리레벨로 변경하는 것과 다중매치검출회로의 출력상태를 변경하는 것이 방지된다. (EN1)에 의해 야기되는 두 번째 사건은 전이화살표(520)에서 발생한다. (EN1)은 트랜지스터 (350)을 통하여 모든 전류원(332)을 끄고, 다중매치라인(MML과 RMML)을 접지로 빠르게 끌어내기 위해 모든 프리챠지 트랜지스터(354)를 켤 것이다. 상기 다중매치감지회로 (330과 331)는 이때 프리챠지상태로 리셋되고 또 다른 감지동작을 수행할 준비를 한다.
단 하나의 매치의 경우에, (RMML과 MML) 양자는 (HIGH, HIGH)의 출력(Q1, Q0)를 발생하기 위해 동시에 (Vt)전압레벨로 상승할 것이다. 다중매치의 경우에, (RMML)은 (MML)전에 (LOW, HIGH)의 결과 (Q1, Q0)를 발생하기 위해 (Vt)전압레벨로 상승할 것이다. (EN1)의 로우논리레벨기간은 프리챠지 접지레벨로부터 (Vt)전압레벨에 도달하기 위해 제 1의 다중매치라인(MML 또는 RMML)에 의해 결정되기 때문에, 다중매치검출회로는 회로 외부로부터 발생된 제어신호의 필요 없이 자기시간조절된다.
본 발명의 다중매치라인검출회로는 다음과 같은 장점을 가지고 있다. 다중매치라인검출회로는 독립적으로 비매치, 하나의 매치 및 다중매치상태를 구별한다. 회로는 또한 3가지 상태중 하나에 따른 출력을 제공한다.
다중매치라인(MML과 RMML)은 완전히 접지로 방전되기 전에 완전한 VDD레벨이 아닌 Vt까지만 상승하기 때문에, 보다 낮은 전력이 소비된다. (MML 또는 RMML) 중 하나가 Vt레벨에 도달한 후에 감지상태가 끝나기 때문에, 감지동작이 빠르다.
매치라인감지회로와 다중매치라인검출회로를 활성화하기 위해서, 인위적인 지연에 의해 발생된 미리 설정된 시간제어신호가 불필요하다. 다중매치라인검출회로는 그들의 감지-비교동작의 끝을 지시하며, 매치라인감지회로에 의해 제공된 신호에 대응하여 활성화될 수 있다.
다중매치라인검출회로는 자기시간조절주기 후에 스스로 작동을 중지한다. 그러므로, 외부적으로 발생된 제어신호에 의존하지 않는다.
기준다중매치라인 행은 동일하게 구성되고, 다중매치행에 인접하기 때문에, CAM배열에 영향을 미치는 여하의 공정변화 또는 온도영향은 동일하게 기준다중매치라인 행에 영향을 준다. 더하여, 하나의, 다중 및 비매치조건 사이의 감지마진 (Margin)은 더 이상 트랜지스터 비율에 기초한 분할 전압에 근거하지 않으며, 그러므로 온도 또는 공정변화로부터 어려움을 겪지 않는다.
더욱이, 매치라인감지용으로 사용되는 같은 회로는 다중매치를 검출하기 위해 사용되거나 될 수 있으며, 이에 의해 설계복잡성을 줄이고 성능을 최적화할 수 있다.
물론, 청구범위에 정의된 본 발명의 사상과 범위로부터 이탈하지 않고, 수많은 변화와 적용이 상기에 언급된 발명의 특별한 실시예에 만들어질 수 있다.
본 발명의 매치라인감지회로가 실리콘 상에 CMOS기술을 사용하여 구현되고모의실험 되었지만, 대안적인 실시예가 BiCMOS와 같은 다른 기술로 구현될 수 있다.
비록 도 9 ~ 도 13의 회로가 접지에 매치라인을 프리챠지하도록 구현되었을지라도, 회로는 VDD전압원에 다중매치라인을 프리챠지하기 위해 바뀔 수 있다. 트랜지스터들은 그 각각의 트랜지스터의 상보형으로 대체될 수 있다. 예를 들면, n-채널 트랜지스터는 p-채널 트랜지스터로 대체될 수 있고 P-채널 트랜지스터는 n-채널 트랜지스터로 대체될 수 있다. 반전된 다중매치라인감지회로는 다중매치라인을 VDD전압원에 프리챠지할 수 있고, 다중매치라인의 하가률을 검출할 수 있으며, 켜진 여하의 트랜지스터는 VDD전압원에 전류패스를 형성할 수 있다. 그러므로, 비매치조건에서, 다중매치라인의 하강률은 하나의 매치조건을 본뜬 기준다중매치라인의 하강률 보다 빠를 수 있다. 다중매치조건에서, 다중매치라인의 하강률은 하나의 매치조건을 본뜬 기준다중매치라인의 하강률 보다 느릴 것이다.
더하여, p-채널 방전트랜지스터는 n-채널 방전트랜지스터 대신에 고려될 수 있다.
이러한 다중매치검출구성은 기반의 SRAM과 DRAM 기반의 CAMs 양자에 사용될 수 있다. 개시된 회로기술은 또한 각 셀이 몇 개의 문턱레벨의 하나를 저장할 수 있는 다중-레벨 플래쉬메모리나 ROM에서 사용될 수 있다. 전형적인 다중레벨 플래쉬 셀들은 3 또는 4 개의 전압레벨 중의 하나로 그 문턱값을 올리기 위해, 2비트의 데이터를 기입함에 의해 프로그램된다. 셀에 의해 방전된 전류는 독출전압이 적용될 때, 그 프로그램된 문턱전압에 따라 변할 수 있다. 본 발명의 회로는 비트라인을 통하여 셀의 2비트 데이터를 감지하기에 유용할 수 있다. 더미비트라인에 접속된 적절한 문턱전압으로 프로그램된 더미셀은 비트라인의 전류가 비교되는 기준으로서 역할을 할 수 있다.
더하여, 마이크로프로세서가 엑세스하기 원하는 어드레스와 데이터를 위한 캐쉬를 검색하는 관련 캐쉬메모리 응용에 있어, 검색과 비교동작은 구현될 수 있고, 검색의 결과, 즉, 매치와 비매치는 본 발명에서 설명된 회로와 원리를 사용하여 검출될 수 있다.
상기에 설명된 본 발명의 실시예는 본 발명의 예로 의도된 것이다. 단지 여기에 첨부되는 청구범위에 의해 설명된 본 발명의 범위로부터 이탈하지 않고, 많은 변형과 수정 및 대체가 본 기술분야의 당업자에 의해 특별한 실시예로 실현될 수 있다.

Claims (45)

  1. 감지라인과;
    상기 감지라인에 효과적으로 접속하고, 감지라인전압을 제 1 의 전압레벨로부터 제 2 의 전압레벨까지 변경하기 위해 오프상태와 온상태 사이를 스위칭하는 전류원과;
    상기 감지라인전압이 제 2 의 전압레벨로 변하는 것을 감지하고, 이에 대응하는 증폭된 신호를 제공하기 위한 증폭기 및;
    상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변하는 상기 증폭된 신호와, 상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변하는 기준신호 사이의 지연차에 근거하여 다중비트출력을 제공하기 위한 검출회로로 구성된 전압을 검출하기 위한 감지회로.
  2. 제 1 항에 있어서, 상기 감지라인은 프리챠지회로에 의해 상기 제 1 의 전압레벨로 프리챠지되는(Precharged) 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  3. 제 1 항에 있어서, 다중방전트랜지스터의 게이트 각각이 각각의 매치라인감지회로로부터의 출력과 결합되고, 상기 감지라인과 접지전압 사이에 병렬로 결합된 상기 다중방전트랜지스터를 더욱 포함하여 구성되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  4. 제 1 항에 있어서, 상기 감지라인은 전류원이 오프상태일 때, 제 1 의 전압레벨로 프리챠지되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  5. 제 1 항에 있어서, 상기 제 1 의 전압레벨은 논리로우전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  6. 제 1 항에 있어서, 제 1 의 전압레벨이 논리하이전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  7. 제 1 항에 있어서, 상기 전류원은 공급전압과 상기 감지라인 사이에 직렬로 연결된 적어도 하나의 p-채널 트랜지스를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  8. 제 1 항에 있어서, 상기 전류원은 공급전압과 상기 감지라인 사이에 직렬로 연결된 적어도 하나의 n-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  9. 제 7 항에 있어서, 상기 공급전압은 상기 제 1 의 전압레벨보다 높은 고전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  10. 제 8 항에 있어서, 상기 공급전압은 상기 제 1 의 전압레벨보다 낮은 저전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  11. 제 1 항에 있어서, 상기 제 2 의 전압은 n-채널 트랜지스터 문턱전압인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  12. 제 1 항에 있어서, 상기 제 2 의 전압은 p-채널 트랜지스터 문턱전압인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  13. 제 1 항에 있어서, 상기 기준신호는 기준감지회로로부터 발생되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  14. 제 13 항에 있어서, 상기 기준감지회로는:
    더미감지라인과;
    상기 더미감지라인에 효과적으로 접속되고, 더미감지라인전압을 상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변경하기 위해 온상태와 오프상태 사이를 스위칭하는 더미전류원과;
    상기 제 2 의 전압레벨을 검출하고 상기 기준신호를 제공하는 더미증폭기로구성된 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  15. 제 14 항에 있어서, 고전압원(VDD)에 접속된 게이트를 가지는 하나의 트랜지스터를 제외하고, 다중방전트랜지스터의 각각의 게이트가 접지에 접속된 상기 더미감지라인에 결합되고, 상기 더미감지라인과 접지전압 사이에 병렬로 결합된 다중방전트랜지스터를 더욱 포함하여 구성되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  16. 제 14 항에 있어서, 상기 더미감지라인은 더미프리챠지회로에 의해 상기 제 1 의 전압레벨로 프리챠지되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  17. 제 14 항에 있어서, 상기 더미감지라인은, 상기 더미전류원이 오프상태에 있을 때, 상기 제 1 의 전압레벨에 프리챠지되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  18. 제 14 항에 있어서, 상기 제 1 의 전압레벨은 저전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  19. 제 14 항에 있어서, 상기 제 1 의 전압레벨은 고전압레벨인 것을 특징으로하는 전압을 검출하기 위한 감지회로.
  20. 제 14 항에 있어서, 상기 더미전류원은 공급전압과 상기 더미감지라인 사이에 직렬로 연결된 적어도 하나의 p-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  21. 제 14 항에 있어서, 상기 전류원은 공급전압과 상기 감지라인 사이에 직렬로 연결된 적어도 하나의 n-채널 트랜지스터를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  22. 제 20 항에 있어서, 상기 공급전압은 상기 제 1 의 전압레벨 보다 높은 고전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  23. 제 21 항에 있어서, 상기 공급전압은 상기 제 1 의 전압레벨 보다 낮은 저전압레벨인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  24. 제 14 항에 있어서, 상기 제 2 의 전압은 n-채널 트랜지스터 문턱전압인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  25. 제 14 항에 있어서, 상기 제 2 의 전압은 p-채널 트랜지스터 문턱전압인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  26. 제 14 항에 있어서, 상기 기준감지회로의 트랜지스터들은 상기 감지회로의 트랜지스터들과 실질적으로 같은 크기이며 배열된 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  27. 제 1 항에 있어서, 상기 감지증폭기는, 문턱퍼텐셜레벨을 가지며 감지출력노드와 접지 사이에 결합되고 상기 감지라인퍼텐셜레벨이 상기 제 2 의 전압레벨에 도달할 때 켜지는 감지트랜지스터를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  28. 제 27 항에 있어서, 상기 감지트랜지스터는 n-채널 트랜지스터인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  29. 제 27 항에 있어서, 상기 감지트랜지스터는 p-채널 트랜지스터인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  30. 제 1 항에 있어서, 상기 검출회로는:
    제어신호를 제공하기 위해 상기 증폭된 신호와 상기 기준신호를 수신하기 위한 논리게이트와;
    제 1 의 데이터신호를 제공하기 위해 상기 증폭된 신호와 상기 제어신호를 수신하기 위한 제 1 의 플립플롭회로 및;
    제 2 의 데이터신호를 제공하기 위해 상기 기준신호와 상기 제어신호를 수신하기 위한 제 2 의 플립플롭회로를 포함하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  31. 제 30 항에 있어서, 상기 제어신호는 상기 전류원과 상기 더미전류원을 작동시키거나 작동을 정지시키는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  32. 제 31 항에 있어서, 상기 감지라인과 상기 더미감지라인은, 상기 전류원과 더미전류원이 오프상태에 있을 때, 상기 제 1 의 전압레벨로 프리챠지되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  33. 제 30 항에 있어서 상기 제 1 및 제 2 의 플립플롭회로는 상기 제어신호의 전압레벨에서의 전이에 대응하여 상기 제 1 및 제 2 의 데이터신호를 래치(Latch)하는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  34. 제 30 항에 있어서, 비매치조건은, 상기 제 1 의 데이터신호가 하이논리레벨에 있고, 상기 제 2 의 데이터신호가 로우논리레벨에 있을 때, 결정되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  35. 제 30 항에 있어서, 하나의 매치조건은, 상기 제 1 의 데이터신호가 하이논리레벨에 있고, 상기 제 2 의 데이터신호가 하이논리레벨에 있을 때, 결정되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  36. 제 30 항에 있어서, 다중매치조건은, 상기 제 1 의 데이터신호가 로우논리레벨에 있고, 상기 제 2 의 데이터신호가 하이논리레벨에 있을 때, 결정되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  37. 제 1 항에 있어서, 상기 출력은 래칭회로에 의해 유지되는 것을 특징으로 하는 신호검출회로.
  38. 제 37 항에 있어서, 상기 래칭회로는 하프-래치(Half-latch)인 것을 특징으로 하는 신호검출회로.
  39. 제 37 항에 있어서, 상기 래칭회로는 풀래치(Full latch)인 것을 특징으로 하는 신호검출회로.
  40. 제 13 항에 있어서, 상기 기준신호는 래칭회로에 의해 유지되는 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  41. 제 40 항에 있어서, 상기 래칭회로는 하프-래치인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  42. 제 40 항에 있어서, 상기 래칭회로는 풀래치인 것을 특징으로 하는 전압을 검출하기 위한 감지회로.
  43. 감지라인과 더미감지라인전압을 제 1 의 전압레벨로부터 제 2 의 전압레벨로 변경하기 위해 감지라인과 더미감지라인에 전류를 공급하는 단계와;
    상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 상기 감지라인과 더미감지라인의 전이를 검출하는 단계와;
    상기 감지라인 또는 상기 더미감지라인 중 어느 하나가 상기 제 2 의 전압레벨에 도달할 때, 전류를 상기 감지라인과 상기 더미감지라인으로부터 차단하는 단계 및;
    상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변경하는 상기 감지라인과 상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변경하는 기준신호 사이의 지연차에 근거하여 다중비트 출력을 제공하는 단계로 구성된 전압레벨 검출방법.
  44. 행과 열로 배열된 내용참조가능메모리의 배열과;
    어드레스디코더와;
    데이터엑세스회로소자 및;
    다중매치라인을 가지는 감지회로와; 상기 다중매치라인에 효과적으로 결합되고, 상기 다중매치라인을 제 1 의 전압레벨로부터 제 2 의 전압레벨로 변경하기 위해 오프상태와 온상태 사이에서 스위칭하는 전류원과; 상기 제 2 의 전압레벨을 검출하여 그에 대응하는 증폭된 신호를 제공하기 위한 증폭기와; 상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변하는 상기 감지라인과 상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변하는 기준신호 사이의 지연에 대응하는 출력을 제공하기 위한 검출회로로 구성된 것을 특징으로 하는 내용참조가능메모리.
  45. 검색과 비교동작의 비매치, 하나의 매치 및 다중매치 결과 사이를 검출하기 위한 다중매치검출회로로서:
    병렬로 연결된 다중방전트랜지스터를 통하여 제 1 의 전압단자에 결합되며, 각각의 트랜지스터가 개별의 매치라인검색결과를 수신하는 다중매치라인과;
    상기 다중매치라인에 전류를 선택적으로 공급하기 위한 전류원과;
    병렬로 연결된 다중더미방전트랜지스터를 통하여 상기 제 1 의 전압단자에 결합되고, 제 2 의 전압단자에 접속된 입력을 가지는 하나의 더미트랜지스터를 제외하고, 각각의 더미트랜지스터가 제 1 의 전압단자에 접속된 입력을 가지는 기준다중매치라인과;
    상기 기준다중매치라인에 전류를 선택적으로 제공하기 위한 기준전류원과;
    제 1 의 전압레벨로부터 제 2 의 전압레벨로의 다중매치라인에서의 변화를 감지하고 증폭하며, 증폭된 신호출력을 제공하기 위한 다중매치라인증폭블럭과;
    제 1 의 전압레벨로부터 제 2 의 전압레벨로의 기준다중매치라인에서의 변화를 감지하고 증폭하며, 기준증폭신호출력을 제공하기 위한 기준다중매치라인증폭블럭 및;
    상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변하는 상기 다중매치라인과 상기 제 1 의 전압레벨로부터 상기 제 2 의 전압레벨로 변하는 기준다중매치라인 사이의 지연차를 검출하기 위한 검출회로로 구성된 것을 특징으로 하는 다중매치검출회로.
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