CN107967925A

CN107967925A - 一种工艺变化自适应的低功耗cam匹配线敏感装置

Info

Publication number: CN107967925A
Application number: CN201711323247.7A
Authority: CN
Inventors: 张建伟; 吴国强; 陈晓明; 喻言
Original assignee: Dalian University of Technology
Current assignee: Dalian University of Technology
Priority date: 2017-12-13
Filing date: 2017-12-13
Publication date: 2018-04-27
Anticipated expiration: 2037-12-13
Also published as: CN107967925B

Abstract

本发明涉及CAM匹配线敏感装置，一种工艺变化自适应的低功耗CAM匹配线敏感装置，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个PVT‑SA电路及n条NOR CAM cells电路，所述虚字电路包括一个与门电路、一个PVT‑SA_DM电路及一条固定成全匹配的NOR CAM cells(match)电路，所述时序控制电路，包括一个反相器、一个PROG_DLY电路，一个与门电路及一个D触发器。本发明功能字电路阵列中的敏感放大器PVT‑SA电路结构，虚字电路中的敏感放大器PVT‑SA_DM电路结构除了对工艺变化有一定的自适应能力，还能有效的降低匹配线电压摆幅，从而降低了CAM功耗。

Description

一种工艺变化自适应的低功耗CAM匹配线敏感装置

技术领域

本发明涉及一种CAM匹配线敏感装置，更具体地说，涉及一种工艺变化自适应的低功耗CAM匹配线敏感装置。

背景技术

CAM(Content-Addressable Memory)是一种高速的硬件搜索引擎，广泛的应用于搜索密集型操作中，如Internet中的主干网/边沿网的路由器中，实现路由表查找及数据包转发。

一个简单CAM的如图1所示，它主要由字电路组成的阵列、译码器、优先级编码器组成，其中的一行称为一个字(word)电路。NOR型匹配线结构是将CAM单元的并行连接，图2给出了一种NOR型CAM字电路结构，可见，所有的TCAM单元并行的连接在匹配线ML上。在比较结果为“匹配”的时候，NOR cell中所有的下拉通道(M1/M3、M2/M4)都关闭；在比较结果为“失配”的时候，至少有一个NOR cell的下拉通道(M1/M3、M2/M4)打开，采用敏感放大器SA来敏感匹配线ML上的电压，从而得到匹配还是失配的结果。

由于CAM工作时所有的字电路同时启动，因此功耗很高，如何降低CAM功耗是一个主要的研究热点。NOR型CAM由于全并联结构，因此速度很高，很多的研究都是基于NOR型结构展开，研究主要集中在低功耗匹配线敏感放大器SA上。SA除了要有较低的功耗，还要有一定的工艺变化鲁棒性。这是因为随着集成电路工艺的进步，工作电压越来越低，轻微的工艺失配都会导致电路的功能错误。

发明内容

为了克服现有技术中存在的不足，本发明目的是提供一种工艺变化自适应的低功耗CAM匹配线敏感装置。该装置中的敏感放大器PVT-SA电路结构，除了对工艺变化有一定的自适应能力，还能有效的降低匹配线电压摆幅，从而降低了CAM功耗。

为了实现上述发明目的，解决己有技术中存在的问题，本发明采取的技术方案是：一种工艺变化自适应的低功耗CAM匹配线敏感装置，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个敏感放大器电路PVT-SA及n条NOR型CAM单元电路NOR CAM cells，所述n个与门电路的一个输入端分别与n个有效位标志Valid相连，所述n个与门电路的输出端分别通过控制线START[1]…START[n]与n个敏感放大器电路PVT-SA的输入端相连，n个PVT-SA电路的输出端分别通过匹配线ML[1]…ML[n]与n条NORCAM cells电路的输入端相连，n为大于零的正整数；所述虚字电路包括一个与门电路、一个敏感放大器电路PVT-SA_DM及一条固定成全匹配的NOR CAM cells(match)电路，所述与门电路的输入端与有效位标志Valid＝1相连，与门电路的输出端通过控制线START[n+1]与PVT-SA_DM电路的输入端相连，PVT-SA_DM电路的输出端通过匹配线ML[n+1]与NOR CAMcells(match)电路的输入端相连，所述时序控制电路，包括一个反相器、一个可编程延迟单元PROG_DLY电路、一个与门电路及一个DFF触发器，所述反相器的输入端分别与时钟信号CLK、虚字电路中的与门电路另一个输入端、功能字电路阵列中的n个与门电路另一个输入端及DFF触发器的时钟端相连，反相器的输出端与PROG_DLY电路输入端相连，PROG_DLY电路输出端通过控制线STOP与虚字电路中的PVT-SA_DM电路输入端及功能字电路阵列中n个PVT-SA电路输入端相连，虚字电路中的PVT-SA_DM电路输出端通过输出线DMO与DFF触发器的输入端口D相连，输出端口Q与与门电路的输入端相连，与门电路的另一个输入端与时钟信号CLK相连，与门电路的输出端通过控制信号DLY_CLK与可编程延迟单元PROG_DLY电路相连，所述功能字电路阵列中的PVT-SA电路，包括PMOS管P1、P2、P3、P4、P5、P6，P7，NMOS管N1、N2、N3、N4、N5、N6，N7，反相器T1、T2，所述PMOS管P1的栅极与NMOS管N1的栅极相连，PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P2的栅极还与NMOS管N2的栅极、PMOS管P5的栅极相连，PMOS管P5的漏极还与NMOS管N3的源极、NMOS管N2的漏极相连，NMOS管N2的源极与PMOS管P2的漏极相连后再与匹配线ML相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述PMOS管P4的漏极分别与NMOS管N3的漏极、PMOS管P3的栅极相连，PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，NMOS管N5的漏极分别与PMOS管P7的漏极、反相器T2的输入端、NMOS管N6的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述反相器T2的输出端与输出线MOT相连，所述反相器T1的输出端与NMOS管N1的栅极、N4的栅极、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极分别与地相连，所述PMOS管P1的源极、P6的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连，所述PMOS管P4的栅极、P6的栅极通过控制线START相连，所述NMOS管N2的栅极、N6的栅极、PMOS管P2、P5、P7的栅极通过控制线STOP相连；所述虚字电路中的PVT-SA_DM，包括PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9，NMOS管N1、N2、N3、N4、N5、N6、N7、N8，反相器T1、T2，所述PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P1的栅极与NMOS管N1的栅极相连，所述NMOS管N2的栅极分别与PMOS管P2的栅极、PMOS管P5的栅极相连，所述NMOS管N2的源极与PMOS管P2的漏极相连并还与匹配线ML相连，所述NMOS管N2的漏极分别与PMOS管P5的漏极、NMOS管N3的源极相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述NMOS管N3的漏极分别与PMOS管P4的漏极、PMOS管P3的栅极相连，所述PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，所述NMOS管N5的漏极分别与NMOS管N6的漏极、PMOS管P7的漏极、PMOS管P8的栅极、NMOS管N8的栅极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述PMOS管P7的栅极分别与NMOS管N6的栅极、反相器T2的输入端相连，所述PMOS管P7的栅极还通过控制线STOP与NMOS管N2、N6的栅极及PMOS管P2、P5的栅极相连，PMOS管P6的栅极还通过控制线START与PMOS管P4的栅极相连，所述反相器T2的输出端与PMOS管P9的栅极相连，所述PMOS管P9的源极与PMOS管P8的漏极相连，所述PMOS管P9的漏极与NMOS管N8的漏极相连，所述NMOS管N1的栅极与反相器T1的输出端、NMOS管N4、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极、N8的源极分别接地，所述PMOS管P1的源极、P6的源极、P8的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连。

本发明有益效果是：与已有技术相比，本发明具有以下优点：1、具有工艺变化自适应，随着半导体工艺的进步，工艺偏差对电路的影响越来越严重，工艺偏差可能导致1位失配时的ML电压V_ML@M1与全匹配时的电压V_ML@M0接近，此时电路容易出现错误。该装置之所以能够自动克服这个问题，是因为在求值阶段，如图4所示，B点电压与ML相等，且会一直随着ML电压变化而变化，因为NMOS管N2、N4是一直打开的。即使STOP信号到来后，PMOS管P3也一直在敏感B点电压。图7给出了仿真波形，由图可见，当出现工艺偏差导致B@M1电压超过B@M0电压时，此时有1位失配存在，ML有一条放电通道始终是打开的，因此ML@M1的电压降低到0，从而B点电压也会降到0，而B@M0会保持在一个较高的电平，因此电路最终能保持正确。2、功耗低，电路结构简单，在求值时，ML在最终全匹配时的电压即ML的电压摆幅，ML电压摆幅越小，CAM功耗越低。因此电路设计追求在功能正确的情况下尽量降低ML电压摆幅。如图4所示，PMOS管P3是实际起敏感作用的管子，他的导通情况决定了ML的电压摆幅。设VDD_L＝|Vthp|+V_X>Vthn，Vthp是P3管的阈值电压，vthn是NMOS管N5阈值电压，B点电压为V_ML。一般|Vthp|与Vthn接近，假设|Vthp|＝Vthn，则Vx>＝0即可。在全匹配时电路要正常工作，要求满足：VDD_L-V_ML>|Vthp|，即|Vthp|+V_X-VML>|Vthp|，所以V_X>VML即可。由于Vx>＝0，所以理论上ML电压摆幅可以为0，因此功耗很低。

附图说明

图1是简单的CAM框图。

图2是NOR型字电路结构图。

图3是本发明总体框图。

图4是本发明功能字电路阵列中的PVT-SA电路结构图。

图5是PVT-SA电路仿真波形图。

图6是本发明虚字电路中的PVT-SA_DM电路结构图。

图7是模拟极端工艺情况下的电路工作波形图。

图中：Function Words表示功能字电路阵列，是由n个字电路组成的阵列；DummyWord表示虚字电路，电路始终给出“匹配”结果的字电路，用来产生控制时序，即有效位始终为1，所有的NOR型CAM单元都固定成“匹配”的状态；Timing Control表示时序控制，控制字电路工作的开始和结束；NOR CAM cells表示NOR型CAM单元，PVT-SA表示功能字电路阵列中的敏感放大器，PVT-SA_DM表示虚字电路中的敏感放大器，Word[n]表示第n个字电路，一行为一个字电路，Valid表示有效位标志，为1时所在字电路有效，电路参与工作，为0时所在字电路无效，电路不参与工作；PROG_DLY表示延迟可控的延迟单元，DLY_CLK表示控制信号，START[n]表示第n个字电路的工作启动信号，为1时电路开始工作，为0时不工作；STOP[n]表示第n个字电路的工作结束信号，为1时电路结束工作，为0时不结束工作。

具体实施方式

下面结合附图对本发明作进一步说明。

如图3所示，一种工艺变化自适应的低功耗CAM匹配线敏感装置，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个敏感放大器电路PVT-SA及n条NOR型CAM单元电路NOR CAM cells，所述n个与门电路的一个输入端分别与n个有效位标志Valid相连，所述n个与门电路的输出端分别通过控制线START[1]…START[n]与n个敏感放大器电路PVT-SA的输入端相连，n个PVT-SA电路的输出端分别通过匹配线ML[1]…ML[n]与n条NOR CAM cells电路的输入端相连，n为大于零的正整数；功能字电路阵列中有效位(Valid)存储的是字电路的有效标志位，Valid＝1表示该字电路有效，时钟信号来的时候(CLK＝1)电路启动，对应的PVT-SA开始工作，否则不启动。PVT-SA是工艺变化自适应的敏感放大器，它来敏感匹配线ML上的电压，从而给出比较结果。NOR型CAM单元(NOR CAMcell)是通用的NOR型CAM单元，可以是二值的BiCAM单元，也可以是三值的TCAM单元。所述虚字电路包括一个与门电路、一个敏感放大器电路PVT-SA_DM及一条固定成全匹配的NOR CAMcells(match)电路，所述与门电路的输入端与有效位标志Valid＝1相连，与门电路的输出端通过控制线START[n+1]与PVT-SA_DM电路的输入端相连，PVT-SA_DM电路的输出端通过匹配线ML[n+1]与NOR CAM cells(match)电路的输入端相连。虚字电路是一个虚拟的全匹配字电路，用来产生控制脉冲信号DLY_CLK。因此其Valid位存的是1，且匹配线ML上所有的NOR型CAM单元都是固定成“匹配”。所述时序控制电路，包括一个反相器、一个可编程延迟单元PROG_DLY电路、一个与门电路及一个DFF触发器，所述反相器的输入端分别与时钟信号CLK、虚字电路中的与门电路另一个输入端、功能字电路阵列中的n个与门电路另一个输入端及DFF触发器的时钟端相连，反相器的输出端与PROG_DLY电路输入端相连，PROG_DLY电路输出端通过控制线STOP与虚字电路中的PVT-SA_DM电路输入端及功能字电路阵列中n个PVT-SA电路输入端相连，虚字电路中的PVT-SA_DM电路输出端通过输出线DMO与DFF触发器的输入端口D相连，输出端口Q与与门电路的输入端相连，与门电路的另一个输入端与时钟信号CLK相连，与门电路的输出端通过控制信号DLY_CLK与可编程延迟单元PROG_DLY电路相连。时序控制(Timing Control)主要是一个延时可控的延时单元(PROG_DLY)，在DLY_CLK的上升沿的作用下增加延时。

主要工作过程如下：当CLK＝0时，系统处在“预充”阶段，STRAT＝0，系统复位。CLK＝1时，valid＝1的字电路以及虚字电路的START信号为1，相应的字电路开始工作。经过一段时间T(长短由PROG_DLY决定)后STOP信号为1，所有的PVT-SA结束工作，并给出相应的比较结果。

注意的是，如果虚字单元的PVT-SA_DM给出了失配的结果，则DLY_CLK会产生一个上升沿，从而控制PROG_DLY的延迟增加。直至PVT-SA-DM给出匹配的结果。在PVT-SA_DM给出匹配结果之前，功能字电路给出的比较结果无效。

如图4所示，所述功能字电路阵列中的敏感放大器PVT-SA电路，包括PMOS管P1、P2、P3、P4、P5、P6，P7，NMOS管N1、N2、N3、N4、N5、N6，N7，反相器T1、T2，所述PMOS管P1的栅极与NMOS管N1的栅极相连，PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P2的栅极还与NMOS管N2的栅极、PMOS管P5的栅极相连，PMOS管P5的漏极还与NMOS管N3的源极、NMOS管N2的漏极相连，NMOS管N2的源极与PMOS管P2的漏极相连后再与匹配线ML相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述PMOS管P4的漏极分别与NMOS管N3的漏极、PMOS管P3的栅极相连，PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，NMOS管N5的漏极分别与PMOS管P7的漏极、反相器T2的输入端、NMOS管N6的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述反相器T2的输出端与输出线MOT相连，所述反相器T1的输出端与NMOS管N1的栅极、N4的栅极、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极分别与地相连，所述PMOS管P1的源极、P6的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连，所述PMOS管P4的栅极、P6的栅极通过控制线START相连，所述NMOS管N2的栅极、N6的栅极、PMOS管P2、P5、P7的栅极通过控制线STOP相连。为了降低功耗，P3、P4、P5管子为低工作电压VDD_L，其他为正常电压VDD。电路以预充-求值的方式工作，具体工作过程如下：

复位(CLK＝0)时，P1关闭，N1打开，ML放电到0；STOP＝0，A点充电到VDD_L；START＝0，节点B被充电到VDD_L；P3关闭，N4打开，节点C被放电到0，节点D被充电到VDD，此时输出MOT＝0。

求值(CLK＝1)时，START＝1，P1、P2打开，给ML充电。经过一段时间T(由PROG_DLY决定)后STOP＝1，P2关闭，ML的充电通道关闭。同时N2打开，P5关闭，A点电压将与ML相同；此时N3也是打开的，P4是关闭的，因此B点电压与A点相同，也与ML电压相同，且B点电压会随着ML的变化而变化。

假设此时B点电压为V_ML，则V_ML和VDD_L的电压决定了此时P3管是否导通。如果VDD_L-V_ML>|Vthp|(Vthp是P3管的阈值电压),则P3导通，C点充电到VDD_L。如果VDD_L>Vthn(Vthn是N5管的阈值电压)，那么N5将开启，D点放电到0，MOT从0翻转到1；否则，若VDD_L-V_ML<|Vthp|,则P3仍然保持关闭，C点电压为为0，N5保持关闭，D点保持1，MOT保持为0。

如果ML上连接的CAM单元都为匹配，此时ML没有放电通道。ML电压将保持在较高电位，有可能使P3不导通，MOT不翻转，此时表示“匹配”的结果。如果ML上连接的CAM单元都有失配发生，此时ML至少有一条放电通道。ML电压将保持在较低电位，有可能使P3导通，MOT翻转，此时表示“失配”的结果。

V_ML电压除了与CAM单元的匹配状态有关，还与PROG_DLY决定的充电时间T有关，T越大V_ML越高；还与VDD_L有关；这些是设计的考虑因素。比如在全匹配的情况下，如果充电时间T太短，可能使V_ML电压过低，导致MOT发生翻转，此时是虚假的“失配”，应该予以纠正，纠正的方法是增加T的长度。这是由一个全匹配的虚字电路完成。

如图5所示，给出了功能字电路阵列中的敏感放大器PVT-SA的仿真波形，其中的M1表示1位失配、M2表示2位失配。

如图6所示，所述虚字电路中的敏感放大器PVT-SA_DM，包括PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9，NMOS管N1、N2、N3、N4、N5、N6、N7、N8，反相器T1、T2，所述PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P1的栅极与NMOS管N1的栅极相连，所述NMOS管N2的栅极分别与PMOS管P2的栅极、PMOS管P5的栅极相连，所述NMOS管N2的源极与PMOS管P2的漏极相连并还与匹配线ML相连，所述NMOS管N2的漏极分别与PMOS管P5的漏极、NMOS管N3的源极相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述NMOS管N3的漏极分别与PMOS管P4的漏极、PMOS管P3的栅极相连，所述PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，所述NMOS管N5的漏极分别与NMOS管N6的漏极、PMOS管P7的漏极、PMOS管P8的栅极、NMOS管N8的栅极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述PMOS管P7的栅极分别与NMOS管N6的栅极、反相器T2的输入端相连，所述PMOS管P7的栅极还通过控制线STOP与NMOS管N2、N6的栅极及PMOS管P2、P5的栅极相连，PMOS管P6的栅极还通过控制线START与PMOS管P4的栅极相连，所述反相器T2的输出端与PMOS管P9的栅极相连，所述PMOS管P9的源极与PMOS管P8的漏极相连，所述PMOS管P9的漏极与NMOS管N8的漏极相连，所述NMOS管N1的栅极与反相器T1的输出端、NMOS管N4、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极、N8的源极分别接地，所述PMOS管P1的源极、P6的源极、P8的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连。

如图3所示，虚字模拟的是全匹配时的电路情况，即节点DMO应该始终保持在0上。如果电路参数没有调整好从而使DMO在求值阶段变为1，下一个周期CLK上升沿来的时候D触发器(DFF)将发生输出1，从而使DLY_CLK也发生0到1的翻转，即上升沿。DLY_CLK的上升沿将控制PROG_DLY的延时时间增加。下一个周期时ML[n+1]的充电电压会更高，一直到DMO保持0，此时PROG_DLY的延时参数设置正确了。

Claims

1.一种工艺变化自适应的低功耗CAM匹配线敏感装置，包括功能字电路阵列、虚字电路及时序控制电路，所述功能字电路阵列，包括n个与门电路、n个敏感放大器电路PVT-SA及n条NOR型CAM单元电路NOR CAM cells，所述n个与门电路的一个输入端分别与n个有效位标志Valid相连，所述n个与门电路的输出端分别通过控制线START[1]…START[n]与n个敏感放大器电路PVT-SA的输入端相连，n个PVT-SA电路的输出端分别通过匹配线ML[1]…ML[n]与n条NOR CAM cells电路的输入端相连，n为大于零的正整数；所述虚字电路包括一个与门电路、一个敏感放大器电路PVT-SA_DM及一条固定成全匹配的NOR CAM cells(match)电路，所述与门电路的输入端与有效位标志Valid＝1相连，与门电路的输出端通过控制线START[n+1]与PVT-SA_DM电路的输入端相连，PVT-SA_DM电路的输出端通过匹配线ML[n+1]与NORCAM cells(match)电路的输入端相连，所述时序控制电路，包括一个反相器、一个可编程延迟单元PROG_DLY电路、一个与门电路及一个DFF触发器，所述反相器的输入端分别与时钟信号CLK、虚字电路中的与门电路另一个输入端、功能字电路阵列中的n个与门电路另一个输入端及DFF触发器的时钟端相连，反相器的输出端与PROG_DLY电路输入端相连，PROG_DLY电路输出端通过控制线STOP与虚字电路中的PVT-SA_DM电路输入端及功能字电路阵列中n个PVT-SA电路输入端相连，虚字电路中的PVT-SA_DM电路输出端通过输出线DMO与DFF触发器的输入端口D相连，输出端口Q与与门电路的输入端相连，与门电路的另一个输入端与时钟信号CLK相连，与门电路的输出端通过控制信号DLY_CLK与可编程延迟单元PROG_DLY电路相连，其特征在于：所述功能字电路阵列中的敏感放大器PVT-SA电路，包括PMOS管P1、P2、P3、P4、P5、P6，P7，NMOS管N1、N2、N3、N4、N5、N6，N7，反相器T1、T2，所述PMOS管P1的栅极与NMOS管N1的栅极相连，PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P2的栅极还与NMOS管N2的栅极、PMOS管P5的栅极相连，PMOS管P5的漏极还与NMOS管N3的源极、NMOS管N2的漏极相连，NMOS管N2的源极与PMOS管P2的漏极相连后再与匹配线ML相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述PMOS管P4的漏极分别与NMOS管N3的漏极、PMOS管P3的栅极相连，PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，NMOS管N5的漏极分别与PMOS管P7的漏极、反相器T2的输入端、NMOS管N6的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述反相器T2的输出端与输出线MOT相连，所述反相器T1的输出端与NMOS管N1的栅极、N4的栅极、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极分别与地相连，所述PMOS管P1的源极、P6的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连，所述PMOS管P4的栅极、P6的栅极通过控制线START相连，所述NMOS管N2的栅极、N6的栅极、PMOS管P2、P5、P7的栅极通过控制线STOP相连；所述虚字电路中的敏感放大器PVT-SA_DM电路，包括PMOS管P1、P2、P3、P4、P5、P6、P7、P8、P9，NMOS管N1、N2、N3、N4、N5、N6、N7、N8，反相器T1、T2，所述PMOS管P1的漏极与PMOS管P2的源极相连，PMOS管P2的漏极与NMOS管N1的漏极相连，所述PMOS管P1的栅极与NMOS管N1的栅极相连，所述NMOS管N2的栅极分别与PMOS管P2的栅极、PMOS管P5的栅极相连，所述NMOS管N2的源极与PMOS管P2的漏极相连并还与匹配线ML相连，所述NMOS管N2的漏极分别与PMOS管P5的漏极、NMOS管N3的源极相连，所述NMOS管N3的栅极分别与PMOS管P4的栅极、反相器T1的输入端相连，所述NMOS管N3的漏极分别与PMOS管P4的漏极、PMOS管P3的栅极相连，所述PMOS管P3的漏极分别与NMOS管N4的漏极、NMOS管N5的栅极相连，所述NMOS管N5的漏极分别与NMOS管N6的漏极、PMOS管P7的漏极、PMOS管P8的栅极、NMOS管N8的栅极相连，所述NMOS管N6的源极与NMOS管N7的漏极相连，所述PMOS管P7的源极与PMOS管P6的漏极相连，所述PMOS管P7的栅极分别与NMOS管N6的栅极、反相器T2的输入端相连，所述PMOS管P7的栅极还通过控制线STOP与NMOS管N2、N6的栅极及PMOS管P2、P5的栅极相连，PMOS管P6的栅极还通过控制线START与PMOS管P4的栅极相连，所述反相器T2的输出端与PMOS管P9的栅极相连，所述PMOS管P9的源极与PMOS管P8的漏极相连，所述PMOS管P9的漏极与NMOS管N8的漏极相连，所述NMOS管N1的栅极与反相器T1的输出端、NMOS管N4、N7的栅极相连，所述NMOS管N1的源极、N4的源极、N5的源极、N7的源极、N8的源极分别接地，所述PMOS管P1的源极、P6的源极、P8的源极分别与正常工作电压VDD相连，所述PMOS管P3的源极、P4的源极、P5的源极分别与低工作电压VDD_L相连。