CN103684393A - 低摆幅动态电路 - Google Patents

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Abstract

本发明实施方式实现了动态电量和泄漏电量降低的低摆幅动态电路。在实施方式中，电平检测器电路监测动态电路的动态节点的预充电电压电平，当预充电电压超过逻辑高基准电压时，停止对动态节点进行充电。逻辑高基准电压低于动态电路的供电电压，从而实现低摆幅动态电路。在另实施方式中，当动态节点的电压降至逻辑低基准电压以下接地电压以上时，下拉逻辑电路从动态节点断开。在另一实施方式中，根据动态节点的预充电电平配置动态电路的直流门将电路。

Description

低摆幅动态电路
技术领域
本发明领域大体上涉及动态电路。
背景技术
动态电路已经广泛地用于各种应用，例如，中央处理器单元（CPU）、动态随机存取存储器（DRAM）、内容可寻址存储器（CAM）等。动态电路通过在预充电阶段储存电荷并在求值阶段放电或保持电荷来进行操作，从而实现逻辑功能。
动态电路通常比静态电路更快并且所需面积更小。但其通常耗电量较高。
发明内容
根据本发明的一个方面，提供了一种动态电路，包括：动态节点；第一充电电路，被配置为在预充电间隔内将供电节点耦接到动态节点；以及电平检测器电路，耦接至动态节点，电平检测器电路被配置为监测动态节点的电压以及基于动态节点的电压控制第一充电电路。
优选地，电平检测器电路被配置为将动态节点的电压与逻辑高基准电压进行比较，并且，在动态节点的电压超过逻辑高基准电压时，控制第一充电电路将供电节点从动态节点断开。
优选地，逻辑高基准电压低于供电节点的供电电压。
优选地，该动态电路还包括：下拉逻辑电路，耦接至动态节点。
优选地，在动态节点下降至逻辑低电压以下时，增加下拉逻辑电路的下拉电阻。
优选地，该动态电路，包括：第二充电电路，被配置为在预充电间隔后将供电节点耦接到动态节点。
优选地，第二充电电路还经配置使得由第二充电电路向动态节点供给的电荷量对动态节点中由于下拉逻辑电路的漏电流所导致的电压降进行补偿。
优选地，第二充电电路包括多个门将电路，各个门将电路可操作用于将供电节点耦接到动态节点。
优选地，该动态电路还包括：控制总线，被配置为基于逻辑高基准电压控制多个门将电路中的至少一个耦接到供电节点。
优选地，控制总线被配置为：在逻辑高基准电压低于预定电压时将多个门将电路中的至少一个从供电节点断开，在逻辑高基准电压高于预定电压时将多个门将电路中的至少一个耦接到供电节点。
优选地，第二充电电路被配置为在下拉逻辑电路将动态节点放电至逻辑低电压时将供电节点从动态节点断开。
优选地，第二充电电路的上拉电阻是基于逻辑高基准电压可配置的。
根据本发明的另一方面，提供了一种动态电路，包括：动态节点；第一充电电路，被配置为在预充电间隔内将动态节点充电至逻辑高电压；下拉逻辑电路，耦接至动态节点；以及第二充电电路，被配置为在预充电间隔后对动态节点进行充电，其中，第二充电电路进一步经配置使得由第二充电电路向动态节点供给的电荷量响应于逻辑高电压。
优选地，第二充电电路进一步经配置使得由第二充电电路向动态节点供给的电荷量对动态节点处由于下拉逻辑电路的漏电流所导致的电压降进行补偿。
优选地，第二充电电路包括多个门将电路，各个门将电路可操作用于将供电节点耦接到动态节点。
优选地，该动态电路还包括：控制总线，被配置为基于逻辑高基准电压控制多个门将电路中的至少一个耦接到供电节点。
优选地，该动态电路还包括：电平检测器电路，耦接至动态节点，其中，电平检测器电路被配置为将动态节点的电压和逻辑高电压进行比较，以及，电平检测器电路被配置为在动态节点的电压超过逻辑高基准电压时控制第一充电电路停止对动态节点进行充电。
根据本发明的又一方面，提供了一种用于操作动态电路的方法，其中，该动态电路具有动态节点以及与该动态节点耦接的下拉电路，该动态电路由供电电压供电，方法包括：以第一充电速率对动态节点进行充电，其中，选择第一充电速率使得动态节点的电压在预充电间隔内达到逻辑高电压；以及在预充电间隔后以第二充电速率对动态节点进行充电，其中，基于逻辑高压和下拉电路的漏电流选择第二充电速率。
优选地，第二充电速率经进一步选择使得动态节点的电压基本上保持在逻辑高电压。
优选地，其中，逻辑高电压低于供电电压。
附图说明
本文所包含的附图构成说明书的一部分，结合描述对本发明进行阐述，并用于解释本发明的原理，使本领域技术人员能够实现并使用本发明的主题。
图1为动态电路的框图。
图2示出了根据本发明的实施方式的示例性动态电路。
图3示出了根据本发明的实施方式的另一示例性动态电路。
图4示出了根据本发明实施方式的示例性电平检测器电路。
图5示出了根据本发明实施方式的示例性的基于读出放大器的触发器。
图6为根据本发明实施方式的动态电路操作方法的处理流程图。
下面将结合附图对本发明进行描述。元件首次出现的附图通常由相应参考标号中最左边的数字表示。
具体实施方式
图1为动态电路100的框图。如图1所示，动态电路100包括动态节点102、下拉逻辑电路104、逻辑检测器106以及直流门将电路112。动态电路100还包括充电电路（图1中未示出），用于在预充电间隔内将动态节点102充电至逻辑高电压（Vhigh）。
下拉逻辑电路104在预充电间隔内是未激活的。在预充电间隔后的求值间隔内，下拉逻辑电路104被配置为接收输入信号（图1中未示出）。基于该输入信号，下拉逻辑电路104或是处于保持未激活从而使动态节点102保持逻辑高电压，或是变成激活状态从而使动态节点102下降到逻辑低压（例如，接地）。下拉电路104变成激活时所释放的动态电量与逻辑高电压和逻辑低压之间的差成比例。
逻辑检测器106被配置为在求值间隔内感测动态节点102并生成表示动态节点102的电压电平的输出108。例如，当动态节点102保持逻辑高电压时，输出108可为逻辑高值（例如，1），当动态节点102放电至逻辑低电压时，输出108为逻辑低值（例如，0）。
通常，由于漏电，下拉电路104即使处于未激活状态下也可能通过漏电电阻110使动态节点102放电。通过下拉电路104泄漏的电流/电量与漏电电阻110以及动态节点102的电压电平成比例。具体来说，预充电间隔后的漏电流/电量与动态节点102在预充电间隔内充电到的逻辑高电压（Vhigh）成比例。
倘若在求值间隔内，能使动态节点202在预充电后很快放电而导致误检的话，那么通过下拉电路104漏电就会成为问题。例如，如果动态节点102因为漏电（求值间隔前）而不是因为下拉电路104在求值间隔内变成激活而放电，则逻辑检测器106可能输出错误的逻辑低值。
直流门将电路112有助于减轻上述漏电问题。如图1所示，直流门将电路112包括上拉电阻Rdc，该上拉电阻有助于动态节点102在预充电间隔后保持在逻辑高电压。确切地讲，直流门将电路112经配置使得能够防止动态节点102在预充电间隔后因下拉电路104的漏电而放电。同时，直流门将电路112经配置使得当下拉电路104在求值间隔内变成激活时，并不妨碍下拉电路104下拉动态节点102。
如下面进一步所述的，通过本发明的实施方式，可以看出下拉电路104变为激活时所释放的动态电量以及漏电量都与动态节点102的预充电电平（逻辑高电压）成比例。因此，在实施方式中，降低了动态节点102的预充电电平（也可以增加动态节点102的放电电平或逻辑低电压），从而实现电量降低的低摆幅动态电路。另外，通过实施方式，可以看出通过使直流门将电路112的上拉电阻与动态节点102的预充电电平成反比（预充电电平越高，上拉电阻越低，反之亦然）提高了直流门将电路112的性能。这样，在实施方式中，控制直流门将电路使其作为动态节点102的预充电电平的函数，从而在必要的时候补偿下拉电路104的漏电。这样，直流门将电路将不会消耗比为了维持动态节点102的预充电电平所需的电量更多的电量。
图2为根据本发明实施方式的示例性动态电路200。示例性动态电路200旨在阐述而非限制本发明的实施方式。如图2所示，除了其他元件，示例性动态电路200包括：动态节点202、第一充电电路（ACPRE）204、电平检测器电路208、下拉逻辑电路222、第二充电电路226、基准电压发生器电路232以及基于读出放大器（SA）的触发器240。
在操作中，第一充电电路204被配置为在动态电路200的预充电间隔内将供电节点206耦接到动态节点202。在实施方式中，预充电间隔在时间上对应于正处于有效的ACPRE时钟信号214。在动态节点202被充电的同时，与动态节点202耦接的电平检测器电路208被配置为监测动态节点202的电压并根据动态节点202的电压对第一充电电路204进行控制。
在实施方式中，电平检测器电路208被配置为，当动态节点202的电压达到或超过逻辑高基准电压210时，控制第一充电电路204从而将供电节点206从动态节点202断开。更具体地说，如图1所示，电平检测器电路208将动态节点202的电压与逻辑高基准电压210进行比较，从而生成比较输出212。在实施方式中，当动态节点202的电压低于逻辑高基准电压210时，输出212为逻辑高（例如，1），否则为逻辑低（例如，0）。
输出212连同ACPRE时钟信号214提供给逻辑与门216以生成控制信号218。这样，只有当ACPRE时钟信号214有效（其与预充电间隔对应）且输出212为逻辑高（动态节点202的电压尚未达到逻辑高基准电压210）时，控制信号218才为逻辑高。
控制信号218控制开关220从而将供电节点206选择性地耦接到第一充电电路204从而对动态节点202选择性充电。当控制信号218为逻辑高时，闭合开关220，从而将供电节点206耦接到第一充电电路204并实现供电节点206对动态节点202的充电。当控制信号218为逻辑低时，断开开关220，从而将供电节点206从第一充电电路204断开并停止对动态节点202的充电。
在实施方式中，逻辑高基准电压210为可编程的并可选自基准电压发生器电路232产生的多个基准电压（VREF1,VREF2,…,VREF（n））。可替换地，可通过使用数摸转换器将数字信号转换成模拟的来生成逻辑高基准电压210。根据选择的逻辑高基准电压210的值，针对整个预充电间隔，第一充电电路204可以将供电节点206耦接或不耦接到动态节点202。在实施方式中，为了降低动态电路200的动态电量和漏电量，将逻辑高基准电压210选为低于供电节点206的供电电压（Vdd），从而实现了低摆幅动态电路200。可替换地，将逻辑高基准电压210选为与Vdd相等，从而实现了轨到轨摆幅动态电路200。
下拉逻辑电路222耦接在动态节点202和接地节点224之间。下拉逻辑电路222在动态电路200的预充电间隔内是未激活的。在预充电间隔后的求值间隔内，下拉逻辑电路222被配置为接收输入信号（图2中未示出），根据该输入信号，下拉逻辑电路222或是保持未激活从而使动态节点202保持其预充电电平（例如，逻辑高基准电压），或是变为激活从而使动态节点202放电至逻辑低电压。在实施方式中，求值间隔在时间上对应于正处于有效的LATCHCLK时钟信号234。
在实施方式中，逻辑低电压可选为与逻辑低基准电压238相等，且逻辑低基准电压238高于接地电压。逻辑低基准电压238为可编程的且可选自基准电压发生器电路232产生的多个基准电压（VREF1,VREF2,…,VREF（n））。当逻辑低电压被选为等于逻辑低基准电压238时，将下拉逻辑电路222从动态节点202断开，同时，动态节点202的电压降至逻辑低基准电压238以下并且已锁存了基于SA的触发器240的输出242。在实施方式中，一旦动态节点202的电压降至基准电压238以下，则下拉逻辑电路222的下拉电阻也随之升高直到锁存输出242为止。这将进一步地降低动态电路200的摆幅，从而实现进一步地降低动态电量和漏电量。
基于SA的触发器240与动态节点202耦接并接收逻辑低基准电压238。在求值间隔内，LATCHCLK时钟信号234有效，并且基于SA的触发器240将动态节点202的电压与逻辑低基准电压238进行比较从而生成比较输出242。在实施方式中，如果动态节点202的电压低于逻辑低基准电压238，则输出242为逻辑低，否则为逻辑高。
如上所述，由于漏电，所以下拉逻辑电路222即使处于未激活也可能使动态节点202放电。倘若在到达求值间隔并且由LATCHCLK234锁存输出242前，会使动态节点202放电至逻辑低基准电压238以下，则通过下拉电路222漏电将会成为问题。在这种情况下，即使下拉电路222在求值间隔内尚未变成激活，基于SA的触发器240也可能输出错误的逻辑低值。
在示例性动态电路200中，设置第二充电电路226用于减轻上述漏电问题。具体地，第二充电电路226被配置为在预充电间隔后（即，当第一充电电路204不再对动态节点202进行充电时）将供电节点206耦接到动态节点202。进一步地，第二充电电路226经配置使得通过第二充电电路226供给给动态节点202的电荷量对动态节点202由于下拉逻辑电路222漏电流所导致的电压降进行补偿。这样，第二充电电路226有助于在预充电间隔之后且直到达到求值间隔之前的间隔内使动态节点202维持在逻辑高基准电压210（或其附近）。
在另一实施方式中，第二充电电路226经进一步配置使得当下拉逻辑电路222在求值间隔内变为激活时，不妨碍下拉逻辑电路222下拉动态节点202。另外，第二充电电路226还被配置为当下拉逻辑电路222使动态节点202放电至逻辑低基准电压238以下时，立即将供电节点206从动态节点202断开。
在实施方式中，通过配置第二充电电路226使其向动态节点202供给与逻辑高基准电压210相对应的电荷量来提高第二充电电路226的性能。这样，必要时，第二充电电路226的上拉电阻被配置为对下拉电路226的漏电（下拉电路226的漏电与逻辑高基准电压210成比例）进行补偿，而第二充电电路226没有消耗比所需更多的电量。
因此，在实施方式中，第二充电电路226是可基于逻辑高基准电压210编程的。具体地，如图2所示，第二充电电路226包括多个门将电路228-1至228-n，可操作每个门将电路将供电节点206耦接到动态节点202。第二充电电路226的上拉电阻与将供电节点206耦接到动态节点202的门将电路228的数量成反比。下面将参考图3对第二充电电路226的示例实现方式进行描述。
在实施方式中，控制总线230用于改变上拉电阻或第二充电电路226供给给动态节点202的电荷量。如图2所示，控制总线230控制多个开关236-1至236-n，可操作每个开关将各个门将电路228选择性地耦接到供电节点206。这样，控制总线230控制哪些以及多少个门将电路228-1至228-n将供电节点206耦接到动态节点202。
在实施方式中，控制总线230被配置为根据逻辑高基准电压210控制多个门将电路228-1至228-n的至少一个耦接到供电节点206。例如，控制总线可被配置为：当逻辑高基准电压210高于预定电压时，将多个门将电路228-1至228-n的至少一个耦接到供电节点206，当逻辑高基准电压210低于预定电压时，将多个门将电路228-1至228-n的至少一个从供电节点206断开。
图3示出了根据本发明实施方式的另一示例性动态电路300。示例性动态电路300旨在阐述而非限制本发明的实施方式。示例性动态电路300包括与上面关于示例性动态电路200所述的元件相似的元件。为了便于描述，这些元件用图2相同的数字表示，并且不再参考图3进行描述。另外，示例性动态电路300示出了第一充电电路204和门将电路228-1至228-n的示例实施方式。本领域技术人员应该明白，第一充电电路204和/或门将电路228-1至228-n也可以采用其他实现方式。
如图3所示，第一充电电路204包括逆变器302和P型金属氧化物半导体（MOS）晶体管304。逆变器302接收来自与门216的控制信号218并将其进行变换从而产生控制信号310。如上所述，只有当ACPRE时钟信号214有效（ACPRE时钟信号214对应于预充电间隔）且电平检测器电路208的输出212为逻辑高（动态节点202的电压尚未达到逻辑高基准电压210）时，控制信号218才为逻辑高。在示例性动态电路300中，对应于控制信号310为逻辑低。
控制信号310控制PMOS晶体管304的栅压，导通PMOS晶体管304获得逻辑低值，截止PMOS晶体管304获得逻辑高值。当开启PMOS晶体管304时，将供电节点206耦接到动态节点202。当关断PMOS晶体管304时，将供电节点206从动态节点202断开。
各个门将电路228-1至228-n包括逆变器306和PMOS晶体管308。逆变器306耦接在动态节点202和PMOS晶体管308的栅极端子之间。在实施方式中，当动态节点202充电至逻辑高基准电压210时，逆变器306的输出为逻辑低，当动态节点202放电至逻辑低基准电压238（或在另一实施方式中放电至接地电压）时，其为逻辑高。这样，在求值阶段，当动态节点202充电至逻辑高基准电压210时，导通PMOS晶体管308，将供电节点206耦接到动态节点202，当动态节点202放电至逻辑低基准电压238（或在另一实施方式中放电至接地电压）时，截止PMOS晶体管，将供电节点206从动态节点202断开。
和示例性动态电路200中一样，控制总线230用于通过控制哪些和多少个门将电路228-1至228-n将供电节点206耦接到动态节点202来改变上拉电阻或第二充电电路226供给给动态节点202的电荷量。另外，在另一实施方式中，可根据逻辑高基准电压210来调节PMOS晶体管308的栅极偏压，以增加或减少各个门将电路228-1至228-n供给给动态节点202的电荷量。
在另一实施方式中，门将电路228-1至228-n共享单个逆变器306，该逆变器306的耦接方式与示例性电路300中的逆变器306-1至306-n相同。在另一实施方式中，逻辑门用于：当第一充电电路204完成对动态节点202的充电（控制信号218为逻辑低）时，立即把第二充电电路226接通，当动态节点202降至逻辑低基准电压238以下或输出242被锁存时，断开第二充电电路226。
图4示出了根据本发明实施方式的示例性电平检测器电路400。示例性电平检测器电路400旨在阐述而非限制本发明的实施方式。示例性电平检测器电路400可以是上述图2中的电平检测器电路208的实施方式。如图4所示，电平检测器电路400接收动态节点202的电压和逻辑高基准电压210作为输入。电平检测器电路产生输出212。当动态节点202的电压低于逻辑高基准电压210时，输出212为逻辑高，当动态节点202的电压高于逻辑高基准电压210时，其为逻辑低。
在操作中，当ACPRE时钟信号214有效时，示例性电平检测器电路400提供用于比较动态节点202的电压和逻辑高基准电压210的连续比较器。首先，当ACPRE时钟信号214无效时，通过电路400的下拉晶体管402将输出212下拉接地。
然后，当ACPRE时钟信号214有效时，经由晶体管418、422、410和412在供电节点426与输出212之间建立路径，并将输出212拉至供电电压电平。一旦将输出212拉高，立即关闭晶体管418和422。这时，因为动态节点202的电压仍然为低，所以晶体管408保持截止，防止输出212放电至接地电压。逻辑高基准电压210为高电压，从而使晶体管406导通。经由晶体管420、424、414、416、406和404在供电节点426和地428之间建立第一放电路径。
随着动态节点202的电压升高进而超过逻辑高基准电压210，经由晶体管418、422、410、412、408和404在供电节点426和地428之间建立第二放电路径。这使输出212放电至接地电压。
图5示出了根据本发明实施方式的示例性的基于读出放大器（SA）的触发器500。示例性的基于SA的触发器500旨在阐述而非限制本发明的实施方式。示例性的基于SA的触发器500可以是上述图2中的基于SA的触发器240的实施方式。
如图5所示，基于SA的触发器50接收动态节点202的电压和逻辑低基准电压238作为输入。基于SA的触发器500产生输出242。当动态节点202的电压高于逻辑低基准电压238时，输出242为逻辑高，当动态节点202的电压低于逻辑低基准电压238时，其为逻辑低。对于轨到轨振幅，动态节点202的电压补充可替代逻辑低基准电压238。
图6为根据本发明实施方式的动态电路操作方法的处理流程图600。处理600可在动态电路中执行，例如，示例性动态电路200和300，动态电路具有动态节点以及与动态节点耦接的下拉电路，并通过供电电压供电。
如图6所示，处理600开始于步骤602，其包括：以第一充电速率对动态节点进行充电，其中，选择第一充电速率使动态节点的电压在预充电间隔内达到逻辑高电压。在实施方式中，使用第一充电电路（例如，充电电路204）和电平检测器电路（例如，电平检测电路208）执行步骤602。在另一实施方式中，逻辑高电压低于供电电压，从而实现低摆幅动态电路。
然后，处理600前进至步骤604，其包括：预充电间隔后以第二充电速率对动态节点进行充电，其中，根据逻辑高电压和/或下拉电路的漏电流选择第二充电速率。在实施方式中，使用第二充电电路（诸如充电电路226）执行步骤604。在另一实施方式中，预充电间隔后，再选择第二充电速率将动态节点的电压大致维持在逻辑高电压。
通过功能性构件对实施方式进行了描述，这些功能性构件对特定功能的实现及其关系进行了阐述。为了便于描述，在本文中并未特意限定这些功能性构件的边界。只要当特定功能及其关系得到适当表现，才能限定另外的边界。
具体实施方式的上述说明完全展现了本发明的一般性质，从而其他人通过应用本领域的知识在不需要过度的试验且没有脱离本发明的一般概念情况下就能轻易修改和/或调整各种应用，比如具体实施方式。因此，这些调整和修改旨在基于本文的学说和指导包含在本公开发明等同物的意思和范围内。应理解的是，本文的词组或术语是旨在描述并非限制，这样，技术人员根据学说和指导应理解本说明书的术语或词组。
本发明实施方式的广度和范围不应受上述任何示例性实施方式的限制，但是应只能根据下面的权利要求书及其等同物的限定。

Claims (10)

1.一种动态电路，包括：
动态节点；
第一充电电路，被配置为在预充电间隔内将供电节点耦接到所述动态节点；以及
电平检测器电路，耦接至所述动态节点，所述电平检测器电路被配置为监测所述动态节点的电压以及基于所述动态节点的所述电压控制所述第一充电电路。
2.根据权利要求1所述的动态电路，其中，所述电平检测器电路被配置为将所述动态节点的所述电压与逻辑高基准电压进行比较，并且，在所述动态节点的所述电压超过所述逻辑高基准电压时，控制所述第一充电电路将所述供电节点从所述动态节点断开。
3.根据权利要求2所述的动态电路，其中，所述逻辑高基准电压低于所述供电节点的供电电压。
4.根据权利要求2所述的动态电路，还包括：
下拉逻辑电路，耦接至所述动态节点。
5.根据权利要求4所述的动态电路，其中，在所述动态节点下降至逻辑低电压以下时，增加所述下拉逻辑电路的下拉电阻。
6.根据权利要求4所述的动态电路，包括：
第二充电电路，被配置为在所述预充电间隔后将所述供电节点耦接到所述动态节点。
7.一种动态电路，包括：
动态节点；
第一充电电路，被配置为在预充电间隔内将所述动态节点充电至逻辑高电压；
下拉逻辑电路，耦接至所述动态节点；以及
第二充电电路，被配置为在所述预充电间隔后对所述动态节点进行充电，其中，所述第二充电电路进一步经配置使得由所述第二充电电路向所述动态节点供给的电荷量响应于所述逻辑高电压。
8.根据权利要求7所述的动态电路，其中，所述第二充电电路进一步经配置使得由所述第二充电电路向所述动态节点供给的电荷量对所述动态节点处由于所述下拉逻辑电路的漏电流所导致的电压降进行补偿。
9.根据权利要求7所述的动态电路，还包括：
电平检测器电路，耦接至所述动态节点，其中，所述电平检测器电路被配置为将所述动态节点的电压和所述逻辑高电压进行比较，以及，所述电平检测器电路被配置为在所述动态节点的电压超过所述逻辑高基准电压时控制所述第一充电电路停止对所述动态节点进行充电。
10.一种用于操作动态电路的方法，其中，该动态电路具有动态节点以及与该动态节点耦接的下拉电路，该动态电路由供电电压供电，所述方法包括：
以第一充电速率对所述动态节点进行充电，其中，选择所述第一充电速率使得所述动态节点的电压在预充电间隔内达到逻辑高电压；以及
在所述预充电间隔后以第二充电速率对所述动态节点进行充电，其中，基于所述逻辑高压和所述下拉电路的漏电流选择所述第二充电速率。
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