CN101895280A

CN101895280A - 一种超高精度数模混合cmos可编程时钟延时控制器

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Publication number: CN101895280A
Application number: CN 201010241171
Authority: CN
Inventors: 徐和根
Original assignee: Individual
Current assignee: Individual
Priority date: 2010-07-30
Filing date: 2010-07-30
Publication date: 2010-11-24
Anticipated expiration: 2030-07-30
Also published as: CN101895280B

Abstract

本发明属于可编程延时器技术领域，具体为一种超高精度数模混合CMOS可编程时钟延时控制器。本发明首先提出一种新型的超高精度CMOS压控时钟延时器(VCD)电路，在此基础上，提出一种基于PID闭环控制的超高精度线性可编程移相器和超高精度数模混合CMOS可编程延时控制器，以实现低成本、低功耗、小体积、稳定、线性、超高精度(10ps以下)的可编程延时。

Description

一种超高精度数模混合CMOS可编程时钟延时控制器

技术领域

本发明属于可编程延时器技术领域，具体涉及一种超高精度数模混合CMOS可编程时钟延时控制器。

背景技术

超高精度可编程延时器是3D光飞行时间距离图像传感器、单光子保密通讯、激光约束核聚变控制、脉冲激光测距、高速数据采集、精密电子测量、内存老化测试等许多高新科技及系统中的核心器件之一。例如，在基于光飞行时间3D距离图像传感器系统中，传感器控制系统通过控制相机上的参考LED光源在特定时刻发射一定频率范围的光波到被摄物上，经被摄物表面各点反射后的反射光，由相机物镜聚焦后到达CCD或CMOS图像传感器并检出，通过测量图像传感器各像素点的发射光与反射光之间的时间差，就可以计算出被摄物表面各点与相机的距离，从而获得被摄物的3D影像信息。为测量发射光与反射光的时间差，需要对LED光源的发光时钟信号和图像传感器的各像素的电荷传输采集延时时钟信号进行精确地控制。由于光速约为30万公里/秒，光在1cm距离内的往返时间约为60ps，因此，要使3D光飞行时间距离传感器具有1cm的距离精度，必须要求延时器的延时达到60ps以下的超高精度。同时，为了消除或减少信号传输延时、干扰和功耗，需要将延时器电路与图像传感器检测电路集成在单一芯片中，以实现延时器的超高精度、可编程、小体积、低功耗、低成本及单芯片化。

现有的实现高精度可编程延时所采用的技术方案可分为数字式和模拟式两大类。其中，数字式可编程延时方案包括基于时钟计数技术、基于直接频率合成（DDFS）技术以及基于延迟线技术等几种方式。

（1）基于时钟计数技术

基于时钟计数技术的延时控制是利用微处理器或可编程器件的系统时钟周期作为计数单位和输入时钟的采样周期，通过对输入时钟进行采样存储，当计数器到达预设的数值后输出该存储的时钟信号，从而实现延时的目的，延时的时间就是系统周期乘以计数器预设的数值，延时精度最高为系统的时钟周期。

（2）基于直接频率合成（DDFS）技术

基于DDFS技术的延时控制是利用压控振荡器对输入时钟信号进行倍频，然后通过数字移相器对倍频后的信号进行移相后再进行分频输出，并通过锁相环PLL实现输入时钟信号的频率与分频输出的频率一致，从而实现延时输出。延时的精度由VCO的振荡频率决定。例如，要实现10ps的延时精度，则要求VCO的最高输出频率及系统的时钟频率必须大于等于100GHz的超高频率。

（3）基于延迟线技术

基于延迟线的延时控制技术中，根据延迟线的类型可分为门电路延迟线型和压控延迟线(VCDL)型两种。

（a）门电路延迟线型

门电路延迟线型延时控制主要由可编程延迟线及延迟锁定环构成。其延迟线是由一系列由门电路（如多路复用器）构成的延时单元串联而成，由于任何一个门电路都有一个与工艺及线路相关的固定传输延迟，通过选择器选择不同数量的延迟单元的串联组合，就可以实现不同的延迟时间，并通过延迟锁定环DLL实现输出时钟信号频率对输入时钟信号频率的锁定。这种延时方式的延时范围由延时单元的数目决定，延时精度就是各延时门电路的固定传输延迟时间，由所采用的CMOS工艺决定的。例如，对于典型的0.35μm的CMOS工艺，延时精度约为200ps。要获得更高的延时精度，可以采用更高端的CMOS加工工艺。

（b）压控延迟线（VCDL）型

VCDL型延时控制以Maxim公司（原Dallas Semiconductor公司）的DS1135芯片为代表，延迟精度可达1ns级。它主要由压控延迟线（VCDL）和补偿控制电路构成。VCDL实际上相当于一个延迟时间反比于电源电压的反向逻辑门，通过改变反向门的供电电压（也即VCDL的控制电压）就可实现可编程延时的目的。补偿控制电路主要是由一个延时锁定环（DLL）、参考电压源（或电流源）、开关电容型频控电阻构成。补偿控制电路的作用有3个：

i). 补偿由于工艺、温度和电压引起的延迟偏差；

ii). 测量延迟时间，将延迟时间通过基于VCDL的压控振荡器（VCO）转换为频率，再通过开关电容型频控电阻转换为电平信号反馈到比较器与参考电压比较，其偏差电压经滤波后作为VCO的控制电压，从而使控制电压（也即延迟时间）随参考电压可编程变化；

iii). 用上述获得的控制电压同时控制其他的一个或多个VCDL，就可得到一路或多路延迟输出。

这种方式的延时范围由VCDL的控制电压范围决定，延时精度由VCO的输出振荡频率决定（等于振荡周期的一半）。要获得高的延时精度，可使用高频VCO。延时的线性度由VCO输出频率与控制电压间的线性度决定。

（4）模拟式延时技术

模拟式可编程延时技术主要是基于斜坡信号触发回路及电压比较回路的组合，采用这种方式实现延时的以美国AD公司的AD9501可编程延时发生器为代表，能够实现10ps级的延时精度。它通过触发器触发连接在电压比较器负输入端的斜坡信号发生器，使得电压比较器的负输入端的电位沿斜坡轨迹开始衰减下降。电压比较器的正输入端的电位由数字输入经DA转换器变成的模拟信号电位决定。经过一定时间的衰减，当比较器的负输入端电位下降到地狱正输入端电位时，比较器状态翻转，输出高电平信号，从而实现延时输出。输出高电平持续时间由复位信号决定，当出现复位信号时，斜坡信号发生器复位，比较器停止输出高电平。这种方式的延时精度由斜坡发生器生成的斜坡信号的衰减率及数字输入的位数决定

上述这些技术都存在着各自的缺点，主要表现在延时精度低、功耗大、成本高、体积大、实现困难等方面，具体说明如下：

(1) 基于时钟计数技术的延时控制中，由于延时的精度都是由系统时钟周期决定，要获得超高的延时精度和超高频的系统时钟，需要超高性能的微处理器或可编程器件，因而成本高、体积大、功耗大。而且以目前的工艺和技术水准，最高端的单个处理器和可编程器件的系统时钟频率不超过3GHz，最多也只能实现约300ps的延时精度。

(2) 基于直接频率合成（DDFS）技术的延时精度取决于VCO的振荡频率，要获得超高频的VCO，需要采用高端的CMOS加工工艺，因而成本高、功耗大。与基于时钟计数技术类似，以目前的工艺和技术水准，VCO的振荡频率很难做到超过10GHz，无法实现100ps级以下的延时精度。

(3) 门电路延迟线型延时技术的延时精度由延时门电路的传输延迟决定，要得到小的传输延迟，同样也需要高端的CMOS加工工艺，因而成本高，且以目前的工艺水平，难以实现100ps级以下的精度。此外，由于可编程能力由其拥有的延时单元的数量决定，例如，要实现10bit的可编程范围，则需要在芯片上嵌入1024个延时单元，因而电路规模大，增加了系统的成本和功耗。

(4) 以Maxim公司的DS1135芯片为代表的压控延迟线（VCDL）型延时技术的缺点与基于DDFS的延时技术类似，也需要超高频VCO，采用高端的CMOS工艺，成本高、功耗大，且难以实现100ps级以下的延时精度。此外，其输入数值与输出延时之间的线性度受VCO的控制电压与输出频率之间线性度的限制。

(5) 以美国AD公司的AD9501可编程延时发生器为代表的模拟式可编程延时技术虽然可达10ps级延时精度，但该方案的缺点是：延时器不是对某个单一的输入时钟信号进行延时，而是由一个触发信号触发后开始延时输出一个脉冲，并由复位信号决定输出脉冲的结束。其输出时钟信号的上升沿的延时由输入数值可编程控制，而下降沿的延时是由组成该电路元器件、线路以及采用的CMOS工艺决定的一个固定值，不可编程控制，因此，其输出不能对某个输入时钟信号的波形进行复制。

此外，前述的DS1135和AD9501已是芯片级产品，一经成品后，其精度等级就固定不再可调，而且在使用上也不再能与其他CMOS集成电路集成为单一芯片，难以实现系统的小体积、低成本和低功耗。

发明内容

本发明的目的在于提出一种基于新型的压控延时器（VCD）及PID闭环控制的数模混合式可编程延时控制解决方案，以满足超高精度（10ps级以下）、小体积、低成本、低功耗、可编程、延时精度可自定义、实现简单方便、不需要高频时钟、不需要高端CMOS工艺、以及容易与其它CMOS电路集成为单芯片等方面的要求。

首先，本发明提出一种新型的超高精度CMOS压控时钟延时器（VCD）电路。在此基础上，提出一种基于PID闭环控制的超高精度可编程数模混合CMOS延时控制器，以实现低成本、低功耗、小体积、稳定、线性、超高精度（10ps以下）的可编程延时。

发明内容主要包括3个部分：

（1）超高精度压控延时器（Voltage-Controlled Delay，VCD）

本发明的超高精度CMOS压控延时器的电路，其电路原理图如图1所示，主要由四个结构参数相同的NMOS管N1~N4、四个结构参数相同的PMOS管P1~P4、一个内置电容C、一个压控电流镜及一个电压比较器组成。其中，第一NMOS管N1的栅极与源极相连并接到第一PMOS管P1的源极和第二PMOS管P2的栅极（图1中第三节点

），第二NMOS管N2的栅极与源极相连并接到第一PMOS管P1的栅极和第二PMOS管P2的源极（图1中第四节点

），从而形成两个相互交叉的电流源（i ₄ 、 i ₅）。第三NMOS管N3与第三PMOS管P3的源极相连，第四NMOS管N4与第四PMOS管P4的源极相连，第四NMOS管N4与第三PMOS管P3的栅极连接至输入时钟CKI，第三NMOS管N3与第四PMOS管P4的栅极经反相器连接至输入时钟CKI，从而形成两个受输入时钟CKI控制的电流旁路(i ₃ 、 i ₆)。电容C的一端与第一PMOS管P1、第三PMOS管P3的漏极相连（图1中第一节点

），另一端与第二PMOS管P2、第四PMOS管P4的漏极相连（图1中第二节点

），通过压控电流镜对C进行充、放电。第三节点

与第四节点

连接到电压比较器上，由比较器输出延时时钟信号CKO。

该VCD的工作原理分析如下：压控电流镜的电流i ₁ 、 i ₂相同且由PMOS的栅极控制电压V_C控制，在忽略不考虑沟道长度调制效应的情况下，其电流大小近似为：

（1）

式中：

为反型层中电子迁移率，

为栅极氧化层单位面积电容，

、

分别为MOS管的栅极的宽度和长度，

为阀值电压。

当CKI为高电平“1”时，第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一PMOS管P1、第三PMOS管P3导通，第四NMOS管N4、第二NMOS管P2、第四PMOS管P4截止，流过的电流i3、i4汇聚到第一节点

后，一路i₁经压控电流源到达地极，另一路i₂经电容C和压控电流源到达地极，且两电流近似相等，电流i₂对C进行充电。由于第一PMOS管P1导通，第三节点

处的电位低于第四节点

处电位，因此电压比较器的输出CKO为低电平“0”。在电流i₂对电容C进行充电期间，第一节点

处电位保持不变，第二节点

处的电位逐渐降低，当降低到一定值的时候，第二PMOS管P2的源栅电压V_GS大于第二PMOS管P2的阀值电压V_Th，第二PMOS管 P2转为导通状态，第四节点

处的电位下降，从而使第一PMOS管P1截止，第三节点

处的电位上升，变成高于第四节点

处的电位，电压比较器的输出CKO为高电平“1”。此状态保持，直到输入CKI由高电平变为低电平时，第一NMOS管N1、第二NMOS管N2、第四NMOS管N4、第二PMOS管P2、第四PMOS管P4导通，第三NMOS管N3、第一PMOS管P1、第三PMOS管P3截止，电容C的第一节点

端开始放电，放电电流与上述的充电电流相同，仍然为i。由于第二节点

处电位保持不变，故第一节点

处的电位逐渐降低，直到第一PMOS管P1的源栅电压V_GS大于第一PMOS管P1的阀值电压V_Th，第一PMOS管 P1转为导通状态，第三节点

处的电位下降，从而使第二PMOS管P2截止，第四节点

处的电位高于第三节点处，电压比较器的输出CKO为高电平“0”。此状态保持，直到输入CKI又由低电平变为高电平。如此周而复始，这样，电压比较器的输出信号总是滞后于CKI一段时间，其延时时间近似由PMOS管P1、PMOS管P2的导通电压

、电容C及充、放电电流

决定，即：

（2）

由式（1）可知，充、放电电流由控制电压VC决定，因此，

（3）

由于第一PMOS管P1、第二PMOS管P2导通电压和电容C固定不变，因此延时时间仅由控制电压VC决定，通过改变VC就可改变延时时间，而与输入信号的频率及占空比无关。

（2）超高精度线性可编程移相器

从上面分析可知，上述新型超高精度压控延时器VCD的延时时间与控制电压为非线性关系，为使输入的数字信号与延时线性化，本发明提出了一种基于PID的闭环控制结构，其控制框图如图2所示，即前述的超高精度压控延时器VCD上加PID控制器、D/A转换器DAC、鉴相器和低通滤波器组成。工作方式（即连接关系）为：数字输入通过D/A转换器DAC转换成模拟信号VIN后，经PID控制器输入到压控延时器VCD的控制电压输入端，在该电压的控制下，将输入时钟信号CKI进行延时后输出，参考时钟与经VCD延时的CKO信号之间的相位差由鉴相器检出，经低通滤波后与DAC的输出进行比较，二者的误差信号经PID控制器处理后送到VCD的控制电压输入端。反馈循环控制的最终结果是第二节点

处的电压随时跟踪第一节点

处电压的变化，使二者电位相同。由于第一节点

处电压是输入数值N经D/A转换后的模拟量，与N成正比，而第二节点

处的电压是输入时钟信号与延时输出信号之间的相位差的直流分量，与相位差成正比，因此，输出延时相位差与数字输入N成正比，从而达到线性化的目的。

系统的延迟时间为：

（4）；

式中：

为延时器最大延时时间，

为延时器最小延时时间，

为数字输入的位数（bit数），

为输入的数字量（十进制）。

该系统延时分辨率为：

（5）

（3）与输入时钟无关的超高精度线性可编程延时控制器

由于上述超高精度线性可编程移相器电路中鉴相器的输出是相位差

，输入与延时输出之间的相位差与数字输入值为线性关系，理想情况下的移相的范围为。对于有些应用，如前面提到的3D光飞行时间距离图像传感器，需要得到精确的时间延迟，而不是相位。在输入时钟信号的占空比为1:1的条件下，相位差与延时时间的关系为：

，

为输入时钟信号的频率，也即上述系统实际的延时时间

与输入信号的频率

及占空比相关。为得到一个与输入信号无关的精确延时时间，本发明提出采用两个相同的压控延时器VCD1和VCD2的结构方案，系统示意图参见图3所示。即由前述的高精度线性可编程移相器再加一个前述的高精度压控延时器组成，增加的高精度压控延时器受原高精度压控延时器的控制电压VC的控制。具体说，由第一超高精度压控延时器VCD1、PID控制器、D/A转换器DAC、鉴相器和低通滤波器再加上第二超高精度压控延时器VCD2组成；第二超高精度压控延时器VCD2受第一超高精度压控延时器VCD1的控制电压VC控制。其中，第一压控延时器VCD1的输入为一个频率和占空比均不变的稳定的参考时钟信号CKR，通过PID循环控制，获得一个与数字输入相关的控制电压VC。由于参考时钟信号CKR的频率和占空比均固定不变，因此，控制电压VC的值仅与数字输入的值相关，第一压控延时器VCD1对参考时钟的延时时间也仅与数字输入值成正比。由于压控延时器VCD的延时时间只与VC相关，与输入时钟信号的频率及占空比无关，因此用第一压控延时器VCD1的控制电压VC控制一个与第一压控延时器VCD1完全相同的第二压控延时器VCD2，其对输入时钟CKI延时时间随时精确地复制第一压控延时器VCD1对固定参考时钟CKR的延时时间，从而获得一个线性化的与输入信号无关的精确时间延时。该系统的延迟时间为：

（6）

式中：

Figure 2010102411715100002DEST_PATH_IMAGE031

为第一压控延时器的最大延时时间，

为第一压控延时器的最小延时时间，当控制电压VC的范围一定时，

和仅由第一压控延时器的参考输入时钟频率决定，而与第二压控延时器的输入信号无关。因此，当第一压控延时器的参考输入也固定不变时，系统的延时时间就仅与输入的数字量N成正比。

该系统的延时分辨率为：

Figure 2010102411715100002DEST_PATH_IMAGE033

（7）。

附图说明

图1. 新型超高精度CMOS压控延时器（VCD）电路图。

图2. 超高精度线性可编程移相器原理图。

图3. 与输入时钟无关的超高精度线性可编程延时控制器原理图。

图4. 超高精度VCD参考实施电路图。

图5. （a）VCD延时仿真结果，（b）VCD延时仿真局部放大图。

图6. VCD控制电压与延迟时间特性曲线。

图7. 超高精度线性可编程移相器参考实施电路图。

图8. 超高精度线性可编程移相器仿真结果。

图9. 输入数值N与VIN、 VC及输出延时之间的特性曲线。

图10. 延迟时间与输入时钟无关的超高精度线性可编程延时控制器仿真结果。

具体实施方式

超高精度压控延时器VCD的参考实施电路如图4所示，由第五PMOS管P5、第六PMOS管P6组成一个简单的压控电流镜，第五NMOS管N5、第六NMOS管N6、第七PMOS管P7、第八PMOS管P8组成一个电压比较器。

图5为利用Tanner 公司的T-Spice对该压控延时器VCD的仿真结果，仿真条件为：电源电压为5V，采用0.6μm标准CMOS工艺仿真库，电容C为0.5pF，控制电压VC可变范围为2.0~4.0V，输入时钟信号频率为10MHz，占空比为1:1。图6表示出了该压控延时器VCD控制电压VC与延时之间的关系曲线。从仿真结果可看出，在上述条件下，延时器的最小延时约为4.3ns，最大延时约为6.8ns。如果控制信号为8位数字输入，经过D/A转换器变为2.0~4.0V的控制电压V_C，则平均延时分辨率可达到约10ps/LSB。若采用10位数字输入，则平均延时分辨率可达2.5ps/LSB的超高精度。

超高精度线性可编程移相器的参考实施电路参见图7所示，其中与门X1和非门X2组成一个简单的鉴相器，运放1的作用是阻抗匹配和信号放大，运放2/3组成了一个的PI控制器，参考电压Vref的作用是进行电位调节，以便使压控延时器VCD内部的NMOS管工作在饱和导通状态。

图8和图9是该超高精度线性可编程移相器用T-Spice进行仿真的结果，输入信号的频率为10MHz，放大器1处的放大倍数为5，输入数值N的位数为8 bit。从特性图中可以看出，输出的时钟信号CKO的延时时间与输入的数值量N成正比的关系，达到了线性化的目的。

图10为延迟时间与输入时钟无关的超高精度线性可编程延时控制器的仿真结果，参考时钟CKR的周期为100ns（即频率为10MHz），输入信号CKI的周期为60ns，输入数值为N=40H（十进制为64）。从仿真结果可以看出，VCD1对参考信号的延迟时间等于VCD2对输入信号的时间（此处均为约5.04ns），即：延时时间由输入数值N和参考时钟CKR的频率决定，与CKI无关，与期望一致。

本系统的特点：

1 采用PID控制和反馈闭环控制方案，很容易实现分辨率为10ps级以下的超高精度时间延时。

2 延时精度和范围可通过改变参考时钟信号CKR的频率或占空比来调整，可满足不同的应用需求，用户自定义简单方便。

3 输出时钟信号准确复制输入时钟的波形（频率和占空比）。

4 延时时间与数字输入值成正比（线性），且与输入时钟信号CKI无关。

5 不需要高频系统时钟。本次仿真参考时钟频率采用的是10MHz，这用普通的晶振就可以很容易实现。由于是在非高频状态下工作，因此系统功耗低。

6 整个系统采用的是常规的数模混合CMOS集成电路模块，包括MOS管、逻辑门、D/A转换器、电阻、电容、放大器等，可采用常规的数模混合CMOS加工工艺制作（如0.6μm），实现容易，成本低。

7 不需要微处理器、可编程器件和高端的CMOS加工工艺，很容易实现与其它CMOS系统的单芯片集成。

8 电路规模小，功耗小、成本低。

Claims

1.一种超高精度CMOS压控时钟延时器，其特征在于：由四个结构参数相同的NMOS管、四个结构参数相同的PMOS管、一个内置的电容（C）、一个压控电流镜及一个电压比较器组成；其中，第一NMOS管（N1）的栅极与源极相连并接到第一PMOS管（P1）的源极和第二PMOS管（P2）的栅极，连接点记为第三节点（

），第二NMOS管（N2）的栅极与源极相连并接到第一PMOS管（P1）的栅极和第二PMOS管（P2）的源极，连接点记为第四节点（

），从而形成两个相互交叉的电流源（i ₄ 、 i ₅）；第三NMOS管（N3）与第三PMOS管（P3）的源极相连，第四NMOS管（N4）与第四PMOS管（P4）的源极相连，第四NMOS管（N4）与第三PMOS管（P3）的栅极连接至输入时钟（CKI），第三NMOS管（N3）与第四PMOS管（P4）的栅极经反相器连接至输入时钟（CKI），从而形成两个受输入时钟（CKI）控制的电流旁路(i ₃ 、 i ₆)；电容（C）的一端与第一PMOS管（P1）、第三PMOS管（P3）的漏极相连，连接点记为第一节点（

），电容（C）的另一端与第二PMOS管（P2）、第四PMOS管（P4）的漏极相连，连接点记为第二节点

），通过压控电流镜对电容（C）进行充、放电；第三节点

与第四节点连接到电压比较器上，由比较器输出延时时钟信号（CKO）。

2.一种超高精度线性可编程移相器，其特征在于：由权利要求1所述的压控延时器（VCD）上加PID控制器、D/A转换器（DAC）、鉴相器、低通滤波器组成；工作方式为：数字输入通过D/A转换器（DAC）转换成模拟信号（VIN）后，经PID控制器输入到所述的超高精度压控延时器（VCD）的控制电压输入端，在该电压的控制下，将输入时钟信号（CKI）进行延时后输出，参考时钟与经压控延时器（VCD）延时的时钟信号（CKO）信号之间的相位差由鉴相器检出，经低通滤波后与D/A转换器（DAC）的输出进行比较，二者的误差信号经PID控制器处理后送到压控延时器（VCD）的控制电压输入端。

3.一种超高精度数模混合CMOS可编程延时控制器，其特征在于：由权利要求2所述的超高精度线性可编程移相器再加一个权利要求1所述的超高精度压控延时器组成，增加的超高精度压控延时器受超高精度线性可编程移相器中的高精度压控延时器的控制电压（VC）的控制。