CN107966906B - 基于采样控制分离原理的分数阶延时实现方法 - Google Patents

基于采样控制分离原理的分数阶延时实现方法 Download PDF

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Abstract

本发明公开了基于采样控制分离原理的分数阶延时实现方法，属于控制理论和信号处理的技术领域。该方法采样控制分离的原理，利用微处理器的高速定时器产生固定延时触发采样来实现分数阶延时采样，进而实现分数阶延时环节，采用定时器计数每个控制周期开始后的固定延时并在固定延时届满时触发采样模块对输入量进行分数阶延时采样，固定延时根据分数阶延时拍数与控制周期的乘积即可确定，在下个控制器计算周期内，利用上个周期内采样到的分数阶信号进行计算，随后的其他实现和传统的控制系统实现类似，设计简单，不需要计算太多参数，不存在近似拟合的情况。

Description

基于采样控制分离原理的分数阶延时实现方法
技术领域
本发明公开了基于采样控制分离原理的分数阶延时实现方法，属于控制理论和信号处理的技术领域。
背景技术
在数字控制系统中，特别是控制更新频率较低的控制系统中，往往需要实现一个分数阶延时环节。之前的实现方案一直是通过插值法和FIR原理去实现，但是这种方案是一种近似拟合的方案，在幅值上会有高频衰减，不能在全频带保持其信号直通；且其精度和需要的内存资源是相互制约的，不能利用较少的内存资源实现高精度分数阶延时环节。所以之前的方案不是一种最佳的解决方案。本申请旨在基于采样控制分离原理提出能够以较少内存资源实现高精度分数阶延时的解决方案。
发明内容
本发明的发明目的是针对上述背景技术的不足，提供了基于采样控制分离原理的分数阶延时实现方法，基于采样控制分离原理以较少内存资源实了现高精度分数阶延时，解决了插值法和FIR原理实现的分数阶延时环节存在近似拟合情况、信号的采集精度与需要的内存存在相互制约关系的技术问题。
本发明为实现上述发明目的采用如下技术方案：
基于采样控制分离原理的分数阶延时实现方法，采用定时器计数每个控制周期开始后的固定延时并在固定延时届满时触发采样模块对输入量进行分数阶延时采样，所述固定延时为分数阶延时拍数与控制周期的乘积。
作为基于采样控制分离原理的分数阶延时实现方法的进一步优化方案，该方法适用于分数阶延时环节和整数阶环节为串联关系的数字控制系统，根据分数阶延时环节的延时拍数与控制周期的乘积确定固定延时，再根据固定延时和定时器的输出频率确定定时器的计数次数。
作为基于采样控制分离原理的分数阶延时实现方法的进一步优化方案，该方法适用于分数阶超前环节和整数阶环节为串联关系的数字控制系统，将分数阶超前环节等效为分数阶延时环节和1拍超前环节的串联单元，根据等效分数阶延时环节的延时拍数与控制周期的乘积确定等效分数阶延时环节的固定延时，再根据等效分数阶延时环节的固定延时和定时器的输出频率确定定时器的计数次数。
作为基于采样控制分离原理的分数阶延时实现方法的进一步优化方案，该方法适用于包含多个分数阶延时环节和/或多个分数阶超前环节的数字控制系统，
对于分数阶延时环节：根据分数阶延时环节的延时拍数与控制周期的乘积确定分数阶延时环节的固定延时，再根据分数阶延时环节的固定延时和定时器的输出频率确定实现分数阶延时环节所需的定时器计数次数；
对于分数阶超前环节：将分数阶超前环节等效为分数阶延时环节和1拍超前环节的串联单元，根据等效分数阶延时环节的延时拍数与控制周期的乘积确定等效分数阶延时环节的固定延时，再根据等效分数阶延时环节的固定延时和定时器的输出频率确定实现等效分数阶延时环节所需的定时器计数次数。
作为基于采样控制分离原理的分数阶延时实现方法的进一步优化方案，该方法适用于分数阶滤波器。
本发明采用上述技术方案，具有以下有益效果：
(1)本发明根据采样控制分离的原理，利用微处理器的高速定时器产生固定延时触发采样来实现分数阶延时采样，进而实现分数阶延时环节，采用定时器计数每个控制周期开始后的固定延时并在固定延时届满时触发采样模块对输入量进行分数阶延时采样，固定延时根据分数阶延时拍数与控制周期的乘积即可确定，在下个控制器计算周期内，利用上个周期内采样到的分数阶信号进行计算，随后的控制系统的实现和传统的控制系统类似，该分数阶延时实现方法设计简单且不需要计算太多参数，实现了对采样信号物理意义上的分数阶延时且不存在近似拟合的情况；
(2)只需要一个定时器及一个内存单元即可以较少内存资源实现高精度分数阶延时，不存在精度和需要的内存资源相互制约的情况；
(3)本申请的分数阶延时分辨率由采样时间和控制周期的比值确定，即，本申请能够实现较高分辨率的分数阶延时。
附图说明
图1为本申请基于采样控制分离原理的分数阶延时实现方法的原理图。
具体实施方式
下面结合附图对发明的技术方案进行详细说明。本发明提出了一种基于采样分离原理的分数阶延时实现方案。在数字控制系统中，分数阶延时往往不容易直接实现且要求较少的内存资源和较高的准确度，而基于插值法的分数阶延时实现方案不能很好地解决这个问题。为了能够解决这个问题，本申请提出了一种基于采样分离原理的分数阶延时实现方案，实现了对采样信号的物理意义上的分数阶延时，这种方案具有需要内存少、精度高、分数阶分辨率高和设计简单的特点。
本发明基于采样控制分离原理提出的分数阶延时环节实现方案，利用微处理器的高速定时器产生固定延时触发采样实现分数阶延时采样，进而实现分数阶延时环节，它的原理是：
(1)根据输入量采样更新和控制量更新可以不同步的思想，利用微处理器的高速定时器在每个控制周期开始后产生一段固定延时，这段延时周期小于一个控制周期，通过这个延时去触发采样，然后将采样的结果保存在一个存储单元，这样就实现了对采样信号的分数阶延时；
(2)在下个控制器计算周期内，利用上个周期内采样到的分数阶信号进行计算，随后的其它实现和传统的控制系统类似，只是这时的输入量是对传统输入量进行分数阶延时采样后的数字量；
(3)启动定时器采样的时间，采样时间在正常的数字控制系统同样存在，且采样时间相对控制算法周期可以忽略不计，故不考虑其对此发明中各种时间设计的影响。
本申请实现分数阶延时的原理如图1所示，左边是控制算法操作流程，右边是分数阶定时器操作流程，两部分开始时刻可以认为是同时的。控制算法一次完整运算时间是控制周期Ts_control，Ts_control＝1/fs_control，fs_control是控制器输出量更新的频率；分数阶延时定时器的延时时间为γ，γ＝m*Ts_control，m为分数阶延时拍数。
下面举四个实施例对本申请公开的分数阶延时实现方法进行详细说明，所举实施例仅用于阐述本申请的发明宗旨，而不能解释为对本申请的限制，本领域的技术人员根据本申请的发明宗旨以及记载的技术方案能够推导变换得到其它符合本申请发明宗旨的实施例。
具体实施例一：用于分数阶延时环节和整数阶环节为串联关系的数字控制系统
在一个控制器输出量更新频率fs_control为10kHz的数字控制系统之中，如果需要实现一个0.3拍的分数阶延时环节且这个分数阶延时环节和整数阶部分是串联关系，由于控制系统的串联环节之间可以调换顺序，所以将这个分数阶延时环节等效为对输入量的分数阶延时采样，也就是对输入量进行0.3*Ts_control＝0.3*1/fs_control＝0.03ms的延时采样；在微处理器中设置一个ftimer＝100kHz的定时器作为分数阶定时器，每个控制算法周期开始的同时启动分数阶定时器，这个定时器定时延时时间γ为0.03ms(三个定时器周期，3*1/ftimer＝3*Ttimer＝3*0.01ms＝0.03ms)，也就是定时器计数三次；分数阶定时器计数三次完成了0.03ms延时后调用采样模块，采样模块对输入量进行一次采样并将分数阶采样结果存储到内存空间待控制算法调用，而控制算法部分在启动了分数阶定时器后则进行正常的控制算法操作，在调用输入量的分数阶采样结果时，要注意这是上个控制周期采样到的结果，存在一拍延时现象。
具体实施例二：用于分数阶超前环节和整数阶环节为串联关系的数字控制系统
在某些数字控制系统中(如：重复控制器)需要实现分数阶超前环节，如果分数阶超前环节和整数阶环节是串联关系，则可以将分数阶超前环节的实现转化为分数阶延时环节的实现，一个存在分数阶超前环节的数字控制系统，如其控制器输出更新频率fs_control为10kHz，需实现0.3拍分数阶超前环节，将这个0.3拍分数阶超前环节等效为一个(1-0.3＝0.7)拍的分数阶延时环节和1拍超前环节，将问题转化为对输入量的0.7拍分数阶延时采样，也就是对输入量进行0.7*Ts_control＝0.7*1/fs_control＝0.07ms的延时采样。在微处理器中设置一个ftimer＝100kHz的定时器作为分数阶定时器，每个控制算法周期开始的同时启动分数阶定时器，分数阶定时器延时时间γ为0.07ms(七个定时器周期，7*1/ftimer＝7*Ttimer＝7*0.01ms＝0.07ms)，也就是定时器计数七次，分数阶定时器计数七次后，完成了0.07ms延时后调用采样模块，采样模块对输入量进行一次采样并将分数阶采样结果存储到内存空间待控制算法调用，而控制算法部分在启动了分数阶定时器后将1拍超前环节增加一拍超前，其它进行正常的控制算法操作。
具体实施例三：包含多个分数阶延时环节和/或多个分数阶超前环节的数字控制系统
本发明还可以应用于多个分数阶延时或者分数阶超前环节的数字控制系统中，一个控制器输出更新频率fs_control为10kHz的数字控制系统包含一个0.3拍分数阶超前环节、一个0.4拍分数阶延时环节、一个0.5拍分数阶延时环节，且这三个分数阶环节都与整数阶环节串联，即，三个分数阶环节都可以转化为对输入量的分数阶采样。三个分数阶环节则需要采用三个定时器来触发采样，如果微处理器的定时器资源比较紧张，也可以将三个延时放在一个定时器中，然后触发三次对输入量的采样，即需要延时γ1，γ2，γ3来触发采样，γ1＝(1-0.3)*Ts_control＝0.7*1/fs_control＝0.07ms，γ2＝0.4*Ts_control＝0.4*1/fs_control＝0.04ms，γ3＝0.5*Ts_control＝0.5*1/fs_control＝0.05ms；若将三个触发放入一个定时器中，一个控制周期开始的同时启动分数阶定时器，待延时γ2(0.04ms)后触发第一次采样，将采样结果存到输入量延时γ2对应的存储器中，待延时γ3(0.05ms)后触发第二次采样，将采样结果存到输入量延时γ3对应的存储器中，待延时γ1(0.07ms)后触发第三次采样，将采样结果存到输入量延时γ1对应的存储器中，而控制算法部分在启动了分数阶定时器后的其它控制算法操作和正常一般数字控制类似。
具体实施方式四：适用于分数阶滤波器
本发明除了可以应用于数字控制系统还可以应用于信号处理领域来实现分数阶滤波器，该分数阶滤波器的传递函数可以表示为：
Figure BDA0001465896590000051
式(1)中，m为分数阶滤波器中延时环节的个数，di为第i个延时环节的延时拍数，ai是第i个延时环节的系数，若di设计为分数值，则可实现多个分数阶延时环节进而实现分数阶滤波器，信号处理中分数阶延时(超前)环节和在应用于数字控制系统的分数阶延时环节的实现方式基本完全一致，只是将数字控制系统中的控制算法部分替换为信号处理系统中的信号处理算法。

Claims (5)

1.基于采样控制分离原理的分数阶延时实现方法，其特征在于，采用定时器计数每个控制周期开始后的固定延时并在固定延时届满时触发采样模块对输入量进行分数阶延时采样，所述固定延时为分数阶延时拍数与控制周期的乘积。
2.根据权利要求1所述基于采样控制分离原理的分数阶延时实现方法，其特征在于，该方法适用于分数阶延时环节和整数阶环节为串联关系的数字控制系统，根据分数阶延时环节的延时拍数与控制周期的乘积确定固定延时，再根据固定延时和定时器的输出频率确定定时器的计数次数。
3.根据权利要求1所述基于采样控制分离原理的分数阶延时实现方法，其特征在于，该方法适用于分数阶超前环节和整数阶环节为串联关系的数字控制系统，将分数阶超前环节等效为分数阶延时环节和1拍超前环节的串联单元，根据等效分数阶延时环节的延时拍数与控制周期的乘积确定等效分数阶延时环节的固定延时，再根据等效分数阶延时环节的固定延时和定时器的输出频率确定定时器的计数次数。
4.根据权利要求1所述基于采样控制分离原理的分数阶延时实现方法，其特征在于，该方法适用于包含多个分数阶延时环节和/或多个分数阶超前环节的数字控制系统，
对于分数阶延时环节：根据分数阶延时环节的延时拍数与控制周期的乘积确定分数阶延时环节的固定延时，再根据分数阶延时环节的固定延时和定时器的输出频率确定实现分数阶延时环节所需的定时器计数次数；
对于分数阶超前环节：将分数阶超前环节等效为分数阶延时环节和1拍超前环节的串联单元，根据等效分数阶延时环节的延时拍数与控制周期的乘积确定等效分数阶延时环节的固定延时，再根据等效分数阶延时环节的固定延时和定时器的输出频率确定实现等效分数阶延时环节所需的定时器计数次数。
5.根据权利要求1所述基于采样控制分离原理的分数阶延时实现方法，其特征在于，该方法适用于分数阶滤波器。
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