CN115243358B - 一种链路延时测量方法及系统 - Google Patents
一种链路延时测量方法及系统 Download PDFInfo
- Publication number
- CN115243358B CN115243358B CN202210853343.7A CN202210853343A CN115243358B CN 115243358 B CN115243358 B CN 115243358B CN 202210853343 A CN202210853343 A CN 202210853343A CN 115243358 B CN115243358 B CN 115243358B
- Authority
- CN
- China
- Prior art keywords
- clock
- sampling
- phase
- phase clock
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000691 measurement method Methods 0.000 title claims abstract description 11
- 238000005070 sampling Methods 0.000 claims abstract description 110
- 230000001360 synchronised effect Effects 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 25
- 238000005259 measurement Methods 0.000 claims abstract description 20
- 238000011084 recovery Methods 0.000 claims abstract description 11
- 230000000630 rising effect Effects 0.000 claims description 17
- 230000003287 optical effect Effects 0.000 claims description 3
- 238000005516 engineering process Methods 0.000 abstract description 10
- 230000002349 favourable effect Effects 0.000 abstract description 3
- 230000009977 dual effect Effects 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W56/00—Synchronisation arrangements
- H04W56/0055—Synchronisation arrangements determining timing error of reception due to propagation delay
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B17/00—Monitoring; Testing
- H04B17/30—Monitoring; Testing of propagation channels
- H04B17/309—Measuring or estimating channel quality parameters
- H04B17/364—Delay profiles
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W4/00—Services specially adapted for wireless communication networks; Facilities therefor
- H04W4/02—Services making use of location information
- H04W4/023—Services making use of location information using mutual or relative location information between multiple location based services [LBS] targets or of distance thresholds
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04W—WIRELESS COMMUNICATION NETWORKS
- H04W56/00—Synchronisation arrangements
- H04W56/001—Synchronization between nodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本公开涉及一种链路延时测量方法及系统，测量方法包括以下步骤：在主机端产生第一2n相时钟；对秒脉冲信号进行采样；读取采样结果，选取最佳采样时钟；以最佳采样时钟作为发送时钟向从机端发送同步序列；从机端将同步序列转发回主机端；进行时钟恢复并产生第二2n相时钟；通过第二2n相时钟对秒脉冲信号进行采样；将采样结果读出，选取分数阶对应时钟；根据分数阶对应时钟的相位，计算分数阶延时；根据间隔的采样时钟个数计算整数阶延时；将整数阶延时与分数阶延时相加，即得链路整体延时。测量系统用于执行上述测量方法。本公开可实现分数阶级别的高精度链路延时测量，进而可实现高精度的无线空口信号同步，有利于5G技术与TC‑OFDM定位系统的结合应用。
Description
技术领域
本公开涉及定位系统技术领域，具体涉及一种链路延时测量方法及系统。
背景技术
在高精度定位系统，如TC-OFDM定位系统中，其基本原理是：分布在不同点位的定位基站发射不同的伪码至同一接收机，接收机通过伪码测量接收机到不同基站之间的相对位置，并根据测量得到的相对基站位置信息以及基站的绝对位置信息进行计算，从而得到接收机的准确位置。
在上述过程中，各定位基站之间需要保持严格的无线空口信号同步，无线空口信号的对齐精度，很大程度上决定了接收机与基站之间相对位置信息的准确度，从而影响了定位系统的定位精度，而精准的传输链路延时测量，是实现高精度无线空口信号同步的前提。
随着5G通讯技术的发展，将5G技术结合上述的TC-OFDM定位系统将能为定位系统提供基于5G的专网通讯及亚米级高精度定位功能。
在实现上述结合的过程中，如何实现定位系统中数据传输链路的准确延时测量是主要问题之一，目前，基于5G信号传输链路的信号前传一般会遵循全同步的CPRI(CommonPublic Radio Interface，公共无线接口)协议，现有的基于CPRI协议的链路延时测量方法测量精度不足以达到1ns的级别，基于该精度的链路延时难以满足接收机与各基站之间的严格无线空口信号同步要求，给5G技术与TC-OFDM定位系统的结合应用带来阻碍。
发明内容
为了解决上述现有技术存在的问题，本公开目的之一在于提供一种链路延时测量方法，目的之二在于提供一种链路延时测量系统。本公开可实现分数阶级别的高精度链路延时测量，进而可实现高精度的无线空口信号同步，有利于5G技术与TC-OFDM定位系统的结合应用。
本公开所述的一种链路延时测量方法，包括以下步骤：
S01、在主机端产生第一2n相时钟；
S02、通过所述第一2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
S03、以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟；
S04、以所述最佳采样时钟作为发送时钟向从机端发送同步序列；
S05、所述从机端将接收的同步序列转发回所述主机端；
S06、所述主机端对同步序列进行时钟恢复并产生第二2n相时钟；
S07、通过所述第二2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
S08、以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为分数阶对应时钟；
S09、根据所述分数阶对应时钟的相位，计算分数阶延时；
S10、根据发送同步序列与接收同步序列之间间隔的采样时钟个数计算整数阶延时；
S11、将所述整数阶延时与所述分数阶延时相加，即得链路整体延时。
优选地，所述步骤S02具体为：
通过所述第一2n相时钟对原子钟提供的秒脉冲信号进行采样，并以各相时钟作为写时钟将采样结果分别存储在2n个双端口RAM中。
优选地，所述步骤S03中，以1/2n的频率将各相时钟的采样结果读出具体为：
以1/2n频率的公共时钟作为读时钟将采样结果从各个所述双端口RAM中读出，且从每个所述双端口RAM中分别读出2n bit的数据量。
优选地，所述步骤S04具体为：
主机端以所述最佳采样时钟作为发送时钟，并将所述同步序列转换为串行数据流通过光路发送至从机端；
所述步骤S05具体为：
所述从机端将接收的串行数据流原路转发回所述主机端。
优选地，所述步骤S06中，所述主机端对同步序列进行时钟恢复时，使恢复时钟的上升沿对齐于所述串行数据流的交变沿。
优选地，所述步骤S07具体为：
通过所述第二2n相时钟对原子钟提供的秒脉冲信号进行采样，并以各相时钟作为写时钟将采样结果分别存储在2n个双端口RAM中。
优选地，所述步骤S08中，以1/2n的频率将各相时钟的采样结果读出具体为：
以1/2n频率的公共时钟作为读时钟将采样结果从各个所述双端口RAM中读出，且从每个所述双端口RAM中分别读出2n bit的数据量。
优选地，所述步骤S09具体为：
其中，s表示所述分数阶对应时钟的相位，s＝0,1,2,3，...2n-1；t表示分数阶延时。
优选地，所述n＝2。
本公开的一种链路延时测量系统，包括主机端和从机端；
所述主机端用于产生第一2n相时钟；
通过所述第一2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟；
以所述最佳采样时钟作为发送时钟向所述从机端发送同步序列；
所述从机端用于将接收的同步序列转发回所述主机端；
所述主机端用于对同步序列进行时钟恢复并产生第二2n相时钟；
通过所述第二2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为分数阶对应时钟；
根据所述分数阶对应时钟的相位，计算分数阶延时；
根据发送同步序列与接收同步序列之间间隔的采样时钟个数计算整数阶延时；
将所述整数阶延时与所述分数阶延时相加，即得链路整体延时。
本公开所述的一种链路延时测量方法及系统，其优点在于，本公开在链路延时测量过程中引入分数阶测量，使链路延时测量结果的精度提高至0.5ns级别，大大提高了链路延时测量精度，能满足无线空口信号严格同步的要求，进而可用于实现接收机与各基站之间的高精度无线空口信号同步，这有利于5G技术与TC-OFDM定位系统的结合应用以及高精度定位系统的构建。
附图说明
图1是本公开所述一种链路延时测量方法的步骤流程图。
具体实施方式
如图1所示，本公开所述的一种链路延时测量方法，包括以下步骤：
S01、在主机端产生第一2n相时钟，具体的，第一2n相时钟为两相或两相以上的多相时钟。系统中主从机全局工作时钟频率为491.52MHz，因此由于时钟相位模糊产生的最大定时偏差为1/0.49152ns，精度较低，不能满足高精度同步的要求，考虑采用数字锁相环来产生多相时钟以提高精度和进行路径约束，在优选的实施例中，采用数字锁相环来产生四相时钟，即使n＝2，此时系统的最大定时偏差为1/(0.49152*4)ns，约为0.5ns左右，将定时偏差降低至分数阶级别。
S02、通过第一2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果，具体的，以四相时钟为例，通过四相时钟对原子钟提供的秒脉冲信号，即1pps信号进行采样，并以各相时钟作为写时钟将采样结果分别存储在四个双端口RAM(Random AccessMemory，随机存取存储器)中，即四个相位的时钟分别将采样结果对应的存储到四个双端口RAM中。
S03、以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟。具体的，本实施例中，以1/4频率的公共时钟作为读时钟，将采样结果从各个双端口RAM中读出，一次读出(2*2)2bit的数据量，即从每个双端口RAM读取出2*2＝4bit的数据量。
根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟，即对比四个相位的时钟的采样结果的上升沿，选取其中与1pps信号差距最小的相位时钟，将该时钟选定为最佳采样时钟，用于进行后续的同步序列发送过程。
本步骤中，采用双端口RAM做采用快照的技术，解决了多相时钟采样的跨时钟域处理问题，并使用低速时钟作为判断时钟，判断时使用2n个连续的bit数据作为判断依据，可有效避免单bit数据判断时可能导致的毛刺误判，增强系统的健壮性。
S04、以步骤S03所选定的最佳采样时钟作为发送时钟向从机端发送同步序列，具体的，主机端以最佳采样时钟作为发送时钟向串行器发送同步序列，串行器对同步序列进行处理，将同步序列转换为9.304Gpbs的串行数据流，将串行数据流通过光路发送至从机端。
S05、从机端接收所述串行数据流后，将串行数据流做PCS的远端环回，即将接收的串行数据流原路转发回主机端。
S06、主机端对同步序列进行时钟恢复并产生第二2n相时钟，具体的，本实施例中，主机端通过CDR(clock data recovery，时钟数据恢复)技术对接收的串行数据流做本地时钟恢复，并使恢复时钟的上升沿对齐于串行数据流的交变沿。主机端随后对恢复时钟通过数字锁相环产生第二2n相时钟，即第二四相时钟。
S07、通过步骤S06所得的第二n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果，具体的，通过第二四相时钟对原子钟提供的秒脉冲信号进行采样，并以各相时钟作为写时钟将采样结果分别存储在四个双端口RAM中。
S08、以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为分数阶对应时钟，其中，以1/2n的频率将各相时钟的采样结果读出具体为：
以1/2n频率的公共时钟作为读时钟将采样结果从各个双端口RAM中读出，且从每个双端口RAM中分别读出2n bit的数据量。即，以1/4频率的公共时钟作为读时钟，将采样结果从各个双端口RAM中读出，一次读出(2*2)2bit的数据量，即从每个双端口RAM读取出2*2＝4bit的数据量。
S09、根据所述分数阶对应时钟的相位，计算分数阶延时；计算过程具体为：
其中，s表示所述分数阶对应时钟的相位，s＝0,1,2,3，...2n-1；t表示分数阶延时，如，以采用四相时钟为例，当相位为0的时钟为分数阶对应时钟时，则
当相位为1的时钟为分数阶对应时钟时，则
以此类推，可计算出分数阶级别的延时。
S10、根据发送同步序列与接收同步序列之间间隔的采样时钟个数计算整数阶延时；具体的，整数阶延时根据系统时钟的采样频率来确定，如当系统时钟的采样频率为491.52MHz时，即采样间隔约为2ns，再根据采样间隔的个数来计算整数阶延时。
S11、将所述整数阶延时与所述分数阶延时相加，即得链路整体延时。
本公开在链路延时测量过程中引入分数阶测量，使链路延时测量结果的精度提高至0.5ns级别，大大提高了链路延时测量精度，能满足无线空口信号严格同步的要求，进而可用于实现接收机与各基站之间的高精度无线空口信号同步，这有利于5G技术与TC-OFDM定位系统的结合应用以及高精度定位系统的构建。
本实施例还提供了一种链路延时测量系统，包括主机端和从机端；
所述主机端用于产生第一2n相时钟；
通过所述第一2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟；
以所述最佳采样时钟作为发送时钟向所述从机端发送同步序列；
所述从机端用于将接收的同步序列转发回所述主机端；
所述主机端用于对同步序列进行时钟恢复并产生第二2n相时钟；
通过所述第二2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为分数阶对应时钟；
根据所述分数阶对应时钟的相位，计算分数阶延时；
根据发送同步序列与接收同步序列之间间隔的采样时钟个数计算整数阶延时；
将所述整数阶延时与所述分数阶延时相加，即得链路整体延时。
本实施例的链路延时测量系统与上述的方法实施例基于相同的发明构思，可参照上文关于完成方法实施例的描述进行理解，在此不再赘述。
本实施例的链路延时测量系统由于应用了上述的链路延时测量方法，可实现分数阶级别的高精度链路延时测量，进而可实现高精度的无线空口信号同步，有利于5G技术与TC-OFDM定位系统的结合应用。
在本公开的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本公开保护范围的限制。
对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本公开权利要求的保护范围之内。
Claims (10)
1.一种链路延时测量方法，其特征在于，包括以下步骤：
S01、在主机端产生第一2n相时钟；
S02、通过所述第一2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
S03、以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟；
S04、以所述最佳采样时钟作为发送时钟向从机端发送同步序列；
S05、所述从机端将接收的同步序列转发回所述主机端；
S06、所述主机端对同步序列进行时钟恢复并产生第二2n相时钟；
S07、通过所述第二2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
S08、以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为分数阶对应时钟；
S09、根据所述分数阶对应时钟的相位，计算分数阶延时；
S10、根据发送同步序列与接收同步序列之间间隔的采样时钟个数计算整数阶延时；
S11、将所述整数阶延时与所述分数阶延时相加，即得链路整体延时。
2.根据权利要求1所述链路延时测量方法，其特征在于，所述步骤S02具体为：
通过所述第一2n相时钟对原子钟提供的秒脉冲信号进行采样，并以各相时钟作为写时钟将采样结果分别存储在2n个双端口RAM中。
3.根据权利要求2所述链路延时测量方法，其特征在于，所述步骤S03中，以1/2n的频率将各相时钟的采样结果读出具体为：
以1/2n频率的公共时钟作为读时钟将采样结果从各个所述双端口RAM中读出，且从每个所述双端口RAM中分别读出2n bit的数据量。
4.根据权利要求1所述链路延时测量方法，其特征在于，所述步骤S04具体为：
主机端以所述最佳采样时钟作为发送时钟，并将所述同步序列转换为串行数据流通过光路发送至从机端；
所述步骤S05具体为：
所述从机端将接收的串行数据流原路转发回所述主机端。
5.根据权利要求4所述链路延时测量方法，其特征在于，所述步骤S06中，所述主机端对同步序列进行时钟恢复时，使恢复时钟的上升沿对齐于所述串行数据流的交变沿。
6.根据权利要求1所述链路延时测量方法，其特征在于，所述步骤S07具体为：
通过所述第二2n相时钟对原子钟提供的秒脉冲信号进行采样，并以各相时钟作为写时钟将采样结果分别存储在2n个双端口RAM中。
7.根据权利要求6所述链路延时测量方法，其特征在于，所述步骤S08中，以1/2n的频率将各相时钟的采样结果读出具体为：
以1/2n频率的公共时钟作为读时钟将采样结果从各个所述双端口RAM中读出，且从每个所述双端口RAM中分别读出2n bit的数据量。
8.根据权利要求7所述链路延时测量方法，其特征在于，所述步骤S09具体为：
其中，s表示所述分数阶对应时钟的相位，s＝0,1,2,3，...2n-1；t表示分数阶延时。
9.根据权利要求1-8任一项所述链路延时测量方法，其特征在于，所述n＝2。
10.一种链路延时测量系统，其特征在于，包括主机端和从机端；
所述主机端用于产生第一2n相时钟；
通过所述第一2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为最佳采样时钟；
以所述最佳采样时钟作为发送时钟向所述从机端发送同步序列；
所述从机端用于将接收的同步序列转发回所述主机端；
所述主机端用于对同步序列进行时钟恢复并产生第二2n相时钟；
通过所述第二2n相时钟对秒脉冲信号进行采样，分别存储各相时钟的采样结果；
以1/2n的频率将各相时钟的采样结果读出，根据读出的采样结果，选取其中上升沿最接近秒脉冲信号的相位时钟作为分数阶对应时钟；
根据所述分数阶对应时钟的相位，计算分数阶延时；
根据发送同步序列与接收同步序列之间间隔的采样时钟个数计算整数阶延时；
将所述整数阶延时与所述分数阶延时相加，即得链路整体延时。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210853343.7A CN115243358B (zh) | 2022-07-08 | 2022-07-08 | 一种链路延时测量方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210853343.7A CN115243358B (zh) | 2022-07-08 | 2022-07-08 | 一种链路延时测量方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115243358A CN115243358A (zh) | 2022-10-25 |
| CN115243358B true CN115243358B (zh) | 2023-04-07 |
Family
ID=83673062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210853343.7A Active CN115243358B (zh) | 2022-07-08 | 2022-07-08 | 一种链路延时测量方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115243358B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199720A (ja) * | 2010-03-23 | 2011-10-06 | Renesas Electronics Corp | クロックデータリカバリ回路および送受信半導体集積回路 |
| CN107966906A (zh) * | 2017-11-13 | 2018-04-27 | 南京航空航天大学 | 基于采样控制分离原理的分数阶延时实现方法 |
| WO2020164100A1 (zh) * | 2019-02-15 | 2020-08-20 | 华为技术有限公司 | 时钟同步的方法和装置 |
| US10756742B1 (en) * | 2019-02-27 | 2020-08-25 | Toshiba Memory Corporation | Clock recovery circuit and receiving device |
| WO2021008532A1 (zh) * | 2019-07-15 | 2021-01-21 | 中兴通讯股份有限公司 | 有源天线单元时延对齐方法、装置及有源天线单元 |
| CN112486246A (zh) * | 2019-09-12 | 2021-03-12 | 中兴通讯股份有限公司 | 时钟延时检测、补偿方法、装置、终端及可读存储介质 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944188B2 (en) * | 2001-02-21 | 2005-09-13 | Wi-Lan, Inc. | Synchronizing clocks across a communication link |
| CN103051422B (zh) * | 2012-12-18 | 2018-08-17 | 南京中兴新软件有限责任公司 | 信号间延迟处理方法及装置 |
-
2022
- 2022-07-08 CN CN202210853343.7A patent/CN115243358B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011199720A (ja) * | 2010-03-23 | 2011-10-06 | Renesas Electronics Corp | クロックデータリカバリ回路および送受信半導体集積回路 |
| CN107966906A (zh) * | 2017-11-13 | 2018-04-27 | 南京航空航天大学 | 基于采样控制分离原理的分数阶延时实现方法 |
| WO2020164100A1 (zh) * | 2019-02-15 | 2020-08-20 | 华为技术有限公司 | 时钟同步的方法和装置 |
| US10756742B1 (en) * | 2019-02-27 | 2020-08-25 | Toshiba Memory Corporation | Clock recovery circuit and receiving device |
| WO2021008532A1 (zh) * | 2019-07-15 | 2021-01-21 | 中兴通讯股份有限公司 | 有源天线单元时延对齐方法、装置及有源天线单元 |
| CN112486246A (zh) * | 2019-09-12 | 2021-03-12 | 中兴通讯股份有限公司 | 时钟延时检测、补偿方法、装置、终端及可读存储介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115243358A (zh) | 2022-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1749362B1 (en) | Determining a time difference between first and second clock domains | |
| EP2509391B1 (en) | A synchronization and delay compensation method between baseband unit and radio frequency unit | |
| US6483856B1 (en) | GPS synchronized data communications link | |
| US9301267B2 (en) | Radio over Ethernet | |
| CN104113517A (zh) | 时间戳生成方法、装置及系统 | |
| CN103563287A (zh) | 同步设备和同步方法 | |
| WO2018210277A1 (zh) | 时钟同步的方法和装置、计算机存储介质 | |
| CN101765198B (zh) | 一种时钟同步的方法、装置和系统 | |
| WO2018082665A1 (zh) | 频率同步的方法以及从时钟 | |
| CN103188066A (zh) | 基准时钟信号处理方法及装置 | |
| CN109217852B (zh) | 用于脉宽调制时钟信号的解调器 | |
| EP1135910B1 (en) | Method for combining signals on a digital interface | |
| US6949955B2 (en) | Synchronizing signals between clock domains | |
| CN108738127B (zh) | 射频拉远单元、基带处理单元、分布式基站及其同步方法 | |
| CN107171780B (zh) | 时钟恢复相位模糊判定、补偿的装置及方法 | |
| CN115243358B (zh) | 一种链路延时测量方法及系统 | |
| CN101924537B (zh) | 基于电网周波的合并单元同步方法及系统 | |
| CN104780602A (zh) | 无线通信网络中的时钟自同步方法 | |
| CN102929808B (zh) | 一种高可靠性的跨时钟域数据传输电路 | |
| CN101257361A (zh) | 通过同步数字体系网络进行精确时间传送的方法及网元 | |
| EP0817419A2 (en) | Deterministic exchange of data between synchronised systems separated by a distance | |
| JP3176801B2 (ja) | 同期引き込み装置 | |
| CN101227266B (zh) | 一种时钟恢复的方法及装置 | |
| CN112953669B (zh) | 一种提高时间戳精度的方法及系统 | |
| US11637645B1 (en) | Method for time stamping with increased accuracy |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of invention: A Link Delay Measurement Method and System Granted publication date: 20230407 Pledgee: Bank of Beijing Limited by Share Ltd. Shenzhen branch Pledgor: SHENZHEN ZHT COMMUNICATION TECHNOLOGY CO.,LTD. Registration number: Y2024980019141 |