JPH0444840B2

JPH0444840B2 -

Info

Publication number: JPH0444840B2
Application number: JP59062064A
Authority: JP
Inventors: Maiyaa Uiribaruto; Wawaajitsuhi Yurugen
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1983-03-29
Filing date: 1984-03-29
Publication date: 1992-07-22
Also published as: US4635190A; JPS59185100A; HK23092A; EP0120458A3; EP0120458B1; ATE54029T1; EP0120458A2; DE3482563D1; DE3311427A1

Description

【発明の詳細な説明】本発明は、互いに特しいメモリセルから成るメ
モリマトリクスが少なくとも１つの行デコーダお
よび１つの列デコーダを介して個々のメモリセル
に関してアドレス可能であり、マトリクス列によ
るアドレスシングはそれぞれ１つの列アドレスク
ロツクにより、またマトリクス行によるア
ドレシングはそれぞれ１つの行アドレスクロツク
RASにより開始され、またメモリマトリクスが
少なくとも１つの冗長な行および（または）列を
有し、この冗長行および（または）列はさし当り
メモリの正規作動から除外されており、正規作動
に対する特別な措置に基づいて初めて、すなわち
代理として、利用されるように構成されている集
積ダイナミツク書込み−読出しメモリに関する。

公知のように、多くのダイナミツク書込み−読
出しメモリ、いわゆるDRAM、において各作動
サイクルは、すべての行アドレスをアドレス線を
経て読込みかつ中間記憶する行アドレスクロツク
RAS（＝raw address−strobe）により開始す
る。その際、設けられているメモリセルの少なく
とも１つが付属の行線（＝ワード線）上の相応の
アドレシングにより個々の列線（＝ビツト線）に
付属の読出し増幅器に接続される。読出し増幅器
はそれぞれアドレスされたメモリセル内に書込ま
れているデイジタル情報を受入れ、中間記憶し
て、メモリのデータ出力端に与える。それぞれの
読出しサイクルが終了すると、中間記憶された情
報は当該の読出し増幅器から再び、アドレスされ
たメモリセルに戻され、その際、行アドレスクロ
ツクに基づいて、当該のメモリセル内に書
込まれた情報の、付属の列アドレスクロツクと完
全に無関係なリフレツシユが与えられている。

各アクセスの第２の部分は、列アドレス（すな
わちビツト線アドレス）を読込みかつ記憶する列
アドレスクロツク（＝column address−
strobe）により開始される。行選択クロツク
RASに応じて列アドレスクロツクによりデ
コーデイングが制御される。列アドレスクロツク
CASはアドレスされたメモリセルと接続されて
いる読出し増幅器の端子を、データを再び増幅す
る役割を同時にする中間レジスタに接続する。

さて、メモリの正規作動のためには用いられな
い追加的な行および列をマトリクス内に含んでい
る集積半導体メモリも公知である。正規作動のた
めに用いられる１つまたはそれ以上のメモリセル
に障害が生ずると、障害のあるセルを含んでいる
行または列を１つの冗長行または列により置換
し、適当な措置により、最初は阻止されている冗
長行または列の作動を可能にすることができる。
冗長行および列を適当な短絡接続要素により正規
作動から阻止しておくのが通常である。この場
合、アクテイブ化は短絡接続要素の除去により行
なわれる。このような冗長行および列は、このよ
うなマトリクスメモリの製造時の良品率を向上さ
せ得るので、しばしば設けられている
（“Elektronik（1980）、第22巻、第93頁、2.7.1章
参照）。

さて、冗長なメモリセルを設けられており、メ
モリセルの障害が検出された際に上記のように
“補修”されたダイナミツクまたは擬スタテイツ
クRAMにおいて、このようなメモリのメモリの
連続生産の際に、このような補修を施こされたチ
ツプを同一の連続生産中申し分のないチツプと区
別し得ることが重要である。さらに、個々の冗長
メモリセルのアドレシングのために必要な信号が
本来正規作動用として計画されたメモリセルのア
ドレシングのために用いられる信号と区別されて
いることが望ましい。すなわち、その場合には、
冗長セルの使用により補修されたメモリモジユー
ルをトポロジー的に正しく試験し、またその他の
障害を一層容易かつ良好に分析することができ
る。

文献“Electronics”（1982年３月24日）第121
〜124頁には、冗長性メモリセルを有しかつアク
テイブ化された冗長列の認識のためにいわゆる
“ロール−コール回路（Roll−Call−Circuit）”
を用いているスタテイツクRAMメモリが記載さ
れている。このロール−コール回路は、正規作動
に用いるべきデータレベルと比較して大きい電圧
がデータ入力端ピンに与えられかつ列アドレスが
アイクリツクに用いられることによつてアクテイ
ブ化される。冗長列により置換されたマトリクス
列がアドレスされるつど、データ出力端に論理
“１”の信号が現われる。

さて、本発明の目的は、冒頭に記載した種類の
ダイナミツク書込み−読出しメモリを、冗長メモ
リセルにより正規作動用のセル領域内のメモリセ
ルの置換が行なわれていることも障害のあるワー
ド線および障害のあるビツト線のアドレスもロー
ル−コール−モードに相当する作動によりメモリ
のデータ出力端における１つの論理レベルによつ
て指示され得るように構成することである。

この目的は、本発明によれば、冒頭に記載した
種類のダイナミツク書込み−読出しメモリにおい
て、読出しが行われない作動様式において、その
つどのアドレシングに基づいて記憶されているデ
イジタルデータを与えられまた３状態ドライバと
して構成されているメモリのデータ出力端が、デ
コーダとして構成されている別の回路部分（ロー
ル−コール−デコーダ）により影響され、またこ
の回路部分が、メモリマトリクスの本来正規作動
のために設けられている領域の行または列のうち
１つの冗長行または列により置換された行または
列がアドレスされ、かつ同時にデコーダとして構
成されている別の回路部分が外部からアクテイブ
化されている際にこの回路部分がメモリマトリク
スから３状態出力端への正規データ経路を阻止
し、かつアドレスされた前記正規作動用領域のか
わりに１つの冗長行または列の使用を指示する論
理値による指示信号をメモリの１つの信号出力端
特にデータ出力端に出現させるように、構成かつ
制御されていることを特徴とする集積ダイナミツ
ク書込み−読出しメモリにより達成される。

本発明によれば、それ自体は通常の仕方で構成
されたダイナミツクメモリにおいて、適当な仕方
で構成されかつメモリのデータ出力端に接続され
ている補助デコーダにより、障害のあるワード線
のアドレスも障害のあるビツト線のアドレスもメ
モリのデータ出力端における１つの論理レベルに
よつて認識し得るようにすることができる。

次に図面に示された本発明の実施例について説
明する。

第１図にブロツク回路図で示されている
DRAMメモリは冗長行および列を設けられてお
り、また“1981 IEEE International Solid−
State Circuits Conference”、第84および85頁、
第３図に示されているような制御回路を用いてい
る。しかし、この回路は前記開示と比較して第１
図にさらに詳細に示されている。メモリマトリク
スSPの正規作動用の部分はＮで、冗長行の範囲
はRZで、また冗長列の範囲はRSで示されてい
る。アドレス入力端A₀，A₁，……A_oから、列ア
ドレスクロツクによつても行アドレスクロ
ツクによつても制御されまたデマルチプレ
クサとして構成されているアドレスバツフアAB
がアドレス入力を与えられ、そのX_iまたは_i
（ｉ＝０，１，２，……）を付されている出力端
はマトリクス行によるアドレシングに、またその
y_jまたは_j（ｊ＝０，１，２，……）を付され
ている出力端はマトリクス列によるアドレシング
に、すなわち最初は正規作動用のセル領域Ｎに対
してのみ用いられている。行制御用のそれぞれ２
つのアドレシング出力端（すなわち各２つの出力
端x_i，_i）も列制御用のそれぞれ２つのアドレシ
ング出力端（すなわち各２つの出力端y_j，ｙ _j）
も互いに反転されたアドレス信号を導くものとし
て一対にまとめられている。

メモリマトリクスSPの正規作動用のたとえば
方形の領域Ｎの行によるアドレシングのための出
力端対x₀，₀……x_o，_oは個々のマトリクス行
に対応づけられているノアゲートGZのそれぞれ
ｎ個の入力端と、アドレスバツフアABのアドレ
ス入力端A₀，……A_oにおける信号の各可能な組
合わせに対してメモリマトリクスSPの領域Ｎ内
のマトリクス行のそれぞれ１つが付属のノアゲー
トGZの出力により増幅器VZの使用下にアクテイ
ブ化されるように接続されている。

メモリマトリクスSPの正規作動用の領域Ｎの
列によるアドレシングのためのアドレスバツフア
ABの出力端は全体として同様に、参照符号GSを
付されているノアゲートを制御するべく接続され
ており、その際にメモリマトリクスSPの正規作
動用のセル領域Ｎのなかの個々のマトリクス列、
従つてまたビツト線にそれぞれ１つのノアゲート
GSが対応づけられている。この場合にも行制御
と同様に各出力端対y_j，_jにこれらのノアゲー
トGSの各々の各１つの入力端が割当てられてい
る。しかし、ノアゲートGSによるセル領域Ｎの
列の制御はノアゲートGZによるマトリクス行の
制御と若干異なつている。

メモリマトリクスSPのメモリセルおよび比較
セルは互いに等しい１トランジスタメモリセルと
して構成されており、その際にそれぞれ１つのマ
トリクス行に属するセルはそのトランジスタのゲ
ートにより、当該のマトリクス行に対応づけられ
ているワード線に接続されている。列線すなわち
ビツト線に関しては状況が異なつている。ビツト
線の各々は（たとえば“1976 IEEE
International Solid−State−Circuits
Conference”、第128および129頁参照）２つの半
部にわけられており、これらはそれぞれマトリク
ス列あたり設けられているメモリセルの半部と各
１つの比較セル（ダミーセル）とを有し、かつ当
該セルのスイツチングトランジスタの、当該セル
のメモリキヤパシタンスと反対側の通流端子に接
続されており、他方、スイツチングトランジスタ
の他方の通流端子は基準電位に接続されているメ
モリキヤパシタンスと接続されている。両ビツト
線半部の各々はその一端で当該マトリクス列のフ
リツプフロツプとして構成された書込み−読出し
増幅器の両信号端子は各１つに接続されており、
他方、両ビツト線半部の各々の他端でアドレシン
グが行なわれる。

この理由から、マトリクス列によるアドレシン
グのためのノアゲートGSはマトリクス行による
アドレシングのためのノアゲートGZと比較して
接続に関して第１図に示されているような相違あ
る。これらのノアゲートの各々の出力はそれぞれ
２つのMOS電界効果トランジスタｔ，のゲー
トを制御し、その一方の通電端子（ソース）は、
情報を導きかつ付属のマトリクス列の各１つのビ
ツト線半部と接続されている書込み−読出し増幅
器の両端子の各１つに接続されており、この増幅
器は当該のノアゲートによりそれぞれアドレスす
べきマトリクス列に対応づけられている。これら
の両MOS−FETの一方、すなわちトランジスタ
ｔ、の他方の通流端子はメモリマトリクスの非反
転出力信号を導くデータ出力端Ｄに、また他方の
MOS−FET、すなわち、の他方の通流端子は
メモリマトリクスの反転出力信号を導くデータ出
力端に接続されている。

メモリマトリクスSPは、その領域Ｎ内の列お
よび行と等しく構成されており必要に応じて領域
Ｎ内の障害を生じた各１つの行または列を置換す
べき冗長行および列を含んでいるので、この目的
で少なくとも１つの行冗長デコーダZRDまたは
１つの列冗長デコーダSRDを形成する別の回路
部分が設けられている。

行冗長デコーダZRDの各々において、マトリ
クス行によるアドレシングに対応づけられている
アドレスバツフアABのアドレス出力端x_i，_iの
各々に、各１つのMOS電界効果トランジスタＴ
が、そのゲートによつてアドレスバツフアABの
当該のアドレス出力端と接続されていることによ
つて、対応づけられている。これらのトランジス
タＴのソース端子のすべては基準電位V_ssに接続
されており、またそれらのドレインは各１つの除
去可能な接続要素Ｆを介して、クロツクφ_PRによ
り制御される別の１つのMOS電界効果トランジ
スタTSのソースに共通に接続されている。この
トランジスタTSはそのドレインで第１の供給電
位V_ccに、またそのソース端子で除去可能な接続
要素Ｆだけでなく別の１つのMOS電界効果トラ
ンジスタTWのゲートにも接続されている。この
トランジスタTWのソースは行選択用のノアゲー
トGZの各々の各１つの別の入力端の制御に用い
られている。

加えて、このトランジスタTWのドレイン端子
は、クロツク制御されるドレイン電位φ_ERを与え
られる。このトランジスタTWのソース端子は一
方では個々のワード線の制御、従つてまた領域Ｎ
内の行によるアドレシング、に用いられるノアゲ
ートGZの各１つの入力端に、また他方では１つ
の増幅器Ｖを介してメモリセルマトリクスSPの
補足部分RZ内の各１つの冗長ワード線に接続さ
れている。冗長行、従つてまた冗長ワード線、の
各々は、第１図から明らかな仕方で、各１つの行
冗長デコーダZRDと接続されており、その際に
各行冗長デコーダZRDはその接続に関して互い
に同一である。トランジスタTWのドレイン端子
の制御のためのクロツク信号φ_ERとトランジスタ
TSのゲートの制御のためのクロツク信号φ_PRとは
メモリのすべての行冗長デコーダZRDに対して
共通である。

容易にわかるように、正規作動用のワード線の
各々すなわち領域Ｎ内の各ワード線は、付属のノ
アゲートGZのすべての入力が“０”である時に
限つてレベル“１”を与えられる。これは可能な
アドレシングに基づくアドレスバツフアABの出
力端x_i，_iの１つの特定の組合わせに対応してい
る。さらに、セル領域RZ内のそれぞれ１つの冗
長行にそれぞれ対応づけられている冗長デコーダ
ZRD内のすべての除去可能な接続要素Ｆが接続
状態になければならない。

いまセル領域Ｎ内の１つのマトリクス行が１つ
の冗長行により置換されるべきであれば、当該の
冗長行にそれぞれ対応づけられている行冗長デコ
ーダZRDが、セル領域Ｎ内の当該の行に対応づ
けられている（アドレスバツフアABの出力端x_i，
ｘ_iにおける）行アドレス組合わせの生起の際に
はセル領域Ｎ内のこの行にそれぞれ対応づけられ
ているノアゲートGZが阻止され、そのかわりに、
冗長行に対応づけられている行冗長デコーダ内の
トランジスタTWがクロツクφ_ERを冗長行に対応
づけられているセル領域RZ内のワード線に通す
ように、接続要素Ｆの除去により固定的にプログ
ラムされなければならない。これにより冗長マト
リクス列のアドレシングとの合致が与えられてい
るので、これに関する詳細を説明する必要がある
が、その前に列アドレシングの接続について簡単
に説明する。

正規作動用のセル領域Ｎ内の各マトリクス列に
は同様に、前記のように、列アドレスデコーダと
して作用する各１つのノアゲートGSが対応づけ
られており、その入力端は列アドレシングの役割
をするアドレス出力端y_j，_jによりそれぞれ、
当該のマトリクス列に専ら対応づけられているア
ドレス組合わせの際のみ当該のマトリクス列に対
応づけられているノアゲートGSの出力端に“１”
が現われるように、アドレスを与えられている。
この“１”はセル領域Ｎ内の当該のマトリクス列
のアドレシングの役割をする。いま１トランジス
タ・メモリセルを有するダイナミツクメモリにお
いてビツト線は、前記書込み−読出し増幅器の両
信号端子の各１つに接続されている２つの半部か
ら成つているので、両部分がそれぞれアドレスさ
れなければならない。この理由から、個々のマト
リクス列にそれぞれ対応づけられている書込み−
読出し増幅器の両信号端子は各１つのトランジス
タｔまたはのソース−ドレイン間を介して両デ
ータ出力端Ｄまたはの各１つに接続されてい
る。当該のマトリクス列にそれぞれ対応づけられ
ているこれらの両トランジスタｔ，のゲート
は、当該のマトリクス列に対応づけられているノ
アゲートGSの出力を与えられ、それにより制御
される。この事情は既に述べたとおりである。

さて、範囲RS内の各冗長マトリクス列にも各
１つの同様なMOSトランジスタ対t^*，^*が対応
づけられており、この対はトランジスタｔまたは
ｔと同一の仕方で付属のマトリクス列に接続され
ている。しかし、当該のMOSトランジスタ対t^*，
ｔ^*を制御する信号はノアゲートGSからではな
く、当該の冗長マトリクス列のみにそれぞれ対応
づけられている列冗長デコーダSRDの出力端か
ら供給される。このことは、冗長マトリクス列の
各々がそれに対応づけられている１つの列冗長デ
コーダSRDとそれぞれ組合わされていることを
意味する。

構成上、第１図で列冗長デコーダSRDは行冗
長デコーダZRDと一致しているので、両者に対
して同一の参照符号が用いられている。出力トラ
ンジスタTWのゲートと供給電位V_ccとの接続を
形成するトランジスタTSはすべての列冗長デコ
ーダSRDにおいて共通に１つのクロツク信号φ_PC
により制御される。このクロツク信号φ_PCは行冗
長デコーダZRDにおける相応のクロツク信号φ_PR
から、第２図に示されているように、時間的に偏
差している。同じことが、列冗長デコーダSRD
内の出力トランジスタTWのドレイン端子をこれ
らのすべてのデコーダにおいて共通に制御するク
ロツクパルスφ_ECと行冗長デコーダZRDにおける
相応のクロツク信号φ_ERとの関係についてもあて
はまる。なお言及すべきこととして、個々の列冗
長デコーダSRDの出力トランジスタTWのソース
により与えられている出力端は列アドレシング用
のノアゲートGSのすべての各１つの入力端に接
続されている。

第１図によるDRAMメモリの作動のために必
要なクロツク信号のタイムダイアグラムが第２図
に示されている。

セル領域Ｎ内の正規作動用のマトリクス列を冗
長列により置換するためには、各１つの冗長行に
よるマトリクス行の置換の場合と同様に、当該の
マトリクス列に対応づけられている冗長デコーダ
が接続要素Ｆの除去によりそれぞれ、正規作動用
のセル領域内の置換すべき列のアドレシングの際
に列冗長デコーダSRDの１つが応動し、１つの
冗長列をアクテイブ化しかつ同時に正規メモリマ
トリクスＮのすべての他の列、従つてまた障害の
ある列、をアクテイブ化する信号φ_cjを供給する
ように、設定されなければならない。

なお言及すべきこととして、ドイツ連邦共和国
特許出願第3243496号明細書に一層詳細に記載さ
れているように、メモリの両データ出力端Ｄおよ
びは好ましくは１つの出力ドライバOLを介し
て１つの３状態出力端に接続されている。第１図
および他の図面中に出力ドライバOLのデータ出
力端D₂Ｏまたは_Oで示されている。

さて、第１図による公知のDRAMメモリを本
発明に従つて拡張するためには、本発明の定義に
より３値出力端として構成されたデータ出力端が
デコーダとして構成されたもう１つの回路部分の
出力端により影響され、またこの回路部分はロー
ル−コール（Roll−Call）−デコーダとして作用
するように構成されている。この構成は第３図に
示されている仕方で有利に行なわれる。制御すべ
き３状態出力端はメモリから取出されるデータに
よつて通過されるので、３状態出力端を第３ａ図
に示されている仕方でメモリのデータ出力バツフ
アOLに接続するのが目的にかなつている。

第４図および第５図は第３図に示されているロ
ール−コール−デコーダの２つの作動形式のため
に必要なクロツクパルスをタイムダイアグラムで
示し、また第６図には、第３図によるロール−コ
ール−デコーダの作動のために必要なパルスを発
生するのに適した装置の回路図が示されている。
第３図による実施例と若干異なりかつ同様に
MOS技術で構成でされた本発明によるロール−
コール−デコーダの実施例が第７図に示されてお
り、またそのために第６図によるパルス形成回路
に必要な追加回路が第７ａ図に示されている。パ
ルス，およびの発生のみに用いられ
る回路は、公知であるので、図面中に示されてい
ない。

第３図に示されている回路図はいわゆるロール
−コール−デコーダを表わしている。なぜなら
ば、これにより可能な第１図によるDRAMメモ
リの作動形式はそれ自体は公知の（Electronics，
1982年３年24日、第121〜124頁参照）ロール−コ
ール−デコーダに相当するからである。しかし、
公知のものではスタテイツクRAMにこのモード
を用いており、また作動が専ら、冗長ビツト線の
みを有しており冗長ワード線は有していないメモ
リに合わされており、さらにアドレスが多重化さ
れていないのに対して、本発明ではこれらの制約
をなくす必要がある。

第３図に示されているロール−コール−デコー
ダは（他のメモリ回路と同様に）同一チヤネル形
式の自己阻止性MOS電界効果トランジスタによ
り構成されているので、メモリの他の部分、特に
第６図による必要なパルス形成回路と一緒に集積
することに特別な技術的困難はない。一層高い回
路動作速度を必要とする場合には、ｐチヤネル
MOS−FETを使用するよりもｎチヤネルMOS−
FETを使用するほうが有利である。従つて、回
路図および記入されている電圧はｎチヤネル
MOS−FETを使用した回路に関するものであ
る。

第３図に示されている本発明によるデコーダの
制御の目的で、先ず、評価すべきデータ信号を供
給する信号出力端D_Oが第１の出力トランジスタ
Ｔ７の制御のために、またそれに対して反転され
た出力信号を供給するデータ出力端_Oが第２の
出力トランジスタＴ８の制御のために設けられて
いる。第１図によるメモリの直接出力端D_Oより
制御されるトランジスタＴ７はそのドレインで第
１の供給電位V_ccに、またそのソース端子で
DRAMメモリの信号出力端子DAに接続されてい
る。反転された出力データ信号により、従つて、
またメモリの出力端_Oにより制御されるトラン
ジスタＴ８はそのソース端子で基準電位として用
いられる第２の供給電位V_ssに、またそのドレイ
ンで同じく信号出力端子DAに接続されているの
で、両出力トランジスタＴ７およびＴ８はそれら
のソース−ドレイン間を直列に接続されている。
両出力トランジスタは同一チヤネル形式であるか
ら、これらは１つのいわゆる３状態出力端を形成
しており、この３状態出力端は通常の仕方でダイ
ナミツク集積半導体メモリ用の第１図に示されて
いるメモリ回路の出力ドライバOLにより制御さ
れており、その際第３図に示されている制御の仕
方が特に有利である。さて、本発明にとつて重要
なのは、冗長行または列の作動状態に関係して３
状態出力端Ｔ７，Ｔ８を追加的に制御することで
ある。

前記のように、メモリマトリクスSP内の冗長
行の各々に各１つの行冗長デコーダZRDが対応
づけられている。それぞれの行冗長デコーダ
ZRDの出力端は、回路のすべての行冗長デコー
ダに対して共通のクロツクφ_ERをドレインに与え
られるトランジスタTWのソース端子により与え
られている。この出力端は当該のデコーダ内の接
続要素Ｆの状態によりプログラムされた信号φ_Ri
を導く。この信号φ_Riは、第１図から明らかなよ
うに、第ｉ行冗長デコーダZRD_iに付属の（メモ
リマトリクスSPの部分RZ内の）第ｉ冗長ワード
線のアドレシングのために用いられる。さらに、
この信号φ_Riは第３図によるロール−コール−デ
コーダ内の各１つのトランジスタT_Riを制御する
役割もする。

行冗長デコーダZRD_iの各１つにより制御され
るこれらのトランジスタT_Ri（ｉ＝１，２，……）
のすべてはドレイン端子で第１の供給電位V_ccに、
またソース端子で共通に別の１つのMOS電界効
果トランジスタＴ５のドレイン端子に接続されて
おり、このトランジスタＴ５は基準電位V_ssへの
接続を形成し、また個々の行冗長デコーダZRD
内の供給電位V_ccへの接続を形成するMOS電界効
果トランジスタTSのゲートに与えられるクロツ
ク信号と同一のクロツク信号φ_PRにより制御され
得る。トランジスタT_RiとトランジスタＴ５との
間に位置する共通のノードは別の１つのMOS電
界効果トランジスタＴ１のソース−ドレイン間を
介して３状態出力端Ｔ７，Ｔ８の制御のために用
いられる。その際に先ず確認すべきことは、この
別のトランジスタＴ１のゲートはアンドゲートＵ
の出力端により制御され、アンドゲートＵは２つ
のクロツク列φ_RCおよびφ_PCにより制御されている
ことである。その際にクロツク列φ_PCは、共通に
列冗長デコーダSRD_j（ｊ＝１，２，……）におい
て当該の列穴長デコーダ内でそれぞれ接続要素Ｆ
と第１の供給電位V_ccとの間の接続を形成する共
通のMOS電界効果トランジスタTSのゲートを制
御するクロツク列と同一のクロツク列である。

それに対して、アンドゲートＵの制御のための
他方のパルス列φ_RCは第１図に示されている回路
に設けられている回路部分では用いられていな
い、パルス列φ_RCは第３図によるロール−コール
−デコーダの作動のために必要であり、第４図ま
たは第５図に示されている時間的経過を示す。ア
ンドゲートＵにより制御されるトランジスタＴ１
のドレインは、後で説明する回路部分を介して３
状態出力端を制御するための第２のMOS電界効
果トランジスタＴ２のドレインと共通に接続され
ている。

個々の行冗長デコーダと同様に、列冗長デコー
ダSRD_jの各々にも各１つのMOS電界効果トラン
ジスタT_cj（ｊ＝１，２，……）が対応づけられて
おり、このトランジスタT_cjはそのドレイン端子
で第１の供給電位V_ccに接続されている。このト
ランジスタT_cjのソース端子は同じく１つの共通
ノードを形成しており、このノードは一方では前
記トランジスタＴ２のソース−ドレイン間を介し
て、アンドゲートＵにより制御されるトランジス
タＴ１のドレインと接続されており、また他方で
は別の１つのMOS電界効果トランジスタＴ６の
ソース−ドレイン間を介して基準電位V_ssに接続
可能である。そのためにこの接続トランジスタＴ
６のゲートは、当該の冗長デコーダSRD_jのプロ
グラミングのための接続要素Ｆと第１の供給電位
V_ccとの間の接続を形成するMOSトランジスタ
TSの制御に用いられるクロツク列と同一のクロ
ツク列φ_PCにより制御される。それに対してトラ
ンジスタＴ２の制御のためには、そのゲートに、
個々の列冗長デコーダSRD_j内でトランジスタ
TWのドレインにも与えられるクロツク列φ_ECが
与えられる。

第３図によるロール−コール−デコーダの３状
態出力端Ｔ７，Ｔ８を制御するため、両トランジ
スタＴ１およびＴ２のドレイン端子は共通に１つ
の転送トランジスタＴ３のソース・ドレイン間を
介して、第１の供給電位V_ccに接続されているト
ランジスタＴ７のゲートに接続されている。さら
に、基準電位V_ssに接続されているトランジスタ
Ｔ８を制御するため、もう１つの転送トランジス
タＴ４が設けられており、このトランジスタＴ４
が両トランジスタＴ１およびＴ２のドレイン端子
をトランジスタＴ８のゲートに接続する。その
際、図示されている例では、両トランジスタＴ
１，Ｔ２のドレインと転送トランジスタＴ４との
間の接続は１つのインバータＩにより与えられて
いる。しかし、このインバータは、第３図に示さ
れている例とは異なり、トランジスタＴ１および
Ｔ２と３状態出力端Ｔ７，Ｔ８のトランジスタＴ
７との間に設けられていてもよい。両転送トラン
ジスタＴ３およびＴ４は共通にアンドゲートＵの
制御のためのクロツクφ_RCにより制御される。ア
ンドゲートはたとえば１つの自己阻止性MOS−
FETにより構成され、そのソースおよびそのゲ
ートが各１つの信号入力端として、またそのドレ
インが信号出力端として用いられてもよい。

第３図による本発明のデコーダ回路とそれに付
属の第４図または第５図の制御パルスとにより、
アドレスをダイナミツク周辺装置およびアドレス
多重化装置を有する１つのRAMメモリの障害の
あるワード線からも障害のあるビツト線からも３
状態トランジスタ組合わせＴ７，Ｔ８の出力端
DAにおける論理レベルにより認識することが可
能である。

第４図には、専らワード線によるアドレシング
のための作動、いわゆるオンリー（Only）−
−作動の際に第３図のデコーダに与える必要のあ
るパルス，φ_PR，φ_Riおよびφ_RCの時間的経過
が示されており、第５図には、ビツト線によるア
ドレシングのための作動、いわゆるアーリー
（Early）−書込み−作動の際に第３図のデコーダ
に与える必要のあるパルス，，φ_PR，
φ_Ri，φ_PC，φ_EC，φ_cjおよびφ_RCの時間的経過が示さ
れている。これらのパルスは第１図または第３図
または第３ａ図に示されている仕方で応用され
る。これらのパルスを発生するための装置は後で
第６図により説明する。

両トランジスタＴ７およびＴ８は出力ドライバ
OLの両データ出力端D_Oまたは_Oの各１つによつ
てもそれぞれ制御されるので、この出力ドライバ
OLの第１図中に示されている出力端を第３ａ図
に示されている仕方で両トランジスタＴ７および
Ｔ８から形成される３状態出力端DAに接続する
ことは好ましい。データ出力端とロール−コール
−デコーダの出力端との組合わせを度外視するこ
とも原理的に可能であろうが、このような組合わ
せは種々の理由から好ましい。重要な理由の１つ
は外部接続電極すなわちピンの節減である。

先ず第３ａ図で確認すべきことは、メモリSP
から供給されるデータ情報Ｄおよびそれに対して
反転された情報が出力バツフアOLに到達し、
この出力バツフアが一方では種々の種類のクロツ
クパルスすなわちパルスφ_O，φ_D，φ_Cおよびφ_Cを
与えられていることである。出力ドライバOLの
適当な回路に関しては前記ドイツ連邦共和国特許
出願第3243496号明細書（第５ｂ図参照）に示さ
れており、そこに出力ドライバOLの制御のため
にクロツクパルスφ_c，φ_pおよび_cを発生する回
路とこれらのパルスの機能とが説明されている。
クロツクφ_Dはこのような回路において同様に通
常のものであり、データ出力端Ｄまたはにおけ
るデータをアーリー−書込み−作動中にバツフア
OLの出力端D_Oまたは_Oに通す課題を有する。

出力ドライバOLのデータ出力端D_Oまたは_Oは
３状態出力端DAを形成する両トランジスタＴ７
またはＴ８の各１つのゲートに接続されており、
その際、そのドレインで第１の供給電位V_ccに接
続されているトランジスタＴ７は反転されないデ
ータ信号を与える出力端D_Oにより、またそのソ
ースで基準電位V_ssに接続されているトランジス
タＴ８は反転されたデータ信号を与える出力バツ
フアOLの出力端_Oにより制御されている。最後
に、なお２つの放電トランジスタＴ９またはＴ１
０が設けられており、これらは出力端D_Oまたは
Ｄ_Oと基準電位V_ssとの間に位置しており、１つの
共通の制御信号によりアクテイブ化される。この
制御信号はアンドゲートU^*の出力端から供給さ
れる。このアンドゲートU^*は一方の入力端に列
アドレスクロツクを、また他方の入力端は
インバータI^*を介してクロツクパルスφ_RCを与え
れている。このクロツクパルスφ_RCは、前記のよ
うに、第３図によるデコーダのクロツク動作のた
めにも必要とされる。

第３ａ図と関連して、下記のことが確認され得
る。ダイナミツクRAMにおいて通常のデータ出
力端の構成は、メモリマトリクスSPから出発す
る読出し信号Ｄおよびを受入れて増幅して３状
態出力端のトランジスタＴ７及びＴ８のゲートに
伝達する出力レジスタとして作用する出力バツフ
アOLを含んでいる。しかし、メモリ作動クロツ
ク（＝列アドレスクロツク）およびWE（＝
書込み開始クロツク）から導き出されかつクロツ
クφ_O，φ_C，_Cおよびφ_Dにより与えられる制御
は、この伝達が作動形式“オンリー−RAS”
（Electronic Design 13，1979年６月21日、第58
〜61頁、特に第61頁参照）および“アーリー−書
込み”（Electronics，1977年４月28日、第115〜
119頁、特に第116頁参照）においては行なわれ
ず、データ出力端DAが３状態−状態にとどまる
ように計う。

本発明によれば、クロツクφ_RCは、ロール−コ
ール−作動が存在するとき、すなわち換言すれば
第３図中に示されており同様に３状態出力端Ｔ７
およびＴ８上に作動するデコーダがアクテイブ化
されるときのみ論理“１”の値をとり得るべきで
ある。このことは、メモリモジユールにおいて追
加的なピンなしにたとえば、データ入力端子にお
いてシユミツトトリガ（第６図参照）が正規作動
から偏差する入力レベルを受けるときのみクロツ
クφ_RCのレリーズが生起することによつて達成さ
れ得る。さらに、クロツクφ_RCは、おそらく存在
しており列アドレスクロツクにより制御さ
れるデータ出力端キラーＴ９およびＴ１０（第３
ａ図参照）を無効状態にするために用いられ得
る。

第３図によるデコーダの機能の仕方は本発明に
よる回路構造に基づいて下記のとおりである。オ
ンリー−RAS−作動中のロール−コールの際
（すなわち第４図によるパルスの応用の際にはワ
ードアドレスが与えられるとき、（セル領域Ｎに
関して）当該のワードアドレスに属するセル領域
Ｎのワード線が範囲RZからの冗長ワード線によ
り置換されているならば、論理“１”がデータ出
力端DAに現われる。

アーリー−書込み−作動中（すなわち第５図に
示されているクロツクパルスの使用下）のロール
−コールの際には、ビツトアドレスが与えられる
とき、そのビツトアドレスに属する正規作動用セ
ル領域Ｎのビツト線が冗長ビツト線（すなわちメ
モリマトリクスSPの範囲RSからのビツト線）に
より置換されているならば、トランジスタＴ７，
Ｔ８のデータ出力端DAに論理“１”が現われ
る。データ出力端DAへのロール−コール−デコ
ーダ信号の転送は、クロツクφ_RCにより開かれる
転送ゲートＴ３，Ｔ４を介して行なわれる。

冗長ビツト線の読出しのためには、論理“１”
がアンドゲートＵにより制御される転送トランジ
スタＴ１を経て３状態出力端の制御のために支配
的な個所すなわちトランジスタＴ１のドレインに
到達するのを阻止するため、クロツクパルスφ_RC
が時間的にそれぞれ対応するクロツクパルスφ_PC
の後に生ずることが保証されていなければならな
い。冗長ビツト線の読出しのためには、それぞれ
与えられているワードアドレスは無意味である。

個々の列冗長デコーダSRD_jから供給されるパ
ルスφ_cjは、個々のビツト冗長デコーダ（＝列冗
長デコーダSRD）を介して１つの冗長ビツト線
が呼ばれるときのみ論理“１”となる。この挙動
は第１図から直接に理解され得る。同じことが、
行冗長デコーダから第３図によるロール−コール
−デコーダに供給されるパルスφ_Riに対してもあ
てはまる。この場合にも、付属のパルスφ_Riすな
わち論理“１”がロール−コール−デコーダで発
せられるためには、１つの冗長ワード線が１つの
行冗長デコーダを介して呼ばれていなければなら
ない。

第３図および第３ａ図に示されている実施例と
異なり、ロール−コール−デコーダもメモリデー
タ出力端も第３図または第３ａ図中のＴ７および
Ｔ８に相当する２つのトランジスタから形成され
たそれぞれ１つの３状態出力端を有していてよ
く、その際には出力端DAに相当する両３値出力
端は１つの共通の出力端ピンに接続されている。
最後に、前記のように、両３状態出力端の各々に
各１つの出力端ピンが対応づけられていてもよ
い。第３図または第３ａ図により説明した場合に
も２つの３状態出力端（そのうち一方はロール−
コール−デコーダに、他方は出力ドライバOLに
属する）に対して単一のピンを用いる場合にも、
メモリマトリクスSPから出発するデータ信号が
ロール−コール−モードの作動の際に共通の出力
端ピンにおける論理レベルに影響を与え得ること
は阻止されなければならない。第３図および第３
ａ図に示されている実施例では、このことはクロ
ツク動作により達成されている。場合によつては
存在する充電キラー（第３ａ図によるＴ９，Ｔ１
０）はクロツクφ_RCによりスイツチオフされなけ
ればならない。

クロツクパルスφ_PRおよびφ_Riは行アドレスクロ
ツクに、またクロツクパルスφ_PC，φ_ECおよ
びφ_cjは列アドレスクロツクに関係しており、
これらはアーリー−内で１つのパルス
によりレリーズされる。

第６図に示されているパルス変換装置では、行
アドレスクロツクにより制御される入力端
が増幅器を介してトランジスタＴ５（第３図）ま
たはTS（第１図）の制御のために必要なパルスを
供給する。さらに、パルスはインバータＩ
１を制御し、その出力端は直接に第１のアンドゲ
ートＵ１の一方の入力端に、また第１の遅延回路
VG１を介して他方の入力端に接続されている。
さらに、第１のインバータＩ１の出力は２つの別
のアンドゲートＵ２およびＵ３の一方の入力端を
制御する。

アンドゲートＵ１の出力端はパルスφ_ERを供給
し、このパルスは行冗長デコーダZRD_i内の出力
トランジスタTWのドレインに与えられており、
このデコーダに第１図により説明した挙動をさせ
る。さらに、パルスφ_ERは第２の遅延回路VG２
の入力端に与えられ、その出力は第１のインバー
タＩ１の出力と一緒に前記第２のアンドゲートＵ
２の制御のために用いられている。第２のアンド
ゲートＵ２の出力は２つの別の遅延回路VG３お
よびVG４の直列回路を介して第３のアンドゲー
トＵ３の一方の入力端に与えられており、その他
方の入力端には前記のように第１のインバータＩ
１の出力が与えられている。さらに、第３のアン
ドゲートＵ３は第３の制御入力端をも有し、これ
はシユミツトトリガSTを介してデータ入力信号
DIにより制御されており、アンドゲートＵ３の
出力端はクロツクパルスφ_RCを供給する。パルス
φ_RCは前記のように第３図による本発明によるロ
ール−コール−デコーダにおいてアンドゲートＵ
ならびに両転送トランジスタＴ３およびＴ４の制
御のために必要とされる。

第６図からわかるように、列アドレスクロツク
CASは同じく１つの増幅器、すなわち増幅器Ｖ
２、の入力端に接続されており、その出力端か
ら、出力バツフアOLの制御のために必要とされ
るクロツクパルス_Cが取出され得る。このパル
ス_cに対して反転されたクロツクパルスφ_C（同じ
く出力バツフアOLの制御のために必要とされる）
は、入力側で列アドレスクロツクにより制
御されるインバータＩ２の出力端から供給され
る。

第６図によるパルス形成回路のこの第２のイン
バータＩ２はさらに別の１つのアンドゲートＵ５
の一方の入力端を制御し、その他方の入力端はパ
ルス形成回路の前記第２のアンドゲートＵ２の出
力により制御されている。この第５のアンドゲー
トＵ５の出力端は別の１つのインバータＩ４を介
してパルスφ_PCを与え、このパルスは個々の列冗
長デコーダSRD_j内のトランジスタTSの制御のた
め、また第３図によるデコーダ内のアンドゲート
ＵおよびトランジスタＴ６の制御のために用いら
れている。第５のアンドゲートＵ５の出力端は第
５の遅延回路VG５を介して第６のアンドゲート
Ｕ６の一方の入力端を制御し、その他方の入力端
に第５のアンドゲートＵ５の出力端から供給され
るパルスを与えられている。第６のアンドゲート
Ｕ６の出力端はクロツクパルスφ_ECを供給し、こ
のクロツクパルスは個々の列冗長デコーダSRD_j
内の出力トランジスタTWのドレインに与えるた
めに必要とされる。最後に第６のアンドゲートＵ
６の出力端は第６の遅延回路VG６の入力端に接
続されている。この第６の遅延回路VG６の出力
は第５のアンドゲートＵ６の出力と一緒に第７の
アンドゲートＵ７を制御し、その出力端は、第３
ａ図による出力バツフアOLのクロツク制御のた
めに必要とされるパルスφ_Oを供給する。

前記の通常の書込み信号は第３のインバー
タＩ３を介して第５のアンドゲートＵ５の出力と
一緒に第８のアンドゲートＵ８を制御し、このア
ンドゲートは出力バツフアOLの制御のために必
要とされるパルスφ_Dを供給する。

その際、なお下記のことが確認される。

１遅延回路は互いに等しく、またたとえば２つ
のインバータの直列回路により与えられてい
る。これらのインバータは構成および定格の点
で、特に伝搬時間に関して、パルス形成回路内
の他のインバータと同一である。

２増幅器もその伝搬時間が個々のインバータの
伝搬時間と合致するように設定されている。こ
のことを達成する方法の一例はドイツ連邦特許
出願第3243496号明細書に記載されている。

３シユミツトトリガSTを制御するために用い
られるパルスDIは、記憶すべき情報を形成し
メモリのデータ入力端に与えられる信号と同一
である。このことは、シユミツトトリガSTの
入力端がメモリのデータ入力端と接続されてい
ることを意味する。

本発明の核心をなすロール−コール−デコーダ
の第３図に示されている実施例は、特にMOS技
術での実施例に特殊化されている第７図から明ら
かな仕方で、本発明にとつて必要な作用に不利な
影響なしに、若干変更され得る。その際、第７図
の説明に関して確認すべきことは、第３図による
実施例と一致する部分は第３図中の参照符号と同
一の参照符号を付されていることである。第７図
に示されているロール−コール−デコーダが第３
図によるデコーダと同一の仕方でデータ出力端
D_Oおよび_Oと一括接続されることも明らかであ
る。

第３図による実施例に対する相違点として、第
７図による実施例の場合には、行冗長デコーダ
ZRD_iにより制御されるMOS電界効果トランジス
タTR_iのソース端子、トランジスタＴ５のドレイ
ンおよびトランジスタＴ１の入力端により形成さ
れるノードが別の１つのトランジスタＴ１２のド
レインおよび別の１つのトランジスタＴ１３のゲ
ートと接続されている。両トランジスタＴ１２お
よびＴ１３はそれらのソース端子で基準電位V_ss
に接続されている。さらに、トランジスタＴ１２
のゲートおよびトランジスタＴ１３のドレインは
別の１つのMOS電界効果トランジスタＴ１１の
ソース−ドレイン間を介して第１の供給電位V_cc
に接続されており、この供給電位とトランジスタ
Ｔ１１のゲートも接続されている。

同様な仕方で、列冗長デコーダSRD_jにより制
御されるトランジスタT_cjのソース端子およびト
ランジスタＴ６のドレイン端子により形成される
ノードはトランジスタＴ１７のドレインまたは別
の１つのMOS電界効果トランジスタＴ１８のゲ
ートと接続されており、そのソース端子は同じく
基準電位V_ssに接続されている。トランジスタＴ
１８のドレインおよびトランジスタＴ１７のゲー
トは同様にトランジスタＴ１６を介して第１の供
給電位V_ccに接続されており、それとトランジス
タＴ１６のゲートも接続されている。

ロール−コール−デコーダの両入力部分の前記
の補足に基づいて、トランジスタＴ１のソース端
子は直接にＴ１２のドレインおよびＴ１３のゲー
トと接続されており、他方、トランジスタＴ２の
ソースはＴ１７のドレインおよびＴ１８のゲート
に接続されている。

トランジスタＴ１のゲートならびにトランジス
タＴ２のゲートは、第３図から明らかな制御に加
えて、それぞれ別の１つの制御をも受ける。
MOS電界効果トランジスタＴ１４により実現さ
れたアンドゲートＵはその出力端（Ｔ１４のドレ
イン）でＴ１のゲートに、またさらにクロツク
φ_ECにより制御されるトランジスタＴ１５を介し
て基準電位ならびに１つのコンデンサＣ１に接続
されており、このコンデンサは（第３図による回
路では設けられていない）クロツク信号φ_RC2によ
り制御されており、またＴ１のゲートの追加的制
御を形成している。同一のクロツクφ_RC2が１つの
コンデンサＣ２を介してトランジスタＴ２のゲー
トに与えられている。さらに、Ｔ２のゲートには
１つのトランジスタＴ１９を介してクロツク信号
φ_ECが与えられている。トランジスタＴ１９はそ
のゲートで第１の供給電位V_ccと、そのドレイン
で制御すべきトランジスタＴ２のゲートと接続さ
れており、またそのソース端子にトランジスタＴ
２の制御のためのクロツク信号φ_EC（第３図中のク
ロツク信号φ_ECに相当）を与えられている。

第３図と比較しての別の相違点は、両トランジ
スタＴ１およびＴ２のドレインにより形成される
回路ノードＡによる両３状態出力トランジスタＴ
７およびＴ８の制御に関する。転送トランジスタ
Ｔ３および転送トランジスタＴ４の制御のために
パルスφ_RCではなくパルスφ_RC2が用いられ、この
パルスは第６図によるパルス形成回路に対する第
７図から明らかな補足により行アドレスクロツク
RASおよびクロツクφ_RCから導き出され得る。ま
た、第３図中に設けられているインバータＩは第
７図による実施例では相補性の回路構成により置
換される。

この回路構成では、パルスφ_RC2を与えられてお
り、それを３つのMOS電界効果トランジスタＴ
２１およびＴ２２ならびにＴ２３により形成され
る１つのノードＢに伝達する１つのコンデンサＣ
３が設けられている。このトランジスタ構成で
は、トランジスタＴ２１はそのドレインで第１の
供給電位V_ccに、またそのソース端子でノードＢ
に接続されている。トランジスタＴ２２はそのド
レインでノードＢに、またそのソースで基準電位
V_ssに接続されている。トランジスタＴ２２のゲ
ートを制御するために用いられる電位はノード
Ａ、すなわちＴ１およびＴ２のドレイン、から供
給され、このノードはさらにクロツクφ_PRにより
制御される放電トランジスタＴ２０のソース−ド
レイン間を介して基準電位V_ssと接続されている。
ノードＢの形成に関与する第３のトランジスタ、
すなわちトランジスタＴ２３、のゲートは直接に
ノードＢと接続されており、他方このトランジス
タＴ２３のドレインは供給電位V_ccに、またその
ソース端子は一方では３状態出力端のトランジス
タＴ８に通ずる転送トランジスタＴ４のソース端
子に、また他方では別の１つのMOS電界効果ト
ランジスタＴ２４のソース−ドレイン間を介して
基準電位V_ssに接続されている。トランジスタＴ
２４のゲートはノードＡ、すなわちＴ１およびＴ
２のドレイン、に接続されている。前記のよう
に、転送トランジスタＴ４に対する制御信号は、
転送トランジスタＴ３の場合と同様に、第３図の
場合のようにφ_RCによつてではなく、φ_RC2によつ
て与えられている。

クロツクφ_RCおよびからクロツク信号φ_RC
を導き出すためには１つのアンドゲートＵ９が設
けられており（第７ａ図参照）、その出力端はパ
ルスφ_RC2を供給し、またその一方の入力端はイン
バータＩ５を介して行アドレスクロツクに
より、またその他方の入力端は遅延回路VG７を
介してクロツクφ_RCにより制御されている。第６
図によるパルス形成回路の第７ａ図中に示されて
いる補足はVG７およびＩ５の設計に対してそこ
に示されている原則に従つて構成されている。

本発明によるロール−コール−デコーダの第７
図中に示されている実施例は下記の利点を有す
る： RSフリツプフロツプＴ１１，Ｔ１２，Ｔ１３
またはＴ１６，Ｔ１７，Ｔ１８が、デコーダノー
ドにおける信号が、場合によつては生ずる擾乱の
影響にもかかわらず、トランジスタT_Rｉおよび
Ｔ５またはT_cjおよびＴ６が阻止されているとき
に所定の電位を保つように計う。

トランジスタＴ１４およびＴ１５がアンドゲー
トＵを形成する。

トランジスタＴ２１，Ｔ２２，Ｔ２３、Ｔ２４
がコンデンサＣ３と共にインバータＩを形成し、
その際コンデンサＣ３により、転送トランジスタ
Ｔ４の入力端に論理“１”の場合に全動作電圧
V_ccが到達するように、Ｔ２３のゲートにおける
ブートストラツプが行なわれる。

トランジスタＴ２０が、Ｔ１もＴ２も開いてい
ない場合に、ノードＡに所定の基準電位が与えら
れるように計う。

Ｃ１，Ｔ１４またはＣ２およびＴ１９が、デコ
ーダ、ノードの全電圧を回路の点Ａにもたらすよ
うに、Ｔ１またはＴ２のゲートにおけるブートス
トラツプを可能にする。その際、特にＣ１，Ｔ１
４の場合には、クロツクφ_RCにくらべて遅らされ
たφ_RC2が有利である。

【図面の簡単な説明】

第１図は本発明を応用し得る通常のダイナミツ
クRAMメモリのクロツク回路図、第２図は第１
図のメモリのクロツク制御のタイムダイアグラ
ム、第３図は本発明によるデコーダの回路図、第
３ａ図はメモリの正規作動に用いられまた同様に
３状態出力端に接続されるデータ出力端回路を示
す図、第４図は第３図によるデコーダの作動のた
めに必要なパルスのタイムダイヤグラム、第５図
はアーリー−書込み−動作中のロール−コールの
ために用いられるパルスのタイムダイアグラム、
第６図はパルス，およびWE（＝書込み
クロツク）により、またダイナミツクRAMメモ
リにおいて通常のパルスにより制御されて、本発
明による装置の作動のために必要なパルスを供給
するクロツク変換器の回路図、第７図は本発明の
核心を形成する出力デコーダのもう１つの実施例
の回路図、第７ａ図は第７図の出力デコーダに対
する補足回路を示す図である。 ……列アドレスクロツク、DA……データ
出力端、DI……偏差入力信号、D_p，_p……デー
タ、Ｉ……インバータ、Ｎ……正規作動用領域、
OL……出力ドライバ、……行アドレスクロ
ツク、RS……冗長マトリクス列、RZ……冗長マ
トリクス行、SDR……列冗長デコーダ、SP……
メモリマトリクス、ST……シユミツトトリガ回
路、Ｔ……トランジスタ、Ｕ……アンドゲート、
V_cc……第１の供給電位、V_cc……基準電位、
……書込みパルス、ZDR……行冗長デコーダ、
φ……クロツクパルス。

Claims

【特許請求の範囲】１互いに等しいメモリセルから成るメモリマト
リクスが少なくとも１つの行デコーダおよび１つ
の列デコーダを介して個々のメモリセルに関して
アドレス可能であり、マトリクス列によるアドレ
シングはそれぞれ１つの列アドレスクロツク
CASにより、またマトリクス行によるアドレシ
ングはそれぞれ１つの行アドレスクロツク
により開始され、またメモリマトリクスが少なく
とも１つの冗長な行および（または）列を有し、
この冗長行および（または）列はさし当りメモリ
の正規作動から除外されており、正規作動に対す
る特別な措置に基づいて初めて、すなわち代理と
して、利用されるように構成されている集積ダイ
ナミツク書込み−読出しメモリにおいて、読出し
が行われない作動様式において、そのつどのアド
レシングに基づいて記憶されているデイジタルデ
ータD_p，_pを与えられまた３状態ドライバＴ７，
Ｔ８として構成されているメモリのデータ出力端
DAが、デコーダとして構成されている別の回路
部分（ロール−コール−デコーダ）により影響さ
れ、またこの回路部分が、メモリマトリクスSP
の本来正規作動のために設けられている領域Ｎの
行または列のうち１つの冗長行または列により置
換された行または列がアドレスされ、かつ同時に
デコーダとして構成されている別の回路部分が外
部からアクテイブ化されている際にこの回路部分
がメモリマトリクスSPから３状態出力端DAへの
正規データ経路D_p，_pを阻止し、かつアドレス
された前記正規作動用領域Ｎのかわりに１つの冗
長行または列の使用を指示する論理値による指示
信号をメモリの１つの信号出力端特にデータ出力
端DAは出現させるように、構成かつ制御されて
いることを特徴とする集積ダイナミツク書込み−
読出しメモリ。２障害のある行のアドレスの読出しのため、デ
コーダとして構成されておりかつ直接に３状態出
力端に作用する回路部分の行アドレスクロツク
RASのみに関係するクロツキング（オンリー−
RAS−サイクル）が、また障害のある列の読出
しのため、行アドレスクロツクの働きなら
びに列アドレスクロツクの働きが用いられ、
その際に書込みパルスWEは列のアドレスクロツ
クよりも前またはそれと同時に生じ、また
は両種，の対応する両パルスの間の遅延
が、メモリマトリクスからデータ出力端DAへの
正規データ経路の阻止が保証されている（アーリ
ー−書込み−サイクル）ように小さく設定されて
いることを特徴とする特許請求の範囲第１項記載
のメモリ。３冗長マトリクス行RZの各々および冗長マト
リクス列RSの各々に各１つの冗長デコーダZDR
またはSDRが対応づけられており、この冗長デ
コーダがその持続的な設定に基づいてメモリマト
リクスSPの正規作動用の領域Ｎの１つの障害の
あるマトリクス行または障害のあるマトリクス列
に対応づけられているアドレス信号に反応しかつ
その代わりに１つの冗長行または列をアクテイブ
化しさらに信号出力端DAを形成する３状態ドラ
イバＴ７，Ｔ８の制御のために用いられる信号
を、MOS電界効果トランジスタから形成された
入力端が外部レリーズによりアクテイブ化されて
いる際のみ発生してデコーダとして構成された回
路部分を経て３状態ドライバＴ７，Ｔ８として作
動するデータ出力端DAに到達させるように構成
されていることを特徴とする特許請求の範囲第１
項または第２項記載のメモリ。４各冗長デコーダRZD_i，RSD_iに、ゲートで冗
長デコーダの出力により制御されまたドレイン端
子で第１の供給電位V_ccに接続されている各１つ
のMOS電界効果トランジスタT_Ri，T_Ciが固定的
に対応づけられており、この電界効果トランジス
タのドレイン端子がクロツクされる１つのMOS
電界効果トランジスタＴ５またはＴ６を介して基
準電位V_ssと接続されており、さらにクロツクさ
れる転送トランジスタＴ３，Ｔ４を介して３状態
出力端Ｔ７，Ｔ８の制御のために用いられている
ことを特徴とする特許請求の範囲第３項記載のメ
モリ。５個々の行冗長デコーダZRD_iにそれぞれ対応
づけられているMOS電界効果トランジスタT_Riが
そのソース端子の他の行冗長デコーダZRD_iにそ
れぞれ対応づけられているMOS電界効果トラン
ジスタT_Riのソース端子と直接に接続されており
またこれらのトランジスタのソース端子と基準電
位V_ssとの間の接続のために第１のクロツク信号
φ_PRにより制御される１つの共通のMOS電界効果
トランジスタＴ５がデコーダとして構成されてお
り３状態出力端に作用する回路の入力部分に設け
られており、さらに個々の列冗長デコーダRSD_j
にそれぞれ対応づけられている電界効果トランジ
スタT_Cjがそのソース端子で他の列冗長デコーダ
SRD_jにそれぞれ対応づけられているMOS電界効
果トランジスタT_cjのソース端子と直接に接続さ
れておりまたこれらのソース端子と基準電位V_ss
との間の接続のために第２のクロツク信号φ_PCに
より制御される１つの共通のMOS電界効果トラ
ンジスタＴ６が同様に設けられており、行冗長デ
コーダZRD_iにより制御されるMOS電界効果トラ
ンジスタT_Riのソース端子は共通に、第２のクロ
ツク信号φ_PCおよび第３のクロツク信号φ_RCを入力
として与えられる１つのアンドゲードＵの出力に
より制御される第１の転送トランジスタＴ１のソ
ース端子に接続されており、デコーダとして構成
された回路部分の入力部内の列冗長デコーダ
SRD_jにより制御されるMOS電界効果トランジス
タT_Cjのソース端子は第４のクロツク信号φECに
より制御される第２の転送トランジスタＴ２のソ
ース端子に接続されており、さらに両転送トラン
ジスタＴ１，Ｔ２の互いに接続されたドレイン端
子は一方では第３のクロツク信号φ_RCにより制御
される第３の転送トランジスタＴ３を介して、第
１の供給電位V_ccに接続されている出力トランジ
スタＴ７の、特にメモリから出発したデータ信号
D_pによつても制御されるゲートに接続されてお
り、他方では１つのインバータＩと第３のクロツ
ク信号φ_RCにより同じく制御される第４の転送ト
ランジスタＴ４との直列回路を介して、３状態出
力端を形成する両トランジスタＴ７，Ｔ８のうち
基準電位V_ssに接続されているMOS電界効果トラ
ンジスタＴ８の、特にメモリから出発し反転され
たデータ信号Ｄ _pによつて制御されるゲートに接
続されていることを特徴とする特許請求の範囲第
４項記載のメモリ。６メモリマトリクスSPからそのデータ出力端
Ｄ，に現われる情報データが１つのクロツク制
御される出力ドライバOLを介して３状態出力端
Ｔ７，Ｔ８に到達し、直接信号に相当する出力ド
ライバOLのデータ出力端D_pが第１の供給電位V_cc
に接続されている３状態出力端のMOS電界効果
トランジスタＴ７のゲートと第１の放電トランジ
スタＴ９のソース−ドレイン間を介して基準電位
V_ssとに接続されており、また反転されたデータ
信号に相当する出力ドライバOLのデータ出力端
Ｄ_pが基準電位V_ssに接続されている３状態出力端
Ｔ７，Ｔ８のトランジスタＴ８のゲートと第２の
放電トランジスタＴ１０のソース−ドレイン間を
介して基準電位V_ssとに接続されており、さらに
両放電トランジスタＴ９，Ｔ１０が共通に１つの
アンドゲートU^*により制御されており、その一
方の入力端は列アドレスクロツクにより、
また他方の入力端は１つのインバータI^*を介し
て、アンドゲートＵも第３の転送トランジスタＴ
３および第４の転送トランジスタＴ４も制御する
クロツクパルスφ_RCにより制御されることを特徴
とする特許請求の範囲第１項ないし第５項のいず
れか１項の記載のメモリ。７アンドゲートＵならびに第３および第４の転
送トランジスタＴ３，Ｔ４の制御のために必要な
クロツクパルスφ_RCを発生するため、行アドレス
クロツクが第１のインバータＩ１の入力端
に与えられており、またこの第１のインバータＩ
１の出力が第１のアンドゲートＵ１の一方の入力
端に与えられており、その他方の入力端には第１
のインバータＩ１の出力が第１の遅延回路VG１
を介して与えられており、また第１のインバータ
Ｉ１の出力は第２のアンドゲートＵ２の一方の入
力端にも与えられており、その他方の入力端には
第１のアンドゲートＵ１の出力が第２の遅延回路
VG２を介して与えられており、さらに第１のイ
ンバータＩ１の出力は第３のアンドゲートＵ３の
第１の入力端にも与えられており、その第２の入
力端には第２のアンドゲートＵ２の出力が第３お
よび第４の遅延回路VG３，VG４の直列回路を
介して与えられており、その第３の入力端には正
規入力レベルから偏差する入力信号DIによりア
クテイブ化され得るシユミツトトリガ回路STの
出力が与えられており、第３のアンドゲートＵ３
の出力としてアンドゲートＵならびに第３および
第４の転送トランジスタＴ３，Ｔ４の制御のため
に必要なクロツクパルスφ_RCが発生されることを
特徴とする特許請求の範囲第４項ないし第６項の
いずれか１項に記載のメモリ。８行アドレスクロツクにより制御される
パルス形成回路部分のなかの第２のアンドゲート
Ｕ２の出力を一方の入力端に与えられまた列アド
レスクロツクをインバータＩ２を介して他
方の入力端に与えられるアンドゲートＵ５が設け
られており、このアンドゲートの出力を入力端に
与えられるインバータＩ４の出力として発生され
るクロツクパルスφ_PCが、デコーダの入力部に設
けられており列冗長デコーダにより制御されるト
ランジスタT_Cjと基準電位V_ssとの間の接続を形成
するMOS電界効果トランジスタＴ６の制御のた
めに用いられていることを特徴とする特許請求の
範囲第７項記載のメモリ。９クロツクパルスφ_PCを出力として発生するイ
ンバータＩ４の入力を直接に一方の入力端に与え
られまた遅延回路VG５を介して他方の入力端に
与えられる別のアンドゲートＵ６が設けられてお
り、このアンドゲートＵ６の出力として発生され
るパルスφ_ECが、３状態出力端Ｔ７，Ｔ８に接続
されているデコーダのなかの第２の転送トランジ
スタＴ２のゲートに与えられていることを特徴と
する特許請求の範囲第８項記載のメモリ。１０列アドレスクロツクおよび列アドレ
スクロツクにより制御されるパルス形成回
路が同時にデータ出力ドライバOLの制御のため
に必要なクロツクパルスφ_D，φ_O，φ_c，φ _Cをも供
給することを特徴とする特許請求の範囲第７項な
いし第９項のいずれか１項に記載のメモリ。１１使用されている遅延回路が同一の伝搬時間
に設定されていることを特徴とする特許請求の範
囲第７項ないし第１０項のいずれか１項に記載の
メモリ。１２第１の転送トランジスタＴ１および第２の
転送トランジスタＴ２を３状態出力端のトランジ
スタＴ７，Ｔ８と接続する回路部分と両転送トラ
ンジスタＴ１，Ｔ２を制御するための回路部分と
が両転送トランジスタのソースおよびゲート側で
第７図に示されているように構成されていること
を特徴とする特許請求の範囲第４項または第５項
記載のメモリ。１３第１の転送トランジスタＴ１を制御するア
ンドゲートＵが１つのMOS電界効果トランジス
タＴ１４により与えられていることを特徴とする
特許請求の範囲第５項ないし第１２項のいずれか
１項に記載のメモリ。