JPS59110090A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS59110090A JPS59110090A JP57218683A JP21868382A JPS59110090A JP S59110090 A JPS59110090 A JP S59110090A JP 57218683 A JP57218683 A JP 57218683A JP 21868382 A JP21868382 A JP 21868382A JP S59110090 A JPS59110090 A JP S59110090A
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- JP
- Japan
- Prior art keywords
- signal
- write
- node
- external
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は牛導体素子によ＃）構成されたメモリ回路に関
するものである。
するものである。
以下の説明はすべて絶縁ゲート型電界効果トランジスタ
のうち代表的なＭＯＳトランジスタ（以下ＭＯ８Ｔと称
す。）を用いかつＮチャンネルで行う。しかし回路的に
は、ＰチャンネルＭＯ８Ｔにおいても本質的に同様でお
る。
のうち代表的なＭＯＳトランジスタ（以下ＭＯ８Ｔと称
す。）を用いかつＮチャンネルで行う。しかし回路的に
は、ＰチャンネルＭＯ８Ｔにおいても本質的に同様でお
る。
現在、ＭＯＳダイナミックランダムアクセスメモリ（以
下Ｄ ＲＡＭと称す。）の分野ではマルチアドレススト
ローブ信号にτ１信号及びＣτ茗信号を入力とするマル
チアドレスシステムヲ用いたＩＣメモリが主流にあり、
多くのライト制御回路が考案されている。
下Ｄ ＲＡＭと称す。）の分野ではマルチアドレススト
ローブ信号にτ１信号及びＣτ茗信号を入力とするマル
チアドレスシステムヲ用いたＩＣメモリが主流にあり、
多くのライト制御回路が考案されている。
第１図は従来５■電源のＭＯ８ＤＲＡＭで用いられてい
る書込み制御信号ＷＥ倍信号び列アドレス情報の取り込
みを制御する列アドレスストローブ信号ＣＡＳ信号の入
力回路及びクロックジェネレータを示す。
る書込み制御信号ＷＥ倍信号び列アドレス情報の取り込
みを制御する列アドレスストローブ信号ＣＡＳ信号の入
力回路及びクロックジェネレータを示す。
第１図の回路構成はエンハンスメント型ＭＯ８Ｔ（以下
ＥＭＯＳ ’Ｉ’と称す）、Ｔ１０のドレイン及びゲー
トを電源電圧（以下ＶＤＤと称す）、ソースを節点ＮＩ
Ｏに接続し、ＥＭＯ８Ｔ、Ｔｌｌのドレインを節点ＮＩ
Ｏ，ゲートを外部信号ＷＥ、ソースを大地電圧（以下Ｇ
ＮＤと称す）に接続し、節点ＮＩＯはメモリ内部におい
て書込みを制御する信号を発生するライトクロックジェ
ネレータＧｏ１に接続し、ＥＭＯ８Ｔ、’ｔ”２０は、
ドレイン及びゲートをＶＤＤ、：／ −、ｘ、を節点Ｎ
２０ ニ接ＲＬ、ＥＭＯ８’ｌ”。
ＥＭＯＳ ’Ｉ’と称す）、Ｔ１０のドレイン及びゲー
トを電源電圧（以下ＶＤＤと称す）、ソースを節点ＮＩ
Ｏに接続し、ＥＭＯ８Ｔ、Ｔｌｌのドレインを節点ＮＩ
Ｏ，ゲートを外部信号ＷＥ、ソースを大地電圧（以下Ｇ
ＮＤと称す）に接続し、節点ＮＩＯはメモリ内部におい
て書込みを制御する信号を発生するライトクロックジェ
ネレータＧｏ１に接続し、ＥＭＯ８Ｔ、’ｔ”２０は、
ドレイン及びゲートをＶＤＤ、：／ −、ｘ、を節点Ｎ
２０ ニ接ＲＬ、ＥＭＯ８’ｌ”。
Ｔ２１はドレインを節点Ｎ２０ゲートを外部信号ＣＡＢ
、ソースをＧＮＤに接続し、ＥＭＯ８’ｌ”、 Ｔ２゜
はドレイン及びゲートをＶＤＤソースを節点Ｎ２１に接
続し、ＥＭＯ８’ｌｌ”、 Ｔ２３はドレインを節点Ｎ
２．ゲートを節点Ｎ、ｏ、 ソースをＧＮＤＫ：接続
し、ＥＭＯ８Ｔ 。
、ソースをＧＮＤに接続し、ＥＭＯ８’ｌ”、 Ｔ２゜
はドレイン及びゲートをＶＤＤソースを節点Ｎ２１に接
続し、ＥＭＯ８’ｌｌ”、 Ｔ２３はドレインを節点Ｎ
２．ゲートを節点Ｎ、ｏ、 ソースをＧＮＤＫ：接続
し、ＥＭＯ８Ｔ 。
Ｔ１２はドレインを節点Ｎ２１は、メモリ内部における
列系の回路を制御するための信号を発生するＣＡ８クロ
ックジェネレータＧＯ２に接続している。
列系の回路を制御するための信号を発生するＣＡ８クロ
ックジェネレータＧＯ２に接続している。
第２図のタイミングチャートを用いて第１図の回路での
アーリーライト動作を説明する１３行アドレス情報の取
シ込みを制御する行アドレスストローブ信号ＲＡＳが、
ＥＭＯ８’Ｉ’のスレッショルド電圧（以下■Ｔと称す
）を十分越える高い電圧（以下高レベルと称す）からＥ
ＭＯ８ＴＬｖＶＴを下回る低い電圧（以下低レベルと称
す）になったとき、列アドレスが選択され、信号ＣＡＳ
が高レベルから低レベルになったとき行アドレスが選択
され、このときライト信号ＷＥが低レベルの場合、列ア
ドレス及び行アドレスによって選択されたビットに外部
テークが入力される。第２図の信号ＣＡＳ及びＷＥが同
時に高レベルから低レベルになるアーリーライト動作の
場合、信号ＣＡ Ｓをケート入力とするＥＭＯ８’ｌ’
、 Ｔ２．が高インピーダンス（以下オフと称す）とカ
リ、ＢＭＯ８Ｔ、Ｔ２．及び１゛２□によ′り構成され
るインバータの出力節点Ｎ２ｏが高レベルになシ、節点
Ｎ２０をゲート入力とするＥＭＯ８Ｔ、 Ｔ＊−が低イ
ンピーダンス（以下オンと称す）となシ、ＥＭＯ８Ｔ、
Ｔ２２及びＴ２．によ多構成されるインバータの出力
節点Ｎ２１が低レベルになり、節点Ｎ２１を入力とする
ＣＡＳクロックジェネレータが活性され、信号ＷＥをゲ
ート入力とするＥＭＯ８’ｌ’、 Ｔ、Ｉはオフするが
、ＥＭＯ８Ｔ、 Ｔｏｏ及び’Ｉ’１１によ多構成され
るインバータの出力節点ＮＩ［１は、節点Ｎ２１をゲー
ト入力とするＥＭＯ８Ｔ、’１’、、がオフになってか
ら、高レベルになり、節点ＮＩＧを入力とするライトク
ロックジェネレータＧＯＩを活性する。従来、この種の
ＷＥ入力回路は、ＣＡＳクロックジェネレータ中の信号
を用いて、ライト活性化信号のスタートを制御していた
ため、ライト動作時には、ライトクロック、ジェネレー
タの動作完了時間ａに加えて、ＣＡＳ系信号でスタート
を制御する待期時間すが必要であった。したがって最小
ライト動作完了時間は（ａ＋ｂ）となる。
アーリーライト動作を説明する１３行アドレス情報の取
シ込みを制御する行アドレスストローブ信号ＲＡＳが、
ＥＭＯ８’Ｉ’のスレッショルド電圧（以下■Ｔと称す
）を十分越える高い電圧（以下高レベルと称す）からＥ
ＭＯ８ＴＬｖＶＴを下回る低い電圧（以下低レベルと称
す）になったとき、列アドレスが選択され、信号ＣＡＳ
が高レベルから低レベルになったとき行アドレスが選択
され、このときライト信号ＷＥが低レベルの場合、列ア
ドレス及び行アドレスによって選択されたビットに外部
テークが入力される。第２図の信号ＣＡＳ及びＷＥが同
時に高レベルから低レベルになるアーリーライト動作の
場合、信号ＣＡ Ｓをケート入力とするＥＭＯ８’ｌ’
、 Ｔ２．が高インピーダンス（以下オフと称す）とカ
リ、ＢＭＯ８Ｔ、Ｔ２．及び１゛２□によ′り構成され
るインバータの出力節点Ｎ２ｏが高レベルになシ、節点
Ｎ２０をゲート入力とするＥＭＯ８Ｔ、 Ｔ＊−が低イ
ンピーダンス（以下オンと称す）となシ、ＥＭＯ８Ｔ、
Ｔ２２及びＴ２．によ多構成されるインバータの出力
節点Ｎ２１が低レベルになり、節点Ｎ２１を入力とする
ＣＡＳクロックジェネレータが活性され、信号ＷＥをゲ
ート入力とするＥＭＯ８’ｌ’、 Ｔ、Ｉはオフするが
、ＥＭＯ８Ｔ、 Ｔｏｏ及び’Ｉ’１１によ多構成され
るインバータの出力節点ＮＩ［１は、節点Ｎ２１をゲー
ト入力とするＥＭＯ８Ｔ、’１’、、がオフになってか
ら、高レベルになり、節点ＮＩＧを入力とするライトク
ロックジェネレータＧＯＩを活性する。従来、この種の
ＷＥ入力回路は、ＣＡＳクロックジェネレータ中の信号
を用いて、ライト活性化信号のスタートを制御していた
ため、ライト動作時には、ライトクロック、ジェネレー
タの動作完了時間ａに加えて、ＣＡＳ系信号でスタート
を制御する待期時間すが必要であった。したがって最小
ライト動作完了時間は（ａ＋ｂ）となる。
現在、ＲＡＭの分野では、低電力でかつ高速が製品が要
求されている。
求されている。
本発明の目的は、回路が簡単で高速ライト動作の可能な
メモリ回路を提供することにある。
メモリ回路を提供することにある。
本発明によるメモリ回路はランダムアクセスメモリにお
いて、外部からのリードライト制御信号の初段入力イン
バータの出力を外部からのチップ選択信号により直接制
御することを％徴とする。
いて、外部からのリードライト制御信号の初段入力イン
バータの出力を外部からのチップ選択信号により直接制
御することを％徴とする。
第３図は、本発明を用いた回路例である。第３図の回路
構成は、ＥＭ、０８Ｔ、 Ｔｗｏはドレイン及びケート
がＶＤｎ％ソースが節点Ｎｓｏに接続され、ＥＭＯＳ
Ｔ 、 Ｔ ｓ＋はドレインが節点Ｎ、Ｏ、ゲートが外
部信号Ｗ１、ソースがＧＮＤに接続され、ＥＭＯ８Ｔ。
構成は、ＥＭ、０８Ｔ、 Ｔｗｏはドレイン及びケート
がＶＤｎ％ソースが節点Ｎｓｏに接続され、ＥＭＯＳ
Ｔ 、 Ｔ ｓ＋はドレインが節点Ｎ、Ｏ、ゲートが外
部信号Ｗ１、ソースがＧＮＤに接続され、ＥＭＯ８Ｔ。
’Ｉ’ｓｚはドレインが節点Ｎ、６．ゲートが外部信号
ＣＡＳ、ソースがＧＮＤＫ接続されＥＭＯ８Ｔ 、 Ｔ
４１＋はドレイン及びゲートをＶＤＤ ％ソースを節
点Ｎ４゜に接続され、ＥＭＯ８Ｔ、Ｔ４１はドレインが
節点Ｎ４゜５− ゲートが外部信号σＸ丁、ソースがＧＮＤに接続され、
ＥＭＯ８Ｔ、Ｔ４□は、ドレイン及びゲートがＶＤＤ
、ソースが節点Ｎ４１に接続され、ＢＭＯＳ Ｔ 。
ＣＡＳ、ソースがＧＮＤＫ接続されＥＭＯ８Ｔ 、 Ｔ
４１＋はドレイン及びゲートをＶＤＤ ％ソースを節
点Ｎ４゜に接続され、ＥＭＯ８Ｔ、Ｔ４１はドレインが
節点Ｎ４゜５− ゲートが外部信号σＸ丁、ソースがＧＮＤに接続され、
ＥＭＯ８Ｔ、Ｔ４□は、ドレイン及びゲートがＶＤＤ
、ソースが節点Ｎ４１に接続され、ＢＭＯＳ Ｔ 。
Ｔ４ａはドレインが節点Ｎ４． ）ゲートが節点Ｎ４゜
、ソースがＧＮＤに接続され、節点Ｎ３Ｇはライトクロ
ックジェネレータＧ０１に接続され、節点Ｎ４１はＣＡ
８クロックジェネレータに接続される。
、ソースがＧＮＤに接続され、節点Ｎ３Ｇはライトクロ
ックジェネレータＧ０１に接続され、節点Ｎ４１はＣＡ
８クロックジェネレータに接続される。
第３図の信号ＣＡ８及びＷＥが同時に高レベルから低レ
ベルになるアーリーライト動作の場合、信号ＷＥをゲー
ト入力とするＥＭＯ８Ｔ、 Ｔ、、及びＣＡσをゲート
入力とするＥＭＯ８Ｔ、ＴＢ２がオフするだめ、節点Ｎ
３ｏは第２図で説明したような待期時間すなしで高レベ
ルになシ、そのため、最小ライト動作完了時間は、ライ
トクロックジェネレータ動作完了時間ａのみとがる。
ベルになるアーリーライト動作の場合、信号ＷＥをゲー
ト入力とするＥＭＯ８Ｔ、 Ｔ、、及びＣＡσをゲート
入力とするＥＭＯ８Ｔ、ＴＢ２がオフするだめ、節点Ｎ
３ｏは第２図で説明したような待期時間すなしで高レベ
ルになシ、そのため、最小ライト動作完了時間は、ライ
トクロックジェネレータ動作完了時間ａのみとがる。
以上の説明によシ、本発明を用いた具体例である第３図
の回路は、従来例である第１回の回路に比べ、ライトモ
ードサイクルにおいて待期時間す短かい時間で動作する
ことができる。
の回路は、従来例である第１回の回路に比べ、ライトモ
ードサイクルにおいて待期時間す短かい時間で動作する
ことができる。
以上のように本発明によれば、外部からのり一６−
ドライド制御信号の初段入力インバータの出力を外部か
らのチップ選択信号によ）直接制御することで、従来よ
り短かいライトモードサイクルで動作することが可能と
々シ、高速ライト動作が実現できる。マルチアドレスを
入力しし、ＲＡＳ信号及びＣＡＳ信号によシ駆動される
ＤＲＡＭにおいて、ＣＡＳ信号のみによ多制御され、セ
ルデータをＣＡＳ信号に応じてアドレスシーケンスし、
リード又はライトを行うニブルモードは、ベージモード
よ９３倍以上の高速サイクルで動作することが要求され
るが、本発明を用いることによシ、安易に高速ライト動
作が実現できることから特に有効である。
らのチップ選択信号によ）直接制御することで、従来よ
り短かいライトモードサイクルで動作することが可能と
々シ、高速ライト動作が実現できる。マルチアドレスを
入力しし、ＲＡＳ信号及びＣＡＳ信号によシ駆動される
ＤＲＡＭにおいて、ＣＡＳ信号のみによ多制御され、セ
ルデータをＣＡＳ信号に応じてアドレスシーケンスし、
リード又はライトを行うニブルモードは、ベージモード
よ９３倍以上の高速サイクルで動作することが要求され
るが、本発明を用いることによシ、安易に高速ライト動
作が実現できることから特に有効である。
第１図は、従来５■電源のＭＯ８Ｌ８Ｉで使用されてい
るＷＥ信号及びＣＡ８信号の入力回路及びクロックジェ
ネレータを示し、第２図は、第１図の回路に用いる入力
タイミングのタイミングチャートを示し、第３図は本発
明を用いた具体的な回路を示し、第４図は第３図の回路
に用いる入力タイミングのタイミングチャートを示す。 ＴＩＯ〜１゛４３・・・・・・ＭＯＳトランジスタ、Ｇ
ＯＩ・・曲ライトクロックジェネレータ、Ｇ０２・・・
・・ＣＡＳクロックジェネレータ。 第 １ 図 第 Ｚ 閃 磨 ′３ 図 第 ４ 図
るＷＥ信号及びＣＡ８信号の入力回路及びクロックジェ
ネレータを示し、第２図は、第１図の回路に用いる入力
タイミングのタイミングチャートを示し、第３図は本発
明を用いた具体的な回路を示し、第４図は第３図の回路
に用いる入力タイミングのタイミングチャートを示す。 ＴＩＯ〜１゛４３・・・・・・ＭＯＳトランジスタ、Ｇ
ＯＩ・・曲ライトクロックジェネレータ、Ｇ０２・・・
・・ＣＡＳクロックジェネレータ。 第 １ 図 第 Ｚ 閃 磨 ′３ 図 第 ４ 図
Claims (1)
- ランダムアクセスメモリにおいて、外部からのリードラ
イト制御信号の初段入力インバータの出力を外部からの
チップ選択信号によシ直接制御することを特徴とするメ
モリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218683A JPS59110090A (ja) | 1982-12-14 | 1982-12-14 | メモリ回路 |
| US06/561,371 US4617647A (en) | 1982-12-14 | 1983-12-14 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218683A JPS59110090A (ja) | 1982-12-14 | 1982-12-14 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110090A true JPS59110090A (ja) | 1984-06-25 |
Family
ID=16723778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218683A Pending JPS59110090A (ja) | 1982-12-14 | 1982-12-14 | メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4617647A (ja) |
| JP (1) | JPS59110090A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5327392A (en) * | 1989-01-13 | 1994-07-05 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit capable of preventing occurrence of erroneous operation due to noise |
| JPH09167483A (ja) * | 1995-12-19 | 1997-06-24 | Mitsubishi Electric Corp | 動作モード設定回路 |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| WO1999019874A1 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Power control system for synchronous memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120532A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5853082A (ja) * | 1981-09-24 | 1983-03-29 | Hitachi Ltd | スタテイツク型ｒａｍ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951073B2 (ja) * | 1980-03-27 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
-
1982
- 1982-12-14 JP JP57218683A patent/JPS59110090A/ja active Pending
-
1983
- 1983-12-14 US US06/561,371 patent/US4617647A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120532A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5853082A (ja) * | 1981-09-24 | 1983-03-29 | Hitachi Ltd | スタテイツク型ｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4617647A (en) | 1986-10-14 |
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