JPS60121596A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPS60121596A JPS60121596A JP59236605A JP23660584A JPS60121596A JP S60121596 A JPS60121596 A JP S60121596A JP 59236605 A JP59236605 A JP 59236605A JP 23660584 A JP23660584 A JP 23660584A JP S60121596 A JPS60121596 A JP S60121596A
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- Japan
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- output
- inverter
- din
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶回路に関し、特に、絶縁ゲート型電
界効果トランジスタ（以下ＭＩＳＦＥＴ又は単にＦＥＴ
と称す）を用（・たものに関する。
界効果トランジスタ（以下ＭＩＳＦＥＴ又は単にＦＥＴ
と称す）を用（・たものに関する。
半導体記憶回路の一例として第１図に示すような回路が
知られている。
知られている。
同図は、ｍ列の１対のデータ線ｔａｘｓ １００とｎ行
の語選択ｗＪｌ ｓ ’＝Ｉ ｎとを有し、それぞれに
メモリセルがマトリクス状に形成されてなるメモリセル
マトリクスの１列のみを示すものであり、３ａ〜３ｎが
メモリセルである。このメモリセル３ａは、４個のＦ
Ｅ Ｔ Ｑ、〜Ｑ、よりなり、伝送ゲート用ＦＥＴＱ、
とＱ６のドレインがデータ線ＩＤＩ ｌＩＤ０に接続さ
れ、そのゲートが語選択線１１に接続され、上記ＦＥＴ
Ｑ４− Ｑａのそれぞれのソースと接地間にはＦＥＴＱ
ｓ ＝ Ｑ７を設け、このＦＢＴＱ、のドレインをＦＥ
ＴＱ、のゲートに、ＦＥＴＱ、のドレインをＦＥＴＱ、
のゲートにそれぞれ接続し、ゲート容量などのＣ，、Ｃ
！を記憶容量として用いる。他のメモリセル３ｂ〜３ｎ
も同様な構成よりなる。電源ＶＤＤ側に存するＦＥＴＱ
ｓ ＝ Ｑ−はデータ線をプリチャージするためのＦＥ
Ｔであり、ＦＥＴＱ、は１対のデータ線ＩＤ１゜ｔｏｏ
を上記プリチャージ時に同一レベルに保っためのＦＥＴ
であり、このＦＥＴＱＩ〜Ｑ、のゲートには、チップ非
選択時にＶＤＤレベルが印加される信号ＣＥが印７１０
されている。図中のブラックボックス１はＴ Ｔ Ｌ
（Ｔｒａｎｓｉｓｔｅｒ ＴｒａｎｓｉｓｔｅｒＬｏｇ
ｉｃ）回路であり、外部からの論理信号によりメモリ装
置に信号を送りだすものである。図中２は・上記ＴＴＬ
回路の出力Ｄｉｎを受けてＭＩＳレベルに増幅して２つ
の相反する出力ｄ ｔ ｎ ｅ ｄ ｒ ｎ Ｖ得る書
き込みアンプであり、この出力ｄｉｒｌ線は伝送グー）
ＦＥＴＱ、を介して前述の１対のデータ線のうち’ＤＩ
に接続され、他方の出力ｄｉｎ線は、伝送グー）ＦＥＴ
Ｑｓを介してデータ線ｔｐｏに接続されて（・る。伝送
ゲートＦ Ｅ Ｔ Ｑｓ ＊ Ｑａは読み出し・書き込
み指令信号ｒ ／ ｗによって制御されるようになって
おり、この信号ｒ／ｗは、システムによって制御される
読み出し／書き込み信号Ｒ／Ｗ（ＴＴＬレベル）を列選
択デコーダ（以下Ｘデコーダという）５を介して、ＭＩ
Ｓレベｙ反転信号として得られる。なお、図中４は読み
出しアンプ（センスアンプ）であり、このアンプの出力
から読み出し出力ｄ。、ｄｏを得るものである。
の語選択ｗＪｌ ｓ ’＝Ｉ ｎとを有し、それぞれに
メモリセルがマトリクス状に形成されてなるメモリセル
マトリクスの１列のみを示すものであり、３ａ〜３ｎが
メモリセルである。このメモリセル３ａは、４個のＦ
Ｅ Ｔ Ｑ、〜Ｑ、よりなり、伝送ゲート用ＦＥＴＱ、
とＱ６のドレインがデータ線ＩＤＩ ｌＩＤ０に接続さ
れ、そのゲートが語選択線１１に接続され、上記ＦＥＴ
Ｑ４− Ｑａのそれぞれのソースと接地間にはＦＥＴＱ
ｓ ＝ Ｑ７を設け、このＦＢＴＱ、のドレインをＦＥ
ＴＱ、のゲートに、ＦＥＴＱ、のドレインをＦＥＴＱ、
のゲートにそれぞれ接続し、ゲート容量などのＣ，、Ｃ
！を記憶容量として用いる。他のメモリセル３ｂ〜３ｎ
も同様な構成よりなる。電源ＶＤＤ側に存するＦＥＴＱ
ｓ ＝ Ｑ−はデータ線をプリチャージするためのＦＥ
Ｔであり、ＦＥＴＱ、は１対のデータ線ＩＤ１゜ｔｏｏ
を上記プリチャージ時に同一レベルに保っためのＦＥＴ
であり、このＦＥＴＱＩ〜Ｑ、のゲートには、チップ非
選択時にＶＤＤレベルが印加される信号ＣＥが印７１０
されている。図中のブラックボックス１はＴ Ｔ Ｌ
（Ｔｒａｎｓｉｓｔｅｒ ＴｒａｎｓｉｓｔｅｒＬｏｇ
ｉｃ）回路であり、外部からの論理信号によりメモリ装
置に信号を送りだすものである。図中２は・上記ＴＴＬ
回路の出力Ｄｉｎを受けてＭＩＳレベルに増幅して２つ
の相反する出力ｄ ｔ ｎ ｅ ｄ ｒ ｎ Ｖ得る書
き込みアンプであり、この出力ｄｉｒｌ線は伝送グー）
ＦＥＴＱ、を介して前述の１対のデータ線のうち’ＤＩ
に接続され、他方の出力ｄｉｎ線は、伝送グー）ＦＥＴ
Ｑｓを介してデータ線ｔｐｏに接続されて（・る。伝送
ゲートＦ Ｅ Ｔ Ｑｓ ＊ Ｑａは読み出し・書き込
み指令信号ｒ ／ ｗによって制御されるようになって
おり、この信号ｒ／ｗは、システムによって制御される
読み出し／書き込み信号Ｒ／Ｗ（ＴＴＬレベル）を列選
択デコーダ（以下Ｘデコーダという）５を介して、ＭＩ
Ｓレベｙ反転信号として得られる。なお、図中４は読み
出しアンプ（センスアンプ）であり、このアンプの出力
から読み出し出力ｄ。、ｄｏを得るものである。
この読み出しアンプ４は、前記Ｙデコーダ５の出力によ
ってこの列が選ばれた場合にのみ出力を送出するように
なって℃・る。上記構成において、ＦＥＴＱ、〜Ｑ ｏ
ハ全テｎチャンネル、エンハンスメント型のものであ
り、電源は正電源を用いるものとする◇ 上記構成の記憶回路の動作説明の概略は次の通りである
。
ってこの列が選ばれた場合にのみ出力を送出するように
なって℃・る。上記構成において、ＦＥＴＱ、〜Ｑ ｏ
ハ全テｎチャンネル、エンハンスメント型のものであ
り、電源は正電源を用いるものとする◇ 上記構成の記憶回路の動作説明の概略は次の通りである
。
先ず、チップ非選択時にはＣＥの信号ｖＤＤレベルにな
り、プリチャージ用ＦＥＴＱ＋ 、Ｑ２及び同一レベル
保持用ｐＢＴＱａがオンとなり、データ線ＩＤＩＩ １
００がプリチャージされ、書き込み動作の準備がなされ
る。次にチップ選択時には上記□信号ＣＥがグランド（
ＧＮＤ）レベルとなり、書き込み信号ｒ／ｗｌ：ｌ］７
１［＋により、メモリセルの書き込み動作が開始する。
り、プリチャージ用ＦＥＴＱ＋ 、Ｑ２及び同一レベル
保持用ｐＢＴＱａがオンとなり、データ線ＩＤＩＩ １
００がプリチャージされ、書き込み動作の準備がなされ
る。次にチップ選択時には上記□信号ＣＥがグランド（
ＧＮＤ）レベルとなり、書き込み信号ｒ／ｗｌ：ｌ］７
１［＋により、メモリセルの書き込み動作が開始する。
この書き込み動作は、Ｘデコーダ５によって図示の列が
選ばれ、書き込み指令信号ｒ ／ ｗがＶＤＤレベルと
なり、伝送グー）ＦＥ Ｔ Ｑａ −Ｑｏをオンさせる
ことにより、選択された任意のメモリセルへ対して行わ
れるものである。したがって、例えば、Ｘデコーダ（行
選択回路、図示せず）によって、語選択線ＩＸが選ばれ
たとすると、そこに接続されるメそリセ）ｖ ３ ａに
対してデータ線の信号が記憶されることになる。
選ばれ、書き込み指令信号ｒ ／ ｗがＶＤＤレベルと
なり、伝送グー）ＦＥ Ｔ Ｑａ −Ｑｏをオンさせる
ことにより、選択された任意のメモリセルへ対して行わ
れるものである。したがって、例えば、Ｘデコーダ（行
選択回路、図示せず）によって、語選択線ＩＸが選ばれ
たとすると、そこに接続されるメそリセ）ｖ ３ ａに
対してデータ線の信号が記憶されることになる。
すなわち、語選択線１＋ＶＣＶｏＤレベルが印７１０さ
れると、メモリセルのＦＥＴＱ４＝ Ｑｅがオンとなり
、例えば、書き込みアンプ２の出力ｄ ｉｎ カＶｏ。
れると、メモリセルのＦＥＴＱ４＝ Ｑｅがオンとなり
、例えば、書き込みアンプ２の出力ｄ ｉｎ カＶｏ。
レベル、 ｄｉｎがＧＮＤレベルであれば、データ線Ｉ
Ｄ□、メモリセルのＦＥＴＱ４を介してＦ Ｅ Ｔ Ｑ
７の容量Ｃ２がＶＤＤレベルまでチャージされ、このＦ
ＥＴＱ、がオンとなる。これに対して、メモリセ〃のＦ
ＥＴＱ、の容量ＣＩの電荷はＦＥＴＱ、、データ線ｌＤ
ｏを介して放電するので、ＦＥＴＱ。
Ｄ□、メモリセルのＦＥＴＱ４を介してＦ Ｅ Ｔ Ｑ
７の容量Ｃ２がＶＤＤレベルまでチャージされ、このＦ
ＥＴＱ、がオンとなる。これに対して、メモリセ〃のＦ
ＥＴＱ、の容量ＣＩの電荷はＦＥＴＱ、、データ線ｌＤ
ｏを介して放電するので、ＦＥＴＱ。
はオフとなり、このメモリセル３ａの状態は、データ線
１０１側がＶＤＤレベル、Ｉｎｏ＠がＧＮＤレベルに保
持されることになる。この段階で、語選択が書き込み終
了するとデータ線１０１ ｔ ｌｏｏは再びＦＥＴＱｓ
−Ｑａによりプリチャージされる。次に、読み出し時
には、例えば、Ｘデコーダ５によりて図示の列が選択さ
れると、この列のセンスアンプ４が動作し、ｒ ／ ｗ
信号がＧＮＤレベルとなり、伝送グー） Ｆ Ｅ ＴＱ
ｓ ＝ Ｑａがオフとなり、語選択線１１が選択された
と丁れば、メモリセル３ａの上記書き込み状態がセンス
アンプ４に読み込まれる。
１０１側がＶＤＤレベル、Ｉｎｏ＠がＧＮＤレベルに保
持されることになる。この段階で、語選択が書き込み終
了するとデータ線１０１ ｔ ｌｏｏは再びＦＥＴＱｓ
−Ｑａによりプリチャージされる。次に、読み出し時
には、例えば、Ｘデコーダ５によりて図示の列が選択さ
れると、この列のセンスアンプ４が動作し、ｒ ／ ｗ
信号がＧＮＤレベルとなり、伝送グー） Ｆ Ｅ ＴＱ
ｓ ＝ Ｑａがオフとなり、語選択線１１が選択された
と丁れば、メモリセル３ａの上記書き込み状態がセンス
アンプ４に読み込まれる。
すなわち、語選択葱ＩＩがＶＤＤレベルになることによ
り、メモリセル３ａのＦＥＴＱ４− Ｑａがオンとなる
。このため、データ線ＩＤ０の電荷かＦＥＴＱ、及びＱ
７を介して放電し、他方、ＦＥＴＱＩ＋はオフであるか
らテークｍ１ｎ１はＶＤｆ、レベルに保たれる。このデ
ータ線の状態がセンスアンプ４に感知され、このセンス
アンプの出カニよって読み出しが行われる。
り、メモリセル３ａのＦＥＴＱ４− Ｑａがオンとなる
。このため、データ線ＩＤ０の電荷かＦＥＴＱ、及びＱ
７を介して放電し、他方、ＦＥＴＱＩ＋はオフであるか
らテークｍ１ｎ１はＶＤｆ、レベルに保たれる。このデ
ータ線の状態がセンスアンプ４に感知され、このセンス
アンプの出カニよって読み出しが行われる。
ところで、上記記憶回路に用いられる書き込みアンプ２
０回路構成の一例としては、第２図のような回路が考え
られる。
０回路構成の一例としては、第２図のような回路が考え
られる。
同図に示すように、ＦＥＴＱＩＭ−’Ｑ＋４からなるイ
ンバータと、Ｆ Ｅ Ｔ Ｑ＋ａ −Ｑ＋ｙからなるイ
ンバータを縦続接続してレベル変換回路６を構成する。
ンバータと、Ｆ Ｅ Ｔ Ｑ＋ａ −Ｑ＋ｙからなるイ
ンバータを縦続接続してレベル変換回路６を構成する。
このレベル変換回路６の各インバータは、ＶＤＤレベル
出力を十分に得ることができるようにブートストラップ
構成となって℃・る。すなわち、初段のインバータＱＩ
ｌｌ＋Ｑ１４の負荷用ＦＥＴＱ、３のゲートにはコンデ
ンサＣ５を介してチップ選択信号ＣＥが印７１１１れ、
そのゲートと電源端子ＶＤＤとの間にはゲートとドレイ
ンが接続された逆流防止用ＦＥＴＱ、、が接続され℃い
る（この逆流防止用ＦＥＴＱ＋ｔは、ブートストラップ
作用によって、ＦＥ Ｔ Ｑ ＋ｓのゲートの電圧が電
源電圧ＶＤＤよりも高くなった場合に、電流が逆流して
コンデンサの両端のレベｒが悪くなろうとするときに、
オフとなり、上記逆流防止を図るものである。以下同様
の意味で同一用語を用いるものとする）。次段のインバ
ータＱ＋ａ＊ Ｑ＋ｙに設けられたコンデンサＣ４゜逆
流防止用ＦＥＴＱｌｌｌも上記同様である。なお、入力
側のインバータのＦＥＴＱ１４のゲートに設げられたＦ
ＥＴＱ＋＋は、チップ非選択時ＣＢに、このレベル変換
回路の出力状態を入力状態に関係なく強制的に−１の値
に規定するためのものである。
出力を十分に得ることができるようにブートストラップ
構成となって℃・る。すなわち、初段のインバータＱＩ
ｌｌ＋Ｑ１４の負荷用ＦＥＴＱ、３のゲートにはコンデ
ンサＣ５を介してチップ選択信号ＣＥが印７１１１れ、
そのゲートと電源端子ＶＤＤとの間にはゲートとドレイ
ンが接続された逆流防止用ＦＥＴＱ、、が接続され℃い
る（この逆流防止用ＦＥＴＱ＋ｔは、ブートストラップ
作用によって、ＦＥ Ｔ Ｑ ＋ｓのゲートの電圧が電
源電圧ＶＤＤよりも高くなった場合に、電流が逆流して
コンデンサの両端のレベｒが悪くなろうとするときに、
オフとなり、上記逆流防止を図るものである。以下同様
の意味で同一用語を用いるものとする）。次段のインバ
ータＱ＋ａ＊ Ｑ＋ｙに設けられたコンデンサＣ４゜逆
流防止用ＦＥＴＱｌｌｌも上記同様である。なお、入力
側のインバータのＦＥＴＱ１４のゲートに設げられたＦ
ＥＴＱ＋＋は、チップ非選択時ＣＢに、このレベル変換
回路の出力状態を入力状態に関係なく強制的に−１の値
に規定するためのものである。
上記ＦＥＴＱ、、には・チップ選択時ＣＥにオンとなる
伝送ゲートＦ Ｅ Ｔ Ｑ ｒ。を介して、Ｔ Ｔ Ｌ
回路の出力Ｄｉｎが印加される。上記構成のレベル変換
回路によって、ＴＴＬレベルと、ＭＩＳＦＥＴ回路のレ
ベルとのインターフェイスが行えるのである。
伝送ゲートＦ Ｅ Ｔ Ｑ ｒ。を介して、Ｔ Ｔ Ｌ
回路の出力Ｄｉｎが印加される。上記構成のレベル変換
回路によって、ＴＴＬレベルと、ＭＩＳＦＥＴ回路のレ
ベルとのインターフェイスが行えるのである。
次に、この書き込みアンプの出力段には、第１のインバ
ータＦ Ｅ Ｔ Ｑ＋ａ−Ｑ＋ｏと第２のインバータＦ
Ｅ Ｔ Ｑ２０− Ｑｔ＋とからなる駆動回路７が構
成されている。すなわち、第１のインバータの駆動用Ｆ
ＥＴＱ、。と第２のインバータの負荷用ＦＥＴＱ２ｎに
は、前記レベル変換回路の初段のインバータＱ＋ｓ ＋
Ｑ ＋４の出力を共通に印加し、第１のインバータの
負荷用Ｆ Ｅ Ｔ Ｑ、８と第２のインバータの駆動用
ＦＥＴＱ、、には前記レベル変換回路の次段ノインバー
タＱ＋６１Ｑ＋７の出力を共通に印加する。
ータＦ Ｅ Ｔ Ｑ＋ａ−Ｑ＋ｏと第２のインバータＦ
Ｅ Ｔ Ｑ２０− Ｑｔ＋とからなる駆動回路７が構
成されている。すなわち、第１のインバータの駆動用Ｆ
ＥＴＱ、。と第２のインバータの負荷用ＦＥＴＱ２ｎに
は、前記レベル変換回路の初段のインバータＱ＋ｓ ＋
Ｑ ＋４の出力を共通に印加し、第１のインバータの
負荷用Ｆ Ｅ Ｔ Ｑ、８と第２のインバータの駆動用
ＦＥＴＱ、、には前記レベル変換回路の次段ノインバー
タＱ＋６１Ｑ＋７の出力を共通に印加する。
この駆動回路の第１のインバータの出力をｄｉｎとし、
第２のインバータの出力’７ｄｉｎとして、前述のデー
タ線ｌＤ工Ｉ ＩＤＯに送出する。
第２のインバータの出力’７ｄｉｎとして、前述のデー
タ線ｌＤ工Ｉ ＩＤＯに送出する。
第３図は、上記書き込みアンプと、前述の記憶回路との
動作の関係な示すためのタイミングチャートである。第
１図から第３図を参照して書き込みアンプの動作を中心
に、さらに詳細に動作説明を行う。以下の動作説明では
、ＦＥＴは全てｎチャンネル型であって、エンハンスメ
ント型のものｔ用いることとし、電源は正電源である。
動作の関係な示すためのタイミングチャートである。第
１図から第３図を参照して書き込みアンプの動作を中心
に、さらに詳細に動作説明を行う。以下の動作説明では
、ＦＥＴは全てｎチャンネル型であって、エンハンスメ
ント型のものｔ用いることとし、電源は正電源である。
チップ非選択時（第３図ｔ１ の期間）Ｋは、第２図に
おいて、入力側に設けられたＦ Ｅ Ｔ Ｑ ｏがオン
となり、レベル変換回路６の初段のインバータＱ＋ｓ＋
Ｑｎの出力がＶＤＤレベル近くになり、この出力によっ
て駆動される次段のインバータＱ＋ａ＋Ｑ＋７はＦＥＴ
Ｑ＋ａがオフとなっていることより、その出力にはＧＮ
Ｄレベルが得られ、したがって、駆動回路７の第１のイ
ンバータＱ□＋Ｑ＋。の出力ｄｉｎはＧＮＤレベル、第
２のインバータＱｚｏ＋ＱＨの出力ｄｉｎはＶＤＤレベ
ル近くになり、第３図に示すような電圧波形を示す。
おいて、入力側に設けられたＦ Ｅ Ｔ Ｑ ｏがオン
となり、レベル変換回路６の初段のインバータＱ＋ｓ＋
Ｑｎの出力がＶＤＤレベル近くになり、この出力によっ
て駆動される次段のインバータＱ＋ａ＋Ｑ＋７はＦＥＴ
Ｑ＋ａがオフとなっていることより、その出力にはＧＮ
Ｄレベルが得られ、したがって、駆動回路７の第１のイ
ンバータＱ□＋Ｑ＋。の出力ｄｉｎはＧＮＤレベル、第
２のインバータＱｚｏ＋ＱＨの出力ｄｉｎはＶＤＤレベ
ル近くになり、第３図に示すような電圧波形を示す。
次にチップ選択時にはＣＢがＶＤＤレベルとなるため、
この信号によって駆動される伝送ゲートＦＥ Ｔ Ｑ
＋ｏがオンとなり、入力Ｄｌｎがレベル変換回路６の出
力状態を決めることになる。ここで、第３図（１１の期
間）に示すように入力ｐｉｎはＧＮＤレベルとなって℃
・るから、レベル変換回路６の初段のインバータＱ１３
＋ Ｑ ＋４の出力はＶＤＤレベル、従って、次段の
インバータＱ＋ａ ＋ Ｑ ＋７のレベルはＧＮＤレベ
ルとなり、この両出方によって制御される駆動回路７の
第１のインバータＱ＋ｇ＋Ｑ＋ｏの出力ｄｉｎはＧＮＤ
レベル、第２のインバータＱ２１１１１Ｑ？＋の出力ｄ
ｉｎは■ＤＤレベルとなる。また、入力Ｄ１ｎがＶ。Ｃ
レベル（”ＤＤレペルニ近いレベル）になると、上記書
き込みアンプの出力は反転する（ｄｉｎがＶＤＤレベル
、１；がＧＮＤレベル）。以後はチップ選択信号ＣＥが
切れるまで、書き込みアンプの出力状態は変化しない。
この信号によって駆動される伝送ゲートＦＥ Ｔ Ｑ
＋ｏがオンとなり、入力Ｄｌｎがレベル変換回路６の出
力状態を決めることになる。ここで、第３図（１１の期
間）に示すように入力ｐｉｎはＧＮＤレベルとなって℃
・るから、レベル変換回路６の初段のインバータＱ１３
＋ Ｑ ＋４の出力はＶＤＤレベル、従って、次段の
インバータＱ＋ａ ＋ Ｑ ＋７のレベルはＧＮＤレベ
ルとなり、この両出方によって制御される駆動回路７の
第１のインバータＱ＋ｇ＋Ｑ＋ｏの出力ｄｉｎはＧＮＤ
レベル、第２のインバータＱ２１１１１Ｑ？＋の出力ｄ
ｉｎは■ＤＤレベルとなる。また、入力Ｄ１ｎがＶ。Ｃ
レベル（”ＤＤレペルニ近いレベル）になると、上記書
き込みアンプの出力は反転する（ｄｉｎがＶＤＤレベル
、１；がＧＮＤレベル）。以後はチップ選択信号ＣＥが
切れるまで、書き込みアンプの出力状態は変化しない。
そして、第３図における期間ｔｓの段階で、Ｒ／Ｗ信号
により前述したような、書き込みまたは読み出し動作が
なされるのである。なお、第３図において、読み出し／
書き込み選択信号Ｒ／Ｗと、読み出し／書き込み指令信
号ｒ／Ｗのレベルが相違するのは、前者はＭＩＳ集積回
路の外部で形成されるのに対し、後者はその内部で形成
されるものであることを意味する。
により前述したような、書き込みまたは読み出し動作が
なされるのである。なお、第３図において、読み出し／
書き込み選択信号Ｒ／Ｗと、読み出し／書き込み指令信
号ｒ／Ｗのレベルが相違するのは、前者はＭＩＳ集積回
路の外部で形成されるのに対し、後者はその内部で形成
されるものであることを意味する。
ところで、かかる書き込みアンプを用いた場合には、次
のような問題点を有する。
のような問題点を有する。
（１）チップ非選択時（第３図の期間１＋ ）には、こ
の書き込みアンプの出力は、ｄｉｎ ７！ＡＧ Ｎ Ｄ
レベル、ｄｉｎがｖＤＤレベルとなつ℃いるため、第１
図で示したｒ ／ ｗ指令信号にわずかに雑音が乗った
だけで、伝送ゲートＦＥＴＱａ ＝ Ｑ＠がオンとなり
、データ＃１ＩＩＤ□Ｉ ＩＤＯのプリチャージレベル
が悪くなり、したがって、電源利用率が低下する。
の書き込みアンプの出力は、ｄｉｎ ７！ＡＧ Ｎ Ｄ
レベル、ｄｉｎがｖＤＤレベルとなつ℃いるため、第１
図で示したｒ ／ ｗ指令信号にわずかに雑音が乗った
だけで、伝送ゲートＦＥＴＱａ ＝ Ｑ＠がオンとなり
、データ＃１ＩＩＤ□Ｉ ＩＤＯのプリチャージレベル
が悪くなり、したがって、電源利用率が低下する。
さらに、データ線のプリチャージが十分なされないこと
により、メモリセルに影響を与え、このため、誤書き込
みや誤読み出しが生ずる。
により、メモリセルに影響を与え、このため、誤書き込
みや誤読み出しが生ずる。
（２）チップ選択時であっても、読み出し動作時には、
書き込みアンプの出力状態は、Ｄｉｎ入力信号に対応す
るレベルになっており、例えばＤ１ｎ入力がＬＯＷのと
きに、第１図におけるｒ ／ ｗ指令信号にわずかの雑
音が乗ると伝送グー）ＦＥＴＱ８゜Ｑ、がオンとなり、
ｄｉｎ （Ｇ Ｎ Ｄレベル）＃に接続されているデー
タ線ｌＤ□のプリチャージレベルが下がり読み出し時に
誤動作を起すことになる。
書き込みアンプの出力状態は、Ｄｉｎ入力信号に対応す
るレベルになっており、例えばＤ１ｎ入力がＬＯＷのと
きに、第１図におけるｒ ／ ｗ指令信号にわずかの雑
音が乗ると伝送グー）ＦＥＴＱ８゜Ｑ、がオンとなり、
ｄｉｎ （Ｇ Ｎ Ｄレベル）＃に接続されているデー
タ線ｌＤ□のプリチャージレベルが下がり読み出し時に
誤動作を起すことになる。
以上のような問題は、上述のような２本のデータ線を１
対とし℃用いた記憶回路に限り１起る問題ではな（、全
ての記憶回路に共通の問題である。
対とし℃用いた記憶回路に限り１起る問題ではな（、全
ての記憶回路に共通の問題である。
このことを確認するために、１本のデータ線を用いてな
る記憶回路の概要を示し、その問題点を指摘する。
る記憶回路の概要を示し、その問題点を指摘する。
第４図は、３個のトランジスタな用いてメモリセルを構
成したものを含むダイナミック型記憶回路の一例を示す
ものである。
成したものを含むダイナミック型記憶回路の一例を示す
ものである。
同図に示すように、Ｆ Ｅ Ｔ Ｑ２３〜Ｑ２Ｂの３個
のトランジスタによつ℃メモリセル１０を構成し、１本
のデータ線ｌＤに上記Ｆ Ｅ Ｔ Ｑ２．とＱハのドレ
インを接続し、読み出し選択線ｌＲにはＦＥＴＱＮのゲ
ートを、書き込み選択線１ｗにはＦＥＴＱｔ４のゲート
をそれぞれ接続し、ＦＥＴＱ□の容量Ｃｓを記憶容量と
して用℃・る。図中１１はり７レツシ工回路であり、デ
ータ線ｌＤの状態を読み出し信号ｒ ／ ｗによって制
御される伝送ゲートＦＥ Ｔ Ｑ ｔ６を介して読み出
しアンプＡ、に入力し、その出力を読み、出し信号Ｄｏ
とするとともに、リフレッシュアンプＡｔ’に介してデ
ータ線ｌＤに帰環している。図中９はＴＴＬ回路であり
、８はＴＴＬ回路の出力Ｄｉｎを入力とする書き込みア
ンプであり、その出力ｄｉｎは、書き込み信号前によっ
て制御されるＦＥＴＱ、□を介してデータ線ＩＤに印刀
口すれるようになっ℃いる。但し、図中のｒ／ｗ、ｒ／
ｗは１）ｅｃｏｄｅされた読み出し信号、書き込み信号
である。なお、データ線ｌ、は電源ＶＤＤ ９４に設け
られたＦＥＴＱ、、にょってプリチャージされるように
なっている。実際のこの種の記憶回路は、同様な構成か
らなるデータ線をｍ列、選択線”Ｊ（ｎ行有し、メモリ
セルがマトリクス状に構成されるものであるが、同図で
は、１列、１行のみの構成を示した。
のトランジスタによつ℃メモリセル１０を構成し、１本
のデータ線ｌＤに上記Ｆ Ｅ Ｔ Ｑ２．とＱハのドレ
インを接続し、読み出し選択線ｌＲにはＦＥＴＱＮのゲ
ートを、書き込み選択線１ｗにはＦＥＴＱｔ４のゲート
をそれぞれ接続し、ＦＥＴＱ□の容量Ｃｓを記憶容量と
して用℃・る。図中１１はり７レツシ工回路であり、デ
ータ線ｌＤの状態を読み出し信号ｒ ／ ｗによって制
御される伝送ゲートＦＥ Ｔ Ｑ ｔ６を介して読み出
しアンプＡ、に入力し、その出力を読み、出し信号Ｄｏ
とするとともに、リフレッシュアンプＡｔ’に介してデ
ータ線ｌＤに帰環している。図中９はＴＴＬ回路であり
、８はＴＴＬ回路の出力Ｄｉｎを入力とする書き込みア
ンプであり、その出力ｄｉｎは、書き込み信号前によっ
て制御されるＦＥＴＱ、□を介してデータ線ＩＤに印刀
口すれるようになっ℃いる。但し、図中のｒ／ｗ、ｒ／
ｗは１）ｅｃｏｄｅされた読み出し信号、書き込み信号
である。なお、データ線ｌ、は電源ＶＤＤ ９４に設け
られたＦＥＴＱ、、にょってプリチャージされるように
なっている。実際のこの種の記憶回路は、同様な構成か
らなるデータ線をｍ列、選択線”Ｊ（ｎ行有し、メモリ
セルがマトリクス状に構成されるものであるが、同図で
は、１列、１行のみの構成を示した。
上記記憶回路の概略動作は前述第１図の動作とほぼ同様
である（データ線が１本になったにすぎない）ことによ
り、蓋積を避けるためその説明を省略する。
である（データ線が１本になったにすぎない）ことによ
り、蓋積を避けるためその説明を省略する。
第５図は、上記記憶回路に用（・られる書き込みアンプ
８の構成の一例を示す回路図である。
８の構成の一例を示す回路図である。
同図に示すように、２つのインバータＱｔｓ＋Ｑｔｏ＋
Ｑ＊ｏ ＋ Ｑｓ＋によってレベル変換回路１２を構成
し、レシオレス型のインバータＱｓｙ ＋ Ｑｓｓによ
って駆動回路１３を構成し、レベル変換回路の出力を駆
動回路の負荷用Ｆ Ｅ Ｔ Ｑ ｓ２に、インバータＱ
ｔｓ＋Ｑｔｏの出力を駆動回路の駆動用ＦＥＴＱ、３に
印加する。この書き込みアンプによって、入力信号Ｄｉ
ｎ（ＴＴＬレベ／Ｉ／）をＭＩＳレベルに変換増幅して
、同相の出力ｄｉｎを取り吊す。
Ｑ＊ｏ ＋ Ｑｓ＋によってレベル変換回路１２を構成
し、レシオレス型のインバータＱｓｙ ＋ Ｑｓｓによ
って駆動回路１３を構成し、レベル変換回路の出力を駆
動回路の負荷用Ｆ Ｅ Ｔ Ｑ ｓ２に、インバータＱ
ｔｓ＋Ｑｔｏの出力を駆動回路の駆動用ＦＥＴＱ、３に
印加する。この書き込みアンプによって、入力信号Ｄｉ
ｎ（ＴＴＬレベ／Ｉ／）をＭＩＳレベルに変換増幅して
、同相の出力ｄｉｎを取り吊す。
かかる書き込みアンプヶ用（・た場合の問題点は次の通
りである。
りである。
（１）仮りに書き込みアンプの出力ｄｉｎがＧＮＤレベ
ルになっているとすれば、チップ非選択時ＣＥには、プ
リチャージ用ＦＥＴＱ、、オンによりデータ線ｌＤにプ
リチャージがなされることになるが、この段階で、ｒ／
ｗ信号に雑音が乗るとＦＥＴＱ、、がオンとなり、上記
ｄｉｎのＧＮＤレベ西の影響によりプリチャージレベル
が低下し、電源利用軍が悪くなるとともにメモリセルへ
の書き込みレベルが下り、す７レンシエ特性を劣化させ
ることになる。
ルになっているとすれば、チップ非選択時ＣＥには、プ
リチャージ用ＦＥＴＱ、、オンによりデータ線ｌＤにプ
リチャージがなされることになるが、この段階で、ｒ／
ｗ信号に雑音が乗るとＦＥＴＱ、、がオンとなり、上記
ｄｉｎのＧＮＤレベ西の影響によりプリチャージレベル
が低下し、電源利用軍が悪くなるとともにメモリセルへ
の書き込みレベルが下り、す７レンシエ特性を劣化させ
ることになる。
（２）上記のようにプリチャージレベルが悪くなってい
ると、第６図に示すように、リフレッシュ回路１１のデ
ータ線との接続点Ｚの電圧Ｖ２が低下し、書き込み時（
図中ｔ、の期間）に定常の書き込みがなされたとしても
、そのときの出力■ｚは読み出しアンプＡ、のスレッシ
言ルド電圧ＶＬＴ Ｋは達することかできず、したがり
て、読み出し時（期間ｔ、のとき）には誤読み出しが生
ずることになる。このため、信頼性が低下するとともに
、設計自由度が制約されることとなる。
ると、第６図に示すように、リフレッシュ回路１１のデ
ータ線との接続点Ｚの電圧Ｖ２が低下し、書き込み時（
図中ｔ、の期間）に定常の書き込みがなされたとしても
、そのときの出力■ｚは読み出しアンプＡ、のスレッシ
言ルド電圧ＶＬＴ Ｋは達することかできず、したがり
て、読み出し時（期間ｔ、のとき）には誤読み出しが生
ずることになる。このため、信頼性が低下するとともに
、設計自由度が制約されることとなる。
以上の問題は、１つのトランジスタによってメモリセル
を構成した記憶回路にも同様に生ずるものであり、また
、上記回路のように、ＴＴＬ回路の出力をＤｉｎとし℃
用いる場合のみならず、入力ＤｉｎがＭＩＳ集積回路に
よって形成されるものについ又も生じ５るものであるこ
とは言うまでもないであろう。
を構成した記憶回路にも同様に生ずるものであり、また
、上記回路のように、ＴＴＬ回路の出力をＤｉｎとし℃
用いる場合のみならず、入力ＤｉｎがＭＩＳ集積回路に
よって形成されるものについ又も生じ５るものであるこ
とは言うまでもないであろう。
したがって、本発明の目的とするところは、わずかの雑
音に対し又も誤動作の生じないような半導体記憶回路を
提供することにある。
音に対し又も誤動作の生じないような半導体記憶回路を
提供することにある。
本発明の他の目的は電源利用率の高（・半導体記憶回路
を提供することにある。
を提供することにある。
本発明のさらに他の目的は、設計自由度が制約されない
半導体記憶回路を提供することにある。
半導体記憶回路を提供することにある。
本発明のさらに他の目的は信頼性の向上が図れる半導体
記憶回路を提供することにある。
記憶回路を提供することにある。
なお、本願出願前に公開された米国特許第３５９４７３
６号明細書には、そのゲート（１８８゜１９２）に香き
込み指令信号（ＷＲＩＴＥ ＣＯＭ−ＭＡＮＤ＞を受け
ることにより、書き込み動作時である場合以外は、入力
回路２０１の出力状態が入力信号（ＤＡＴＡ ＩＮ）に
影響されないようにするためのＭＯＳデバイス（１８６
，１９０）夕含む半導体記憶回路が示されている。
６号明細書には、そのゲート（１８８゜１９２）に香き
込み指令信号（ＷＲＩＴＥ ＣＯＭ−ＭＡＮＤ＞を受け
ることにより、書き込み動作時である場合以外は、入力
回路２０１の出力状態が入力信号（ＤＡＴＡ ＩＮ）に
影響されないようにするためのＭＯＳデバイス（１８６
，１９０）夕含む半導体記憶回路が示されている。
しかしながら上記御引例のＭＯＳデバイス（１８６，１
９０）は本願におけるような伝送グー）ＦＥＴＹ構成す
るものではないので、本願発明のような効果を有し得な
い。
９０）は本願におけるような伝送グー）ＦＥＴＹ構成す
るものではないので、本願発明のような効果を有し得な
い。
すなわち、上記書き込み指令信号（ＷＲＩＴＥＣＯＭＭ
ＡＮＤ＞に雑音が乗り、これをゲートに受けるＭＯＳデ
バイス（１８６，１９０）が不所望にオフ状態になると
、入力回路２０１の出力状態（１０２，１０４）は入力
信号（ＤＡＴＡ ＩＮ）に応じた相補レベルに設定され
てしまう。したがってとの相補レベルの信号に応じてプ
ッシュプルドライバー（９７，９８）が相補的に駆動さ
れてしまう。この結果、データ線（２６，２８）の電位
レベルが上記入力信号（ＤＡＴＡ ＩＮ）に基づいて不
所望に変動してしまう。したがっ℃、上記公知例におい
ては前述した本願発明によって得られる効果を有し得な
い。
ＡＮＤ＞に雑音が乗り、これをゲートに受けるＭＯＳデ
バイス（１８６，１９０）が不所望にオフ状態になると
、入力回路２０１の出力状態（１０２，１０４）は入力
信号（ＤＡＴＡ ＩＮ）に応じた相補レベルに設定され
てしまう。したがってとの相補レベルの信号に応じてプ
ッシュプルドライバー（９７，９８）が相補的に駆動さ
れてしまう。この結果、データ線（２６，２８）の電位
レベルが上記入力信号（ＤＡＴＡ ＩＮ）に基づいて不
所望に変動してしまう。したがっ℃、上記公知例におい
ては前述した本願発明によって得られる効果を有し得な
い。
以下実施例にそって図面を参照し本発明を具体的に説明
する。
する。
第７図は本発明の一例を示す書き込みアンプの回路図で
ある。
ある。
同図に示すように、上記書き込みアンプはレベル変換回
路１４と駆動回路１５とからなる。
路１４と駆動回路１５とからなる。
レベル変換回路１４の構成は次の通りである。
負荷用ＦＥＴＱ、６と駆動用Ｆ Ｅ Ｔ ＱＳ、とによ
って第１のインバータを構成し、負荷用ＦＥＴＱ、０と
駆動用Ｆ Ｅ Ｔ Ｑ、、によって第２のインバータを
構成し、第１のインバータにば入力信号ＤＩｎを印加し
、この第１のインバータの出力を第２のインバータの入
力に印７１０ｊる。なお上記各インバータの倉荷側には
、ブートストラップ効実用コンデンサ及び逆流防止用Ｆ
ＥＴをそれぞれ設ける。丁なわち、Ｆ Ｅ Ｔ Ｑｓａ
、 Ｑ４（１のゲートをコンデンサＣ，，Ｃ，を介し
てソースに接続するとともに、そのゲートと電源電圧■
ＤＤ端子間にはチップ選択信号ＣＥによって制御される
逆流防止用ＦＥＴＱｓｓ 、Ｑ ｓｏ をそれぞれ接続
する。さらに、本発明では前述の目的を達成するために
特に、各インバータの駆動用Ｆ Ｅ Ｔ Ｑｓｙ 、
Ｑ４１に対して並列にｒ ／ ｗ信号（書き込み動作時
のみＧＮＤレベル、他は、ＶＤＤレベルとなる信号）が
印刀口されるＦＥＴ Ｑｓｓ 、Ｑ４！ ”ｔそれぞれ
設けるものとする。かかるｒ ／ ｗ信号は、前述第１
図の出力ｒ ／ ｗの反転信号を用いればよい。
って第１のインバータを構成し、負荷用ＦＥＴＱ、０と
駆動用Ｆ Ｅ Ｔ Ｑ、、によって第２のインバータを
構成し、第１のインバータにば入力信号ＤＩｎを印加し
、この第１のインバータの出力を第２のインバータの入
力に印７１０ｊる。なお上記各インバータの倉荷側には
、ブートストラップ効実用コンデンサ及び逆流防止用Ｆ
ＥＴをそれぞれ設ける。丁なわち、Ｆ Ｅ Ｔ Ｑｓａ
、 Ｑ４（１のゲートをコンデンサＣ，，Ｃ，を介し
てソースに接続するとともに、そのゲートと電源電圧■
ＤＤ端子間にはチップ選択信号ＣＥによって制御される
逆流防止用ＦＥＴＱｓｓ 、Ｑ ｓｏ をそれぞれ接続
する。さらに、本発明では前述の目的を達成するために
特に、各インバータの駆動用Ｆ Ｅ Ｔ Ｑｓｙ 、
Ｑ４１に対して並列にｒ ／ ｗ信号（書き込み動作時
のみＧＮＤレベル、他は、ＶＤＤレベルとなる信号）が
印刀口されるＦＥＴ Ｑｓｓ 、Ｑ４！ ”ｔそれぞれ
設けるものとする。かかるｒ ／ ｗ信号は、前述第１
図の出力ｒ ／ ｗの反転信号を用いればよい。
次に駆動回路１５の構成は次の通りである。
負荷用ＦＥＴＱ４．と駆動用ＦＢＴＱ、、によって第１
のインバータを構成し、負荷用Ｆ Ｅ Ｔ Ｑ、、及び
駆動用Ｆ Ｅ Ｔ Ｑ４ＪＫよって第２のインバータを
構成し、チップ非選択時第１図におけるｄｉｎ、ｄｉｎ
信号が１０１１ １ＤＯ信号と同一レベルにするため負
荷用ＦＥ ＴＱ４１１ 、Ｑ４６に対して並列にチップ
非選択信号ＣＥによって制御されるプリチャージ用Ｆ
Ｅ Ｔ ＱＣｆｉ、Ｑ４１１ Ｙそれぞれ接続する。第
７図の駆動回路１５の出力をレシオレスタイプとするた
め、第１のインバータの負荷用Ｆ Ｅ Ｔ Ｑ ４３と
第２のインバータの駆動用ＦＥＴＱ、７には、前記レベ
ル変換回路のインバータＱ４０ ＋ Ｑ４１の出力を共
ａＫ印加し、第１のインバータの駆動用ＦＥＴＱ４４と
第２のインバータの負荷用Ｆ Ｅ Ｔ Ｑ４゜にはレベ
ル変換回路１４のインバータＱｓａ ＋ Ｑｓｔの出力
を共通に印加し、第１のインバータから出力ｄｉｎｉ、
第２のインバータ出力ｄｉｎをそれぞれ取り出すものと
する。なお、出力ｄｉｎ 、ｄｉｎに接続されるＦ Ｅ
Ｔ Ｑ１０は、本発明の目的達成をより確実化せんと
するものであり、チップ非選択時ＣＢに両出力レベルを
同一高レベルに保つためのものである。
のインバータを構成し、負荷用Ｆ Ｅ Ｔ Ｑ、、及び
駆動用Ｆ Ｅ Ｔ Ｑ４ＪＫよって第２のインバータを
構成し、チップ非選択時第１図におけるｄｉｎ、ｄｉｎ
信号が１０１１ １ＤＯ信号と同一レベルにするため負
荷用ＦＥ ＴＱ４１１ 、Ｑ４６に対して並列にチップ
非選択信号ＣＥによって制御されるプリチャージ用Ｆ
Ｅ Ｔ ＱＣｆｉ、Ｑ４１１ Ｙそれぞれ接続する。第
７図の駆動回路１５の出力をレシオレスタイプとするた
め、第１のインバータの負荷用Ｆ Ｅ Ｔ Ｑ ４３と
第２のインバータの駆動用ＦＥＴＱ、７には、前記レベ
ル変換回路のインバータＱ４０ ＋ Ｑ４１の出力を共
ａＫ印加し、第１のインバータの駆動用ＦＥＴＱ４４と
第２のインバータの負荷用Ｆ Ｅ Ｔ Ｑ４゜にはレベ
ル変換回路１４のインバータＱｓａ ＋ Ｑｓｔの出力
を共通に印加し、第１のインバータから出力ｄｉｎｉ、
第２のインバータ出力ｄｉｎをそれぞれ取り出すものと
する。なお、出力ｄｉｎ 、ｄｉｎに接続されるＦ Ｅ
Ｔ Ｑ１０は、本発明の目的達成をより確実化せんと
するものであり、チップ非選択時ＣＢに両出力レベルを
同一高レベルに保つためのものである。
上記構成の曹き込みアンプを例えば、第１図に示した一
般的な構成よりなる４トランジスタメモリセルケ用いた
記憶−路に利用した場合には、以下に示すような理由に
よりその目的が達成できる。
般的な構成よりなる４トランジスタメモリセルケ用いた
記憶−路に利用した場合には、以下に示すような理由に
よりその目的が達成できる。
なお、以下の動作説明では、ＦＥＴは全てｎチャンネル
、エンハンスメント型のものであり、電源は正電源を用
℃・る。
、エンハンスメント型のものであり、電源は正電源を用
℃・る。
第８図は、上記実施例に示した書き込みアンプ！用いた
記憶回路の動作説明のためのタイミングチャートである
。以下の動作説明では、説明上の重複をできるだけ避け
るための本発明の特徴部分を中心に説明する。
記憶回路の動作説明のためのタイミングチャートである
。以下の動作説明では、説明上の重複をできるだけ避け
るための本発明の特徴部分を中心に説明する。
（１１書き込み動作時（第８図Ａ）。
第７図に示した。本発明の書き込みアンプに着目てれは
、チップ非選択時ＣＥ（期間ｔ、の時）には、ｒ ／
ｗ （読み出し、書き込み信号の反転信号）はＶＤＤレ
ベルになっており、したがって、レベル変換回路１４の
各インバータの駆動側に設けられたＦ Ｅ Ｔ Ｑｓｓ
、Ｑａｔがオンとなり各インバータの出力１強制的に
ＧＮＤレベルに規定する。かかるＧＮＤレベ／Ｉ／が印
７１０される駆動回路１５のＦＥ Ｔ Ｑ４１１ 、Ｑ
ａ□及びＱ４４ ＋ Ｑ４１１はオフとなる。−万、チ
ップ非選択信号ＣＢが印加されるＦＥＴＱ４！ｌ ｒ
Ｑ４ｇは共にオンとなり、さらに、出力線に設けられた
Ｆ Ｅ Ｔ Ｑ４９もオンとなる。この結果、書き込み
アンプの出力ｄｉｎ、ｄｉｎは共にＶＤＤレベルとなる
。
、チップ非選択時ＣＥ（期間ｔ、の時）には、ｒ ／
ｗ （読み出し、書き込み信号の反転信号）はＶＤＤレ
ベルになっており、したがって、レベル変換回路１４の
各インバータの駆動側に設けられたＦ Ｅ Ｔ Ｑｓｓ
、Ｑａｔがオンとなり各インバータの出力１強制的に
ＧＮＤレベルに規定する。かかるＧＮＤレベ／Ｉ／が印
７１０される駆動回路１５のＦＥ Ｔ Ｑ４１１ 、Ｑ
ａ□及びＱ４４ ＋ Ｑ４１１はオフとなる。−万、チ
ップ非選択信号ＣＢが印加されるＦＥＴＱ４！ｌ ｒ
Ｑ４ｇは共にオンとなり、さらに、出力線に設けられた
Ｆ Ｅ Ｔ Ｑ４９もオンとなる。この結果、書き込み
アンプの出力ｄｉｎ、ｄｉｎは共にＶＤＤレベルとなる
。
次に、チップ選択信号ＣＢがｖＤＤレベルになり、レベ
ル変換回路１４の各インバータの負荷側に設けられたＦ
Ｅ Ｔ Ｑ ｓａ及びＱ４゜がオンとなりても、上記
ｒ ／ ｗ信号が変化しない期間（期間１１ ）内は、
Ｆ Ｅ Ｔ Ｑｓｓ 、Ｑ４！がオンとなっていること
により書き込みアンプの出力ｄｉｎ、ｄｉｎの状態は変
わらない。
ル変換回路１４の各インバータの負荷側に設けられたＦ
Ｅ Ｔ Ｑ ｓａ及びＱ４゜がオンとなりても、上記
ｒ ／ ｗ信号が変化しない期間（期間１１ ）内は、
Ｆ Ｅ Ｔ Ｑｓｓ 、Ｑ４！がオンとなっていること
により書き込みアンプの出力ｄｉｎ、ｄｉｎの状態は変
わらない。
そして、書き込み信号印７ＪＤ（ｒ／ｗがＶＤＤレベ／
Ｌ／）時には（期間ｔｍ ）、ｒ ／ ｗ信号レベルが
ＧＮＤレベルとなるから上記レベル変換回路１４の各イ
ンバータの駆動側に設けられたＦＥＴＱ、８゜Ｑ４２は
オフとなる。この段階では、ＴＴＬ回路からの信号（入
力信号）ＤｉｎかＶｃｃレベルとなっているため、入力
側インバータのＦＥＴＱ、、がオンとなりこのインバー
タの出力はＧＮＤレベル、他方、このＧＮＤレベルが印
加される次段のインバータの駆動用Ｆ Ｅ Ｔ Ｑ、、
はオフとなり、このインバータの出力はＶＤＤレベルと
なる。したがって、駆動回路１５に着目すれば、上記入
力側のインバータの出力（ＧＮＤレベＪｖ）が印加され
るＦＥＴＱ４４ ＋ Ｑ ４１がオフ乏なるのに対し、
次段のインバータの出力（ｖＤＤレベル）が印刀口され
るＦＥＴＱ４３１ Ｑ４７はオンとなる。また、ＣＢは
ＧＮＤレベルであるからＦＥＴＱ４Ｉｌ、Ｑ４８はオフ
となる。
Ｌ／）時には（期間ｔｍ ）、ｒ ／ ｗ信号レベルが
ＧＮＤレベルとなるから上記レベル変換回路１４の各イ
ンバータの駆動側に設けられたＦＥＴＱ、８゜Ｑ４２は
オフとなる。この段階では、ＴＴＬ回路からの信号（入
力信号）ＤｉｎかＶｃｃレベルとなっているため、入力
側インバータのＦＥＴＱ、、がオンとなりこのインバー
タの出力はＧＮＤレベル、他方、このＧＮＤレベルが印
加される次段のインバータの駆動用Ｆ Ｅ Ｔ Ｑ、、
はオフとなり、このインバータの出力はＶＤＤレベルと
なる。したがって、駆動回路１５に着目すれば、上記入
力側のインバータの出力（ＧＮＤレベＪｖ）が印加され
るＦＥＴＱ４４ ＋ Ｑ ４１がオフ乏なるのに対し、
次段のインバータの出力（ｖＤＤレベル）が印刀口され
るＦＥＴＱ４３１ Ｑ４７はオンとなる。また、ＣＢは
ＧＮＤレベルであるからＦＥＴＱ４Ｉｌ、Ｑ４８はオフ
となる。
この結果書き込みアンプの一万の出力ｄｉｎはＶＤＤレ
ベルとなり、他方の出力ｄｉｎはＧＮＤレベルとなる。
ベルとなり、他方の出力ｄｉｎはＧＮＤレベルとなる。
この書き込みタイミングでメモリセルへの書き込み動作
がなされる。
がなされる。
（２）読み出し動作（第８図Ｂ）
第７図の書き込みアンプに着目すれば、チップ非選択時
（ＣＢ、期間ｔ□のとき）には、ｒ ／ ｗ信号はＶＤ
Ｄレベルであり、レベル変換回路１４の各インバータの
Ｆ Ｅ Ｔ Ｑｓａ 、 Ｑ４２がオンとなり各インバ
ータの出力を強制的にグランドレベルに規定する。した
がって、この各インバータの出力（ＧＮＤレベル）が印
７１０される駆動回路１５の出力ｄｉｎ、 ｄｉｎはＦ
Ｅ Ｔ Ｑ４５ 、Ｑ４ｇにより共にＶＤＤレベルと
なって℃・る。
（ＣＢ、期間ｔ□のとき）には、ｒ ／ ｗ信号はＶＤ
Ｄレベルであり、レベル変換回路１４の各インバータの
Ｆ Ｅ Ｔ Ｑｓａ 、 Ｑ４２がオンとなり各インバ
ータの出力を強制的にグランドレベルに規定する。した
がって、この各インバータの出力（ＧＮＤレベル）が印
７１０される駆動回路１５の出力ｄｉｎ、 ｄｉｎはＦ
Ｅ Ｔ Ｑ４５ 、Ｑ４ｇにより共にＶＤＤレベルと
なって℃・る。
次にチップ選が信号ＣＢがＶＤＤレベルになり、レベル
変換回路１４の各インバータに設けられたＦ Ｅ Ｔ
Ｑｓａ 、 Ｑ４０がオンとなっても上記ｒ ／ ｗ信
号がＶＤＤレベルのままであることにより、この期間（
期間１１ ）は、各インバータの出力は強制的にＧＮＤ
レベルに規定されており、したがって、駆動回路の出力
ｄｉｎ、ｄｉｎは前の状態と同様に、共にフローティン
グのＶＤＤレベルとなっている。
変換回路１４の各インバータに設けられたＦ Ｅ Ｔ
Ｑｓａ 、 Ｑ４０がオンとなっても上記ｒ ／ ｗ信
号がＶＤＤレベルのままであることにより、この期間（
期間１１ ）は、各インバータの出力は強制的にＧＮＤ
レベルに規定されており、したがって、駆動回路の出力
ｄｉｎ、ｄｉｎは前の状態と同様に、共にフローティン
グのＶＤＤレベルとなっている。
さらに、記憶回路の読み出し時、すなわち、読み出し信
号ｒ ／ ｗがＧＮＤレベルのとき（期間ｔｓ）にも、
上記ｒ ／ ｗ信号は依然としてＶＤＤレベルとなって
いるから、この書き込みアンプの出力状態は変わらず、
ｄｉｎ、ｄｉｎ共にＶＤＤレベルとなっている。
号ｒ ／ ｗがＧＮＤレベルのとき（期間ｔｓ）にも、
上記ｒ ／ ｗ信号は依然としてＶＤＤレベルとなって
いるから、この書き込みアンプの出力状態は変わらず、
ｄｉｎ、ｄｉｎ共にＶＤＤレベルとなっている。
以上要するに、本発明の書き込みアンプは、記憶回路が
書き込み動作を行うときには、その出力を、入力信号Ｄ
ｉｎＶＣ応じた出力状態とし、書き込み動作以外の時（
非選択時及び読み出し動作時）には、その出力をｄｉｎ
、 ｄｉｎ共に強制的にＶＤＤレベルにしておくことを
特徴とするものである。
書き込み動作を行うときには、その出力を、入力信号Ｄ
ｉｎＶＣ応じた出力状態とし、書き込み動作以外の時（
非選択時及び読み出し動作時）には、その出力をｄｉｎ
、 ｄｉｎ共に強制的にＶＤＤレベルにしておくことを
特徴とするものである。
以下、第１図の記憶回路との関係において、その目的が
達成できる理由ケ本発明の効果とともに更に詳細に説明
する。
達成できる理由ケ本発明の効果とともに更に詳細に説明
する。
（１）チップ非選択時ＣＥ（第８図の期間１．）には、
書き込みアンプの出力ｄｉｎ、ｄｉｎが共にＶＤＤレベ
ルとなっていることにより、第１図に示した記憶回路の
読み出し、書き込み信号ｒ ７ｗにわずかに雑音が乗り
て、伝送グー）ＦＢＴＱａ 、Ｑ。
書き込みアンプの出力ｄｉｎ、ｄｉｎが共にＶＤＤレベ
ルとなっていることにより、第１図に示した記憶回路の
読み出し、書き込み信号ｒ ７ｗにわずかに雑音が乗り
て、伝送グー）ＦＢＴＱａ 、Ｑ。
がオンとなっても、データ線ＩＤＩ Ｉ ’ＩＤＱプリ
チャージレベルのいずれかがＧＮＤレベルに引っ張られ
て、レベルが悪くなるとい５よ５な問題は起らない。し
たがって、電源利用率が低下することはない。また、プ
リチャージレベルが十分保たれることより、メモリセル
への書き込みレベルが高くメモリセルの記憶内容に影響
を与えることはなく、したがって誤書き込みが生ずるこ
とはない。
チャージレベルのいずれかがＧＮＤレベルに引っ張られ
て、レベルが悪くなるとい５よ５な問題は起らない。し
たがって、電源利用率が低下することはない。また、プ
リチャージレベルが十分保たれることより、メモリセル
への書き込みレベルが高くメモリセルの記憶内容に影響
を与えることはなく、したがって誤書き込みが生ずるこ
とはない。
（２）チップ選択時ＣＢに、第１図におけるｒ ／ ｗ
信号に雑音が乗り、Ｆ Ｅ Ｔ Ｑｓ ｇＱｏがオンと
なつ℃も、書き込みアンプの出力ｄｉｎ、ｄｉｎはｖＤ
Ｄレベルであるから、データ線のプリチャージレベルは
十分保たれることとなり、したがって、曹き込み動作時
のレベルが悪くなるということがない。
信号に雑音が乗り、Ｆ Ｅ Ｔ Ｑｓ ｇＱｏがオンと
なつ℃も、書き込みアンプの出力ｄｉｎ、ｄｉｎはｖＤ
Ｄレベルであるから、データ線のプリチャージレベルは
十分保たれることとなり、したがって、曹き込み動作時
のレベルが悪くなるということがない。
したがって、電源利用率は向上する。
（３）読み出し時（第８図Ｂの期間ｔｓ ）に、第１図
におけるｒ ／ ｗ信号に雑音が乗ってＦ Ｅ Ｔ Ｑ
、。
におけるｒ ／ ｗ信号に雑音が乗ってＦ Ｅ Ｔ Ｑ
、。
Ｑｏがオンとなっても、書き込みアンプの出力ｄｉｎ
、ｄｉｎは共に７０−ティングのｖＤＤレベルとなって
いるため、メモリセルの記憶内容が変化するおそれはな
く、誤読み出しが生じない。
、ｄｉｎは共に７０−ティングのｖＤＤレベルとなって
いるため、メモリセルの記憶内容が変化するおそれはな
く、誤読み出しが生じない。
（４）以上全体として、記憶回路が雑音によって誤動作
するということが殆んどなくなるから信頼性が向上し、
また、書き込みアンプの出力状態との兼ね合いで、書き
込み、読み出し、及び誤選択のタイミングをそれほど厳
格に設定する必要がなくなるから設計自由度が向上する
。
するということが殆んどなくなるから信頼性が向上し、
また、書き込みアンプの出力状態との兼ね合いで、書き
込み、読み出し、及び誤選択のタイミングをそれほど厳
格に設定する必要がなくなるから設計自由度が向上する
。
（５）さらに、上記実施例のように、書き込み動作以外
の書き込みアンプの出力ｄｉｎ、ｄｉｎの状態を共ＶＣ
ＶＤＤレベルとしておけば、書き込み動作が迅速に行わ
れるという効果も有する（一般ＫＭＩＳＦＥＴでは、容
量の充電動作よりも放電動作の万が速いものとされてい
ることによる）。
の書き込みアンプの出力ｄｉｎ、ｄｉｎの状態を共ＶＣ
ＶＤＤレベルとしておけば、書き込み動作が迅速に行わ
れるという効果も有する（一般ＫＭＩＳＦＥＴでは、容
量の充電動作よりも放電動作の万が速いものとされてい
ることによる）。
（６）すらにまた、上記実施例（第７図）で示した書き
込みアンプでは、その出力ｄｉｎ、ｄｉｎ端子間Ｋ Ｆ
Ｅ Ｔ Ｑ ａｘを設けたから、チップ非選択時計下
には、その出力ｄｉｎ、ｄｉｎを確実に同一のｖＤＤレ
ベルに保つことができる。すなわち、両出力を取’）出
すインバータを構成するＦＥＴ間にインピーダンス等の
バラツキがあっても、このＦＥＴが存することにより同
一レベルに保つことができるのである。したがって、製
造上の歩留りの向上も図ることができる。
込みアンプでは、その出力ｄｉｎ、ｄｉｎ端子間Ｋ Ｆ
Ｅ Ｔ Ｑ ａｘを設けたから、チップ非選択時計下
には、その出力ｄｉｎ、ｄｉｎを確実に同一のｖＤＤレ
ベルに保つことができる。すなわち、両出力を取’）出
すインバータを構成するＦＥＴ間にインピーダンス等の
バラツキがあっても、このＦＥＴが存することにより同
一レベルに保つことができるのである。したがって、製
造上の歩留りの向上も図ることができる。
本発明は上記実施例に限定されず種々の変形を用いるこ
とができる。
とができる。
例えば、上記実施例では、本発明による効果をより確実
にするために、その出力ｄｉｎ、ｄｉｎ端子間にチップ
非選択時にオンとなるＦＥＴＱ４ｏを設けたが、これは
特に設ける必要はなく、第９図に示すように、駆動回路
１５の出力をそのままｄｉｎ。
にするために、その出力ｄｉｎ、ｄｉｎ端子間にチップ
非選択時にオンとなるＦＥＴＱ４ｏを設けたが、これは
特に設ける必要はなく、第９図に示すように、駆動回路
１５の出力をそのままｄｉｎ。
ｄｉｎとして取り出してもよい。
また、第１０図のような構成を有する書き込みアンプと
してもよい。同図は、上記第７図と同一の技術的思想よ
り生ずるものであり、以下の構成よりなる。
してもよい。同図は、上記第７図と同一の技術的思想よ
り生ずるものであり、以下の構成よりなる。
チップ選択時ＣＢにオンとなる負荷用ＦＥＴＱ４１１及
び入力信号Ｄｉｎが印加される駆動用ＦＥＴＱａｏから
なる入力段のインバータ、同じ＜ＣＥが印７１０される
負荷用ＦＥＴＱ、、及び駆動用ＦＥＴＱｓｓからなる次
段のインバータを縦続接続したレベル変換回路１６を構
成し、このレベル変換回路の各インバータの駆動側には
チップ非選択信号ＣＥによって制御されるＦ Ｅ Ｔ
ＱｓｌｌＱ ｓａをそれぞれ並列接続する。また、負荷
用ＦＥＴＱ、６と駆動用ＦＥＴＱｓａよりなる第１のイ
ンバータと、負荷用ＦＥＴＱ、δと駆動用ＦＥＴＱ！１
．からなる第２ノインハータを設け、この第１と第２の
インバータをレシオレスタイプとするために、レベル変
換回路１６の２本の出力ｆ Ｆ Ｅ Ｔ Ｑ５５ 、Ｑ
ｓ。およびＱａａ ＋ Ｑ ５８に接続し、その各負荷
側にはチップ非選択信号ＣＥによって制御されるＦ Ｅ
Ｔ Ｑｓｙ 、 Ｑａ。
び入力信号Ｄｉｎが印加される駆動用ＦＥＴＱａｏから
なる入力段のインバータ、同じ＜ＣＥが印７１０される
負荷用ＦＥＴＱ、、及び駆動用ＦＥＴＱｓｓからなる次
段のインバータを縦続接続したレベル変換回路１６を構
成し、このレベル変換回路の各インバータの駆動側には
チップ非選択信号ＣＥによって制御されるＦ Ｅ Ｔ
ＱｓｌｌＱ ｓａをそれぞれ並列接続する。また、負荷
用ＦＥＴＱ、６と駆動用ＦＥＴＱｓａよりなる第１のイ
ンバータと、負荷用ＦＥＴＱ、δと駆動用ＦＥＴＱ！１
．からなる第２ノインハータを設け、この第１と第２の
インバータをレシオレスタイプとするために、レベル変
換回路１６の２本の出力ｆ Ｆ Ｅ Ｔ Ｑ５５ 、Ｑ
ｓ。およびＱａａ ＋ Ｑ ５８に接続し、その各負荷
側にはチップ非選択信号ＣＥによって制御されるＦ Ｅ
Ｔ Ｑｓｙ 、 Ｑａ。
ｔそれぞれ並列接続する。また、特に、本発明の目的を
達成するために、読み出し・書き込み信号ｒ ／ ｗに
よって制御されるＦＢＴＱ、、を設け、これな介して、
上記第１と第２のインバータの駆動側な接地する。この
ＦＥＴＱ□〜Ｑａ＋により駆動回路１７を構成する。な
お、出力ｄｉｎ 、ｄｉｎ端子間に設けられたＦＥＴＱ
、、は前述したように、本発明の効果を確実にするため
の同一レベル保持用のＦＥＴである。
達成するために、読み出し・書き込み信号ｒ ／ ｗに
よって制御されるＦＢＴＱ、、を設け、これな介して、
上記第１と第２のインバータの駆動側な接地する。この
ＦＥＴＱ□〜Ｑａ＋により駆動回路１７を構成する。な
お、出力ｄｉｎ 、ｄｉｎ端子間に設けられたＦＥＴＱ
、、は前述したように、本発明の効果を確実にするため
の同一レベル保持用のＦＥＴである。
かかる構成の書き込みアンプを用いても、前記同様な効
果が得られることは以下の動作説明より明らかとなろう
。以下の動作説明では、前記実施例Ｆｌ様、ＦＥＴは全
てｎチャンネルエンハンスメント型のＦＥＴを用い、電
源は正電源とする。
果が得られることは以下の動作説明より明らかとなろう
。以下の動作説明では、前記実施例Ｆｌ様、ＦＥＴは全
てｎチャンネルエンハンスメント型のＦＥＴを用い、電
源は正電源とする。
第１１図は、上記動作説明のためのタイミングチャート
である〇 先ず、チップ非選択時（ＣＥ−ＶＤＤ）には、レベル変
換回路１６の６インバータの駆動側に設けられたＦ Ｅ
Ｔ Ｑｓ＋ 、Ｑ１１４がオンとなり、この各インバ
ータの出力を強制的にＧＮＤレベルに規定する。したが
って、この出力（ＧＮＤレベル）が印７Ｊ［＋される。
である〇 先ず、チップ非選択時（ＣＥ−ＶＤＤ）には、レベル変
換回路１６の６インバータの駆動側に設けられたＦ Ｅ
Ｔ Ｑｓ＋ 、Ｑ１１４がオンとなり、この各インバ
ータの出力を強制的にＧＮＤレベルに規定する。したが
って、この出力（ＧＮＤレベル）が印７Ｊ［＋される。
駆動回路１７のＦ Ｅ Ｔ Ｑｓａ 、Ｑｓｏ 、及び
Ｑ、、、Ｑ□はオフとなるが、ＣＥにより制御されるＦ
Ｅ Ｔ Ｑａｙ 、Ｑａｏはオンとなっている。また
、ｒ／ｗ信号がＧＮＤレベルであることにより、ＦＥＴ
Ｑａ＋はオフとなりて（・る。このため、出力ｄｉｎ
ｅ ｄｉｎは共に■Ｄｐレベルとなり、ＦＥＴＱ、。
Ｑ、、、Ｑ□はオフとなるが、ＣＥにより制御されるＦ
Ｅ Ｔ Ｑａｙ 、Ｑａｏはオンとなっている。また
、ｒ／ｗ信号がＧＮＤレベルであることにより、ＦＥＴ
Ｑａ＋はオフとなりて（・る。このため、出力ｄｉｎ
ｅ ｄｉｎは共に■Ｄｐレベルとなり、ＦＥＴＱ、。
により確実に同一レベルに保たれる。
次に、チップ選択信号ＣＥが■ＤＤレベルになると、入
力信号Ｄ１ｎの状態によりレベル変換回路１６の出力状
態が決まる。丁なわち、入力信号１）ｉｎがＶＣＣレベ
ルとなるとこのレベルが印刀口されルＦ Ｅ Ｔ Ｑ
６ｏがオンとなり入力段のインバータ（ＦＢＴＱイ０．
Ｑ、。）の出力はＧＮＤレベル、このＧＮＤレベルが印
刀ＱされるＦＥＴＱ、、はオフとなり、次段のインバー
タ（ＦＥＴＱ１１２．Ｑｓａ ）の出力はｖＤＤレベル
となる。このため、駆動回路１７０ＦＥＴＱ、、及びＱ
ｓｏはオン、Ｆ Ｅ Ｔ Ｑ ５６ 。
力信号Ｄ１ｎの状態によりレベル変換回路１６の出力状
態が決まる。丁なわち、入力信号１）ｉｎがＶＣＣレベ
ルとなるとこのレベルが印刀口されルＦ Ｅ Ｔ Ｑ
６ｏがオンとなり入力段のインバータ（ＦＢＴＱイ０．
Ｑ、。）の出力はＧＮＤレベル、このＧＮＤレベルが印
刀ＱされるＦＥＴＱ、、はオフとなり、次段のインバー
タ（ＦＥＴＱ１１２．Ｑｓａ ）の出力はｖＤＤレベル
となる。このため、駆動回路１７０ＦＥＴＱ、、及びＱ
ｓｏはオン、Ｆ Ｅ Ｔ Ｑ ５６ 。
Ｑｌｍはオフとなる。読み出し動作のときは、ｒ ／
ｗ信号がＧＮＤレベルであり、Ｆ Ｅ Ｔ Ｑ Ｉｌｏ
がオンとなっても、接地側のＦＢＴＱ６．がオフである
ことＫより、ＦＥＴＱ、。のドレインは、プリチャージ
レベルとなっているから、出力ｄｉｎもｄｉｎもＶＤＤ
レベルとなっている＠ さらに、書き込み動作時には、駆動回路１７の接地側に
設けられたＦ Ｅ Ｔ Ｑｅ＋がオンとなるため、この
書き込みアンプは入力信号Ｄｉｎのレベルに基づいた出
力ｄｉｎ 、ｄｉｎ Ｙ出力することとなり、定常の書
き込み動作が行われる。
ｗ信号がＧＮＤレベルであり、Ｆ Ｅ Ｔ Ｑ Ｉｌｏ
がオンとなっても、接地側のＦＢＴＱ６．がオフである
ことＫより、ＦＥＴＱ、。のドレインは、プリチャージ
レベルとなっているから、出力ｄｉｎもｄｉｎもＶＤＤ
レベルとなっている＠ さらに、書き込み動作時には、駆動回路１７の接地側に
設けられたＦ Ｅ Ｔ Ｑｅ＋がオンとなるため、この
書き込みアンプは入力信号Ｄｉｎのレベルに基づいた出
力ｄｉｎ 、ｄｉｎ Ｙ出力することとなり、定常の書
き込み動作が行われる。
以上のような、第１０図に示した構成の書き込みアンプ
によっても、書き込み動作時以外は、その出力ｄｉｎ、
ｄｉｎｇ強制的にｖＤＤレベルとすることができるも
のであるから、前記同様の効果が得られる。
によっても、書き込み動作時以外は、その出力ｄｉｎ、
ｄｉｎｇ強制的にｖＤＤレベルとすることができるも
のであるから、前記同様の効果が得られる。
さらに、上記実施例は書き込みアンプの出力を２本ｄｉ
ｎ、ｄｉｎ用いて、２本のデータ１ｌｌｌａｔ。
ｎ、ｄｉｎ用いて、２本のデータ１ｌｌｌａｔ。
ＩＤＯを肴する記憶回路に適用する書き込みアンプの構
成を示したが、これに限らず、一本のデータｍを用いる
記憶面１３（前述第４図のような場合）に適用できる書
き込みアンプを上記同一の技術的思想の下に構成しても
よ（・０かかる構成の一例を第１２図及び第１３図に掲
げその概略動作を説明する。
成を示したが、これに限らず、一本のデータｍを用いる
記憶面１３（前述第４図のような場合）に適用できる書
き込みアンプを上記同一の技術的思想の下に構成しても
よ（・０かかる構成の一例を第１２図及び第１３図に掲
げその概略動作を説明する。
第１２図は、２つのインバータＱａ４ ＋ Ｑ ａｓ
＋Ｑａａ＋Ｑａｏを縦続接続することによってレベル変
換回路１８を構成する。そして、各インバータにブート
ストラップ効果を持たせるため、コンデンサＣ８，Ｃ１
Ｉを設けるとともに、逆流防止用ＦＥＴ Ｑａｓ 、Ｑ
６？’を設ける。さらに、本発明の目的を達成するため
に、駆動側には、読み出し、書き込りの反転信号ｒ ／
ｗによって１１！１３御されるＦＥＴＱａｅ 、Ｑｑ
ａ ’に並列接続する。また、ＦＢ’ｌ”Ｑ、、とＱ
ｙｚ Ｋ 、にってインバータｌ構成するとともに、こ
の駆動回路１９の出力をレシオレス構成とするため、チ
ップ非選択信号ＣＥによつ℃制ａされるＦＥＴＱｙｓを
設ける。上記レベル変換回路１８の−１のインバータＱ
６４ ＋ Ｑａｓの入力に入力信号１）ｉｎを印加し、
この出力を駆動回路１９の駆動用ＦＥＴ（ｈｔに印加す
るとともに、第２のインバータＱａａ＋Ｑｓｏの出力を
駆動回路１９の負荷用ＦＥＴＱｙ＋に団刀口する。この
駆動回路より出力ｄｉｎを取り吊子。
＋Ｑａａ＋Ｑａｏを縦続接続することによってレベル変
換回路１８を構成する。そして、各インバータにブート
ストラップ効果を持たせるため、コンデンサＣ８，Ｃ１
Ｉを設けるとともに、逆流防止用ＦＥＴ Ｑａｓ 、Ｑ
６？’を設ける。さらに、本発明の目的を達成するため
に、駆動側には、読み出し、書き込りの反転信号ｒ ／
ｗによって１１！１３御されるＦＥＴＱａｅ 、Ｑｑ
ａ ’に並列接続する。また、ＦＢ’ｌ”Ｑ、、とＱ
ｙｚ Ｋ 、にってインバータｌ構成するとともに、こ
の駆動回路１９の出力をレシオレス構成とするため、チ
ップ非選択信号ＣＥによつ℃制ａされるＦＥＴＱｙｓを
設ける。上記レベル変換回路１８の−１のインバータＱ
６４ ＋ Ｑａｓの入力に入力信号１）ｉｎを印加し、
この出力を駆動回路１９の駆動用ＦＥＴ（ｈｔに印加す
るとともに、第２のインバータＱａａ＋Ｑｓｏの出力を
駆動回路１９の負荷用ＦＥＴＱｙ＋に団刀口する。この
駆動回路より出力ｄｉｎを取り吊子。
第１４図は、上記回路の動作説明のためのタイミングチ
ャートである。以下の動作説明では、前記第６図に示し
たように、従来のものでは、入力信号ＤＩｎがＧＮＤレ
ベルであるときの動作が特に問題であることにより、そ
の点を中心に説明する。
ャートである。以下の動作説明では、前記第６図に示し
たように、従来のものでは、入力信号ＤＩｎがＧＮＤレ
ベルであるときの動作が特に問題であることにより、そ
の点を中心に説明する。
先ずチップ非週択時（ＣＢ＝Ｖｎｏ ）には、ｒ／Ｗ信
号がＶＤＤレベルであることより、レベル変換回路の各
インバータの駆動側に設けられたＦＥＴＱａａ ＋ Ｑ
７゜はオンとなっているため、入力側インバータＱｓ
４＋ Ｑａｓ及び次段インバータＱｓｓ ＋ Ｑｅ。
号がＶＤＤレベルであることより、レベル変換回路の各
インバータの駆動側に設けられたＦＥＴＱａａ ＋ Ｑ
７゜はオンとなっているため、入力側インバータＱｓ
４＋ Ｑａｓ及び次段インバータＱｓｓ ＋ Ｑｅ。
の出力は共にＧＮＤレベルである。このため、駆動回路
１９の負荷用ＦＥＴＱ、□、駆動用ＦＥＴＱｔｔは共に
オフとなり、また、プリチャージ用ＦＥ Ｔ Ｑ ｙｓ
はオンとなっている。したがって、出力ｄｉｎ ＫはＶ
ＤＤレベルが得られる。
１９の負荷用ＦＥＴＱ、□、駆動用ＦＥＴＱｔｔは共に
オフとなり、また、プリチャージ用ＦＥ Ｔ Ｑ ｙｓ
はオンとなっている。したがって、出力ｄｉｎ ＫはＶ
ＤＤレベルが得られる。
次にチップ選択状態となり（ＣＢ＝ ＶＤＤ ）、読み
出し時には（期間１＋ ）プリチャージ用ＦＥＴＱｑｓ
がオフとなっても、ｒ ／ ｗ信号によっ℃、レベル変
換回路１８のインバータのＦ Ｅ Ｔ Ｑｓａ 、 Ｑ
？０はオンとなっているため各インバータの出力状態は
変わらず（ＧＮＤレベル）、したがりて、駆動回路１９
の駆動用ＦＥＴＱ、、がオフであることより、その出力
ｄｉｎはプリチャージレベル（■ＤＤレベル）を保持し
ている。
出し時には（期間１＋ ）プリチャージ用ＦＥＴＱｑｓ
がオフとなっても、ｒ ／ ｗ信号によっ℃、レベル変
換回路１８のインバータのＦ Ｅ Ｔ Ｑｓａ 、 Ｑ
？０はオンとなっているため各インバータの出力状態は
変わらず（ＧＮＤレベル）、したがりて、駆動回路１９
の駆動用ＦＥＴＱ、、がオフであることより、その出力
ｄｉｎはプリチャージレベル（■ＤＤレベル）を保持し
ている。
書き込み時（図中の期間ｔ１ ）にはｒ ／ ｗがＧＮ
Ｄレベルとなって、入力段及び、次段のインバータの駆
動側に設けられたＦ Ｅ Ｔ Ｑ ｓｓ 、 Ｑ ｔ。
Ｄレベルとなって、入力段及び、次段のインバータの駆
動側に設けられたＦ Ｅ Ｔ Ｑ ｓｓ 、 Ｑ ｔ。
が共にオフとなる。このため、この書き込みアンプの出
力は入力信号Ｄｉｎによって規定されることになる。す
なわち、図に示したように、１）ｉＢがＧＮＤレベルで
あれは、この入力によって駆動されるインバータＱｅ＋
＋ＱｅｅのＦＥＴＱａｓはオフとなり、このインバータ
の出力はＶＤＤレベルとなる。この出力によって駆動さ
れる次段インバータＱａａ ＋ Ｑｓ。
力は入力信号Ｄｉｎによって規定されることになる。す
なわち、図に示したように、１）ｉＢがＧＮＤレベルで
あれは、この入力によって駆動されるインバータＱｅ＋
＋ＱｅｅのＦＥＴＱａｓはオフとなり、このインバータ
の出力はＶＤＤレベルとなる。この出力によって駆動さ
れる次段インバータＱａａ ＋ Ｑｓ。
の駆動用ＦＥＴＱ、。がオンとなり、その出力はＯＮＤ
レベルとなる。したがりて、入力段のインバータＱａ＋
ｒ Ｑ ａｓの出力（ＶＯＯレベル）によって制御さ
れる駆動回路１９のＦＥＴＱｙｓはオン、また、次段イ
ンバータＱａａ＋Ｑａ。の出力（ＧＮＤレベル）によっ
て制ａされるＦＥＴＱ、、はオフとなる。この結果出力
ｄｉｎにはＧＮＤレベルが得られる。このタイミングで
ｒ／ｗ信号がｖＤｎレベルとなり所定のメモリセルに対
して書き込み動作がなされる。
レベルとなる。したがりて、入力段のインバータＱａ＋
ｒ Ｑ ａｓの出力（ＶＯＯレベル）によって制御さ
れる駆動回路１９のＦＥＴＱｙｓはオン、また、次段イ
ンバータＱａａ＋Ｑａ。の出力（ＧＮＤレベル）によっ
て制ａされるＦＥＴＱ、、はオフとなる。この結果出力
ｄｉｎにはＧＮＤレベルが得られる。このタイミングで
ｒ／ｗ信号がｖＤｎレベルとなり所定のメモリセルに対
して書き込み動作がなされる。
ここで、第４図に示した３個のトランジスタを用いてメ
モリセルを構成してなる記憶回路のデータ線ＩＤの電圧
■ｚに注目丁れば、読み出し動作時には第１４図に示す
ように、メモリセルの蓄積データによりＶＤＤレベルか
らＧＮＤレベルに変化する。（メモリセルの蓄積データ
が逆の場合は、ｖｚはプリチャージレベルを保持する） 読み出し動作が終了すると、再びプリチャージがなされ
（Ｆ Ｅ Ｔ Ｑ ｙｓオン）、前述同様にｒ ／ ｗ
信号がＶＤＤレベルとなり、ＦＥＴＱａｅ、Ｑ？Ｏ’に
オンさせ、出力ｄｉｎは■ＤＤレベルとなる（期＠ｔ’
＋’）ｅ＋次に書き込み動作を説明する。第１４図の期
間ｔ、のときは、書き込みアンプの出力ｄｉｎはＤｉｎ
入力信号に応じて、ＧＮＤレベルになる。このため、デ
ータ線ｌＤの電圧■２はＤｉｎ入力信号に応じてＧＮＤ
レベルとなり、情報がメモリセルに書き込まれる。
モリセルを構成してなる記憶回路のデータ線ＩＤの電圧
■ｚに注目丁れば、読み出し動作時には第１４図に示す
ように、メモリセルの蓄積データによりＶＤＤレベルか
らＧＮＤレベルに変化する。（メモリセルの蓄積データ
が逆の場合は、ｖｚはプリチャージレベルを保持する） 読み出し動作が終了すると、再びプリチャージがなされ
（Ｆ Ｅ Ｔ Ｑ ｙｓオン）、前述同様にｒ ／ ｗ
信号がＶＤＤレベルとなり、ＦＥＴＱａｅ、Ｑ？Ｏ’に
オンさせ、出力ｄｉｎは■ＤＤレベルとなる（期＠ｔ’
＋’）ｅ＋次に書き込み動作を説明する。第１４図の期
間ｔ、のときは、書き込みアンプの出力ｄｉｎはＤｉｎ
入力信号に応じて、ＧＮＤレベルになる。このため、デ
ータ線ｌＤの電圧■２はＤｉｎ入力信号に応じてＧＮＤ
レベルとなり、情報がメモリセルに書き込まれる。
以上要するに、本発明の魯き込みアンプを用〜・れば、
書き込み、読み出し動作以外は、書き込みアンプの出力
ｄｉｎを強制的にプリチャージレベル（ＶＤＤレベル）
にしておくものであることＫより、以下のような効果が
得られる。
書き込み、読み出し動作以外は、書き込みアンプの出力
ｄｉｎを強制的にプリチャージレベル（ＶＤＤレベル）
にしておくものであることＫより、以下のような効果が
得られる。
（１）プリチャージ時（ＣＥ＝Ｖｏｎ）には、書き込み
アンプの出力ｄｉｎを■ＤＤレベルにしておくものであ
ることより、ｒ／ｗ信号に雑音が乗ったとしても、デー
タ線のプリチャージレベルが低下することはない。した
がって、電源利用率がよい。
アンプの出力ｄｉｎを■ＤＤレベルにしておくものであ
ることより、ｒ／ｗ信号に雑音が乗ったとしても、デー
タ線のプリチャージレベルが低下することはない。した
がって、電源利用率がよい。
（２）プリチャージレベルの低下がないから、す７レツ
シ一回路のデータ線との接続部（第４図の２部）の電圧
が低下することはなく、したがって、そのレベルは十分
読み出しアンプＡ、のスレッショルド電圧■Ｌτ以上に
なるから誤読み出しが生ずることはない。
シ一回路のデータ線との接続部（第４図の２部）の電圧
が低下することはなく、したがって、そのレベルは十分
読み出しアンプＡ、のスレッショルド電圧■Ｌτ以上に
なるから誤読み出しが生ずることはない。
（３）この結果、信頼度が向上するとともに、設計自由
度が増す。
度が増す。
第１３図は、上記第１２図の回路の変形であり、同一の
技術的思想に基づくものである。
技術的思想に基づくものである。
同図に示すように、Ｆ Ｅ Ｔ Ｑ ｔｓとＱ？４より
なる第１のインバータと、ＦＥＴＱ、、とＱ？？よりな
る第２のインバータを縦続接続し、第１のインバータの
駆動側にチップ非選択信号ＣＢによって制御されるＦＥ
ＴＱ、、を並列接続し、レベル変換回路２０を構成し、
また、上記第２のインバータの出力によって制御される
負荷用ＦＥＴＱ、、と第１のインバータの出力によって
制御される駆動用ＦＢＴＱ？。及びｒ ／ ｗ信号によ
って制御されるＦＥＴＱｉｔを直列接続するとともに、
上記Ｆ Ｅ Ｔ Ｑ ｔａと並列にチップ非選択信号Ｃ
Ｅによって制御されるＦ Ｅ Ｔ Ｑ ｓｏ ’に設け
、駆動回路２１を構成する。レベル変換回路２０に入力
］）ｉｌを印加し、駆動回路２１から出力ｄｉｎを取り
６丁〇 との回路における各信号のタイミングチャートは前述し
た第１４図と全く同様となるから、その説明は省略する
。
なる第１のインバータと、ＦＥＴＱ、、とＱ？？よりな
る第２のインバータを縦続接続し、第１のインバータの
駆動側にチップ非選択信号ＣＢによって制御されるＦＥ
ＴＱ、、を並列接続し、レベル変換回路２０を構成し、
また、上記第２のインバータの出力によって制御される
負荷用ＦＥＴＱ、、と第１のインバータの出力によって
制御される駆動用ＦＢＴＱ？。及びｒ ／ ｗ信号によ
って制御されるＦＥＴＱｉｔを直列接続するとともに、
上記Ｆ Ｅ Ｔ Ｑ ｔａと並列にチップ非選択信号Ｃ
Ｅによって制御されるＦ Ｅ Ｔ Ｑ ｓｏ ’に設け
、駆動回路２１を構成する。レベル変換回路２０に入力
］）ｉｌを印加し、駆動回路２１から出力ｄｉｎを取り
６丁〇 との回路における各信号のタイミングチャートは前述し
た第１４図と全く同様となるから、その説明は省略する
。
以上の実施例では、ＴＴＬレベルＤｉｎを受ける書き退
入アンプについて述べたが、ＭＩＳレベルＤｉｎを受け
る場合にも同様に適用できるものであることは言うまで
もない。かかる場合には、レベル変換回路と称していた
ものは、入力回路という名称に変わるに過ぎない。
入アンプについて述べたが、ＭＩＳレベルＤｉｎを受け
る場合にも同様に適用できるものであることは言うまで
もない。かかる場合には、レベル変換回路と称していた
ものは、入力回路という名称に変わるに過ぎない。
また、上記実施例ではＦＥＴは全てｎチャンネルエンハ
ンスメント型のものを用いたが、ｐチャンネルエンハン
スメント型のものを用いてもよい。
ンスメント型のものを用いたが、ｐチャンネルエンハン
スメント型のものを用いてもよい。
かかる場合には電源の極性を変える必要がある。
さらに、本発明になる書き込みアンプを利用できる記憶
回路は上記説明のものに限られずどんなものであっても
よい＝ 本発明は、記憶回路に広く適用できる。
回路は上記説明のものに限られずどんなものであっても
よい＝ 本発明は、記憶回路に広く適用できる。
第１図は４個のトランジスタを用いてメモリセルを構成
した記憶回路の概略を示す回路図、第２図は、一般に考
えられる書き込みアンプの構成を示す回路図、第３図は
その動作説明のだめのタイミングチャート、第４図は３
個のトランジスタを用いてメモリセルを構成した記憶回
路の概略を示す回路図、第５図は書き込みアンプの一例
を示した回路図、第６図は欠点が生ずる理由を示すだめ
のタイミングチャート、第７図は本発明の書き込みアン
プの一例を示す回路図、第８図はその動作説明のための
タイミングチャート、第９図は第７図における駆動回路
の他例を示す回路図、第１０図は本発明の書き込みアン
プの他例を示す回路図、第１１図はその動作説明のため
のタイミングチャート、第１２図は本発明の書き込みア
ンプのさらに他の一例を示す回路図、第１３図は本発明
の書き込みアンプのさらに他の一例を示す回路図、第１
４図は第１２図及び第１３図の回路の動作説明のための
タイミングチャートである。 １．９・・・ＴＴＬ回路、２．８・・・書き込みアンプ
、３ａ〜３ｃｅ ３ｎ＋ １０・・・メモリセル、４・
・・センスアンプ、５・・・Ｙデコーダ、６． １２．
１４゜１６、 １８． ２０・・・レベル変換回路、
７．１３゜１５．１７．１９．２１・・・駆動回路、１
１・・・リフレッシュ回路、Ｑ＋ −Ｑａｔ・・・ＦＥ
Ｔ、 Ｃ，〜Ｃ０・・・コンデン？、Ａ、、Ａ、・・・
アンプ。 第 ２ｖ！Ｊ 第 ３ 図 第 ４ 図 Ｖｐ。 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 （Ａ’） 第 １１ 図 第 １２ 図 第１３図 第１４図
した記憶回路の概略を示す回路図、第２図は、一般に考
えられる書き込みアンプの構成を示す回路図、第３図は
その動作説明のだめのタイミングチャート、第４図は３
個のトランジスタを用いてメモリセルを構成した記憶回
路の概略を示す回路図、第５図は書き込みアンプの一例
を示した回路図、第６図は欠点が生ずる理由を示すだめ
のタイミングチャート、第７図は本発明の書き込みアン
プの一例を示す回路図、第８図はその動作説明のための
タイミングチャート、第９図は第７図における駆動回路
の他例を示す回路図、第１０図は本発明の書き込みアン
プの他例を示す回路図、第１１図はその動作説明のため
のタイミングチャート、第１２図は本発明の書き込みア
ンプのさらに他の一例を示す回路図、第１３図は本発明
の書き込みアンプのさらに他の一例を示す回路図、第１
４図は第１２図及び第１３図の回路の動作説明のための
タイミングチャートである。 １．９・・・ＴＴＬ回路、２．８・・・書き込みアンプ
、３ａ〜３ｃｅ ３ｎ＋ １０・・・メモリセル、４・
・・センスアンプ、５・・・Ｙデコーダ、６． １２．
１４゜１６、 １８． ２０・・・レベル変換回路、
７．１３゜１５．１７．１９．２１・・・駆動回路、１
１・・・リフレッシュ回路、Ｑ＋ −Ｑａｔ・・・ＦＥ
Ｔ、 Ｃ，〜Ｃ０・・・コンデン？、Ａ、、Ａ、・・・
アンプ。 第 ２ｖ！Ｊ 第 ３ 図 第 ４ 図 Ｖｐ。 第 ５ 図 第 ６ 図 第 ７ 図 第 ８ 図 （Ａ’） 第 １１ 図 第 １２ 図 第１３図 第１４図
Claims (1)
- １、 メモリセルが結合されるデー夕線と、そのゲート
に書き込み指令信号を受けることによりそのソース・ド
レイン通路を介して書き込みアンプの出力線と上記デー
タ線とを接続するだめの伝送グーＩＰＥＴとを有する半
導体記憶回路において、上記書き込みアンプは入力信号
が印加される第１のインバータとこの第１のインバータ
の出力を入力とする第２のインバータとによって構成さ
れた相補信号形成回路と、上記第１及び第２のインバー
タの出力端子と電源端子との間に接続され少なくともチ
ップ非選択時にオン状態とされる第１及び第２のトラン
ジスタとを備えてなることを特徴とする半導体記憶回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236605A JPS60121596A (ja) | 1984-11-12 | 1984-11-12 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59236605A JPS60121596A (ja) | 1984-11-12 | 1984-11-12 | 半導体記憶回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51059117A Division JPS592996B2 (ja) | 1976-05-24 | 1976-05-24 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121596A true JPS60121596A (ja) | 1985-06-29 |
| JPH0156471B2 JPH0156471B2 (ja) | 1989-11-30 |
Family
ID=17003112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59236605A Granted JPS60121596A (ja) | 1984-11-12 | 1984-11-12 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121596A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878649A (en) * | 1987-07-24 | 1989-11-07 | Toyota Jidosha Kabushiki Kaisha | Throttle device for high viscosity paint |
-
1984
- 1984-11-12 JP JP59236605A patent/JPS60121596A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878649A (en) * | 1987-07-24 | 1989-11-07 | Toyota Jidosha Kabushiki Kaisha | Throttle device for high viscosity paint |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156471B2 (ja) | 1989-11-30 |
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